JP5654305B2 - 光センサアレイ - Google Patents
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Description
本発明は、光センサ、および光センサアレイに係わり、特に、光センサ素子として、光依存可変抵抗素子である厚膜アモルファスシリコン膜を使用する光センサアレイに関する。
本発明の発明者は、光センサ素子として、アモルファスシリコン（ａ−Ｓｉ）膜を使用する光センサ、および光センサアレイを既に出願済みである。（下記特許文献１参照）この既に出願済みの従来の光センサのアモルファスシリコン（ａ−Ｓｉ）膜は、入射光に対応して変化する光依存可変抵抗素子として動作する。
図１３は、既に出願済みの従来の光センサアレイの回路構成を示す回路図である。
既に出願済みの従来の光センサアレイでは、１画素の光センサ画素は、図１３の破線枠Ａで表され、１画素の光センサ画素は、３個のトランジスタ（ＭＴ１〜ＭＴ３）と、光依存可変抵抗素子ＡＳ１と、容量素子（蓄積容量）Ｃ１と、読み出しリセットを行うためのゲート線ＧＣＬＫ、ＶＲＳのリセット電圧を供給するリセット線ＳＶＲＳ、ＶＢ１，ＶＢ２，ＶＡＢのバイアス電圧（固定電圧）を供給するバイアス線（ＳＶＢ１，ＳＶＢ２，ＳＶＡＢ）と、信号出力線ＯＵＴから構成される。
図１４は、図１３に示す光依存可変抵抗素子ＡＳ１の構成を示す図である。図１４に示すように、光依存可変抵抗素子ＡＳ１は、上部電極９２と、下部電極９４と、上部電極９２と下部電極９４との間に挟持されるアモルファスシリコン（ａ−Ｓｉ）９３とで構成される。なお、図１４では、容量素子Ｃ１も合わせて図示している。また、図１５に、図１３に示す光依存可変抵抗素子ＡＳ１の等価回路を示す。
また、図１３では、光センサ画素の画素数が、ｍ×Ｋの場合で、ｎ，ｎ＋１行，Ｊ，Ｊ＋１列の４画素の光センサが具体的回路図で表示されている。
光センサアレイの周辺の下辺側には、信号出力線ＯＵＴの電圧をリセットするためのリセットトランジスタＭＴＲと、ＶＲＳＴのリセット電圧を供給するためのリセット線ＳＶＲＳＴ、及び出力用のボンディングパッドＰＡＤが配置されている。
図１３は、既に出願済みの従来の光センサアレイの回路構成を示す回路図である。
既に出願済みの従来の光センサアレイでは、１画素の光センサ画素は、図１３の破線枠Ａで表され、１画素の光センサ画素は、３個のトランジスタ（ＭＴ１〜ＭＴ３）と、光依存可変抵抗素子ＡＳ１と、容量素子（蓄積容量）Ｃ１と、読み出しリセットを行うためのゲート線ＧＣＬＫ、ＶＲＳのリセット電圧を供給するリセット線ＳＶＲＳ、ＶＢ１，ＶＢ２，ＶＡＢのバイアス電圧（固定電圧）を供給するバイアス線（ＳＶＢ１，ＳＶＢ２，ＳＶＡＢ）と、信号出力線ＯＵＴから構成される。
図１４は、図１３に示す光依存可変抵抗素子ＡＳ１の構成を示す図である。図１４に示すように、光依存可変抵抗素子ＡＳ１は、上部電極９２と、下部電極９４と、上部電極９２と下部電極９４との間に挟持されるアモルファスシリコン（ａ−Ｓｉ）９３とで構成される。なお、図１４では、容量素子Ｃ１も合わせて図示している。また、図１５に、図１３に示す光依存可変抵抗素子ＡＳ１の等価回路を示す。
また、図１３では、光センサ画素の画素数が、ｍ×Ｋの場合で、ｎ，ｎ＋１行，Ｊ，Ｊ＋１列の４画素の光センサが具体的回路図で表示されている。
光センサアレイの周辺の下辺側には、信号出力線ＯＵＴの電圧をリセットするためのリセットトランジスタＭＴＲと、ＶＲＳＴのリセット電圧を供給するためのリセット線ＳＶＲＳＴ、及び出力用のボンディングパッドＰＡＤが配置されている。
図１６は、図１３に示す光センサアレイの動作を説明するためのタイミングチャートである。以下、図１６を用いて、図１３に示す破線枠Ａの光センサ画素の動作を説明する。
なお、説明では簡単のため、各バイアス電圧は、ＶＢ１＝ＶＢ２＝０Ｖ（ＧＮＤ）、ＶＡＢ＝１０Ｖ、リセット電圧は、ＶＲＳ＝５Ｖ、ＶＲＳＴ＝０Ｖとする。また、各クロック（φ１，φ２）の電圧は、Ｈｉｇｈレベル（以下、Ｈレベルという）が１０Ｖ、Ｌレベル（以下、Ｌレベルという）が０Ｖとする。なお、各バイアス電圧の電圧値は、一例であり、前述した値以外の電圧であってもよい。また、バイアス電圧ＶＡＢは、リセット電圧ＶＲＳ以上の電圧であればよい。
図１３において、シフトレジスタ１２により、各光センサ画素行は、紙面上、上から下へ順次走査されるもの、即ち、図１３において、ゲート線ＧＣＬＫには、番号の若い順に順次ＯＮ電圧パルスが加わるものとする。
始めに、シフトレジスタ１２により、ゲート線ＧＣＬＫ（ｎ＋１）に、Ｈレベルの１０Ｖの電圧が供給された場合から考える。この場合に、Ａ部の光センサ画素において、トランジスタＭＴ１がＯＮ状態となり、光センサ画素の内部ノードＮ１は、バイアス線ＳＶＲＳと電気的に導通し、内部ノードＮ１の電圧は、バイアス電圧ＶＲＳと同電位の５Ｖとなる。
なお、説明では簡単のため、各バイアス電圧は、ＶＢ１＝ＶＢ２＝０Ｖ（ＧＮＤ）、ＶＡＢ＝１０Ｖ、リセット電圧は、ＶＲＳ＝５Ｖ、ＶＲＳＴ＝０Ｖとする。また、各クロック（φ１，φ２）の電圧は、Ｈｉｇｈレベル（以下、Ｈレベルという）が１０Ｖ、Ｌレベル（以下、Ｌレベルという）が０Ｖとする。なお、各バイアス電圧の電圧値は、一例であり、前述した値以外の電圧であってもよい。また、バイアス電圧ＶＡＢは、リセット電圧ＶＲＳ以上の電圧であればよい。
図１３において、シフトレジスタ１２により、各光センサ画素行は、紙面上、上から下へ順次走査されるもの、即ち、図１３において、ゲート線ＧＣＬＫには、番号の若い順に順次ＯＮ電圧パルスが加わるものとする。
始めに、シフトレジスタ１２により、ゲート線ＧＣＬＫ（ｎ＋１）に、Ｈレベルの１０Ｖの電圧が供給された場合から考える。この場合に、Ａ部の光センサ画素において、トランジスタＭＴ１がＯＮ状態となり、光センサ画素の内部ノードＮ１は、バイアス線ＳＶＲＳと電気的に導通し、内部ノードＮ１の電圧は、バイアス電圧ＶＲＳと同電位の５Ｖとなる。
次に、ゲート線ＧＣＬＫ（ｎ＋１）に供給される電圧が、Ｌレベルの０Ｖの電圧になると、光センサ画素の内部ノードＮ１は電気的に孤立ノードとなるが、内部ノードＮ１の電圧は、バイアス線ＳＶＢ２との間の容量素子Ｃ１により保持される。
この状態で、内部ノードＮ１は、高抵抗半導体である光依存可変抵抗素子ＡＳ１を介して、バイアス線ＳＶＢ１の０Ｖのバイアス電位ＶＢ１に接続されている。たとえば、光依存可変抵抗素子ＡＳ１の抵抗値は、室温で暗電流が数十ｆＡ程度流れる値としておく。
この光依存可変抵抗素子ＡＳ１に、光（赤外線）照射されると光電変換により半導体中にできたキャリア対により抵抗が下がり、光センサとして働く。たとえば、数ｐＡの電流が流れるような、環境用途用に設計されているものとする。
このようにして、内部ノードＮ１に蓄えられた電荷は、光依存可変抵抗素子ＡＳ１を介して、バイアス線ＳＶＢ２に放電されるが、放電される電荷量は、暗状態、及び入射する光量により変動する。したがって、一定時間経過後のノードＮ１の電圧は入射光量により異なることになる。
シフトレジスタ１２により、ゲート線ＧＣＬＫ（ｎ＋１）に供給される電圧が、Ｌレベルの０Ｖの電圧になってから、シフトレジスタ１２によるゲート線走査がほぼ一周（１フレーム後）し、ゲート線ＧＣＬＫ（ｎ）に、Ｈレベルの１０Ｖの電圧が供給されるまでが、入射された光による光信号の蓄積時間である。
この状態で、内部ノードＮ１は、高抵抗半導体である光依存可変抵抗素子ＡＳ１を介して、バイアス線ＳＶＢ１の０Ｖのバイアス電位ＶＢ１に接続されている。たとえば、光依存可変抵抗素子ＡＳ１の抵抗値は、室温で暗電流が数十ｆＡ程度流れる値としておく。
この光依存可変抵抗素子ＡＳ１に、光（赤外線）照射されると光電変換により半導体中にできたキャリア対により抵抗が下がり、光センサとして働く。たとえば、数ｐＡの電流が流れるような、環境用途用に設計されているものとする。
このようにして、内部ノードＮ１に蓄えられた電荷は、光依存可変抵抗素子ＡＳ１を介して、バイアス線ＳＶＢ２に放電されるが、放電される電荷量は、暗状態、及び入射する光量により変動する。したがって、一定時間経過後のノードＮ１の電圧は入射光量により異なることになる。
シフトレジスタ１２により、ゲート線ＧＣＬＫ（ｎ＋１）に供給される電圧が、Ｌレベルの０Ｖの電圧になってから、シフトレジスタ１２によるゲート線走査がほぼ一周（１フレーム後）し、ゲート線ＧＣＬＫ（ｎ）に、Ｈレベルの１０Ｖの電圧が供給されるまでが、入射された光による光信号の蓄積時間である。
時刻ｔ２で、制御電圧ＲＳＴＰＬＳが、例えば、Ｈレベルの１０Ｖの電圧になると、図１３に示すリセットトランジスタＭＴＲがＯＮ状態となり、信号出力線ＯＵＴ（ｊ）が、０Ｖのリセット電圧ＶＲＳＴにリセットされる。
時刻ｔ３で、制御電圧ＲＳＴＰＬＳが、Ｌレベルの０Ｖになると、信号出力線ＯＵＴ（ｊ）がフローティング状態になる。
時刻ｔ４で、ゲート線ＧＣＬＫ（ｎ）に、Ｈレベルの１０Ｖの電圧が供給されると、トランジスタＭＴ３がＯＮ状態になり、出力線ＯＵＴ（ｊ）とバイアス線ＳＶＡＢが、トランジスタＭＴ２及びトランジスタＭＴ３を介して接続される。
トランジスタＭＴ３のゲート電圧は１０Ｖであり非飽和動作であるが、トランジスタＭＴ２のゲートは内部ノードＮ１であり、前述したように入射光量に対応して、５Ｖ以下となっており、飽和動作となる。
したがって、トランジスタＭＴ２は、ゲート電圧に対応したソース電圧（Ｖ３）でカットオフされる。そのため、出力線ＯＵＴ（１）の電圧は、内部ノードＮ１の電圧に依存した値となり、結果として入射光量に依存した出力電圧が得られる。
時刻ｔ５で、ゲート線ＧＣＬＫ（ｎ）に、Ｌレベルの０Ｖの電圧が供給されると、トランジスタＭＴ３がＯＦＦ状態となる。
時刻ｔ８で、ゲート線ＧＣＬＫ（ｎ＋１）に、Ｈレベルの１０Ｖの電圧が供給されると、トランジスタＭＴ１がＯＮ状態となり、内部ノードＮ１が、５Ｖのバイアス電圧ＶＲＳにリセットされる。
以上の動作を各画素において繰り返す。
時刻ｔ３で、制御電圧ＲＳＴＰＬＳが、Ｌレベルの０Ｖになると、信号出力線ＯＵＴ（ｊ）がフローティング状態になる。
時刻ｔ４で、ゲート線ＧＣＬＫ（ｎ）に、Ｈレベルの１０Ｖの電圧が供給されると、トランジスタＭＴ３がＯＮ状態になり、出力線ＯＵＴ（ｊ）とバイアス線ＳＶＡＢが、トランジスタＭＴ２及びトランジスタＭＴ３を介して接続される。
トランジスタＭＴ３のゲート電圧は１０Ｖであり非飽和動作であるが、トランジスタＭＴ２のゲートは内部ノードＮ１であり、前述したように入射光量に対応して、５Ｖ以下となっており、飽和動作となる。
したがって、トランジスタＭＴ２は、ゲート電圧に対応したソース電圧（Ｖ３）でカットオフされる。そのため、出力線ＯＵＴ（１）の電圧は、内部ノードＮ１の電圧に依存した値となり、結果として入射光量に依存した出力電圧が得られる。
時刻ｔ５で、ゲート線ＧＣＬＫ（ｎ）に、Ｌレベルの０Ｖの電圧が供給されると、トランジスタＭＴ３がＯＦＦ状態となる。
時刻ｔ８で、ゲート線ＧＣＬＫ（ｎ＋１）に、Ｈレベルの１０Ｖの電圧が供給されると、トランジスタＭＴ１がＯＮ状態となり、内部ノードＮ１が、５Ｖのバイアス電圧ＶＲＳにリセットされる。
以上の動作を各画素において繰り返す。
前述の図１３〜図１６に示す従来の光センサアレイは、ゲート線ＧＣＬＫ（ｎ＋１）がＨベルのときに、トランジスタＭＴ１がＯＮ状態となり、容量素子Ｃ１を充電し、ゲート線ＧＣＬＫ（ｎ＋１）がＬレベルのときに、トランジスタＭＴ１がＯＦＦ状態となり、容量素子Ｃ１に充電された電荷が、入射された光により放電される。そして、ゲート線ＧＣＬＫ（ｎ）がＨレベルのときに、入射された光により放電された後の容量素子Ｃ１に蓄積された電荷を直接読み出す方式である。
このように、前述の図１３〜図１６に示す従来の光センサアレイは、容量素子Ｃ１に蓄積された電荷を読み出すための信号読出し用のスイッチングトランジスタＭＴ１が必要である。そのため、ガラス基板などの光センサアレイ基板上に、半導体層がアモルファスシリコン層、あるいは、ポリシリコン層から成る薄膜トランジスタを作製する工程が必要であり、結果として、光センサアレイの各画素構造が複雑化するばかりか、光センサアレイのコストが増加するという問題点があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、光センサ、および光センサアレイにおいて、信号読出し用のスイッチングトランジスタを不要として、画素構造を簡素化することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
このように、前述の図１３〜図１６に示す従来の光センサアレイは、容量素子Ｃ１に蓄積された電荷を読み出すための信号読出し用のスイッチングトランジスタＭＴ１が必要である。そのため、ガラス基板などの光センサアレイ基板上に、半導体層がアモルファスシリコン層、あるいは、ポリシリコン層から成る薄膜トランジスタを作製する工程が必要であり、結果として、光センサアレイの各画素構造が複雑化するばかりか、光センサアレイのコストが増加するという問題点があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、光センサ、および光センサアレイにおいて、信号読出し用のスイッチングトランジスタを不要として、画素構造を簡素化することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）金属膜から成る下部電極と、前記下部電極上に設けられるアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるｎ型アモルファスシリコン膜と、前記ｎ型アモルファスシリコン膜上に設けられる上部電極とを備え、前記アモルファスシリコン膜に入射された光量に依存する電圧を、センサ出力電圧として出力する光センサであって、前記上部電極に第１電圧を入力する手段と、オン状態の時に前記下部電極に、前記第１電圧よりも高電位の第２電圧を入力し、オフ状態の時に前記下部電極をフローティング状態とするスイッチ回路と、前記下部電極がフローティングの状態において、所定期間経過後の前記下部電極の電圧変化を、前記センサ出力電圧として出力する検出回路とを有する。
（２）金属膜から成る下部電極と、前記下部電極上に設けられるアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるｎ型アモルファスシリコン膜と、前記ｎ型アモルファスシリコン膜上に設けられる上部電極とを備え、前記アモルファスシリコン膜に入射された光量に依存する電圧を、センサ出力電圧として出力する光センサであって、前記下部電極に第１電圧を入力する手段と、オン状態の時に前記上部電極に、前記第１電圧よりも低電位の第２電圧を入力し、オフ状態の時に前記上部電極をフローティング状態とするスイッチ回路と、前記上部電極がフローティングの状態において、所定期間経過後の前記上部電極の電圧変化を、前記センサ出力電圧として出力する検出回路とを有する。
（１）金属膜から成る下部電極と、前記下部電極上に設けられるアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるｎ型アモルファスシリコン膜と、前記ｎ型アモルファスシリコン膜上に設けられる上部電極とを備え、前記アモルファスシリコン膜に入射された光量に依存する電圧を、センサ出力電圧として出力する光センサであって、前記上部電極に第１電圧を入力する手段と、オン状態の時に前記下部電極に、前記第１電圧よりも高電位の第２電圧を入力し、オフ状態の時に前記下部電極をフローティング状態とするスイッチ回路と、前記下部電極がフローティングの状態において、所定期間経過後の前記下部電極の電圧変化を、前記センサ出力電圧として出力する検出回路とを有する。
（２）金属膜から成る下部電極と、前記下部電極上に設けられるアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるｎ型アモルファスシリコン膜と、前記ｎ型アモルファスシリコン膜上に設けられる上部電極とを備え、前記アモルファスシリコン膜に入射された光量に依存する電圧を、センサ出力電圧として出力する光センサであって、前記下部電極に第１電圧を入力する手段と、オン状態の時に前記上部電極に、前記第１電圧よりも低電位の第２電圧を入力し、オフ状態の時に前記上部電極をフローティング状態とするスイッチ回路と、前記上部電極がフローティングの状態において、所定期間経過後の前記上部電極の電圧変化を、前記センサ出力電圧として出力する検出回路とを有する。
（３）（ｍ×ｎ）個の光センサ画素がアレイ状に配置され、前記各光センサ画素は、金属膜から成る下部電極と、前記下部電極上に設けられるアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるｎ型アモルファスシリコン膜と、前記ｎ型アモルファスシリコン膜上に設けられる上部電極とを有し、前記各光センサ画素の前記アモルファスシリコン膜に入射された光量に依存する電圧を、センサ出力電圧として出力する光センサアレイであって、前記光センサアレイの各行の前記光センサ画素の前記上部電極に接続される複数の走査線と、前記光センサアレイの各列の前記光センサ画素の前記下部電極に接続される複数の読出線と、前記複数の走査線に接続され、１水平走査期間毎に、前記各走査線に順次第１電圧の選択走査信号を供給する走査回路と、１水平走査期間のブランキング期間に前記複数の読出線に、前記第１電圧よりも高電位の第２電圧を入力した後、前記複数の読出線をフローティング状態とする手段１と、前記複数の読出線に接続され、１水平走査期間内の前記各読出線の電圧変化を、前記各読出線に前記下部電極が接続され、且つ、前記上部電極に選択走査電圧が入力される光センサ画素のセンサ出力電圧として出力する手段２とを備える。
（４）（ｍ×ｎ）個の光センサ画素と、（ｍ×１）個の補償用の光センサ画素とがアレイ状に配置され、前記各光センサ画素は、金属膜から成る下部電極と、前記下部電極上に設けられるアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるｎ型アモルファスシリコン膜と、前記ｎ型アモルファスシリコン膜上に設けられる上部電極とを有し、前記各補償用の光センサ画素は、金属膜から成る下部電極と、前記下部電極に設けられ、遮光されたアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるｎ型アモルファスシリコン膜と、前記ｎ型アモルファスシリコン膜上に設けられる上部電極とを有し、前記各光センサ画素の前記アモルファスシリコン膜に入射された光量に依存する電圧を、センサ出力電圧として出力する光センサアレイであって、前記光センサアレイの各行の前記光センサ画素と、補償用の光センサ画素の前記上部電極に接続される複数の走査線と、前記光センサアレイの各列の前記光センサ画素の前記下部電極に接続される複数の読出線と、前記１列の補償用の光センサ画素の前記下部電極に接続される補償用画素の読出線と、前記複数の走査線に接続され、１水平走査期間毎に、前記各走査線に順次第１電圧の選択走査信号を供給する走査回路と、１水平走査期間のブランキング期間に前記複数の読出線と前記補償用画素の読出線に、前記第１電圧よりも高電位の第２電圧を入力した後、前記複数の読出線と前記補償用画素の読出線をフローティング状態とする手段１と、前記複数の読出線に接続され、１水平走査期間内の前記各読出線の電圧変化を、前記各読出線に前記下部電極が接続され、且つ、前記上部電極に選択走査電圧が入力される光センサ画素のセンサ出力電圧として出力する手段２と、前記補償用画素の読出線に接続され、水平走査期間内の前記補償用画素の読出線の電圧変化を、前記上部電極に選択走査電圧が入力される補償用の光センサ画素の補償用信号電圧として出力する手段３とを備える。
（５）（ｍ×ｎ）個の光センサ画素がアレイ状に配置され、前記各光センサ画素は、金属膜から成る下部電極と、前記下部電極上に設けられるアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるｎ型アモルファスシリコン膜と、前記ｎ型アモルファスシリコン膜上に設けられる上部電極とを有し、前記各光センサ画素の前記アモルファスシリコン膜に入射された光量に依存する電圧を、センサ出力電圧として出力する光センサアレイであって、前記光センサアレイの各行の前記光センサ画素の前記下部電極に接続される複数の走査線と、前記光センサアレイの各列の前記光センサ画素の前記上部電極に接続される複数の読出線と、前記複数の走査線に接続され、１水平走査期間毎に、前記各走査線に順次第１電圧の選択走査信号を供給する走査回路と、１水平走査期間のブランキング期間に前記複数の読出線に、前記第１電圧よりも低電位の第２電圧を入力した後、前記複数の読出線をフローティング状態とする手段１と、前記複数の読出線に接続され、１水平走査期間内の前記各読出線の電圧変化を、前記各読出線に前記上部電極が接続され、且つ、前記下部電極に選択走査電圧が入力される光センサ画素のセンサ出力電圧として出力する手段２とを備える。
（６）（ｍ×ｎ）個の光センサ画素と、（ｍ×１）個の補償用の光センサ画素とがアレイ状に配置され、前記各光センサ画素は、金属膜から成る下部電極と、前記下部電極上に設けられるアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるｎ型アモルファスシリコン膜と、前記ｎ型アモルファスシリコン膜上に設けられる上部電極とを有し、前記各補償用の光センサ画素は、金属膜から成る下部電極と、前記下部電極に設けられ、遮光されたアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるｎ型アモルファスシリコン膜と、前記ｎ型アモルファスシリコン膜上に設けられる上部電極とを有し、前記各光センサ画素の前記アモルファスシリコン膜に入射された光量に依存する電圧を、センサ出力電圧として出力する光センサアレイであって、前記光センサアレイの各行の前記光センサ画素と、補償用の光センサ画素の前記下部電極に接続される複数の走査線と、前記光センサアレイの各列の前記光センサ画素の前記上部電極に接続される複数の読出線と、前記１列の補償用の光センサ画素の前記上部電極に接続される補償用画素の読出線と、前記複数の走査線に接続され、１水平走査期間毎に、前記各走査線に順次第１電圧の選択走査信号を供給する走査回路と、１水平走査期間のブランキング期間に前記複数の読出線と前記補償用画素の読出線に、前記第１電圧よりも低電位の第２電圧を入力した後、前記複数の読出線と前記補償用画素の読出線をフローティング状態とする手段１と、前記複数の読出線に接続され、１水平走査期間内の前記各読出線の電圧変化を、前記各読出線に前記上部電極が接続され、且つ、前記下部電極に選択走査電圧が入力される光センサ画素のセンサ出力電圧として出力する手段２と、前記補償用画素の読出線に接続され、水平走査期間内の前記補償用画素の読出線の電圧変化を、前記下部電極に選択走査電圧が入力される補償用の光センサ画素の補償用信号電圧として出力する手段３とを備える。
（７）（４）または（６）において、前記各センサ出力電圧と、補償用信号電圧とが入力される信号処理回路を有し、前記信号処理回路は、前記各センサ出力電圧と補償用信号電圧とをＡ／Ｄ変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器で変換された前記各センサ出力電圧のデジタル値から、前記Ａ／Ｄ変換器で変換された前記補償用信号電圧のデジタル値を減算する減算器を有する。
（８）（３）ないし（７）の何れかにおいて、前記手段１は、前記複数の読出線と前記補償用画素の読出線毎に設けられる複数のスイッチングトランジスタであり、当該複数のスイッチトランジスタは、前記１水平走査期間のブランキング期間内にＯＮとなり、前記複数の読出線と前記補償用画素の読出線に、前記第２電圧を入力する。
（９）（１）ないし（８）の何れかにおいて、前記各光センサ画素のアモルファスシリコン膜の膜厚は、５００ｎｍ以上、１２００ｎｍ以下である。
（８）（３）ないし（７）の何れかにおいて、前記手段１は、前記複数の読出線と前記補償用画素の読出線毎に設けられる複数のスイッチングトランジスタであり、当該複数のスイッチトランジスタは、前記１水平走査期間のブランキング期間内にＯＮとなり、前記複数の読出線と前記補償用画素の読出線に、前記第２電圧を入力する。
（９）（１）ないし（８）の何れかにおいて、前記各光センサ画素のアモルファスシリコン膜の膜厚は、５００ｎｍ以上、１２００ｎｍ以下である。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、光センサ、および光センサアレイにおいて、信号読出し用のスイッチングトランジスタを不要として、画素構造を簡素化することが可能となる。
本発明によれば、光センサ、および光センサアレイにおいて、信号読出し用のスイッチングトランジスタを不要として、画素構造を簡素化することが可能となる。
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、以下の実施例は、本発明の特許請求の範囲の解釈を限定するためのものではない。
［実施例１］
本発明の各実施例では、光センサ素子として、アモルファスシリコン膜（ａ−Ｓｉ）と、燐をドープしたｎ型アモルファスシリコン膜（ｎ＋ａ−Ｓｉ）を使用する。
図１は、本発明の各実施例の光センサアレイにおいて使用される１画素の光センサの断面構造を示す断面図である。図１に示すように、本実施例の光センサは、下部電極２５と、下部電極２５上に積層されるアモルファスシリコン膜（ａ−Ｓｉ）２４と、アモルファスシリコン膜（ａ−Ｓｉ）２４上に積層され、燐（ドーズ）をドープしたｎ型アモルファスシリコン膜（ｎ＋ａ−Ｓｉ）２３と、燐をドープしたアモルファスシリコン膜（ｎ＋ａ−Ｓｉ）２３上に配置される上部電極２２とで構成される。
即ち、本実施例では、上部電極２２と下部電極２５との間に、燐をドープしたｎ型アモルファスシリコン膜（ｎ＋ａ−Ｓｉ）２３とアモルファスシリコン膜（ａ−Ｓｉ）２４とを挟持した構造である。
ここで、上部電極２２と下部電極２５とはそれぞれ、アモルファスシリコン膜（ａ−Ｓｉ）２４と、燐をドープしたｎ型アモルファスシリコン膜（ｎ＋ａ−Ｓｉ）２３とオーミックな接続を取れるもの、又は、後述する順バイアス方向に関してはオーミックな接続を取れるものを選択するのが好ましい。また、光センサとして用いるため、光の入射側の電極は、所望の波長の光を透過するものを選ぶ必要がある。一例を挙げれば、上部電極２２は、ＩＴＯ（Indium Tin Oxide）、下部電極２５は、ＭｏＷ／Ａｌ−Ｓｉ／ＭｏＷで構成される。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、以下の実施例は、本発明の特許請求の範囲の解釈を限定するためのものではない。
［実施例１］
本発明の各実施例では、光センサ素子として、アモルファスシリコン膜（ａ−Ｓｉ）と、燐をドープしたｎ型アモルファスシリコン膜（ｎ＋ａ−Ｓｉ）を使用する。
図１は、本発明の各実施例の光センサアレイにおいて使用される１画素の光センサの断面構造を示す断面図である。図１に示すように、本実施例の光センサは、下部電極２５と、下部電極２５上に積層されるアモルファスシリコン膜（ａ−Ｓｉ）２４と、アモルファスシリコン膜（ａ−Ｓｉ）２４上に積層され、燐（ドーズ）をドープしたｎ型アモルファスシリコン膜（ｎ＋ａ−Ｓｉ）２３と、燐をドープしたアモルファスシリコン膜（ｎ＋ａ−Ｓｉ）２３上に配置される上部電極２２とで構成される。
即ち、本実施例では、上部電極２２と下部電極２５との間に、燐をドープしたｎ型アモルファスシリコン膜（ｎ＋ａ−Ｓｉ）２３とアモルファスシリコン膜（ａ−Ｓｉ）２４とを挟持した構造である。
ここで、上部電極２２と下部電極２５とはそれぞれ、アモルファスシリコン膜（ａ−Ｓｉ）２４と、燐をドープしたｎ型アモルファスシリコン膜（ｎ＋ａ−Ｓｉ）２３とオーミックな接続を取れるもの、又は、後述する順バイアス方向に関してはオーミックな接続を取れるものを選択するのが好ましい。また、光センサとして用いるため、光の入射側の電極は、所望の波長の光を透過するものを選ぶ必要がある。一例を挙げれば、上部電極２２は、ＩＴＯ（Indium Tin Oxide）、下部電極２５は、ＭｏＷ／Ａｌ−Ｓｉ／ＭｏＷで構成される。
図２は、図１に示す光センサの等価回路を示す回路図である。
燐をドープしたｎ型アモルファスシリコン膜（ｎ＋ａ−Ｓｉ）２３は、アモルファスシリコン膜（ａ−Ｓｉ）２４に比べ強いｎ型半導体であるため、燐をドープしたｎ型アモルファスシリコン膜（ｎ＋ａ−Ｓｉ）２３とアモルファスシリコン膜（ａ−Ｓｉ）２４の接続面は、アモルファスシリコン膜（ａ−Ｓｉ）２４側を正極（アノード）に、燐をドープしたｎ型アモルファスシリコン膜（ｎ＋ａ−Ｓｉ）２３側を負極（カソード）にしたときに順方向となるようなダイオード特性を示す。
また、アモルファスシリコン膜（ａ−Ｓｉ）に光が入射すると電子が励起され、電子−ホールの対ができ、伝導キャリアが増加し電流が増大する。すなわち光により変化する可変抵抗となる。これは光伝導と呼ばれる現象である。
この光伝導を用いた光センサを実用化するためには、図１中において、ｔで示すアモルファスシリコン膜（ａ−Ｓｉ）２４の膜厚が重要な因子となる。
図３は、アモルファスシリコン膜（ａ−Ｓｉ）の膜厚ｔと、光伝導の関係の一例を示すグラフである。図３において、Ａは、光を照射した時のアモルファスシリコン膜（ａ−Ｓｉ）の膜厚ｔと、光伝導の関係を示し、Ｂは、光を照射しない時のアモルファスシリコン膜（ａ−Ｓｉ）の膜厚ｔと、光伝導の関係を示す。
図３に示すように、アモルファスシリコン膜（ａ−Ｓｉ）の厚みが１７０ｎｍと薄い場合には、アモルファスシリコン膜（ａ−Ｓｉ）の抵抗が低く、光を照射しない状態、すなわち暗時に流れる電流（バイアス電流又は暗電流）が大きいため、光照射時の光伝導による抵抗変化による電流増加はバイアス電流に埋もれ観測（分離）できない。
一方、アモルファスシリコン膜（ａ−Ｓｉ）の膜厚を５００ｎｍ、１０００ｎｍ、１２００ｎｍと厚くすると厚み方向（電極間の間隔）の抵抗が大きくなり、バイアス電流が低下する。このため、図３に示すように、光照射時の光伝導による抵抗変化による電流増加とバイアス電流の間に差が現れ、これは光量に依存する。この差を測定することで、本構造を光センサとして利用できる。
燐をドープしたｎ型アモルファスシリコン膜（ｎ＋ａ−Ｓｉ）２３は、アモルファスシリコン膜（ａ−Ｓｉ）２４に比べ強いｎ型半導体であるため、燐をドープしたｎ型アモルファスシリコン膜（ｎ＋ａ−Ｓｉ）２３とアモルファスシリコン膜（ａ−Ｓｉ）２４の接続面は、アモルファスシリコン膜（ａ−Ｓｉ）２４側を正極（アノード）に、燐をドープしたｎ型アモルファスシリコン膜（ｎ＋ａ−Ｓｉ）２３側を負極（カソード）にしたときに順方向となるようなダイオード特性を示す。
また、アモルファスシリコン膜（ａ−Ｓｉ）に光が入射すると電子が励起され、電子−ホールの対ができ、伝導キャリアが増加し電流が増大する。すなわち光により変化する可変抵抗となる。これは光伝導と呼ばれる現象である。
この光伝導を用いた光センサを実用化するためには、図１中において、ｔで示すアモルファスシリコン膜（ａ−Ｓｉ）２４の膜厚が重要な因子となる。
図３は、アモルファスシリコン膜（ａ−Ｓｉ）の膜厚ｔと、光伝導の関係の一例を示すグラフである。図３において、Ａは、光を照射した時のアモルファスシリコン膜（ａ−Ｓｉ）の膜厚ｔと、光伝導の関係を示し、Ｂは、光を照射しない時のアモルファスシリコン膜（ａ−Ｓｉ）の膜厚ｔと、光伝導の関係を示す。
図３に示すように、アモルファスシリコン膜（ａ−Ｓｉ）の厚みが１７０ｎｍと薄い場合には、アモルファスシリコン膜（ａ−Ｓｉ）の抵抗が低く、光を照射しない状態、すなわち暗時に流れる電流（バイアス電流又は暗電流）が大きいため、光照射時の光伝導による抵抗変化による電流増加はバイアス電流に埋もれ観測（分離）できない。
一方、アモルファスシリコン膜（ａ−Ｓｉ）の膜厚を５００ｎｍ、１０００ｎｍ、１２００ｎｍと厚くすると厚み方向（電極間の間隔）の抵抗が大きくなり、バイアス電流が低下する。このため、図３に示すように、光照射時の光伝導による抵抗変化による電流増加とバイアス電流の間に差が現れ、これは光量に依存する。この差を測定することで、本構造を光センサとして利用できる。
図４に示すように、本実施例の光センサにおいて、暗時のバイアス電流が流れている状態で、ダイオード部Ｄ、及びアモルファスシリコン膜（ａ−Ｓｉ）の光依存性可変抵抗部ＡＳにかかる電圧をそれぞれＶｄ、Ｖｒとする。ここで、ＶＤ＝Ｖｄ＋Ｖｒ。この状態で、光が照射されると、光伝導によりアモルファスシリコン膜（ａ−Ｓｉ）の光依存可変抵抗部ＡＳの抵抗値が低くなり、Ｖｒが減少し、Ｖｄが増大することで、ダイオードにかかる順方向電圧が増加する。
ダイオードの順方向電圧電流特性は、図５に示すように、電圧変化に対して急峻に電流が増加する。この電流増加は、アモルファスシリコン膜（ａ−Ｓｉ）の光依存可変抵抗部ＡＳへの伝導キャリア注入と等価となり、更にアモルファスシリコン膜（ａ−Ｓｉ）の光依存可変抵抗部ＡＳの実効的な抵抗を下げることになる。
最終的には、ダイオード部Ｄにかかる順方向電圧の増加Ｖｄ’によるダイオード中の拡散キャリアと、低抵抗になったアモルファスシリコン膜（ａ−Ｓｉ）の光依存可変抵抗部ＡＳの抵抗値と、流れる電流により定まる分圧Ｖｒ’の平衡が取れた電流が流れることになる。
このように、アモルファスシリコン膜（ａ−Ｓｉ）の上に燐をドープしたｎ型アモルファスシリコン膜（ｎ＋ａ−Ｓｉ）を積層することで、燐をドープしたｎ型アモルファスシリコン膜（ｎ＋ａ−Ｓｉ）と、アモルファスシリコン膜（ａ−Ｓｉ）とで構成されるダイオードにより増幅された光電流を得ることができる。
実験によれば、本実施例のアモルファスシリコン膜（ａ−Ｓｉ）の上に燐をドープしたｎ型アモルファスシリコン膜（ｎ＋ａ−Ｓｉ）を積層した構造では、アモルファスシリコン膜（ａ−Ｓｉ）のみの構造に比べ、１００００倍程度の電流増幅効果がある。
ダイオードの順方向電圧電流特性は、図５に示すように、電圧変化に対して急峻に電流が増加する。この電流増加は、アモルファスシリコン膜（ａ−Ｓｉ）の光依存可変抵抗部ＡＳへの伝導キャリア注入と等価となり、更にアモルファスシリコン膜（ａ−Ｓｉ）の光依存可変抵抗部ＡＳの実効的な抵抗を下げることになる。
最終的には、ダイオード部Ｄにかかる順方向電圧の増加Ｖｄ’によるダイオード中の拡散キャリアと、低抵抗になったアモルファスシリコン膜（ａ−Ｓｉ）の光依存可変抵抗部ＡＳの抵抗値と、流れる電流により定まる分圧Ｖｒ’の平衡が取れた電流が流れることになる。
このように、アモルファスシリコン膜（ａ−Ｓｉ）の上に燐をドープしたｎ型アモルファスシリコン膜（ｎ＋ａ−Ｓｉ）を積層することで、燐をドープしたｎ型アモルファスシリコン膜（ｎ＋ａ−Ｓｉ）と、アモルファスシリコン膜（ａ−Ｓｉ）とで構成されるダイオードにより増幅された光電流を得ることができる。
実験によれば、本実施例のアモルファスシリコン膜（ａ−Ｓｉ）の上に燐をドープしたｎ型アモルファスシリコン膜（ｎ＋ａ−Ｓｉ）を積層した構造では、アモルファスシリコン膜（ａ−Ｓｉ）のみの構造に比べ、１００００倍程度の電流増幅効果がある。
以下、図６〜図８を用いて、本発明の実施例の光センサアレイについて説明する。
図６は、本発明の実施例の光センサアレイの構成を示すブロック図である。
本実施例の光センサアレイは、中央部に光センサアレイ部１１が設けられ、光センサアレイ部１１の周辺の左辺側に、光センサ画素の読み出しのために、読み出しパルスを順次供給するためのシフトレジスタ１２と、光センサアレイ部１１の周辺の下辺側に、外部と接続するためのボンディングパッド部１３が設けられる。
ここで、光センサアレイ部１１は、例えば、マトリクス状に配置された１００×１５０の光センサで構成される。ここで、光センサアレイ部１１の各光センサ画素は、図１に示す光センサである。
図６は、本発明の実施例の光センサアレイの構成を示すブロック図である。
本実施例の光センサアレイは、中央部に光センサアレイ部１１が設けられ、光センサアレイ部１１の周辺の左辺側に、光センサ画素の読み出しのために、読み出しパルスを順次供給するためのシフトレジスタ１２と、光センサアレイ部１１の周辺の下辺側に、外部と接続するためのボンディングパッド部１３が設けられる。
ここで、光センサアレイ部１１は、例えば、マトリクス状に配置された１００×１５０の光センサで構成される。ここで、光センサアレイ部１１の各光センサ画素は、図１に示す光センサである。
図７は、本発明の実施例の光センサアレイの回路構成を示す回路図である。本実施例の光センサアレイは、図７の点線枠で示す光センサ画素（ＰＸ１〜ＰＸ４）がマトリクス状に配置される。なお、図７では、ＰＸ１〜ＰＸ４の４つの光センサ画素のみを図示しているが、実際は、例えば、１００×１５０の光センサ画素が配置される。
各光センサ画素（ＰＸ１〜ＰＸ４）のそれぞれは、上部電極２２と下部電極２５との間に、燐をドープしたｎ型アモルファスシリコン膜（ｎ＋ａ−Ｓｉ）２３とアモルファスシリコン膜（ａ−Ｓｉ）２４とを挟持した構造であるが、図７では、各光センサ画素（ＰＸ１〜ＰＸ４）のそれぞれは、図２で示す等価回路で図示している。
マトリクス状に配置された光センサ画素（ＰＸ１〜ＰＸ４）の各行の光センサ画素のダイオード部Ｄのカソードは、複数の走査線（Ｇ１，Ｇ２,..）に接続され、各走査線（Ｇ１，Ｇ２,..）は、シフトレジスタ１２に接続される。シフトレジスタ１２は、１水平走査期間毎に、Ｌｏｗレベル（以下、Ｌレベル）の選択走査電圧を順次走査線（Ｇ１，Ｇ２,..）に供給する。
また、マトリクス状に配置された光センサ（ＰＸ１〜ＰＸ４）の各列の光センサ画素の光依存可変抵抗部ＡＳは、複数の読出線（Ｓ１，Ｓ２,..）に接続される。１水平走査期間の読出線（Ｓ１，Ｓ２,..）の電圧変化が、信号電圧としてボンディングパッド部１３から外部の信号処理回路（図示せず）に出力される。
シフトレジスタ１２は、半導体チップ内に搭載される回路で構成され、光センサアレイが作製される基板上に配置される。あるいは、シフトレジスタ１２は、ガラス基板などの光センサアレイ基板上に、半導体層がポリシリコン膜から成る薄膜トランジスタからなる回路で構成される。
各光センサ画素（ＰＸ１〜ＰＸ４）のそれぞれは、上部電極２２と下部電極２５との間に、燐をドープしたｎ型アモルファスシリコン膜（ｎ＋ａ−Ｓｉ）２３とアモルファスシリコン膜（ａ−Ｓｉ）２４とを挟持した構造であるが、図７では、各光センサ画素（ＰＸ１〜ＰＸ４）のそれぞれは、図２で示す等価回路で図示している。
マトリクス状に配置された光センサ画素（ＰＸ１〜ＰＸ４）の各行の光センサ画素のダイオード部Ｄのカソードは、複数の走査線（Ｇ１，Ｇ２,..）に接続され、各走査線（Ｇ１，Ｇ２,..）は、シフトレジスタ１２に接続される。シフトレジスタ１２は、１水平走査期間毎に、Ｌｏｗレベル（以下、Ｌレベル）の選択走査電圧を順次走査線（Ｇ１，Ｇ２,..）に供給する。
また、マトリクス状に配置された光センサ（ＰＸ１〜ＰＸ４）の各列の光センサ画素の光依存可変抵抗部ＡＳは、複数の読出線（Ｓ１，Ｓ２,..）に接続される。１水平走査期間の読出線（Ｓ１，Ｓ２,..）の電圧変化が、信号電圧としてボンディングパッド部１３から外部の信号処理回路（図示せず）に出力される。
シフトレジスタ１２は、半導体チップ内に搭載される回路で構成され、光センサアレイが作製される基板上に配置される。あるいは、シフトレジスタ１２は、ガラス基板などの光センサアレイ基板上に、半導体層がポリシリコン膜から成る薄膜トランジスタからなる回路で構成される。
図８は、本発明の実施例の光センサアレイの駆動方法を説明するためのタイミング図である。以下、図８を用いて、本実施例の光センサアレイの駆動方法について説明する。なお、図７において、シフトレジスタ１２により、各光センサ画素行は、紙面上、上から下へ順次走査されるもの、即ち、図７において、ゲート線Ｇには、番号の若い順に順次Ｌレベルの電圧が加わるものとする。
まず、１水平走査期間ＨＳＹＮＣのブランキング期間に、信号ＲＧがＨｉｇｈレベル（以下、Ｈレベル）となり、リセットトランジスタＴＬＳがオンとなる。これにより、各読出線（Ｓ１，Ｓ２,..）がリセットされ、各読出線（Ｓ１，Ｓ２,..）は、一定電位（例えば、３Ｖ）に揃えられる。この信号ＲＧがＨレベルの期間は、各走査線（Ｇ１，Ｇ２,..）はＨレベル（例えば、３Ｖ）となっている。
次に、信号ＲＧがＬレベルとなると、Ｇ１の走査線の電圧レベルがＬｏｗレベル（以下、Ｌレベル；例えば、０Ｖの接地電位）、それ以外の走査線の電圧レベルがＨレベルとなる。これにより、Ｇ１の走査線に、カソードが接続されている光センサ画素のダイオード部ＤがＯＮ状態、Ｇ１の走査線以外の走査線に、カソードが接続されている光センサ画素のダイオード部ＤがＯＦＦ状態となるので、ＰＸ１とＰＸ２の光センサ画素がＯＮ状態、ＰＸ３とＰＸ４の光センサ画素がＯＦＦ状態となる。
ＰＸ１とＰＸ２の光センサ画素には、光が入射しており、入射光に応じて光センサ画素の光依存可変抵抗部ＡＳの抵抗値が変化する。これにより、読出線（Ｓ１，Ｓ２,..）から走査線Ｇ１に流れる電流が変化し、各読出線（Ｓ１，Ｓ２,..）の電位（詳しくは、各読出線に接続される浮遊容量Ｃｓの電位）が低下する。
例えば、ＰＸ２の光センサ画素には光が照射され、ＰＸ１の光センサ画素には光が照射されなかったとすると、ＰＸ１の光センサ画素の光依存可変抵抗部ＡＳの抵抗値により暗電流が流れ、それによって、Ｓ１の読出線の電位が、例えば、２．５Ｖに低下する。一方、光が照射されたＰＸ２の光センサ画素の光依存可変抵抗部ＡＳの抵抗値は、光伝導によって電流が増幅され、それにより、Ｓ２の読出線の電位が、例えば、１．５Ｖまで低下する。
この電圧変化を、各読出線（Ｓ１，Ｓ２,..）の信号電圧として読み取る。この様子を、図８の、読出線波形Ｓ１〜として図示する。
まず、１水平走査期間ＨＳＹＮＣのブランキング期間に、信号ＲＧがＨｉｇｈレベル（以下、Ｈレベル）となり、リセットトランジスタＴＬＳがオンとなる。これにより、各読出線（Ｓ１，Ｓ２,..）がリセットされ、各読出線（Ｓ１，Ｓ２,..）は、一定電位（例えば、３Ｖ）に揃えられる。この信号ＲＧがＨレベルの期間は、各走査線（Ｇ１，Ｇ２,..）はＨレベル（例えば、３Ｖ）となっている。
次に、信号ＲＧがＬレベルとなると、Ｇ１の走査線の電圧レベルがＬｏｗレベル（以下、Ｌレベル；例えば、０Ｖの接地電位）、それ以外の走査線の電圧レベルがＨレベルとなる。これにより、Ｇ１の走査線に、カソードが接続されている光センサ画素のダイオード部ＤがＯＮ状態、Ｇ１の走査線以外の走査線に、カソードが接続されている光センサ画素のダイオード部ＤがＯＦＦ状態となるので、ＰＸ１とＰＸ２の光センサ画素がＯＮ状態、ＰＸ３とＰＸ４の光センサ画素がＯＦＦ状態となる。
ＰＸ１とＰＸ２の光センサ画素には、光が入射しており、入射光に応じて光センサ画素の光依存可変抵抗部ＡＳの抵抗値が変化する。これにより、読出線（Ｓ１，Ｓ２,..）から走査線Ｇ１に流れる電流が変化し、各読出線（Ｓ１，Ｓ２,..）の電位（詳しくは、各読出線に接続される浮遊容量Ｃｓの電位）が低下する。
例えば、ＰＸ２の光センサ画素には光が照射され、ＰＸ１の光センサ画素には光が照射されなかったとすると、ＰＸ１の光センサ画素の光依存可変抵抗部ＡＳの抵抗値により暗電流が流れ、それによって、Ｓ１の読出線の電位が、例えば、２．５Ｖに低下する。一方、光が照射されたＰＸ２の光センサ画素の光依存可変抵抗部ＡＳの抵抗値は、光伝導によって電流が増幅され、それにより、Ｓ２の読出線の電位が、例えば、１．５Ｖまで低下する。
この電圧変化を、各読出線（Ｓ１，Ｓ２,..）の信号電圧として読み取る。この様子を、図８の、読出線波形Ｓ１〜として図示する。
このように、本実施例では、信号ＲＧのタイミングで、各読出線（Ｓ１，Ｓ２,..）の電位を一定電位（例えば、３Ｖ）に揃えた後に、入射光により、各読出線（Ｓ１，Ｓ２,..）の電位を変動（図８では、下降）させる。
１水平走査期間ＨＳＹＮ後、次のＲＧ信号がＨレベルとなる前に、ボンディングパッド部１３に接続される外部の信号処理回路が、この信号電圧を取り込む。
その後、１水平走査期間ＨＳＹＮＣのブランキング期間に、信号ＲＧがＨレベルとなり、リセットトランジスタＴＬＳがオンとなる。これにより、各読出線（Ｓ１，Ｓ２,..）がリセットされ、各読出線（Ｓ１，Ｓ２,..）は、一定電位（例えば、３Ｖ）に揃えられる。そして、Ｇ２の走査線の電圧レベルがＬレベル、それ以外の走査線の電圧レベルがＨレベルとなる。
これにより、Ｇ２の走査線に、カソードが接続されている光センサ画素のダイオード部ＤがＯＮ状態、Ｇ２の走査線以外の走査線に、カソードが接続されている光センサ画素のダイオード部ＤがＯＦＦ状態となるので、ＰＸ１とＰＸ２の光センサ画素がＯＦＦ状態、ＰＸ３とＰＸ４の光センサ画素がＯＮ状態となる。
ＰＸ３とＰＸ４の光センサ画素には、光が入射しており、入射光に応じて光センサの光依存可変抵抗部ＡＳの抵抗値が変化する。これにより、読出線（Ｓ１，Ｓ２,..）から走査線Ｇ２に流れる電流が変化し、各読出線（Ｓ１，Ｓ２,..）の電位（詳しくは、各読出線に接続される浮遊容量Ｃｓの電位）が低下する。この電圧変化を、各読出線（Ｓ１，Ｓ２,..）の信号電圧として読み取る。以下、前述と同様にして信号電圧を取り込む。Ｇ１，Ｇ２以外の走査線についても、同様の処理を行い信号電圧を取り込む。
１水平走査期間ＨＳＹＮ後、次のＲＧ信号がＨレベルとなる前に、ボンディングパッド部１３に接続される外部の信号処理回路が、この信号電圧を取り込む。
その後、１水平走査期間ＨＳＹＮＣのブランキング期間に、信号ＲＧがＨレベルとなり、リセットトランジスタＴＬＳがオンとなる。これにより、各読出線（Ｓ１，Ｓ２,..）がリセットされ、各読出線（Ｓ１，Ｓ２,..）は、一定電位（例えば、３Ｖ）に揃えられる。そして、Ｇ２の走査線の電圧レベルがＬレベル、それ以外の走査線の電圧レベルがＨレベルとなる。
これにより、Ｇ２の走査線に、カソードが接続されている光センサ画素のダイオード部ＤがＯＮ状態、Ｇ２の走査線以外の走査線に、カソードが接続されている光センサ画素のダイオード部ＤがＯＦＦ状態となるので、ＰＸ１とＰＸ２の光センサ画素がＯＦＦ状態、ＰＸ３とＰＸ４の光センサ画素がＯＮ状態となる。
ＰＸ３とＰＸ４の光センサ画素には、光が入射しており、入射光に応じて光センサの光依存可変抵抗部ＡＳの抵抗値が変化する。これにより、読出線（Ｓ１，Ｓ２,..）から走査線Ｇ２に流れる電流が変化し、各読出線（Ｓ１，Ｓ２,..）の電位（詳しくは、各読出線に接続される浮遊容量Ｃｓの電位）が低下する。この電圧変化を、各読出線（Ｓ１，Ｓ２,..）の信号電圧として読み取る。以下、前述と同様にして信号電圧を取り込む。Ｇ１，Ｇ２以外の走査線についても、同様の処理を行い信号電圧を取り込む。
［実施例２］
図９は、本発明の実施例２の光センサアレイの回路構成を示す回路図である。図１０は、本発明の実施例２の光センサアレイの駆動方法を説明するためのタイミング図である。
本実施例は、前述の実施例１において、光センサ画素を逆向きに接続したものである。この場合、駆動電圧や信号電圧の極性も逆となる。即ち、本実施例の光センサアレイの駆動方法では、１水平走査期間ＨＳＹＮＣのブランキング期間に、信号ＲＧがＨレベルとなり、リセットトランジスタＴＬＳがオンとなったときに、各読出線（Ｓ１，Ｓ２,..）は、接地電位に揃えられる。
以下、図１０を用いて、本実施例の光センサアレイの駆動方法について説明する。
まず、１水平走査期間ＨＳＹＮＣのブランキング期間に、信号ＲＧがＨレベルとなり、リセットトランジスタＴＬＳがオンとなる。これにより、各読出線（Ｓ１，Ｓ２,..）がリセットされ、各読出線（Ｓ１，Ｓ２,..）は、一定電位（例えば、０Ｖの接地電位）に揃えられる。この信号ＲＧがＨレベルの期間は、各走査線（Ｇ１，Ｇ２,..）はＬレベル（例えば、０Ｖ）となっている。
次に、信号ＲＧがＬレベルとなると、Ｇ１の走査線の電圧レベルがＨレベル（例えば、３Ｖ）、それ以外の走査線の電圧レベルがＬレベルとなる。これにより、Ｇ１の走査線に、光依存可変抵抗部ＡＳを介してアノードが接続されている光センサのダイオード部ＤがＯＮ状態、Ｇ１の走査線以外の走査線に、光依存可変抵抗部ＡＳを介してアノードが接続されている光センサのダイオード部ＤがＯＦＦ状態となるので、ＰＸ１とＰＸ２の光センサ画素がＯＮ状態、ＰＸ３とＰＸ４の光センサ画素がＯＦＦ状態となる。
ＰＸ１とＰＸ２の光センサ画素には、光が入射しており、入射光に応じて光センサ画素の光依存可変抵抗部ＡＳの抵抗値が変化する。これにより、走査線Ｇ１から読出線（Ｓ１，Ｓ２,..）に流れる電流が変化し、各読出線（Ｓ１，Ｓ２,..）の電位（詳しくは、各読出線に接続される浮遊容量Ｃｓの電位）が上昇する。
例えば、ＰＸ２の光センサ画素には光が照射され、ＰＸ１の光センサ画素には光が照射されなかったとすると、ＰＸ１の光センサ画素の光依存可変抵抗部ＡＳの抵抗値により暗電流が流れ、それによって、Ｓ１の読出線の電位が、例えば、０．５Ｖまで上昇する。一方、光が照射されたＰＸ２の光センサ画素の光依存可変抵抗部ＡＳの抵抗値は、光伝導によって電流が増幅され、それにより、Ｓ２の読出線の電位が、例えば、１．５Ｖまで上昇する。この電圧変化を、各読出線（Ｓ１，Ｓ２,..）の信号電圧として読み取る。
図９は、本発明の実施例２の光センサアレイの回路構成を示す回路図である。図１０は、本発明の実施例２の光センサアレイの駆動方法を説明するためのタイミング図である。
本実施例は、前述の実施例１において、光センサ画素を逆向きに接続したものである。この場合、駆動電圧や信号電圧の極性も逆となる。即ち、本実施例の光センサアレイの駆動方法では、１水平走査期間ＨＳＹＮＣのブランキング期間に、信号ＲＧがＨレベルとなり、リセットトランジスタＴＬＳがオンとなったときに、各読出線（Ｓ１，Ｓ２,..）は、接地電位に揃えられる。
以下、図１０を用いて、本実施例の光センサアレイの駆動方法について説明する。
まず、１水平走査期間ＨＳＹＮＣのブランキング期間に、信号ＲＧがＨレベルとなり、リセットトランジスタＴＬＳがオンとなる。これにより、各読出線（Ｓ１，Ｓ２,..）がリセットされ、各読出線（Ｓ１，Ｓ２,..）は、一定電位（例えば、０Ｖの接地電位）に揃えられる。この信号ＲＧがＨレベルの期間は、各走査線（Ｇ１，Ｇ２,..）はＬレベル（例えば、０Ｖ）となっている。
次に、信号ＲＧがＬレベルとなると、Ｇ１の走査線の電圧レベルがＨレベル（例えば、３Ｖ）、それ以外の走査線の電圧レベルがＬレベルとなる。これにより、Ｇ１の走査線に、光依存可変抵抗部ＡＳを介してアノードが接続されている光センサのダイオード部ＤがＯＮ状態、Ｇ１の走査線以外の走査線に、光依存可変抵抗部ＡＳを介してアノードが接続されている光センサのダイオード部ＤがＯＦＦ状態となるので、ＰＸ１とＰＸ２の光センサ画素がＯＮ状態、ＰＸ３とＰＸ４の光センサ画素がＯＦＦ状態となる。
ＰＸ１とＰＸ２の光センサ画素には、光が入射しており、入射光に応じて光センサ画素の光依存可変抵抗部ＡＳの抵抗値が変化する。これにより、走査線Ｇ１から読出線（Ｓ１，Ｓ２,..）に流れる電流が変化し、各読出線（Ｓ１，Ｓ２,..）の電位（詳しくは、各読出線に接続される浮遊容量Ｃｓの電位）が上昇する。
例えば、ＰＸ２の光センサ画素には光が照射され、ＰＸ１の光センサ画素には光が照射されなかったとすると、ＰＸ１の光センサ画素の光依存可変抵抗部ＡＳの抵抗値により暗電流が流れ、それによって、Ｓ１の読出線の電位が、例えば、０．５Ｖまで上昇する。一方、光が照射されたＰＸ２の光センサ画素の光依存可変抵抗部ＡＳの抵抗値は、光伝導によって電流が増幅され、それにより、Ｓ２の読出線の電位が、例えば、１．５Ｖまで上昇する。この電圧変化を、各読出線（Ｓ１，Ｓ２,..）の信号電圧として読み取る。
このように、本実施例では、信号ＲＧのタイミングで、各読出線（Ｓ１，Ｓ２,..）の電位を一定電位（例えば、０Ｖの接地電位）に揃えた後に、入射光により、各読出線（Ｓ１，Ｓ２,..）の電位を変動（図８では、上昇）させる。
１水平走査期間ＨＳＹＮ後、次のＲＧ信号がＨレベルとなる前に、ボンディングパッド部１３に接続される外部の信号処理回路が、この信号電圧を取り込む。
その後、１水平走査期間ＨＳＹＮＣのブランキング期間に、信号ＲＧがＨレベルとなり、リセットトランジスタＴＬＳがオンとなる。これにより、各読出線（Ｓ１，Ｓ２,..）がリセットされ、各読出線（Ｓ１，Ｓ２,..）は、一定電位（例えば、０Ｖの接地電位）に揃えられる。そして、Ｇ２の走査線の電圧レベルがＨレベル、それ以外の走査線の電圧レベルがＬレベルとなる。
これにより、Ｇ２の走査線に、光依存可変抵抗部ＡＳを介してアノードが接続されている光センサ画素のダイオード部ＤがＯＮ状態、Ｇ２の走査線以外の走査線に、光依存可変抵抗部ＡＳを介してアノードが接続されている光センサ画素のダイオード部ＤがＯＦＦ状態となるので、ＰＸ１とＰＸ２の光センサ画素がＯＦＦ状態、ＰＸ３とＰＸ４の光センサ画素がＯＮ状態となる。
ＰＸ３とＰＸ４の光センサ画素には、光が入射しており、入射光に応じて光センサ画素の光依存可変抵抗部ＡＳの抵抗値が変化する。これにより、走査線Ｇ２から各読出線（Ｓ１，Ｓ２,..）に流れる電流が変化し、各読出線（Ｓ１，Ｓ２,..）の電位が上昇する。この電圧変化を、各読出線（Ｓ１，Ｓ２,..）の信号電圧として読み取る。以下、前述と同様にして信号電圧を取り込む。Ｇ１，Ｇ２以外の走査線についても、同様の処理を行い、信号電圧を取り込む。
１水平走査期間ＨＳＹＮ後、次のＲＧ信号がＨレベルとなる前に、ボンディングパッド部１３に接続される外部の信号処理回路が、この信号電圧を取り込む。
その後、１水平走査期間ＨＳＹＮＣのブランキング期間に、信号ＲＧがＨレベルとなり、リセットトランジスタＴＬＳがオンとなる。これにより、各読出線（Ｓ１，Ｓ２,..）がリセットされ、各読出線（Ｓ１，Ｓ２,..）は、一定電位（例えば、０Ｖの接地電位）に揃えられる。そして、Ｇ２の走査線の電圧レベルがＨレベル、それ以外の走査線の電圧レベルがＬレベルとなる。
これにより、Ｇ２の走査線に、光依存可変抵抗部ＡＳを介してアノードが接続されている光センサ画素のダイオード部ＤがＯＮ状態、Ｇ２の走査線以外の走査線に、光依存可変抵抗部ＡＳを介してアノードが接続されている光センサ画素のダイオード部ＤがＯＦＦ状態となるので、ＰＸ１とＰＸ２の光センサ画素がＯＦＦ状態、ＰＸ３とＰＸ４の光センサ画素がＯＮ状態となる。
ＰＸ３とＰＸ４の光センサ画素には、光が入射しており、入射光に応じて光センサ画素の光依存可変抵抗部ＡＳの抵抗値が変化する。これにより、走査線Ｇ２から各読出線（Ｓ１，Ｓ２,..）に流れる電流が変化し、各読出線（Ｓ１，Ｓ２,..）の電位が上昇する。この電圧変化を、各読出線（Ｓ１，Ｓ２,..）の信号電圧として読み取る。以下、前述と同様にして信号電圧を取り込む。Ｇ１，Ｇ２以外の走査線についても、同様の処理を行い、信号電圧を取り込む。
［実施例３］
前述の各実施例の光センサアレイでは、出力信号電圧（または電流）に必ず比較的大きな暗電流成分を含む。また、高抵抗半導体であるアモルファスシリコンの暗電流は温度依存性が比較的大きいため、使用環境下で暗電流成分を補正する必要がある。本実施例の光センサアレイは、暗電流成分を補正する実施例である。
図１１は、本発明の実施例３の光センサアレイの回路構成を示す回路図である。
本実施例は、前述の実施例１において、光センサアレイの各行毎に、暗電流補正用の光センサ画素ＰＸＤを設けたものである。なお、本実施例は、前述の実施例２にも適用可能である。
図１１では、光センサアレイのシフトレジスタ１２の反対側で、光センサアレイの各行毎に、１列の暗電流補正用の光センサＰＸＤが配置される。
暗電流補正用の光センサＰＸＤの断面構造は、図１に示す断面構造と同じであるが、この暗電流補正用の光センサＰＸＤには、遮光膜などにより光が入射されないようにされる。また、本実施例の光センサアレイの駆動方法も、図８と同じであるが、暗電流補正用の光センサＰＸＤの信号電圧は、暗電流補正用の読出線ＳＤから出力される。
本実施例の光センサアレイは、使用環境下で暗状態を作り、その電圧を光照射時の出力から差し引くという処理を外部の信号処理回路で実行して、暗電流成分を補正する実施例である。
前述の各実施例の光センサアレイでは、出力信号電圧（または電流）に必ず比較的大きな暗電流成分を含む。また、高抵抗半導体であるアモルファスシリコンの暗電流は温度依存性が比較的大きいため、使用環境下で暗電流成分を補正する必要がある。本実施例の光センサアレイは、暗電流成分を補正する実施例である。
図１１は、本発明の実施例３の光センサアレイの回路構成を示す回路図である。
本実施例は、前述の実施例１において、光センサアレイの各行毎に、暗電流補正用の光センサ画素ＰＸＤを設けたものである。なお、本実施例は、前述の実施例２にも適用可能である。
図１１では、光センサアレイのシフトレジスタ１２の反対側で、光センサアレイの各行毎に、１列の暗電流補正用の光センサＰＸＤが配置される。
暗電流補正用の光センサＰＸＤの断面構造は、図１に示す断面構造と同じであるが、この暗電流補正用の光センサＰＸＤには、遮光膜などにより光が入射されないようにされる。また、本実施例の光センサアレイの駆動方法も、図８と同じであるが、暗電流補正用の光センサＰＸＤの信号電圧は、暗電流補正用の読出線ＳＤから出力される。
本実施例の光センサアレイは、使用環境下で暗状態を作り、その電圧を光照射時の出力から差し引くという処理を外部の信号処理回路で実行して、暗電流成分を補正する実施例である。
図１２は、本実施例において、暗電流成分を補正する外部の信号処理回路の一例を示すブロック図である。
図１２に示す信号処理回路は、光センサアレイの各読出線（Ｓ１，Ｓ２,..）から読み出した各行毎の光センサ画素の信号電圧（Ｓｎ−Ｖ）と、暗電流補正用の読出線ＳＤから読み出した暗電流補正用の光センサ画素ＰＸＤの信号電圧（ＳＤ−Ｖ）を、バッファ回路ＢＡを介してＡ／Ｄ変換器３１に入力し、デジタル信号に変換した後、減算器３２において、各行毎の光センサ画素のデジタル信号電圧から、暗電流補正用の光センサ画素ＰＸＤのデジタル信号電圧を減算することにより、暗電流成分を補正する。
なお、前述の各実施例において、信号処理回路は、外部に設ける必要はなく、図６に示すシフトレジスタ１２と同様、半導体チップ内に搭載される回路で構成し、光センサアレイが作製される基板上に配置してもよい。あるいは、信号処理回路は、ガラス基板などの光センサアレイ基板上に、半導体層がポリシリコン層から成る薄膜トランジスタからなる回路で構成してもよい。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
図１２に示す信号処理回路は、光センサアレイの各読出線（Ｓ１，Ｓ２,..）から読み出した各行毎の光センサ画素の信号電圧（Ｓｎ−Ｖ）と、暗電流補正用の読出線ＳＤから読み出した暗電流補正用の光センサ画素ＰＸＤの信号電圧（ＳＤ−Ｖ）を、バッファ回路ＢＡを介してＡ／Ｄ変換器３１に入力し、デジタル信号に変換した後、減算器３２において、各行毎の光センサ画素のデジタル信号電圧から、暗電流補正用の光センサ画素ＰＸＤのデジタル信号電圧を減算することにより、暗電流成分を補正する。
なお、前述の各実施例において、信号処理回路は、外部に設ける必要はなく、図６に示すシフトレジスタ１２と同様、半導体チップ内に搭載される回路で構成し、光センサアレイが作製される基板上に配置してもよい。あるいは、信号処理回路は、ガラス基板などの光センサアレイ基板上に、半導体層がポリシリコン層から成る薄膜トランジスタからなる回路で構成してもよい。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
１１ 光センサアレイ部
１２ シフトレジスタ
１３ ボンディングパッド部
２２，９２ 上部電極
２３ 燐をドープしたアモルファスシリコン膜（ｎ＋ａ−Ｓｉ）
２４，９３ アモルファスシリコン（ａ−Ｓｉ）
２５，９４ 下部電極
３１ Ａ／Ｄ変換器
３２ 減算器
ＰＸ 光センサ画素
ＰＸＤ 暗電流補正用の光センサ画素
ＭＴ１〜ＭＴ３，ＭＴＲ，ＴＬＳ トランジスタ
ＡＳ 光依存可変抵抗部
ＢＡ バッファ回路
Ｄ ダイオード部
Ｇ，ＧＣＬＫ ゲート線
Ｓ 読出線
Ｃ１ 容量素子
Ｃｓ 浮遊容量
ＡＳ１ 光依存可変抵抗素子
ＯＵＴ 信号出力線
ＳＶＲＳ，ＳＶＲＳＴ リセット線
ＳＶＢ１，ＳＶＢ２，ＳＶＡＢ バイアス線
ＰＡＤ ボンディングパッド
Ｎ１ 内部ノード
１２ シフトレジスタ
１３ ボンディングパッド部
２２，９２ 上部電極
２３ 燐をドープしたアモルファスシリコン膜（ｎ＋ａ−Ｓｉ）
２４，９３ アモルファスシリコン（ａ−Ｓｉ）
２５，９４ 下部電極
３１ Ａ／Ｄ変換器
３２ 減算器
ＰＸ 光センサ画素
ＰＸＤ 暗電流補正用の光センサ画素
ＭＴ１〜ＭＴ３，ＭＴＲ，ＴＬＳ トランジスタ
ＡＳ 光依存可変抵抗部
ＢＡ バッファ回路
Ｄ ダイオード部
Ｇ，ＧＣＬＫ ゲート線
Ｓ 読出線
Ｃ１ 容量素子
Ｃｓ 浮遊容量
ＡＳ１ 光依存可変抵抗素子
ＯＵＴ 信号出力線
ＳＶＲＳ，ＳＶＲＳＴ リセット線
ＳＶＢ１，ＳＶＢ２，ＳＶＡＢ バイアス線
ＰＡＤ ボンディングパッド
Ｎ１ 内部ノード
Claims (8)
- （ｍ×ｎ）個の光センサ画素がアレイ状に配置され、
前記各光センサ画素は、金属膜から成る下部電極と、前記下部電極上に設けられるアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるｎ型アモルファスシリコン膜と、前記ｎ型アモルファスシリコン膜上に設けられる上部電極とを有し、
前記各光センサ画素の前記アモルファスシリコン膜に入射された光量に依存する電圧を、センサ出力電圧として出力する光センサアレイであって、
前記光センサアレイの各行の前記光センサ画素の前記上部電極に接続される複数の走査線と、
前記光センサアレイの各列の前記光センサ画素の前記下部電極に接続される複数の読出線と、
前記複数の走査線に接続され、１水平走査期間毎に、前記各走査線に順次第１電圧の選択走査信号を供給する走査回路と、
１水平走査期間のブランキング期間に前記複数の読出線に、前記第１電圧よりも高電位の第２電圧を入力した後、前記複数の読出線をフローティング状態とする手段１と、
前記複数の読出線に接続され、１水平走査期間内の前記各読出線の電圧変化を、前記各読出線に前記下部電極が接続され、且つ、前記上部電極に選択走査電圧が入力される光センサ画素のセンサ出力電圧として出力する手段２とを備えることを特徴とする光センサアレイ。 - （ｍ×ｎ）個の光センサ画素と、（ｍ×１）個の補償用の光センサ画素とがアレイ状に配置され、
前記各光センサ画素は、金属膜から成る下部電極と、前記下部電極上に設けられるアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるｎ型アモルファスシリコン膜と、前記ｎ型アモルファスシリコン膜上に設けられる上部電極とを有し、
前記各補償用の光センサ画素は、金属膜から成る下部電極と、前記下部電極に設けられ、遮光されたアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるｎ型アモルファスシリコン膜と、前記ｎ型アモルファスシリコン膜上に設けられる上部電極とを有し、
前記各光センサ画素の前記アモルファスシリコン膜に入射された光量に依存する電圧を、センサ出力電圧として出力する光センサアレイであって、
前記光センサアレイの各行の前記光センサ画素と、補償用の光センサ画素の前記上部電極に接続される複数の走査線と、
前記光センサアレイの各列の前記光センサ画素の前記下部電極に接続される複数の読出線と、
前記１列の補償用の光センサ画素の前記下部電極に接続される補償用画素の読出線と、
前記複数の走査線に接続され、１水平走査期間毎に、前記各走査線に順次第１電圧の選択走査信号を供給する走査回路と、
１水平走査期間のブランキング期間に前記複数の読出線と前記補償用画素の読出線に、前記第１電圧よりも高電位の第２電圧を入力した後、前記複数の読出線と前記補償用画素の読出線をフローティング状態とする手段１と、
前記複数の読出線に接続され、１水平走査期間内の前記各読出線の電圧変化を、前記各読出線に前記下部電極が接続され、且つ、前記上部電極に選択走査電圧が入力される光センサ画素のセンサ出力電圧として出力する手段２と、
前記補償用画素の読出線に接続され、水平走査期間内の前記補償用画素の読出線の電圧変化を、前記上部電極に選択走査電圧が入力される補償用の光センサ画素の補償用信号電圧として出力する手段３とを備えることを特徴とする光センサアレイ。 - （ｍ×ｎ）個の光センサ画素がアレイ状に配置され、
前記各光センサ画素は、金属膜から成る下部電極と、前記下部電極上に設けられるアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるｎ型アモルファスシリコン膜と、前記ｎ型アモルファスシリコン膜上に設けられる上部電極とを有し、
前記各光センサ画素の前記アモルファスシリコン膜に入射された光量に依存する電圧を、センサ出力電圧として出力する光センサアレイであって、
前記光センサアレイの各行の前記光センサ画素の前記下部電極に接続される複数の走査線と、
前記光センサアレイの各列の前記光センサ画素の前記上部電極に接続される複数の読出線と、
前記複数の走査線に接続され、１水平走査期間毎に、前記各走査線に順次第１電圧の選択走査信号を供給する走査回路と、
１水平走査期間のブランキング期間に前記複数の読出線に、前記第１電圧よりも低電位の第２電圧を入力した後、前記複数の読出線をフローティング状態とする手段１と、
前記複数の読出線に接続され、１水平走査期間内の前記各読出線の電圧変化を、前記各読出線に前記上部電極が接続され、且つ、前記下部電極に選択走査電圧が入力される光センサ画素のセンサ出力電圧として出力する手段２とを備えることを特徴とする光センサアレイ。 - （ｍ×ｎ）個の光センサ画素と、（ｍ×１）個の補償用の光センサ画素とがアレイ状に配置され、
前記各光センサ画素は、金属膜から成る下部電極と、前記下部電極上に設けられるアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるｎ型アモルファスシリコン膜と、前記ｎ型アモルファスシリコン膜上に設けられる上部電極とを有し、
前記各補償用の光センサ画素は、金属膜から成る下部電極と、前記下部電極に設けられ、遮光されたアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるｎ型アモルファスシリコン膜と、前記ｎ型アモルファスシリコン膜上に設けられる上部電極とを有し、
前記各光センサ画素の前記アモルファスシリコン膜に入射された光量に依存する電圧を、センサ出力電圧として出力する光センサアレイであって、
前記光センサアレイの各行の前記光センサ画素と、補償用の光センサ画素の前記下部電極に接続される複数の走査線と、
前記光センサアレイの各列の前記光センサ画素の前記上部電極に接続される複数の読出線と、
前記１列の補償用の光センサ画素の前記上部電極に接続される補償用画素の読出線と、
前記複数の走査線に接続され、１水平走査期間毎に、前記各走査線に順次第１電圧の選択走査信号を供給する走査回路と、
１水平走査期間のブランキング期間に前記複数の読出線と前記補償用画素の読出線に、前記第１電圧よりも低電位の第２電圧を入力した後、前記複数の読出線と前記補償用画素の読出線をフローティング状態とする手段１と、
前記複数の読出線に接続され、１水平走査期間内の前記各読出線の電圧変化を、前記各読出線に前記上部電極が接続され、且つ、前記下部電極に選択走査電圧が入力される光センサ画素のセンサ出力電圧として出力する手段２と、
前記補償用画素の読出線に接続され、水平走査期間内の前記補償用画素の読出線の電圧変化を、前記下部電極に選択走査電圧が入力される補償用の光センサ画素の補償用信号電圧として出力する手段３とを備えることを特徴とする光センサアレイ。 - 前記各センサ出力電圧と、補償用信号電圧とが入力される信号処理回路を有し、
前記信号処理回路は、前記各センサ出力電圧と補償用信号電圧とをＡ／Ｄ変換するＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器で変換された前記各センサ出力電圧のデジタル値から、前記Ａ／Ｄ変換器で変換された前記補償用信号電圧のデジタル値を減算する減算器を有することを特徴とする請求項２または４に記載の光センサアレイ。 - 前記手段１は、前記複数の読出線と前記補償用画素の読出線毎に設けられる複数のスイッチングトランジスタであり、
当該複数のスイッチトランジスタは、前記１水平走査期間のブランキング期間内にＯＮとなり、前記複数の読出線と前記補償用画素の読出線に、前記第２電圧を入力することを特徴とする請求項１ないし５のいずれか１項に記載の光センサアレイ。 - 前記各光センサ画素のアモルファスシリコン膜の膜厚は、５００ｎｍ以上であることを特徴とする請求項１ないし６のいずれか１項に記載の光センサアレイ。
- 前記各光センサ画素のアモルファスシリコン膜の膜厚は、１２００ｎｍ以下であることを特徴とする請求項７に記載の光センサアレイ。
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