JP4277619B2 - 固体撮像素子 - Google Patents

Description

本発明は、複数個の検知素子が同一信号線などで接続されている固体撮像素子に係わるものである。

従来の固体撮像素子の一例として、赤外線固体撮像素子について説明する。赤外線固体撮像素子においては、非冷却方式である熱型赤外線検出器を用いたものが注目を集めている。熱型赤外線検出器を用いた赤外線固体撮像素子の一例として、SOIダイオード方式熱型赤外線固体撮像素子が知られている。これは、検出器をマトリクス状に複数配列して撮像素子を構成したものである。

従来の赤外線固体撮像素子における画素部分の温度変化を電気信号として取り出す方法について、“赤外線固体撮像素子”（ＷＯ９９−３１４７１号公報）を用いて説明する。撮像素子の任意の１水平期間の動作について考える。
まず、垂直走査回路の一つのクロック出力が“Ｈ”（ハイレベル）状態になり垂直選択トランジスタの中の一つをオン状態にして、バイアス電源をバイアス線のいずれか一本に印加する。選択されていないバイアス線は、この時バイアスされていない“Ｌ”（ローレベル）状態となっている。この状態では画素のダイオードのみが順方向にバイアスされた状態になり、他の画素のダイオードは逆方向にバイアスされた状態となる。この状態では電流は、電源から垂直選択トランジスタ、垂直バイアス線を経たのち４分割され、1つは画素1012、垂直信号線501を経て電流源1101へ、もう一つは1022から502を経て1102へ、もう一つは1032から503を経て1103へ、最後の一つは1042から504を経て1104へ流れる。

順方向に定電流を流すダイオードは、単素子ではすでに温度センサとして実用化されており、温度によって定電流を流すのに必要な印加電圧が変化することが知られている。従って、画素1012、1022、1032、1042の各画素における温度を反映して各画素に含まれるダイオードによる電圧降下の量が異なり、501、502、503、504には画素1012、1022、1032、1042の温度を反映した電圧が現れる。この電圧を垂直―水平インターフェース部でサンプル・ホールドし、水平走査回路を駆動して順水平選択トランジスタをオン状態にして信号を水平信号線、出力アンプを通して外部に読み出す。次の水平期間には別の垂直選択トランジスタをオンして別の画素列を選択し、同様の動作を繰り返す。（例えば、特許文献１および非許文献１参照）。

ＷＯ９９−３１４７１号公報（実施例1） 映像情報メディア学会技術報告 （ITE Technical Report,Vol24,No,17,pp53-58）

従来の赤外線固体撮像素子は以上のように構成されて動作しているが、バイアス線および垂直信号線には配線抵抗が存在する。そのため、電流源に現れる電圧は、ダイオードでの電圧降下だけではなく、配線抵抗による電圧降下も含まれる。配線抵抗による電圧降下は、電源からバイアス線を経て画素のダイオードを通り、垂直信号線を経て電流源までの経路長により決まる抵抗値と、各配線を流れる電流値とにより決まる。そのため、仮に画素の温度が等しくても電流源に現れる電圧は画素位置により異なってくる、という問題があった。

一般に撮像素子の取り扱う信号は非常に小さなものであり、このような素子固有に存在する固定的な出力分布は信号に比べ大きなものになる。撮像素子を組み込んだ例えばカメラのような撮像装置を考えると、撮像素子の外部に配置する信号処理回路においては、この非常に小さな信号を映像信号としてコントラストのある信号とするために、大きく増幅する必要があるが、この大きな出力分布のため、大きな入力レンジが必要となる。現実的には大きな入力レンジは取れないため、十分な信号増幅を行うことが困難であり、結果として撮像装置としての温度分解能を向上することが困難であった。また十分な信号増幅を行うには、複雑で高価な信号処理回路を付加しなければならない。これは技術的にも困難なものであり、コスト的にも困難であった。

本発明はかかる問題を解決し、素子固有に存在する出力分布が低減された出力信号を発生する固体撮像素子を提供することを目的とする。

本発明に係る固体撮像素子は、Ｎ行×Ｍ列（Ｎ、Ｍは整数）の２次元行列を成す様に配置され、入射光に対して感度を有する複数の画素と、画素の何れか１列と平行に配置され、入射光に対して感度を有しないダミー画素と、２次元行列の各行の画素に接続され、各行毎にバイアスを与えるバイアス線と、２次元行列の各列の画素およびダミー画素に接続され、各列毎に信号を与える信号線と、信号線に接続され、信号を保持する第１のサンプルホールド回路と、第１のサンプルホールド回路に接続され、各列の第１のサンプルホールド回路の出力を制御する水平走査トランジスタと、水平走査トランジスタに接続され、各列の第１のサンプルホールド回路の出力を制御する水平信号線と、水平走査トランジスタを２次元行列の各列順に導通状態にする信号を与える水平走査回路と、ダミー画素が接続する信号線に接続する第２のサンプルホールド回路と、ダミー画素に接続された第１のサンプルホールド回路の出力から第２のサンプルホールド回路の出力を減算する第１の減算器と、第１のサンプルホールド回路の各出力から第１の減算器の出力を減算する第２の減算器とを備えたものである。

この発明による固体撮像素子は、素子固有に存在する出力分布をなくすことができる。これにより外部に配置する信号処理回路において大きな増幅を行うことができ、撮像装置としての温度分解能を向上することができる。また外部の信号処理回路を簡素化することもできる。

実施の形態１．
図を用いて、本発明の固体撮像素子を示す実施の形態１について説明する。
図１は、本発明の実施の形態1である固体撮像素子を示す回路図である。図１において、熱型検出器の例として、例えば特ＷＯ９９−３１４７１記載のSOIダイオード方式の熱型赤外線検出器が示されている。また図では説明を簡単にするために、１×３画素のダミー画素を含む４×３画素アレイとして撮像素子を構成しているが、画素数に限定されるものではない。

図１において、SOIダイオード方式の熱型検出器１（以下、単に「ダイオード」という。）と電圧を供給するバイアス線３および信号を読み出すための垂直信号線４により固体撮像素子の画素２を構成する。画素２においてダイオードの下側の半導体基板に空洞部を形成しているため、ダイオードが宙に浮いた構造である。このためダイオードは入射光により温度変化が発生しダイオード特性が変化する。画素構造は同じであるが、この空洞部を形成しないようにしたものがダミー画素５である。図９を用いて説明する。図９（ａ）は画素２および図９（ｂ）は画素５の断面構造を示す図である。簡単のため、バイアス線や信号線は省略している。画素２および５は半導体基板100の上に構成されている。その上部には絶縁膜101があり、その上にダイオード１が構成されている。103は金属配線であり、ダイオード1とバイアス線および信号線を接続している。102は絶縁膜である。画素２のダイオード１の下側の半導体基板100にのみ、空洞部104が形成されている。ダミー画素５にはダイオードの下側の空洞部がないため、半導体基板と熱的によく結合されており、外部からの入射光によって特性がほとんど変化しない。

図１において、上記バイアス線３は垂直走査回路７からのクロックで動作する垂直走査トランジスタ６に接続されており、またこの垂直走査トランジスタ６の片端は電源端子８に接続されている。垂直信号線４は一端を固定電位に接続された負荷としての定電流源９とサンプルホールド回路１５が接続されており、垂直信号線４と定電流源９の交点に現れる信号レベルを、サンプルホールド回路１５にて端子１８から入力されるサンプルホールドクロックφＳＨ２によるタイミングにてサンプルホールドする。サンプルホールド回路１５は、水平走査回路１１からのクロックで動作する水平走査トランジスタ１０に接続されており、またこの水平走査トランジスタ１０の片端は水平信号線１２に接続されている。

垂直線のうちダミー画素５に接続している垂直信号線４には、サンプルホールド回路１５と同等の電気特性を有するサンプルホールド回路１６も接続されている。サンプルホールド回路１６は端子１７から入力されるサンプルホールドクロックφSH1によるタイミングによりダミー画素５に接続している垂直信号線４と定電流源９の交点に現れる信号レベルをサンプルホールドする。ダミー画素５が接続している垂直信号線４に接続しているサンプルホールド回路１５の出力からサンプルホールド１６の出力を第１の減算器１９で減算する。水平信号線１２と第１の減算器１９とが第２の減算器２０に入力され、水平信号線１２に現れた信号から第１の減算器１９の出力を減じる。第２の減算器２０の出力は出力アンプ１３を通じて出力端子１４から外部に出力する。

垂直信号線４の配線抵抗による電圧降下に伴う出力分布について図２を用いて説明する。図２において、ｒで示される抵抗は垂直信号線４の抵抗を示す。垂直走査トランジスタ６のうちひとつがオン状態にすると、電源端子８より電圧VDDが選択された水平ラインのバイアス線３に印加されるため、定電流源９により電流Iがダイオードに流れ、ダイオードに順方向電圧VDが発生する。電流Iは配線抵抗にも流れるため、配線抵抗ｒによる電圧降下が発生し、サンプルホールド回路１５の入力Ａの電位は水平ライン毎に異なってくる。例えば、図２において、上部の画素においてはＡでの電位はVDD−VD−Irであるが、下部の画素ではVDD−VD−３Irとなる。

各画素の電気特性は等しくなるよう作られているため、垂直信号線の配線抵抗は同一撮像素子内では一定である。そのため上記のような水平ライン間に発生する電位差は垂直信号線によらず一定である。また順方向電圧VDは画素温度を反映した値となるが、ダミー画素においては画素温度は各画素ほぼ同一であるため、各ダミー画素における順方向電圧VDは同一である。

次に図１の固体撮像素子の動作について、図１および図３を用いて説明する。図３は、図１の固体撮像素子を駆動するために用いられる信号の一例を示すタイミングチャートである。図３において、横軸は時間を示す。また各信号におけるタイミング波形のハイレベルとローレベルは、それぞれ電圧の高低を示す。

まず、垂直走査回路７より１行目の垂直走査トランジスタ６にクロックφV1を与えてオン状態にして、電源端子８から与えられるバイアス電源VDDをバイアス線３に印加する。回路的には図示していないが、選択されていないバイアス線はこの時バイアスされていない“Ｌ”（ローレベル）状態となっている。この状態では1行目の画素のダイオードのみが順方向にバイアスされた状態になり、他の画素のダイオードは逆方向にバイアスされた状態となる。このため、選択される画素はクロックφV1を与えた1行目の各画素のみとなる。
これにより、各定電流源９と垂直信号線４の交点には各画素のダイオード順方向電圧降下と1行目の画素から定電流源９間の配線抵抗による電圧降下とをあわせた電圧が現れる。この電圧をサンプルホールド回路１５にてサンプルホールドする。サンプルホールドタイミングは端子１８から入力されるサンプルホールドクロックφSH2として与えられる。またサンプルホールド１６においても同様に端子１７から入力されるサンプルホールドクロックφSH1にて信号をサンプルホールドする。

次に水平走査回路１１より順にクロックφH0、φH1、φH2、φH3を出力して水平走査トランジスタ１０を順次導通状態にし、サンプルホールド回路１５の信号を水平信号線１２に出力する。

水平信号線１２と上記第１の減算器１９とが第２の減算器２０に入力され、信号線１２に現れた信号から第１の減算器１９の出力を減じる。第２の減算器２０の出力は出力アンプ１３を通じて出力端子１４から外部に出力する。

続いて垂直走査回路７よりクロックφV2、φV3が順に２行目、３行目に与えられ、前述の動作と同様の動作が繰り返されるが、サンプルホールドクロックφSH1は、φV1が与えられる時のみサンプルホールド回路１６に与えられる、という点が異なる。これにより、サンプルホールド回路１６には、次のクロックφV1が与えられるタイミング、すなわち１行目の水平ラインが選択されるまで、第１行目のダミー画素５に対応する信号が保持されることとなる。このため、第１の減算器では、選択された水平ライン上にあるダミー画素と１行目水平ライン上にあるダミー画素との出力差を得ていることとなるが、この出力差は、垂直信号線の配線抵抗による電圧降下分に他ならない。

この出力差は各垂直信号線４において一定であるため、第２の減算器２０において、各同一水平ライン毎に水平信号線１２上の信号から本出力差を減ずることにより、各画素において垂直信号線４の配線抵抗によって固定的に存在する電圧降下ａ×Ir（ａは1から３の整数）をキャンセルすることができる。

これにより、素子固有に存在する出力分布がなくなるため、外部に配置する信号処理回路において大きな増幅を行うことができ、撮像装置としての温度分解能を向上することができる。また外部の信号処理回路を簡素化することもできる。

実施の形態２．
図を用いて、本発明の固体撮像素子を示す実施の形態２について説明する。
図４は本発明の実施の形態２である固体撮像素子を示す回路図である。また図では説明を簡単にするために、３×１画素のダミー画素を含む３×４画素アレイとして撮像素子を構成しているが、画素数に限定されるものではない。

図４において、ダミー画素５は一行目のバイアス線３に接続されている。画素２は２〜４行目のバイアス線３に接続されている。サンプルホールド回路１５の入力と同じポイントに第２のサンプルホールド回路２１の入力が接続されている。サンプルホールド回路２１は端子２３から入力されるサンプルホールドクロックφSH3によるタイミングにより上記ダミー画素５に対応する信号レベルをサンプルホールドする。上記サンプルホールド回路２１は、水平走査回路１１からのクロックで動作する第２の水平走査トランジスタ２２に接続されており、またこの水平走査トランジスタ２２の片端は第２の水平信号線２４に接続されている。水平信号線２４と３列目の垂直信号線に接続しているサンプルホールド回路２１が第３の減算器２５に入力され、水平信号線２４に現れた信号から３列目の垂直信号線に接続しているサンプルホールド回路２１の信号を減じる。水平信号線１２と第３の減算器２５とが第２の減算器２０に入力され、水平信号線１２に現れた信号から第３の減算器２５の出力を減じる。

バイアス線３の配線抵抗による電圧降下に伴う出力分布について図５を用いて説明する。図５において、Ｒで示される抵抗はバイアス線３の抵抗を示す。垂直走査トランジスタ６のうちひとつがオン状態にすると、電源端子８より電圧VDDが選択された水平ラインのバイアス線３に印加されるため、定電流源９により電流Iが各画素のダイオードに流れ、ダイオードに順方向電圧VDが発生する。各列のダイオード順方向電圧が等しくても、この抵抗Ｒの存在のためにサンプルホールド回路１５の入力Ｂ、Ｃ、Ｄの電位は列毎に異なってくる。例えば、図５において、Ｂの電位はVDD−VD−６IRであるが、Ｄの電位はVDD−VD−３IRとなる。

次に図４の固体撮像素子の動作について図４および図６を用いて説明する。図６は、図４の固体撮像素子を駆動するために用いられる信号の一例を示すタイミングチャートである。図６において、横軸は時間を示す。また各信号におけるタイミング波形のハイレベルとローレベルは、それぞれ電圧の高低を示す。

垂直走査回路７および垂直走査トランジスタ６の動作は図１と同じである。まず、垂直走査回路７より、１行目の垂直トランジスタ６にクロックφV0を与えて、ダミー画素５のみをバイアスする。これにより、各定電流源９と垂直信号線４の交点には各画素のダイオード順方向電圧降下とバイアス線の配線抵抗による電圧降下とをあわせた電圧が現れる。この電圧をサンプルホールド回路２１にてサンプルホールドする。サンプルホールドタイミングは端子２３から入力されるサンプルホールドクロックφSH3として与えられる。

次に、垂直走査回路７より、２行目の垂直トランジスタ６にクロックφV1を与えて、２行目の各画素２をバイアスする。前述と同様にサンプルホールド回路１５にて端子１８から入力されるサンプルホールドクロックφSH2にてサンプルホールドする。

その後、水平走査回路１１より順にクロックφH1、φH2、φH3を出力して水平走査トランジスタ１０および第２の水平走査トランジスタ２２を順次導通状態にし、サンプルホールド回路１５の信号を水平信号線１２に、サンプルホールド回路２１の信号を水平信号線２４に出力する。第３の減算器２５において、水平信号線２４に現れた信号から３列目の垂直信号線４に接続していてダミー画素５に対応する信号を保持しているサンプルホールド回路２１の出力を減じる。
水平信号線１２と第３の減算器２５とが第２の減算器２０に入力され、信号線１２に現れた信号から第３の減算器２５の出力を減じる。第２の減算器２０の出力は出力アンプ１３を通じて出力端子１４から外部に出力する。続いて垂直走査回路７よりクロックφV2、φV3が順に３行目、４行目に与えられ、前述の動作と同様の動作が繰り返される。

第３の減算器では、1行目の３列目にあるダミー画素５と３行目以外の列にあるダミー画素５との出力差を得ていることとなるが、この出力差は、バイアス線３の配線抵抗による電圧降下の差に他ならない。

この出力差は各バイアス線３において一定であるため、第２の減算器２０において、画素毎に水平信号線１２上の信号から本出力差を減ずることにより、各画素においてバイアス線３の配線抵抗によって固定的に存在する電圧降下差をなくすことができる。

これにより、素子固有に存在する出力分布がなくなるため、外部に配置する信号処理回路において大きな増幅を行うことができ、撮像装置としての温度分解能を向上することができる。

実施の形態３．
図を用いて、本発明の固体撮像素子を示す実施の形態３について説明する。
図７は本発明の実施の形態３である固体撮像素子を示す回路図である。また図では説明を簡単にするために、ダミー画素を含む４×４画素アレイとして撮像素子を構成しているが、画素数に限定されるものではない。

図７において、図１と図４を組み合せた構成である。さらに、第２の水平信号線２４とサンプルホールド回路１６が第４の減算器２６に入力され、第４の減算器２６と第１の減算器１９が加算器２７に入力される。第１の水平信号線１２と加算器２７が第２の減算器２０に入力され、水平信号線１２に現れた信号から加算器２７の出力を減じる。

次に図７の固体撮像素子の動作について図７および図８を用いて説明する。図８は、図７の固体撮像素子を駆動するために用いられる信号の一例を示すタイミングチャートである。図８において、横軸は時間を示す。また各信号におけるタイミング波形のハイレベルとローレベルは、それぞれ電圧の高低を示す。

基本的な動作は図１と図３および図４と図６と同様である。まず、垂直走査回路７より、１行目の垂直トランジスタ６にクロックφV0を与えて、ダミー画素５のみをバイアスする。これにより、各定電流源９と垂直信号線４の交点には各画素のダイオード順方向電圧降下とバイアス線の配線抵抗による電圧降下とをあわせた電圧が現れる。この電圧をサンプルホールド回路２１およびサンプルホールド回路１６にてサンプルホールドする。サンプルホールドタイミングは端子２３から入力されるサンプルホールドクロックφSH3および端子１７から入力されるサンプルホールドクロックφSH1として与えられる。

次に、垂直走査回路７より、２行目の垂直トランジスタ６にクロックφV1を与えて、２行目の各画素２をバイアスする。前述と同様にサンプルホールド回路１５にて端子１８から入力されるサンプルホールドクロックφSH2にてサンプルホールドする。

その後、水平走査回路１１より順にクロックφH0、φH1、φH2、φH3を出力して水平走査トランジスタ１０および第２の水平走査トランジスタ２２を順次導通状態にし、サンプルホールド回路１５の信号を水平信号線１２に、サンプルホールド回路２１の信号を水平信号線２４に出力する。第４の減算器２６において、水平信号線２４に現れた信号からサンプルホールド回路１６の出力を減じる。ダミー画素列の２行目に対応する信号が保持されているサンプルホールド回路１５の出力からサンプルホールド回路１６の出力を第１の減算器１９で減算する。第４の減算器２６の出力と第１の減算器１９の出力を加算器２７にて加算する。
水平信号線１２と加算器２７とが第２の減算器２０に入力され、信号線１２に現れた信号から加算器２７の出力を減じる。第２の減算器２０の出力は出力アンプ１３を通じて出力端子１４から外部に出力する。続いて垂直走査回路７よりクロックφV2、φV3が順に３行目、４行目に与えられ、前述の動作と同様の動作が繰り返される。

これにより、垂直信号線とバイアス線の両方に影響が無視できない配線抵抗が存在する場合にも、素子固有に存在する出力分布をなくすことができる。

本実施形態においては、４×３画素、３×４画素、４×４画素のアレイを用いて説明したが、任意のｍ×ｎ（ｍ、ｎは２以上の自然数）画素であっても同様の効果があることは言うまでもない。

また、画素の構造や回路を変更すれば、ボロメータ型など他の赤外線固体撮像素子や可視光または紫外線など、画素の感光波長に応じた固体撮像素子を用いることができる。かかる場合も、同様の効果を得られることは勿論である。

本発明の実施の形態1である固体撮像素子を示す回路図である。 固体撮像素子の垂直信号線の配線抵抗による電圧降下の例を示す説明図である。 図１の固体撮像素子を駆動するために用いられる信号の一例を示すタイミングチャートである。 本発明の実施の形態２である固体撮像素子を示す回路図である。 固体撮像素子のバイアス線の配線抵抗による電圧降下の例を示す説明図である。 図４の固体撮像素子を駆動するために用いられる信号の一例を示すタイミングチャートである。 本発明の実施の形態３である固体撮像素子を示す回路図である。 図７の固体撮像素子を駆動するために用いられる信号の一例を示すタイミングチャートである。 画素２およびダミー画素５の構造を示す図である。

符号の説明

１ SOIダイオード方式の熱型検出器、２ 固体撮像素子の画素、３ バイアス線、４ 垂直信号線、５ 入射光によって特性がほとんど変化しないダミー画素、６ 垂直走査トランジスタ、７ 垂直走査回路、８ 電源端子、９ 定電流源、１０ 水平走査トランジスタ、１１ 水平走査回路、１２ 水平信号線、１３ 出力アンプ、１４ 出力端子、１５ サンプルホールド回路、１６ サンプルホールド回路、１７ 端子、１８ 端子、１９ 第１の減算器、２０ 第２の減算器、２１ 第２のサンプルホールド回路、２２ 第２の水平走査トランジスタ、２３ 端子、２４ 第２の水平信号線、２５ 第３の減算器、２６ 第４の減算器、２７ 加算器、１００ 半導体基板、１０１ 絶縁膜、１０２ 絶縁膜、１０３ 金属配線、１０４ 空洞部。

Claims (3)

1. Ｎ行×Ｍ列（Ｎ、Ｍは整数）の２次元行列を成す様に配置され、入射光に対して感度を有する複数の画素と、
   上記画素の何れか１列と平行に配置され、入射光に対して感度を有しないダミー画素と、
   上記２次元行列の各行の画素に接続され、各行毎にバイアスを与えるバイアス線と、
   上記２次元行列の各列の画素および上記ダミー画素に接続され、各列毎に信号を与える信号線と、
   上記信号線に接続され、上記信号を保持する第１のサンプルホールド回路と、
   上記第１のサンプルホールド回路に接続され、各列の上記第１のサンプルホールド回路の出力を制御する水平走査トランジスタと、
   上記水平走査トランジスタに接続され、各列の第１のサンプルホールド回路の出力を制御する水平信号線と、
   上記水平走査トランジスタを上記２次元行列の各列順に導通状態にする信号を与える水平走査回路と、
   上記ダミー画素が接続する上記信号線に接続する第２のサンプルホールド回路と、
   上記ダミー画素に接続された第１のサンプルホールド回路の出力から上記第２のサンプルホールド回路の出力を減算する第１の減算器と、
   上記第１のサンプルホールド回路の各出力から上記第１の減算器の出力を減算する第２の減算器と、
   を備えたことを特徴とする固体撮像素子。
2. Ｎ行×Ｍ列（Ｎ、Ｍは整数）の２次元行列を成す様に配置され、入射光に対して感度を有する複数の画素と、
   上記画素の何れか１行と平行に配置され、入射光に対して感度を有しないダミー画素と、
   上記２次元行列の各行の画素に接続され、各行毎にバイアスを与えるバイアス線と、
   上記２次元行列の各列の画素および上記ダミー画素に接続され、各列毎に信号を与える信号線と、
   上記信号線に接続され、上記信号を保持する第１のサンプルホールド回路と、
   上記第１のサンプルホールド回路に接続され、各列の上記第１のサンプルホールド回路の出力を制御する第１の水平走査トランジスタと、
   上記第１の水平走査トランジスタに接続され、各列の上記第１のサンプルホールド回路の出力を制御する第１の水平信号線と、
   上記ダミー画素が接続する上記信号線に接続する第２のサンプルホールド回路と、
   上記第２のサンプルホールドに接続された第２の水平走査トランジスタと、
   上記第２の水平走査トランジスタが共通に接続されている第２の水平信号線と、
   上記第１の水平走査トランジスタおよび上記第２の水平走査トランジスタを上記２次元行列の各列順に導通状態にする信号を与える水平走査回路と、
   上記第２の水平信号線に現れる上記第２のサンプルホールド回路の各出力から上記第２のサンプルホールド回路のうち最終のＭ列目にある上記第２のサンプルホールド回路の出力を減算する第１の減算器と、
   上記第１の水平信号線に現れる上記第１のサンプルホールド回路の各出力から上記第１の減算器の出力を減算する第２の減算器と、
   を備えたことを特徴とする固体撮像素子。
3. Ｎ行×Ｍ列（Ｎ、Ｍは整数）の２次元行列を成す様に配置され、入射光に対して感度を有する複数の画素と、
   上記画素の何れか１行あるいは１列と平行に配置され、入射光に対して感度を有しないダミー画素と、
   上記２次元行列の各行の画素に接続され、各行毎にバイアスを与えるバイアス線と、
   上記２次元行列の各列の画素および上記ダミー画素に接続され、各列毎に信号を与える信号線と、
   上記信号線に接続され、上記２次元行列の何れか１行あるいは１列以外の画素に対応する信号をサンプルホールドする第１のサンプルホールド回路と、
   上記第１のサンプルホールド回路に接続され、各列の上記第１のサンプルホールド回路の出力を制御する第１の水平走査トランジスタと、
   上記第１の水平走査トランジスタに接続され、各列の上記第１のサンプルホールド回路の出力を制御する第１の水平信号線と、
   上記信号線に接続されるダミー画素のうち最終Ｍ列を除いた画素に対応する信号をサンプルホールドする第２のサンプルホールド回路と、
   上記第２のサンプルホールドに接続された第２の水平走査トランジスタと、
   上記第２の水平走査トランジスタが共通に接続されている第２の水平信号線と、
   上記信号線に接続されるダミー画素のうち最終Ｍ列の画素に対応する信号をサンプルホールドする第３のサンプルホールド回路あるいは第４のサンプルホールド回路と、
   上記第１の水平走査トランジスタおよび上記第２の水平走査トランジスタを上記２次元行列の各列順に導通状態にする信号を与える水平走査回路と、
   上記第２の水平信号線に現れる上記第２のサンプルホールド回路の各出力から上記第４のサンプルホールド回路の出力を減算する第１の減算器と、
   上記第３のサンプルホールド回路の出力から上記第４のサンプルホールド回路の出力を減算する第２の減算器と、
   上記第１の減算器の出力と上記第２の減算器の出力を加算する加算器と、
   上記第１の水平信号線に現れる上記第１のサンプルホールド回路の各出力から上記加算器の出力を減算する第３の減算器と、
   を備えたことを特徴とする固体撮像素子。

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