JP2005354145A

JP2005354145A - 固体撮像装置

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Publication number: JP2005354145A
Application number: JP2004169559A
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Inventors: Yuichi Gomi; 祐一五味
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Filing date: 2004-06-08
Publication date: 2005-12-22
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Abstract

【課題】２次元行列状に配列された画素からの画素信号のシェーディングを減少させることの可能な固体撮像装置を提供する。
【解決手段】フォトダイオード１と、リセット用、増幅用、行選択用の３つのＭＯＳトランジタ２，３，４とからなる画素100 を２次元行列状に配列して画素領域150 を構成し、リセット用及び増幅用ＭＯＳトランジタを列毎に設けた電源ライン５に接続し、各電源ラインは画素領域の上下に設けた共通電源ライン６-1，６-2に接続し、行毎に共通接続された行選択用ＭＯＳトランジスタのゲートを垂直走査回路30に接続し、そのソースを列毎に共通に垂直信号線10に接続し、増幅用ＭＯＳトランジタと合わせてソースフォロア回路を構成する２つの負荷電流源11-1，11-2を垂直信号線の画素領域の上下２箇所に設け、画素で発生した信号電圧を電流増幅して水平読み出し回路200 を介して読み出すように構成する。
【選択図】図１

Description

この発明は、２次元行列状に配列された画素からの画素信号のシェーディングを減少させることが可能な固体撮像装置に関する。

従来、光電変換素子の信号を増幅する増幅手段を有する画素を備えた固体撮像装置としては、例えば、図４に示すような構成のものが知られている。

図４において、100 は画素であり、ここでは３列×３行の画素配列の例を示しており、この画素配列で画素領域150 を形成している。各画素100 は、光電変換素子である１個のフォトダイオードと３個のＭＯＳトランジスタから構成されている。フォトダイオード１は、行毎にゲートが共通接続されたリセット用ＭＯＳトランジスタ２のソース及び増幅用ＭＯＳトランジスタ３のゲートに接続されている。行毎に共通に接続されたリセット用ＭＯＳトランジスタ２のゲートは、垂直走査回路30に接続されている。リセット用ＭＯＳトランジスタ２及び増幅用ＭＯＳトランジスタ３のドレインは、共に列毎に設けられた電源ライン５に接続されており、各列毎に設けられた電源ライン５は共通電源ライン６を経て、電源端子７に接続されている。増幅用ＭＯＳトランジスタ３のソースは、行毎にゲートが共通に接続された行選択用ＭＯＳトランジスタ４のドレインと接続されており、共通接続された行選択用ＭＯＳトランジスタ４のゲートは垂直走査回路30に接続されている。行選択用ＭＯＳトランジスタ４のソースは、列毎に共通に垂直信号線10に接続されており、これにより各画素100 は列毎に垂直信号線10により結合されている。

各垂直信号線10には、画素内の増幅用ＭＯＳトランジスタ３と合わせてソースフォロア回路を構成する負荷電流源11が接続されており、各画素のフォトダイオード１で発生した信号電圧をソースフォロア回路で電流増幅して読み出すようになっている。ソースフォロア回路の出力信号は、垂直信号線10，水平選択用ＭＯＳトランジスタ12，水平信号出力線13，及び出力アンプ14を通して、出力端子OUT により外部に出力される。水平選択用ＭＯＳトランジスタ12のゲートは、水平走査回路20に接続されている。ここで、水平選択用ＭＯＳトランジスタ12，水平信号出力線13，出力アンプ14及び水平走査回路20とで、水平読み出し回路200 を構成している。

このように構成された固体撮像装置においては、垂直走査回路30からの信号により、リセット用ＭＯＳトランジスタ２と行選択用ＭＯＳトランジスタ４を行毎に制御することで、フォトダイオード１は行毎に電源のレベルにリセットされ、入射光量に応じた電荷を蓄積する。そして、その蓄積電荷による信号電圧は、ソースフォロア回路により増幅されて各垂直信号線10に行毎に現れ、水平選択用ＭＯＳトランジスタ12を水平走査回路20により順次オンオフの制御をすることにより、出力アンプ14から出力される。

また、図５は特開平１１−１０３４１８号公報に開示されている固体撮像装置の回路構成図である。この固体撮像装置は、水平読み出し回路を画素領域の上下に設け、1 列おきの垂直信号線と各水平読み出し回路を接続した構成のものである。ここでは、図４に示した固体撮像装置と同一の構成要素には、同一の符号を付して示している。図５において、100 は画素であり、ここでは４列×３行の画素配列の例で示しており、これらで画素領域150 を形成している。各画素100 は、光電変換素子である１個のフォトダイオードと３個のＭＯＳトランジスタから構成されている。

フォトダイオード１は、行毎にゲートが共通接続されたリセット用ＭＯＳトランジスタ２のソース及び増幅用ＭＯＳトランジスタ３のゲートに接続されている。行毎に共通に接続されたリセット用ＭＯＳトランジスタ２のゲートは、垂直走査回路30に接続されている。リセット用ＭＯＳトランジスタ２及び増幅用ＭＯＳトランジスタ３のドレインは、共に列毎に設けられた電源ライン５に接続されており、各列毎に設けられた電源ライン５は共通電源ライン６を経て、電源端子７に接続されている。増幅用ＭＯＳトランジスタ３のソースは、行毎にゲートが共通に接続された行選択用ＭＯＳトランジスタ４のドレインと接続されており、共通接続された行選択用ＭＯＳトランジスタ４のゲートは垂直走査回路30に接続されている。行選択用ＭＯＳトランジスタ４のソースは、列毎に共通に垂直信号線10に接続されており、これにより各画素100 は列毎に垂直信号線10により結合されている。各垂直信号線10には、画素内の増幅用ＭＯＳトランジスタ３と合わせてソースフォロア回路を構成する負荷電流源11が接続されており、各画素のフォトダイオード１で発生した信号電圧をソースフォロア回路で電流増幅して読み出すようになっている。

ソースフォロア回路の出力信号となる画素信号は、それぞれ１列おきの垂直信号線10と接続されている第１の水平読み出し回路200-1 及び第２の水平読み出し回路200-2 を用いて読み出される。第１の水平読み出し回路200-1 に接続されている画素列のソースフォロア回路の出力信号は、垂直信号線10，水平選択用ＭＯＳトランジスタ12-1，水平信号出力線13-1，出力アンプ14-1を通して、出力端子OUT1から外部に出力される。水平選択用ＭＯＳトランジスタ12-1のゲートは、第１の水平走査回路20-1に接続されている。ここで、水平選択用ＭＯＳトランジスタ12-1，水平信号出力線13-1，出力アンプ14-1及び第１の水平走査回路20-1とで、第１の水平読み出し回路200-1 を構成している。

また、第２の水平読み出し回路200-2 に接続されている画素列のソースフォロア回路の出力信号は、垂直信号線10，水平選択用ＭＯＳトランジスタ12-2，水平信号出力線13-2，出力アンプ14-2を通して、出力端子OUT2から外部に出力される。水平選択用ＭＯＳトランジスタ12-2のゲートは、第２の水平走査回路20-2に接続されている。ここで、水平選択用ＭＯＳトランジスタ12-2，水平信号出力線13-2，出力アンプ14-2及び第２の水平走査回路20-2とで、第２の水平読み出し回路200-2 を構成している。

このように構成された固体撮像装置においては、垂直走査回路30からの信号により、リセット用ＭＯＳトランジスタ２と行選択用ＭＯＳトランジスタ４を行毎に制御することで、フォトダイオード１は行毎に電源のレベルにリセットされ、入射光量に応じた電荷を蓄積する。そして、その蓄積電荷による信号電圧は、ソースフォロア回路により増幅されて各垂直信号線10に行毎に現れ、第１及び第２の水平読み出し回路200-1 ，200-2 を構成する水平選択用ＭＯＳトランジスタ12-1及び12-2を、第１及び第２の水平走査回路20-1及び20-2により順次オンオフの制御をすることにより、出力アンプ14-1及び14-2から出力される。
特開平１１−１０３４１８号公報

上記従来の固体撮像装置においては、垂直信号線10に寄生抵抗が分布している。したがって、垂直方向の画素位置により画素出力端と負荷電流源間の寄生抵抗が異なり、その寄生抵抗の電位低下により垂直方向に画素信号のシェーディングが発生するという問題が生じていた。負荷電流源に流れる電流をＩa ，垂直信号線の寄生抵抗をＲpsとすると、その電位低下分はＩa ×Ｒpsとなり、画素信号は一方向に傾きを持ち、シェーディングが発生する。

また、同様に列毎に設けられた電源ライン５にも寄生抵抗が分布している。したがって、垂直方向の画素位置により画素と共通電源ライン６間の寄生抵抗が異なり、その寄生抵抗の電位低下により、画素に入力される電源電圧に垂直方向のシェーディングが発生する。図４，５で示したように、通常フォトダイオードは電源電圧レベルにリセットされるので、電源電圧にシェーディングが発生すると、リセットレベルにシェーディングが発生し、画素信号のシェーディングが発生するという問題が生じていた。負荷電流源に流れる電流をＩa ，列毎に設けられた電源ラインの寄生抵抗をＲpdとすると、その電位低下分はＩa ×Ｒpsとなり、画素信号は一方向に傾きを持ち、シェーディングが発生する。

特に図５に示した従来構成の固体撮像装置では、一方向に傾きを持つシェーディングが発生すると、一列毎にシェーディングの傾き方向が逆になってしまうため、画像上ではその影響による画質劣化がより目立ってしまう。

本発明は、従来の固体撮像装置における上記問題点を解消するためになされたもので、２次元行列状に配列された画素からの画素信号のシェーディングを減少させることを可能とする固体撮像装置を提供することを目的とする。

上記問題点を解決するため、請求項１に係る発明は、光電変換素子の信号を増幅する増幅手段を含む画素を、複数個２次元行列状に配列した画素部と、該画素部から、画素単位で画素信号の読み出しを行うための水平及び垂直読み出し回路と、前記画素部を挟んだ位置に夫々設けられた負荷手段であって、それらが１ユニットとして各列ライン上に配列された各画素の増幅手段に対する負荷となる負荷手段とで固体撮像装置を構成するものである。

このように各列ラインに設けられる負荷手段を、画素部を挟んだ２つの位置に設けることにより、１個の負荷手段に流す電流を従来に対しほぼ半分にすることが可能となるため、垂直信号線の寄生抵抗による電位低下が半分になり、画素信号の垂直方向のシェーディングを減少することを可能とする固体撮像装置を実現することができる。

請求項２に係る発明は、請求項１に係る固体撮像装置において、各列ライン上に配列された各画素の増幅手段に電源を共通に供給する複数の電源ラインと、各電源ラインの両端部の各々において共通接続される共通電源ラインとを、更に備えていることを特徴とするものである。

このように構成することにより、共通電源ラインが２箇所に設けられることになるため、各列ラインに設けられた電源ラインの寄生抵抗の影響をほぼ半分にすることが可能となり、画素信号の垂直方向のシェーディングを減少させることが可能な固体撮像装置を実現できる。

請求項３に係る発明は、請求項１又は２に係る固体撮像装置において、水平読み出し回路が、画素部の両側近傍に各々設けられていることを特徴とするものである。これにより、水平読み出し回路が画素部の上下に配置されている場合においても、画素信号の垂直方向のシェーディングを減少させることが可能な固体撮像装置を実現できる。

請求項４に係る発明は、請求項３に係る固体撮像装置において、前記負荷手段、前記共通電源ライン、及び前記水平読み出し回路は、前記画素部を挟んで略対称に配置し、レイアウトされていることを特徴とするものである。これにより、寄生素子の付加が上下ほぼ同等となるので、画素部以外で生じる寄生素子の影響を受けない固体撮像装置を実現することができる。

本発明によれば、各列ラインに設けられる負荷手段、及び各画素の増幅手段に電源を供給する各列ライン毎に設けられた各電源ラインを共通に接続した共通電源ラインが、画素部を挟んで２箇所に設けられていることにより、画素信号の垂直方向のシェーディングを減少することができる。更に、画素部を挟んで設けられた負荷手段、増幅手段に電源を供給する各列ライン毎に設けられた各電源ラインを共通に接続した共通電源ライン、及び水平読み出し回路を、画素部に対して対称に配置し、レイアウトすることにより、画素部以外の寄生素子の影響によるシェーディングの発生も防止することができる。

次に、発明を実施するための最良の形態について説明する。

（実施例１）
まず、実施例１について説明する。図１は本発明に係る固体撮像装置の実施例１を示す回路構成図である。図１において、100 は画素であり、ここでは３列×３行の画素配列の例を示しており、この画素配列で画素領域（画素部）150 を形成している。各画素100 は、光電変換素子である１個のフォトダイオードと３個のＭＯＳトランジスタから構成されている。

フォトダイオード１は、行毎にゲートが共通接続されたリセット用ＭＯＳトランジスタ２のソース及び増幅用ＭＯＳトランジスタ３のゲートに接続されている。リセット用ＭＯＳトランジスタ２のゲートは行毎に共通接続され、垂直走査回路30に接続されている。リセット用ＭＯＳトランジスタ２及び増幅用ＭＯＳトランジスタ３のドレインは、共に列毎に設けられた電源ライン５に接続されており、各列毎に設けられた電源ライン５は画素領域150 の上下に設けられた共通電源ライン６-1及び６-2を経て、それぞれ電源端子７-1及び７-2に接続されている。増幅用ＭＯＳトランジスタ３のソースは、行毎にゲートが共通接続された行選択用ＭＯＳトランジスタ４のドレインと接続されており、共通接続された行選択用ＭＯＳトランジスタ４のゲートは垂直走査回路30に接続されている。行選択用ＭＯＳトランジスタ4 のソースは、列毎に共通に垂直信号線10に接続されており、これにより各画素100 は列毎に垂直信号線10により結合されている。

垂直信号線10には、画素内の増幅用ＭＯＳトランジスタ３と合わせてソースフォロア回路を構成する２つの負荷電流源11-1及び11-2が、画素領域150 の上下２箇所にそれぞれ設けられており、各画素のフォトダイオード１で発生した信号電圧をソースフォロア回路で電流増幅して読み出すようになっている。ソースフォロア回路の出力信号は、垂直信号線10，水平選択用ＭＯＳトランジスタ12，水平信号出力線13，及び出力アンプ14を通して、出力端子OUT より外部に出力される。水平選択用ＭＯＳトランジスタ12のゲートは、水平走査回路20に接続されている。ここで、水平選択用ＭＯＳトランジスタ12，水平信号出力線13，出力アンプ14及び水平走査回路20とで、水平読み出し回路200 を構成している。

このように構成された固体撮像装置において、垂直走査回路30からの信号によりリセット用ＭＯＳトランジスタ２と行選択用ＭＯＳトランジスタ４を行毎に制御することで、フォトダイオード１は行毎に電源のレベルにリセットされ、入射光量に応じた電荷を蓄積する。そして、その蓄積電荷による信号電圧は、ソースフォロア回路により増幅されて各垂直信号線10に行毎に現れ、水平選択用ＭＯＳトランジスタ12を水平走査回路20により順次オンオフの制御をすることにより、出力アンプ14から出力される。

そして、図１で示したように、この実施例においては、各列毎に設けられる負荷手段たる負荷電流源11-1，11-2が、行方向において画素領域150 の上下２箇所にそれぞれ設けられていることにより、各負荷電流源に流す電流を従来に比べてほぼ半分にすることが可能となり、垂直信号線の寄生抵抗による電位低下が半分となって、画素信号の垂直方向のシェーディングを減少した固体撮像装置を実現することができる。

また、各列毎に設けられた電源ライン５を共通に接続した共通電源ライン６-1，６-2が、行方向において画素領域150 の上下２箇所に設けられていることから、電流は上下２方向から供給されることとなり、各列毎に設けられた電源ライン５の実質的な寄生抵抗は、最大で従来のほぼ半分とすることが可能となり、画素信号の垂直方向のシェーディングを減少した固体撮像装置を実現することができる。更に、画素領域150 の上下に設けた負荷電流源11-1，11-2，及び画素の増幅部に電源を供給する各列毎に設けられた電源ライン５を共通に接続した共通電源ライン６-1，６-2を、画素領域150 に関して上下方向に対称に配置し、レイアウトすることにより、画素領域以外での寄生素子の付加態様が画素領域150 の上下でほぼ同等となり、その影響によるシェーディングが発生しないこととなる。なお、電源端子７-1及び７-2は、固体撮像装置を形成したチップ内で共通化されていてもよいし、それぞれ別パッドに接続され外部に取り出されるように構成しても構わない。

また、固体撮像装置の細部の構成は本実施例に示したものに限らず、画素に増幅素子を備え、各列ラインに負荷素子を備えた構成の固体撮像装置に、本実施例の負荷接続構成並びに電源供給構成を適用できることは明らかである。また、本実施例では、定電流型の負荷を用いてソースフォロア回路を構成しているが、これに限られるものではなく、抵抗型の負荷を用いたものにも適用することができ、同様な効果が得られる。また、本実施例では、水平読み出し回路を水平選択用ＭＯＳトランジスタ、水平信号出力線、出力アンプ及び水平走査回路とで構成したものを示しているが、これに限られるものではなく、例えば更にＦＰＮキャンセル回路を内蔵して構成したものにも適用することができ、同様の効果が得られることは言うまでもない。

（実施例２）
次に、実施例２について説明する。図２は、実施例２に係る固体撮像装置を示す回路構成図であり、図１に示した実施例１に係る固体撮像装置と同一の構成要素には同一の符号を付して示している。本実施例では、水平読み出し回路を画素領域の上下に設けたものである。図２において、100 は画素であり、ここでは３列×３行の画素配列の例を示しており、この画素配列で画素領域150 を形成している。各画素は、光電変換素子である１個のフォトダイオードと３個のＭＯＳトランジスタから構成されている。

フォトダイオード１は、行毎にゲートが共通接続されたリセット用ＭＯＳトランジスタ２のソース及び増幅用ＭＯＳトランジスタ３のゲートに接続されている。リセット用ＭＯＳトランジスタ２のゲートは行毎に共通に接続され、垂直走査回路30に接続されている。リセット用ＭＯＳトランジスタ２及び増幅用ＭＯＳトランジスタ３のドレインは、共に列毎に設けられた電源ライン５に接続されており、各列毎に設けられた電源ライン５は画素領域150 の上下に設けられた共通電源ライン６-1及び６-2を経て、それぞれ電源端子７-1及び７-2に接続されている。増幅用ＭＯＳトランジスタ３のソースは、行毎にゲートが共通接続された行選択用ＭＯＳトランジスタ４のドレインと接続されており、共通接続された行選択用ＭＯＳトランジスタ４のゲートは垂直走査回路30に接続されている。行選択用ＭＯＳトランジスタ４のソースは、列毎に共通に垂直信号線10に接続されており、これにより各画素100 は列毎に垂直信号線10により結合されている。

垂直信号線10には、画素内の増幅用ＭＯＳトランジスタ３と合わせてソースフォロア回路を構成する２つの負荷電流源11-1及び11-2が、画素領域150 の上下２箇所にそれぞれ設けられており、各画素のフォトダイオード１で発生した信号電圧をソースフォロア回路で電流増幅して読み出すようになっている。ソースフォロア回路の出力信号となる画素信号は、第１の水平読み出し回路200-1 又は第２の水平読み出し回路200-2 を用いて読み出されるようになっている。このように第１及び第２の水平読み出し回路を設けた固体撮像装置においては、例えば、行毎に画素信号を第１又は第２の水平読み出し回路から読み出すことができるので、カラー撮像装置に適用した場合は、後段の色処理が行い易くなるなどのメリットが得られる。

第１の水平読み出し回路200-1 を用いる場合、ソースフォロア回路の出力信号は、垂直信号線10，水平選択用ＭＯＳトランジスタ12-1，水平信号出力線13-1，出力アンプ14-1を通して第１の出力端子OUT1から外部に出力される。水平選択用ＭＯＳトランジスタ12-1のゲートは、第１の水平走査回路20-1に接続されている。ここで、水平選択用ＭＯＳトランジスタ12-1，水平信号出力線13-1，出力アンプ14-1及び第１の水平走査回路20-1とで、第１の水平読み出し回路200-1 を構成している。

また、第２の水平読み出し回路200-2 を用いる場合は、ソースフォロア回路の出力信号は、垂直信号線10，水平選択用ＭＯＳトランジスタ12-2，水平信号出力線13-2，出力アンプ14-2を通して第２の出力端子OUT2から外部に出力される。水平選択用ＭＯＳトランジスタ12-2のゲートは、第２の水平走査回路20-2に接続されている。ここで、水平選択用ＭＯＳトランジスタ12-2，水平信号出力線13-2，出力アンプ14-2及び第２の水平走査回路20-2とで、第２の水平読み出し回路200-2 を構成している。

このように構成された固体撮像装置において、垂直走査回路30からの信号によりリセット用ＭＯＳトランジスタ２と行選択用ＭＯＳトランジスタ４を行毎に制御することで、フォトダイオード１は行毎に電源のレベルにリセットされ、入射光量に応じた電荷を蓄積する。そして、その蓄積電荷による信号電圧はソースフォロア回路により増幅されて各垂直信号線10に行毎に現れ、第１又は第２の水平読み出し回路200-1 ，200-2 を構成する水平選択用ＭＯＳトランジスタ12-1又は12-2を、第１又は第２の水平走査回路20-1又は20-2により順次オンオフの制御をすることにより、出力アンプ14-1又は14-2を介して出力端子OUT1又はOUT2から出力される。

図２で示したように、各列毎に設けられる負荷手段たる負荷電流源11-1及び11-2が、行方向において画素領域150 の上下２箇所に設けられていることにより、負荷電流源に流す電流を従来に比べてほぼ半分にすることが可能となり、垂直信号線10の寄生抵抗による電位低下が半分となって、画素信号の垂直方向のシェーディングを減少した固体撮像装置を実現することができる。また、各列毎に設けられた電源ライン５を共通に接続した共通電源ライン６-1，６-2が、行方向において画素領域150 の上下２箇所に設けられていることから、電流は上下２方向から供給されることとなり、各列毎に設けられた電源ライン５の実質的な寄生抵抗は、最大で従来のほぼ半分とすることが可能となり、画素信号の垂直方向のシェーディングを減少した固体撮像装置を実現することができる。

更に、画素領域150 の上下に設けた負荷手段たる負荷電流源11-1，11-2，及び画素の増幅部に電源を供給する各列毎に設けられた電源ライン５を共通に接続した共通電源ライン６-1，６-2を、画素領域150 に関して上下方向に対称に配置し、レイアウトすることにより、画素領域150 以外での寄生素子の付加態様が画素領域150 の上下でほぼ同等となり、その影響によるシェーディングが発生しないこととなる。なお、電源端子７-1及び７-2は固体撮像装置を形成したチップ内で共通化されるように構成しても、それぞれ別パッドに接続され外部に取り出されるように構成しても構わない。また、固体撮像装置の細部の構成は本実施例に示したものに限らず、画素に増幅素子を用い、各列ラインに負荷素子を設けた構成の固体撮像装置に、本実施例の構成を適用できることは明らかである。

また、本実施例では、定電流型の負荷を用いてソースフォロア回路を構成しているが、この構成に限られるものではなく、抵抗型の負荷を用いたものにも適用することができ、同様な効果が得られる。また、本実施例では、水平読み出し回路を水平選択用ＭＯＳトランジスタ、水平信号出力線、出力アンプ及び水平走査回路とで構成しているが、この構成に限られるものではなく、例えばＦＰＮキャンセル回路を内蔵した構成のものにも適用することができ、同様の効果が得られることは言うまでもない。更に第１及び第２のそれぞれの水平読み出し回路内に１ライン分のメモリを内蔵すれば、それらに記憶された２行分の画素信号を同時に読み出すことができるので、読み出しのスピードアップを図ることも可能である。

（実施例３）
次に、実施例３について説明する。図３は、実施例３に係る固体撮像装置の構成を示す回路構成図であり、図２に示した実施例２に係る固体撮像装置と同一の構成要素には同一の符号を付して示している。本実施例では、実施例２と同様に水平読み出し回路を画素領域の上下に設けたものである。図３において、100 は画素であり、ここでは４列×３行の画素配列の例を示しており、この画素配列で画素領域150 を形成している。各画素は、光電変換素子である１個のフォトダイオードと３個のＭＯＳトランジスタから構成されている。

フォトダイオード１は、行毎にゲートが共通接続されたリセット用ＭＯＳトランジスタ２のソース及び増幅用ＭＯＳトランジスタ３のゲートに接続されている。リセット用ＭＯＳトランジスタ２のゲートは行毎に共通に接続され、垂直走査回路30に接続されている。リセット用ＭＯＳトランジスタ２及び増幅用ＭＯＳトランジスタ３のドレインは、共に列毎に設けられた電源ライン５に接続されており、各列毎に設けられた電源ライン５は画素領域150 の上下に設けられた共通電源ライン６-1及び６-2を経て、それぞれ電源端子７-1及び７-2に接続されている。増幅用ＭＯＳトランジスタ３のソースは、行毎にゲートが共通接続された行選択用ＭＯＳトランジスタ４のドレインと接続されており、共通接続された行選択用ＭＯＳトランジスタ4 のゲートは垂直走査回路30に接続されている。行選択用ＭＯＳトランジスタ４のソースは、列毎に共通に垂直信号線10に接続されており、これにより各画素100 は列毎に垂直信号線10により結合されている。

垂直信号線10には、画素内の増幅用ＭＯＳトランジスタ３と合わせてソースフォロア回路を構成する２つの負荷電流源11-1及び11-2が、画素領域150 の上下２箇所にそれぞれ設けられており、各画素のフォトダイオード１で発生した信号電圧をソースフォロア回路で電流増幅して読み出すようになっている。ソースフォロア回路の出力信号となる画素信号は、１列おきに垂直信号線10と接続されている第１の水平読み出し回路200-1 と第２の水平読み出し回路200-2 を用いて読み出される。このように、第１及び第２の水平読み出し回路200-1 ，200-2 を１列おきの垂直信号線10と接続した固体撮像装置においては、２列毎に出力することができるので読み出しのスピードアップを図ることが可能である。また、第１及び第２の水平読み出し回路200-1 ，200-2 の回路ピッチが画素ピッチの２倍となるので、レイアウトし易いというメリットも得られる。

第１の水平読み出し回路200-1 に接続されている画素列のソースフォロア回路の出力信号は、垂直信号線10，水平選択用ＭＯＳトランジスタ12-1，水平信号出力線13-1，出力アンプ14-1を通して、第１の出力端子OUT1から外部に出力される。水平選択用ＭＯＳトランジスタ12-1のゲートは、第１の水平走査回路20-1に接続されている。ここで、水平選択用ＭＯＳトランジスタ12-1，水平信号出力線13-1，出力アンプ14-1及び第１の水平走査回路20-1とで、第１の水平読み出し回路200-1 を構成している。

また、第２の水平読み出し回路200-2 に接続されている画素列のソースフォロア回路の出力信号は、垂直信号線10，水平選択用ＭＯＳトランジスタ12-2，水平信号出力線13-2，出力アンプ14-2を通して、第２の出力端子OUT2から外部に出力される。水平選択用ＭＯＳトランジスタ12-2のゲートは第２の水平走査回路20-2に接続されている。ここで、水平選択用ＭＯＳトランジスタ12-2，水平信号出力線13-2，出力アンプ14-2及び第２の水平走査回路20-2とで、第２の水平読み出し回路200-2 を構成している。

このように構成された固体撮像装置において、垂直走査回路30からの信号によりリセット用ＭＯＳトランジスタ２と行選択用ＭＯＳトランジスタ４を行毎に制御することで、フォトダイオード１は行毎に電源のレベルにリセットされ、入射光量に応じた電荷を蓄積する。そして、その蓄積電荷に基づく信号電圧はソースフォロア回路により増幅されて各垂直信号線10に行毎に現れ、第１及び第２の水平読み出し回路200-1 ，200-2 を構成する水平選択用ＭＯＳトランジスタ12-1及び12-2を、第１及び第２の水平走査回路20-1及び20-2により順次オンオフの制御をすることにより、出力アンプ14-1及び14-2を介して第１及び第２の出力端子OUT1及びOUT2から出力される。

図３で示したように、各列毎に設けられる負荷手段たる負荷電流源11-1及び11-2が、行方向において画素領域150 の上下２箇所に設けられていることにより、負荷電流源に流す電流を従来に比べてほぼ半分にすることが可能となり、垂直信号線10の寄生抵抗による電位低下が半分となって、画素信号の垂直方向のシェーディングを減少した固体撮像装置を実現することができる。また、各列毎に設けられた電源ライン５を共通に接続した共通電源ライン６-1，６-2が、行方向において画素領域の上下２箇所に設けられていることから、電流は上下2 方向から供給されることとなり、各列毎に設けられた電源ライン５の実質的な寄生抵抗は、最大で従来のほぼ半分とすることが可能となり、画素信号の垂直方向のシェーディングを減少した固体撮像装置を実現することができる。

更に、画素領域150 の上下に設けた負荷手段たる負荷電流源11-1，11-2，及び画素の増幅部に電源を供給する各列毎に設けられた電源ライン５を共通に接続した共通電源ライン６-1，６-2を、画素領域150 に関して上下方向に対称に配置し、レイアウトすることにより、画素領域150 以外での寄生素子の付加態様が画素領域150 の上下でほぼ同等となり、その影響によるシェーディングが発生しないこととなる。なお、電源端子７-1及び７-2は固体撮像装置を形成したチップ内で共通化されるように構成しても、それぞれ別パッドに接続され外部に取り出されるように構成しても構わない。

また、固体撮像装置の細部構成は本実施例に示したものに限らず、画素に増幅素子を用い、各列ラインに負荷素子を設けた構成の固体撮像装置に、本実施例の構成を適用できることは明らかである。また、本実施例では、定電流型の負荷を用いてソースフォロア回路を構成しているが、この構成に限られるものではなく、抵抗型の負荷を用いたものにも適用することができ、同様な効果が得られる。また、本実施例では、水平読み出し回路を水平選択用ＭＯＳトランジスタ、水平信号出力線、出力アンプ及び水平走査回路とで構成しているが、この構成に限られるものではなく、例えばＦＰＮキャンセル回路を内蔵した構成のものにも適用することができ、同様の効果が得られることは言うまでもない。

本発明に係る固体撮像装置の実施例１を示す回路構成図である。実施例２に係る固体撮像装置の構成を示す回路構成図である。実施例３に係る固体撮像装置の構成を示す回路構成図である。従来の固体撮像装置の構成例を示す回路構成図である。従来の固体撮像装置の他の構成例を示す回路構成図である。

符号の説明

１フォトダイオード
２リセット用ＭＯＳトランジスタ
３増幅用ＭＯＳトランジスタ
４行選択用ＭＯＳトランジスタ
５電源ライン
６-1，６-2 共通電源ライン
７-1，７-2 電源端子
10 垂直信号線
11-1，11-2 負荷電流源
12，12-1，12-2 水平選択用ＭＯＳトランジスタ
13，13-1，13-2 水平信号出力線
14，14-1，14-2 出力アンプ
20 水平走査回路
20-1 第１の水平走査回路
20-2 第２の水平走査回路
30 垂直走査回路
100 画素
150 画素領域
200 水平読み出し回路
200-1 第１の水平読み出し回路
200-2 第２の水平読み出し回路

Claims

光電変換素子の信号を増幅する増幅手段を含む画素を、複数個２次元行列状に配列した画素部と、該画素部から、画素単位で画素信号の読み出しを行うための水平及び垂直読み出し回路と、前記画素部を挟んだ位置に夫々設けられた負荷手段であって、それらが１ユニットとして各列ライン上に配列された各画素の増幅手段に対する負荷となる負荷手段とを備えていることを特徴とする固体撮像装置。
各列ライン上に配列された各画素の増幅手段に電源を共通に供給する複数の電源ラインと、各電源ラインの両端部の各々において共通接続される共通電源ラインとを、更に備えていることを特徴とする請求項１に係る固体撮像装置。
前記水平読み出し回路は、前記画素部の両側近傍に各々設けられていることを特徴とする請求項１又は２に係る固体撮像装置。
前記負荷手段、前記共通電源ライン、及び前記水平読み出し回路は、前記画素部を挟んで略対称に配置し、レイアウトされていることを特徴とする請求項３に係る固体撮像装置。