CN102779753A - 半导体器件制造方法 - Google Patents

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Abstract

一种半导体器件制造方法，包括：在衬底上形成伪栅极和绝缘材料层，该伪栅极嵌在该绝缘材料层中；去除该伪栅极，从而在该绝缘材料层中形成开口；以该绝缘材料层为掩模，通过该开口向该衬底中注入碳离子或锗离子。根据上述方法，避免了由于多次使用与沟道区对应的掩模而导致的对准问题。

Description

半导体器件制造方法
技术领域
本发明涉及半导体技术，特别涉及半导体器件制造方法。
背景技术
随着半导体技术的不断发展，MOSFET特征尺寸不断缩小，载流子迁移率降低的问题引起了业内的极大关注，并且已提出了若干种增强载流子迁移率的方案。
其中一些方案是通过在MOSFET的沟道区中施加应力来实现增强载流子迁移率的目的的。
如果对MOS器件的沟道区施加应力，使其产生应变，则可以影响其载流子迁移率。具体说来，NMOS器件是电子导电的，因此晶格间距越大，晶格散射的作用就越小，电子迁移率就越大，驱动电流就越大，因此希望对沟道施加拉伸应力使得晶格变大；而PMOS器件则正好相反，晶格越小，空穴迁移率越大，所以希望对沟道施加压缩应力。
锗原子半径比硅原子半径大，如果用锗原子替代硅衬底中的部分硅原子，形成硅锗晶体，则会产生压缩应力。碳原子半径比硅原子半径小，如果用碳原子替代硅衬底中的部分硅原子，形成碳化硅晶体，则会产生拉伸应力。
Jiang，Hong和Elliman，R.G.的论文“Electrical Properties ofGeSi Surface-and Buried-Channel p-MOSFET’s Fabricated by GeImplantation，IEEE TRANSACTIONS ON ELECTRON DEVICES，VOL.43，NO.1，JANUARY 1996，PAGE 97-103”，描述了通过Ge离子注入形成PMOSFET的GeSi的沟道区的电特性。图3是该论文中示出其GeSi沟道区形成方法的附图(在此删除了图中的注释性文字)。下面参考图3描述该论文所给出的GeSi沟道区形成方法。
首先，在(100)晶面的n-Si衬底上形成0.8μm厚的SiO2层。在该SiO2层中形成开口，以露出衬底表面要形成沟道区的部分。通过该开口向衬底中注入Ge离子，形成GexSi1-x沟道区，参见图3的(a)部分。
然后，去除SiO2层的部分，并在GexSi1-x沟道区上方形成光致抗蚀剂图案，注入B离子以形成源区和漏区。
接下来，去除光刻胶，向沟道区中注入B离子，参见图3的(b)部分。
接下来，通过PECVD沉积0.6μm厚的SiO2层，并在衬底背侧掺杂As离子，参见图3的(c)部分。
接下来，将沟道区上方的SiO2层减薄，参见图3的(d)部分。
接下来，形成到源区和漏区的接触孔，沉积铝并进行蚀刻，形成分别到源区、漏区和栅极的接触件。
在上述方法中，需要先后至少三次用到与沟道区对应的掩模：一次用于形成(a)部分所示开口；一次用于形成(b)部分所示光致抗蚀剂图案；一次用于如(d)部分所示减薄沟道区上方的SiO2层。
而这三次用到的掩模图案就存在难以对准的问题。
因此，需要一种简便的方法来形成具有应变沟道区的半导体器件。
发明内容
根据本发明的一个方面，提供了一种制造半导体器件的方法，包括：形成包括伪栅极和绝缘材料层的衬底，伪栅极嵌在绝缘材料层中；去除伪栅极，从而在绝缘材料层中形成开口；以绝缘材料层为掩模，通过开口向衬底中注入碳离子或锗离子。
对于该半导体器件中要形成NMOS器件的部分，通过该开口向该衬底中注入碳离子。而对于该半导体器件中要形成PMOS器件的部分，通过该开口向该衬底中注入锗离子。
在一个实施例中，该伪栅极与衬底之间可以形成有伪栅极氧化物层，碳离子或锗离子是通过伪栅极氧化物层注入衬底的。。
其中，在注入锗离子的情况下，注入能量可以是10-30keV，离子注入剂量可以是0.5×1016cm-2至6.0×1016cm-2；在注入碳离子的情况下，可以采用C7Hx执行该注入，注入能量可以是2-5keV，离子注入剂量可以是0.5×1014cm-2至1.2×1014cm-2。
在另一个实施例中，该伪栅极下形成有伪栅极氧化物层，该方法还可以包括：在去除该伪栅极之后，注入碳离子或锗离子之前，去除该伪栅极氧化物层。
其中，在注入锗离子的情况下，注入能量可以是2-20keV，离子注入剂量可以是0.5×1016cm-2至6.0×1016cm-2；在注入碳离子的情况下，可以采用C7Hx执行该注入，注入能量可以是1-2keV，离子注入剂量可以是0.3×1014cm-2至1.0×1014cm-2。
对于该半导体器件中要形成NMOS器件的部分，还可以通过该开口向该衬底中注入p型杂质离子。
该p型杂质离子可以是铟，注入能量可以是5-14keV，离子注入剂量可以是5×1013cm-2至1×1014cm-2
对于该半导体器件中要形成PMOS器件的部分，还可以通过该开口向该衬底中注入n型杂质离子。
该n型杂质离子可以是锑，注入能量可以是5-14keV，离子注入剂量可以是5×1013cm-2至1×1014cm-2。
可选地，还可以包括通过该开口向该衬底中注入氙，注入能量可以是5-20keV，离子注入剂量可以是1×1013cm-2至1×1014cm-2。
在一个实施例中，在注入碳离子或锗离子之后还可以执行退火。
优选地，可以采用长脉冲闪光灯退火工艺执行该退火。
优选地，可以在800-1200℃的温度下，采用2ms-8ms的脉冲执行该长脉冲闪光灯退火工艺。
优选地，该伪栅极下形成有伪栅极氧化物层，该长脉冲闪光灯退火工艺所使用的光的波长处于该伪栅极氧化物层的吸收波谱中。
优选地，在执行退火之后可以进一步执行氧化。
在另一个实施例中，在注入碳离子或锗离子之后还可以执行氧化。
在该伪栅极下形成有伪栅极氧化物层的情况下，优选地，在执行氧化之前可以去除该伪栅极氧化物层。
优选地，可以采用700-850℃下持续0.5-2分钟的快速热氧化工艺执行该氧化。
优选地，可以进一步去除该开口中的氧化物，然后沉积高介电常数材料和金属栅极材料，以形成金属栅极。
优选地，在沉积高介电常数材料之前还可以执行表面处理以减小表面粗糙度。
该表面处理可以是在氢气环境中低于850℃的温度下进行退火而执行的。或者，该表面处理也可以是在HCl蒸气环境中低于650℃的温度下进行退火而执行的。
优选地，形成包括伪栅极和绝缘材料层的衬底的步骤包括：制备衬底；在衬底上形成氧化物层和伪栅极；以伪栅极为掩模，在衬底上执行注入以在伪栅极两侧形成轻掺杂区；在伪栅极的两侧侧壁上形成侧壁间隔件；以侧壁间隔件为掩模执行注入以在栅极两侧分别形成源区和漏区；在衬底上沉积绝缘材料以覆盖衬底和伪栅极；进行化学机械抛光，使绝缘材料的上表面与伪栅极的上表面齐平。
根据本发明的制造方法，可以避免由于多次使用与沟道区对应的掩模而导致的对准问题。
附图说明
附图示出了本发明的实施例，并与文字描述一起用于说明本发明的原理。
要注意的是，在附图中，为了便于描述，各个部分的尺寸并不是按照实际的比例关系绘制的。
图1A-1E分别以截面图的形式示出了本发明制造半导体器件的方法的最佳实施方式的各个步骤；
图2A-2D分别以截面图的形式示出了形成图1A所示结构一种示例性方法的各个步骤；
图3是现有技术文献中示出其GeSi沟道区形成方法的附图。
具体实施方式
下面参考附图说明本发明制造半导体器件的方法。
当前，具有HKMG(高介电常数绝缘层+金属栅极)结构的晶体管的制造工艺分为以IBM为代表的先栅极工艺流派和以Intel为代表的后栅极工艺流派。
在后栅极工艺中，在去除伪栅极之后，自然地形成了对应于沟道区的开口。本发明的发明人由此创造性地提出，借助于此开口注入锗，则不需要为锗注入额外地提供与沟道区对应的掩模。由于减少了与沟道区对应的掩模的使用，所以可以避免多个掩模图案需要对准的问题。
下面参考图1A-1E和图2A-2D说明本发明制造半导体器件的方法。
首先，如图1A所示，形成包括伪栅极120和绝缘材料层140的衬底100。伪栅极120嵌在绝缘材料层140中。伪栅极120的上表面可以与绝缘材料层140的上表面齐平。
衬底100与伪栅极120和绝缘材料层140之间可以形成有绝缘膜110，例如氧化物层。伪栅极120与衬底100之间的绝缘膜110部分可以称为“伪栅极绝缘膜”，或者“伪栅极氧化物层”。
在后栅极工艺中，至此已经进行了源漏注入。伪栅极120的两侧还可以形成有侧壁间隔件130，以便在之前的源漏注入过程中限定重掺杂区的范围。
下面参考图2A-2D描述得到图1A所示结构的一种示例性过程。
如图2A所示，首先准备用来形成半导体器件的晶片。
为了分别增强NMOS器件和PMOS器件的沟道迁移率，可以采用例如硅片键合方法实现“混合衬底取向”技术，为NMOS器件准备晶向为(100)的衬底100，而为PMOS器件准备晶向为(110)的衬底100。
然后，如图2B所示，在衬底100上形成氧化物层110和伪栅极120。
接下来，如图2C所示，以伪栅极120为掩模，在衬底上执行注入以在伪栅极两侧形成轻掺杂区(LDD)。
接下来，如图2D所示，沉积例如氮化硅层，进行蚀刻，以在伪栅极120的两侧侧壁上形成侧壁间隔件130。然后以侧壁间隔件为掩模执行注入以在栅极两侧分别形成源区和漏区。
然后，在衬底上沉积绝缘材料以覆盖衬底和伪栅极，并进行化学机械抛光，使绝缘材料的上表面与伪栅极120的上表面齐平。由此得到图1A所示的结构。
下面继续介绍本发明制造半导体器件的方法。
如图1B所示，去除伪栅极120，从而在绝缘材料层140中形成开口150。
然后，如图1C所示，以绝缘材料层140(以及侧壁间隔件130，如果有的话)为掩模，通过开口150向衬底100中注入碳离子或锗离子。
当希望改进NMOS器件的性能时，对于半导体器件中要形成NMOS器件的部分注入碳离子。当希望改进PMOS器件的性能时，对于半导体器件中要形成PMOS器件的部分注入锗离子。
例如，在更加关注PMOS器件的性能改进的情况下，可以只对要形成PMOS器件的部分注入锗离子，而不对要形成NMOS器件的部分进行注入。
可以使用光致抗蚀剂遮蔽要形成例如NMOS器件的部分，而暴露要形成PMOS器件的部分，对要形成PMOS器件的部分进行注入。
反之，在更加关注NMOS器件的性能改进的情况下，可以只对要形成NMOS器件的部分注入碳离子，而不对要形成PMOS器件的部分进行注入。
可以使用光致抗蚀剂遮蔽要形成PMOS器件的部分，而暴露要形成NMOS器件的部分，对要形成NMOS器件的部分进行注入。
或者，当希望NMOS器件和PMOS器件的性能都能得到改进时，可以对要形成NMOS器件的部分和要形成PMOS器件的部分分别进行相应注入。
在此实施例中，由于没有去除伪栅极氧化物层，碳离子或锗离子是通过伪栅极氧化物层注入衬底100的。
对于要形成PMOS器件的部分，注入锗离子。锗离子注入能量可以是10-30keV，离子注入剂量可以是0.5×1016cm-2至6.0×1016cm-2。
对于要形成PMOS器件的部分，还可以在此时通过开口150向衬底100中注入n型杂质离子，以便进一步调整阈值电压。例如，n型杂质离子可以是锑(Sb)，注入能量可以是5-14keV，注入剂量可以是5×1013cm-2至1×1014cm-2。
对于要形成NMOS器件的部分，可以采用C7Hx注入碳离子。碳离子注入能量可以是2-5keV，离子注入剂量可以是0.5×1014cm-2至1.2×1014cm-2。
对于要形成NMOS器件的部分，还可以在此时通过开口150向衬底100中注入p型杂质离子，以便进一步调整阈值电压。p型杂质离子可以是铟(In)，注入能量可以是5-14keV，注入剂量可以是5×1013cm-2至1×1014cm-2。
另外，不论是对于要形成PMOS器件的部分还是对于要形成NMOS器件的部分，还可以通过开口150向衬底100中注入氙(Xe)，以便将沟道区中的硅晶体非晶化，从而便于后面重新结晶。注入能量可以是5-20keV，注入剂量可以是1×1013cm-2至1×1014cm-2。
在另一个实施例中，在去除伪栅极120的同时或之后，还可以进一步去除伪栅极绝缘膜。在这种情况下，对于要形成PMOS器件的部分，锗离子注入能量可以是2-20keV，离子注入剂量可以是0.5×1016cm-2至6.0×1016cm-2；对于要形成NMOS器件的部分，可以采用C7Hx注入碳离子，注入能量可以是1-2keV，离子注入剂量可以是0.3×1014cm-2至1.0×1014cm-2。
接下来，如图1D所示，执行退火和/或氧化，以便激活所注入的离子，形成具有压缩应力的硅锗晶体(PMOS器件部分)或具有拉伸应力的碳化硅晶体(NMOS器件部分)。
由于锗的原子半径大于硅的原子半径，所以当在PMOS器件的沟道区中用锗原子替换原来的硅晶体中的部分硅原子时，形成具有压缩应力的硅锗晶体，从而有利于提高空穴的载流子迁移率。另外，由于对于PMOS晶体管，硅锗沟道区的阈值电压低于硅沟道区的阈值电压，所以通过形成硅锗沟道区，还可以降低阈值电压。
而由于碳的原子半径小于硅的原子半径，所以当在NMOS器件的沟道区中用碳原子替换原来的硅晶体中的部分硅原子时，形成具有拉伸应力的碳化硅晶体，从而有利于提高电子的载流子迁移率。另外，由于对于NMOS晶体管，碳化硅沟道区的阈值电压低于硅沟道区的阈值电压，所以通过形成碳化硅沟道区，还可以降低阈值电压。
可以在800-1200℃的温度下，采用2ms-8ms的脉冲，来执行长脉冲闪光灯退火工艺。
在执行退火工艺时，如果保留伪栅极氧化物层，则伪栅极氧化物层可以充当覆盖层。当长脉冲闪光灯退火工艺所使用的光的波长处于覆盖层的吸收波谱中时，能够加强退火的效果。
可以采用700-850℃下持续0.5-2分钟的快速热氧化工艺执行氧化。在执行氧化之前，例如在去除伪栅极120的同时或之后，去除伪栅极氧化物层，则能够取得更好的效果。
如果在退火之后进一步执行氧化，结合两种方式，可以取得更好的效果。
接下来，如图1E所示，去除开口150中的氧化物，然后沉积高介电常数材料和金属栅极材料，以形成金属栅极。这里的氧化物包括前面提到的伪栅极氧化物层(如果之前没有去除的话)，也包括在后续的操作，例如氧化过程中，形成的新的氧化物。
在沉积高介电常数材料之前还可以执行表面处理以减小表面粗糙度。表面处理可以通过在氢气环境中低于850℃的温度下进行退火而执行，也可以通过在HCl蒸气环境中低于650℃的温度下进行退火而执行。
至此，已经详细描述了根据本发明的制造半导体器件的方法和所形成的半导体器件。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
上面的描述是为了示例和描述的目的而给出的，而并不是无遗漏的或者将本发明限于所公开的形式。很多修改和变化对于本领域的普通技术人员而言是显然的。选择和描述实施例是为了更好说明本发明的原理和实际应用，并且使本领域的普通技术人员能够理解本发明从而设计适于特定用途的带有各种修改的各种实施例。

Claims (20)

1.一种制造半导体器件的方法，包括：
形成包括伪栅极和绝缘材料层的衬底，所述伪栅极嵌在所述绝缘材料层中；
去除所述伪栅极，从而在所述绝缘材料层中形成开口；
以所述绝缘材料层为掩模，通过所述开口向所述衬底中注入碳离子或锗离子。
2.如权利要求1所述的方法，其中所述伪栅极与所述衬底之间形成有伪栅极氧化物层，其特征在于所述碳离子或锗离子是通过所述伪栅极氧化物层注入所述衬底的，并且其中
在注入锗离子的情况下，注入能量是10-30keV，离子注入剂量是0.5×1016cm-2至6.0×1016cm-2；
在注入碳离子的情况下，采用C7Hx执行所述注入，注入能量是2-5keV，离子注入剂量是0.5×1014cm-2至1.2×1014cm-2。
3.如权利要求1所述的方法，其中所述伪栅极与所述衬底之间形成有伪栅极氧化物层，该方法还包括：
在去除所述伪栅极之后，注入碳离子或锗离子之前，去除所述伪栅极氧化物层，其中，
在注入锗离子的情况下，注入能量是2-20keV，离子注入剂量是0.5×1016cm-2至6.0×1016cm-2；
在注入碳离子的情况下，采用C7Hx执行所述注入，注入能量是1-2keV，离子注入剂量是0.3×1014cm-2至1.0×1014cm-2。
4.如权利要求1所述的方法，其中，
对于所述半导体器件中要形成PMOS器件的部分，通过所述开口向所述衬底中注入锗离子。
5.如权利要求4所述的方法，还包括：
对于所述半导体器件中要形成PMOS器件的部分，通过所述开口向所述衬底中注入n型杂质离子，
其中，所述n型杂质离子是锑，注入能量是5-14keV，离子注入剂量是5×1013cm-2至1×1014cm-2。
6.如权利要求1所述的方法，其中，
对于所述半导体器件中要形成NMOS器件的部分，通过所述开口向所述衬底中注入碳离子。
7.如权利要求6所述的方法，还包括：
对于所述半导体器件中要形成NMOS器件的部分，通过所述开口向所述衬底中注入p型杂质离子，
其中，所述p型杂质离子是铟，注入能量是5-14keV，离子注入剂量是5×1013cm-2至1×1014cm-2。
8.如权利要求4或6所述的方法，还包括通过所述开口向所述衬底中注入氙，注入能量是5-20keV，离子注入剂量是1×1013cm-2至1×1014cm-2。
9.如权利要求1所述的方法，还包括在注入碳离子或锗离子之后执行退火。
10.如权利要求9所述的方法，其中采用长脉冲闪光灯退火工艺执行所述退火。
11.如权利要求10所述的方法，其中在800-1200℃的温度下，采用2ms-8ms的脉冲执行所述长脉冲闪光灯退火工艺。
12.如权利要求10所述的方法，其中所述伪栅极下形成有伪栅极氧化物层，所述长脉冲闪光灯退火工艺所使用的光的波长处于所述伪栅极氧化物层的吸收波谱中。
13.如权利要求9所述的方法，其中还包括在执行退火之后执行氧化。
14.如权利要求1所述的方法，还包括在注入碳离子或锗离子之后执行氧化。
15.如权利要求14所述的方法，其中所述伪栅极下形成有伪栅极氧化物层，该方法还包括在执行氧化之前去除所述伪栅极氧化物层。
16.如权利要求14所述的方法，其中采用700-850℃下持续0.5-2分钟的快速热氧化工艺执行所述氧化。
17.如权利要求9或14所述的方法，还包括去除所述开口中的氧化物，然后沉积高介电常数材料和金属栅极材料，以形成金属栅极。
18.如权利要求17所述的方法，其中在沉积高介电常数材料之前还包括执行表面处理以减小表面粗糙度的步骤。
19.如权利要求18所述的方法，其中
所述表面处理是在氢气环境中低于850℃的温度下进行退火而执行的；或者
所述表面处理是在HCl蒸气环境中低于650℃的温度下进行退火而执行的。
20.如权利要求1所述的方法，其中，形成包括伪栅极和绝缘材料层的衬底的步骤包括：
制备衬底；
在衬底上形成氧化物层和伪栅极；
以伪栅极为掩模，在衬底上执行注入以在伪栅极两侧形成轻掺杂区；
在伪栅极的两侧侧壁上形成侧壁间隔件；
以侧壁间隔件为掩模执行注入以在栅极两侧分别形成源区和漏区；
在衬底上沉积绝缘材料以覆盖衬底和伪栅极；
进行化学机械抛光，使绝缘材料的上表面与伪栅极的上表面齐平。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104241336A (zh) * 2013-06-10 2014-12-24 格罗方德半导体公司 包含具有应力通道区的晶体管的设备及其形成方法
CN104900522A (zh) * 2014-03-04 2015-09-09 中芯国际集成电路制造(上海)有限公司 Mos晶体管的制作方法及半导体器件的制作方法
CN106164326A (zh) * 2015-03-11 2016-11-23 艾克索乔纳斯公司 基于气体团簇离子束技术的中性射束处理方法以及由此产生的物品
CN108257855A (zh) * 2016-12-28 2018-07-06 全球能源互联网研究院 高k栅介质层的制备方法及碳化硅MOS功率器件
CN108257858A (zh) * 2016-12-28 2018-07-06 全球能源互联网研究院 一种高k栅介质层的制备方法及碳化硅MOS功率器件
CN108417634A (zh) * 2017-02-02 2018-08-17 恩智浦有限公司 制造半导体开关装置的方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150145069A1 (en) * 2013-11-22 2015-05-28 Qualcomm Incorporated Silicon germanium finfet formation
CN104681436A (zh) * 2013-11-26 2015-06-03 中芯国际集成电路制造(上海)有限公司 Pmos晶体管的形成方法
US9496385B2 (en) * 2014-08-26 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method of forming semiconductor device
US10515969B2 (en) * 2016-11-17 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10714621B2 (en) * 2016-12-14 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming doped channel thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5856225A (en) * 1997-11-24 1999-01-05 Chartered Semiconductor Manufacturing Ltd Creation of a self-aligned, ion implanted channel region, after source and drain formation
US6475869B1 (en) * 2001-02-26 2002-11-05 Advanced Micro Devices, Inc. Method of forming a double gate transistor having an epitaxial silicon/germanium channel region
US6709935B1 (en) * 2001-03-26 2004-03-23 Advanced Micro Devices, Inc. Method of locally forming a silicon/geranium channel layer
US20060134872A1 (en) * 2004-12-17 2006-06-22 Hattendorf Michael L Strained NMOS transistor featuring deep carbon doped regions and raised donor doped source and drain
CN102569394A (zh) * 2010-12-29 2012-07-11 中芯国际集成电路制造(北京)有限公司 晶体管及其制作方法

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5360986A (en) * 1993-10-05 1994-11-01 Motorola, Inc. Carbon doped silicon semiconductor device having a narrowed bandgap characteristic and method
US5876788A (en) * 1997-01-16 1999-03-02 International Business Machines Corporation High dielectric TiO2 -SiN composite films for memory applications
US6251763B1 (en) * 1997-06-30 2001-06-26 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
JP2000243854A (ja) * 1999-02-22 2000-09-08 Toshiba Corp 半導体装置及びその製造方法
US7091093B1 (en) * 1999-09-17 2006-08-15 Matsushita Electric Industrial Co., Ltd. Method for fabricating a semiconductor device having a pocket dopant diffused layer
KR100422342B1 (ko) * 2000-12-29 2004-03-10 주식회사 하이닉스반도체 반도체 소자의 게이트 제조방법
KR100414736B1 (ko) * 2002-05-20 2004-01-13 주식회사 하이닉스반도체 반도체소자의 트랜지스터 형성방법
US8187377B2 (en) * 2002-10-04 2012-05-29 Silicon Genesis Corporation Non-contact etch annealing of strained layers
US7041601B1 (en) * 2003-09-03 2006-05-09 Advanced Micro Devices, Inc. Method of manufacturing metal gate MOSFET with strained channel
US20060068556A1 (en) * 2004-09-27 2006-03-30 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
JP4168995B2 (ja) * 2004-09-30 2008-10-22 セイコーエプソン株式会社 半導体装置及びその製造方法
US20070077739A1 (en) * 2005-09-30 2007-04-05 Weber Cory E Carbon controlled fixed charge process
US7569873B2 (en) * 2005-10-28 2009-08-04 Dsm Solutions, Inc. Integrated circuit using complementary junction field effect transistor and MOS transistor in silicon and silicon alloys
US20070141775A1 (en) * 2005-12-15 2007-06-21 Chartered Semiconductor Manufacturing, Ltd. Modulation of stress in stress film through ion implantation and its application in stress memorization technique
US7456068B2 (en) * 2006-06-08 2008-11-25 Intel Corporation Forming ultra-shallow junctions
DE102006046376B4 (de) * 2006-09-29 2011-03-03 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung von Feldeffekttransistoren mit Technik zum lokalen Anpassen von Transistoreigenschaften durch Verwenden fortschrittlicher Laser/Blitzlichtausheizverfahren geeignet auch für die Herstellung von Transistorelementen von SRAM-Zellen
US7700450B2 (en) * 2006-10-25 2010-04-20 United Microelectronics Corp. Method for forming MOS transistor
US7919402B2 (en) * 2006-12-06 2011-04-05 Semequip, Inc. Cluster ion implantation for defect engineering
CN100576512C (zh) * 2006-12-22 2009-12-30 中芯国际集成电路制造(上海)有限公司 半导体器件的制作方法
US7795119B2 (en) * 2007-07-17 2010-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Flash anneal for a PAI, NiSi process
US7678637B2 (en) * 2007-09-21 2010-03-16 Texas Instruments Incorporated CMOS fabrication process
US7981801B2 (en) * 2008-09-12 2011-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Chemical mechanical polishing (CMP) method for gate last process
US8440547B2 (en) * 2009-02-09 2013-05-14 International Business Machines Corporation Method and structure for PMOS devices with high K metal gate integration and SiGe channel engineering
US7786025B1 (en) * 2009-03-17 2010-08-31 International Business Machines Corporation Activating dopants using multiple consecutive millisecond-range anneals
JP5668277B2 (ja) * 2009-06-12 2015-02-12 ソニー株式会社 半導体装置
US8318570B2 (en) * 2009-12-01 2012-11-27 International Business Machines Corporation Enhancing MOSFET performance by optimizing stress properties
US8558310B2 (en) * 2009-12-18 2013-10-15 Texas Instruments Incorporated Indium, carbon and halogen doping for PMOS transistors
US8659112B2 (en) * 2009-12-18 2014-02-25 Texas Instruments Incorporated Carbon and nitrogen doping for selected PMOS transistor on an integrated circuit
US8440519B2 (en) * 2010-05-12 2013-05-14 International Business Machines Corporation Semiconductor structures using replacement gate and methods of manufacture
US8084346B1 (en) * 2010-10-20 2011-12-27 International Business Machines Corporation Replacement metal gate method
US20120190216A1 (en) * 2011-01-20 2012-07-26 International Business Machines Corporation Annealing techniques for high performance complementary metal oxide semiconductor (cmos) device fabrication
US8513081B2 (en) * 2011-10-13 2013-08-20 International Business Machines Corporation Carbon implant for workfunction adjustment in replacement gate transistor
US9040399B2 (en) * 2011-10-27 2015-05-26 International Business Machines Corporation Threshold voltage adjustment for thin body MOSFETs

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5856225A (en) * 1997-11-24 1999-01-05 Chartered Semiconductor Manufacturing Ltd Creation of a self-aligned, ion implanted channel region, after source and drain formation
US6475869B1 (en) * 2001-02-26 2002-11-05 Advanced Micro Devices, Inc. Method of forming a double gate transistor having an epitaxial silicon/germanium channel region
US6709935B1 (en) * 2001-03-26 2004-03-23 Advanced Micro Devices, Inc. Method of locally forming a silicon/geranium channel layer
US20060134872A1 (en) * 2004-12-17 2006-06-22 Hattendorf Michael L Strained NMOS transistor featuring deep carbon doped regions and raised donor doped source and drain
CN102569394A (zh) * 2010-12-29 2012-07-11 中芯国际集成电路制造(北京)有限公司 晶体管及其制作方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
HONG JIANG: "Electrical Properties of GeSi Surface- and Buried- Channel p-MOSFET’ s Fabricated by Ge Implantation", 《IEEE TRANSACTIONS ON ELECTRON DEVICES》, vol. 43, no. 1, 31 January 1996 (1996-01-31), XP011015701 *

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104241336A (zh) * 2013-06-10 2014-12-24 格罗方德半导体公司 包含具有应力通道区的晶体管的设备及其形成方法
CN104241336B (zh) * 2013-06-10 2017-12-08 格罗方德半导体公司 包含具有应力通道区的晶体管的设备及其形成方法
CN104900522A (zh) * 2014-03-04 2015-09-09 中芯国际集成电路制造(上海)有限公司 Mos晶体管的制作方法及半导体器件的制作方法
CN104900522B (zh) * 2014-03-04 2017-11-03 中芯国际集成电路制造(上海)有限公司 Mos晶体管的制作方法及半导体器件的制作方法
CN106164326A (zh) * 2015-03-11 2016-11-23 艾克索乔纳斯公司 基于气体团簇离子束技术的中性射束处理方法以及由此产生的物品
CN108257855A (zh) * 2016-12-28 2018-07-06 全球能源互联网研究院 高k栅介质层的制备方法及碳化硅MOS功率器件
CN108257858A (zh) * 2016-12-28 2018-07-06 全球能源互联网研究院 一种高k栅介质层的制备方法及碳化硅MOS功率器件
CN108257855B (zh) * 2016-12-28 2021-09-10 全球能源互联网研究院 高k栅介质层的制备方法及碳化硅MOS功率器件
CN108417634A (zh) * 2017-02-02 2018-08-17 恩智浦有限公司 制造半导体开关装置的方法
CN108417634B (zh) * 2017-02-02 2023-09-15 恩智浦有限公司 制造半导体开关装置的方法

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