CN111201610A - 具有掩埋栅的场效应晶体管及其制造方法 - Google Patents

具有掩埋栅的场效应晶体管及其制造方法 Download PDF

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Abstract

公开了具有掩埋栅的场效应晶体管及其制造方法。示例性装置包括源极，漏极以及被设置于源极和漏极之间的半导体材料。示例性装置还包括与半导体材料相邻设置的第一栅极。示例性装置还包括与半导体材料相邻设置的第二栅极。半导体材料的一部分被设置于第一栅极和第二栅极之间。

Description

具有掩埋栅的场效应晶体管及其制造方法
技术领域
本公开内容总体上涉及半导体器件，具体而言，涉及具有掩埋栅的场效应晶体管及其制造方法。
背景技术
场效应晶体管(FET)包括栅极，用以控制在晶体管的源极和漏极之间延伸的半导体材料的电导率。具体而言，在通电时，栅极激活沟道以使电流能够在源极和漏极之间通过。沟道(以及因此的电流流动)通常位于半导体材料的靠近栅极的表面附近。然而，可能在沟道下方的半导体材料的主体内的源极和漏极之间出现电路径。沟道下方的半导体材料的主要部分内或主体内的电流有时称为“穿通电流”，或简称为“穿通”。
穿通对于晶体管的性能是有问题的，因为它不能由栅极产生的电场控制或调节。随着晶体管的规模减小和/或随着施加到晶体管的电压增加，发生穿通的可能性增加。因此，穿通效应对减小晶体管的规模以及在高压应用中使用晶体管提出了挑战。
附图说明
图1是已知晶体管的截面图。
图2是根据本文公开的教导构造的示例性晶体管的截面图。
图3是根据本文公开的教导构造的另一示例性晶体管的截面图。
图4是表示制造图2的示例性晶体管的示例性方法的流程图。
图5-11示出了图4的示例性方法中的阶段。
图12是表示制造图3的示例性晶体管的示例性方法的流程图。
图13-22示出了图12的示例性方法中的阶段。
图23是根据本文公开的任何示例的可以包括掩埋栅晶体管的晶圆和管芯的顶视图。
图24是根据本文公开的任何示例的可以包括掩埋栅晶体管的IC器件的截面侧视图。
图25是根据各种示例的可以包括掩埋栅晶体管的IC封装的截面侧视图。
图26是根据本文公开的任何示例的可以包括掩埋栅晶体管的IC器件组件的截面侧视图。
图27是根据本文公开的任何示例的可以包括掩埋栅晶体管的示例性电气设备的框图。
附图没有按比例绘制。相反，为了清楚起见，可以在附图中放大层和/或区域的厚度。此外，图示的层和/或区域是理想的；应当理解，现实世界中的制造可能导致层和/或区域之间的混合和/或不规则。只要是有益的，在整个附图和随附的书面描述中将使用相同的附图标记指代相同或相似的部分。如在该专利中使用的，任何部分(例如，层、膜、区域或板)以任何方式在(例如，定位于、位于、置于或形成于等)另一部分上的表述表示所引用的部分或者与另一部分接触，或者所引用的部分在另一部分上方，并且一个或多个中间部分位于它们之间。任何部分都与另一部分接触的表述意味着这两个部分之间没有中间部分。
具体实施方式
图1是使用已知技术制造的平面晶体管100的截面图。在图1中，可以基于电位的施加来接通和关断栅极102。当通电时，栅极102产生电场，该电场延伸到半导体材料104中以控制半导体材料104的电导率。当将电场施加到半导体材料104时，在源极区108和漏极区110之间激活沟道(由虚线106表示)，以允许电流在它们之间流动。沟道通常在半导体材料104的靠近极化层112的表面中的半导体材料104内的厚度小于约4纳米的区域中形成。该薄区域内的沟道有时被称为二维(2D)电子气。
虽然可以通过控制由栅极102产生的电场来控制在极化层112与半导体材料104之间的界面处的沟道106中的电流流动，但是可能存在电流将流过沟道外的半导体材料104的主体的情况。特别地，电场控制半导体材料104的电导率的能力取决于电场进入半导体材料的范围。对其控制是有效的电场的范围是存在限度的。为了说明的目的，将该限度在本文中称为由栅极102产生的电场的“有效控制范围”，并在图1中用虚线114表示。
如图1所示，与栅极102相关联的有效控制范围114没有达到穿过半导体材料104的整个厚度。因此，存在对其栅极102不能有效控制材料电导率的半导体材料104的区域。在这种情况下，有可能在半导体材料104内出现穿通电流(由箭头116表示)，并且该穿通电流在由栅极产生的电场的有效控制范围114下方和周围流动。
减小穿通电流的可能性的一种已知解决方案是减小半导体材料104的厚度。如果半导体材料104足够薄，则与栅极102相关联的有效控制范围114可以延伸到半导体材料104下方的缓冲层118中(与沟道106所处的半导体材料104的相对表面相邻)。缓冲层118可以由具有比半导体材料104更高的带隙的材料形成，以有效地充当阻挡电路径形成以使电流流过其中的绝缘体或势垒。
减小半导体材料104的厚度的已知方法的问题在于，这种厚度减小会不利地影响电子在半导体材料104中的迁移率，从而不利地影响晶体管100的性能。因此，本文所公开的示例不是减小半导体材料的厚度，而是通过扩展由栅极产生的电场的有效控制范围来减小穿通电流的可能性。在本文公开的一些示例中，通过在半导体材料的顶部上的第一栅极下方的半导体材料的主体内嵌入或掩埋第二栅极来扩展有效控制范围。在公开的示例中，第一栅极和第二栅极以垂直对准的方式定位。为了说明的目的，将在半导体材料的顶部上的第一栅极在本文中称为“顶栅”，而将在半导体材料的主体内的第二栅极在本文中称为“掩埋栅”。本文公开的示例在不减小半导体材料层的厚度的情况下实现了穿通的减小和/或在即使与已知晶体管中使用的相比半导体材料层更厚的情况下，也减小了穿通。特别地，在半导体材料是氮化镓的示例中，已知晶体管中的半导体层通常小于或等于20纳米，但不薄于10纳米。在一些公开的示例中，半导体层的厚度大于20纳米(例如25nm、30nm、50nm、100nm)，同时仍然减小(例如防止)沟道下方的穿通电流。
图2是根据本文公开的教导构造的示例性晶体管200的截面图。在图2的所示示例中，晶体管200形成在基础半导体衬底或晶圆202上。基础衬底202可以由任何合适的半导体材料形成，例如，具有以任何合适的取向排列的晶体结构的硅(Si)(例如，Si 111、Si 110、Si 100)。另外或可替代地，基础衬底202可以由其他合适的半导体材料(例如，锗(Ge)、砷化镓(GaAs)等)形成。为了说明的目的，假定基底衬底202为Si 111。
在图2的所示示例中，缓冲层204形成在基础衬底202上，以用作基础衬底202的不同晶体结构和上半导体材料206之间的过渡。缓冲层204可以包括铝(Al)、镓(Ga)和氮(N)的成分。具体而言，在一些示例中，将氮化铝(AlN)沉积在基础衬底202上，之后沉积氮化铝镓(AlGaN)。在所示的示例中，上半导体材料206是氮化镓(GaN)。氮化镓对高压应用中使用的晶体管是有益的，因为它的带隙几乎是硅的三倍(硅的带隙约为1.1eV，而氮化镓的带隙约为3.4eV)。
极化层208形成在上半导体材料206上并支撑顶栅210。极化层208可以包括铝(Al)、铟(In)、镓(Ga)和氮(N)。在所示的示例中，顶栅210包括被栅极电介质214围绕的栅极导体212。栅极导体212可以是金属(例如，铝(Al)、钨(W)等)或非金属导体(例如，多晶硅)。栅极电介质214可以由二氧化硅(SiO2)或任何合适的高K电介质形成，例如氧化铝(Al2O3)、二氧化铪(HfO2)、氧化锆(ZrO2)、氮化硅(Si3N4)等。
在顶栅210的任一侧上，图2的晶体管200包括掺杂的源极区216和掺杂的漏极区218。在所示的示例中，源极区216和漏极区218包括氮化铟镓(InGaN)的晶体结构，该晶体结构已用硅高度掺杂以改善与在相应的源极区216和漏极区218上形成的金属触点220、222的电连接。
在所示的示例中，顶栅210在通电时产生电场，该电场能够在电场的有效控制范围224内控制半导体材料206的电导率。如图2所示，有效控制范围224在晶体管200的沟道226上方(例如，在半导体材料206和极化层208之间的界面处)延伸，以有效地控制流过其中的电流。
与图1的已知晶体管100相反，图2的示例性晶体管200包括在半导体材料206的主体内的掩埋栅228，该掩埋栅228与顶栅210间隔开并垂直对准。这样，半导体材料206的一部分在掩埋栅228和半导体材料206上方的顶栅210之间。即，掩埋栅228被设置于沟道226的一侧，而顶栅210被设置于沟道226的相对侧。此外，如所示的示例中所示，半导体材料206的第二部分被设置于掩埋栅228下方(例如，第二部分比掩埋栅228更远离顶栅210)。在其他示例中，掩埋栅228可以与缓冲层204接触，使得半导体材料206的任何部分都不在掩埋栅228下方。即，掩埋栅228可以被设置于半导体材料206的底部。
在一些示例中，掩埋栅228由与顶栅210相同的材料制成。例如，掩埋栅可以由难熔金属(例如，钨(W)、氮化钛(TiN)、氮化铊(Tl3N)等)或非金属导体(例如，电阻多晶硅)制成。在其他示例中，掩埋栅228的材料可以与顶栅210的材料不同。在所示的示例中，掩埋栅228电连接到顶栅210(与顶栅210接成电路)(以线230表示)，使得两个栅极保持在相同电位。以这种方式，两个栅极210、228一起被接通和关断以产生相应的电场，该电场调节或以其他方式控制半导体材料206的电导率。
栅极210、228控制半导体材料206的电导率的有效性或能力取决于栅极210，228中任一个与要控制的半导体材料206的位置之间的距离，因为栅极210、228产生的电场距离随着距离的增加而减弱。对其控制有效地满足性能规格的这种电场的范围的限度在本文中称为电场的有效控制范围。为了说明的目的，在图2中示出了对由每个栅极210、228产生的电场的单独的有效控制范围。具体而言，顶栅210具有与其产生的电场相关联的有效控制范围224。掩埋栅228具有用于其电场的单独的相应的有效控制范围232。在一些示例中，单独的电场用作控制由两个有效控制范围224、234的组合所定义的区域的单个电场。因此，在所示的示例中，掩埋栅228是用于延伸顶栅210的有效控制范围的装置。在所示的示例中，掩埋栅228被设置于由顶栅210产生的电场的有效控制范围224内，使得与两个栅极210、228相关联的有效控制范围224、232中存在明显的重叠。在其他示例中，掩埋栅228可以被设置于与顶栅210相关联的有效控制范围224的外部，但是足够靠近以使两个栅极的有效控制范围224、232仍然重叠。换言之，顶栅210和掩埋栅228之间的距离可以是小于两个有效控制范围224、232的组合距离的任何合适的距离。
如所示的示例中所示，掩埋栅228的有效控制范围232延伸到缓冲层204中。即，有效控制范围大于半导体材料206在掩埋栅228与缓冲层204之间的部分的厚度。因此，结合使用的栅极210、228能够控制半导体材料206整个厚度(在缓冲层204和极化层208之间)的电导率。这是在不减小半导体材料206的厚度的情况下实现的。即，这可以在厚度大于20nm的半导体材料中实现。以此方式，由于将迫使穿通电流流过带隙比半导体材料206高得多的缓冲层204，因此显著减小了穿通电流(由箭头234表示)的可能性。具体而言，氮化镓(在该示例中与半导体材料206相关联)具有大约3.4eV的带隙，而氮化铝镓(在该示例中与缓冲层204相关联)可以具有高达6.2eV的带隙(取决于铝的浓度)。
掩埋栅的包含可以结合到由任何合适类型的材料制成的任何合适晶体管中。例如，掩埋栅可以被设置于不与下面的缓冲层相关联的半导体材料内。在这样的示例中，尽管如上所述将有效控制范围延伸到更深的半导体材料中可能不会延伸到不同的材料中，但是具有掩埋栅的有效控制范围的增加的深度仍然可以通过迫使在源极区和漏极区之间的材料主体内形成的较长的电路径来降低穿通的可能性。
图3是根据本文公开的教导构造的另一示例性晶体管300的截面图。示例性晶体管300类似于图2的晶体管。例如，类似于图2的晶体管200，图3的示例性晶体管300包括基础半导体衬底202、缓冲层204、半导体材料206、极化层208、栅极210(包括栅极导体212和栅极电介质214)以及具有相关联的金属触点220、222的源极区216和漏极区218。图3的示例性晶体管300还包括类似于图2的掩埋栅228的掩埋栅302，不同之处在于使用与用于掩埋图2的栅极228的过程不同的制造过程来掩埋图3的栅极302。特别地，在图3中，掩埋栅302被设置于半导体材料206的第一部分304和第二部分306之间。在所示的示例中，半导体材料206的第一部分304和第二部分306分别形成并通过被设置于其间的结合氧化物308彼此连接。相比之下，图2中所示的半导体材料206可以是在掩埋栅228上方外延生长的材料的单一或完整层。下面结合图4-22提供关于制造图2和3的示例性晶体管200、300的不同示例性方法的进一步细节。特别地，图4-11对应于图2的示例性晶体管200的制造。图12-22对应于图3的示例性晶体管300的制造。
除了结合氧化物308之外，图3的示例性晶体管300与图2的示例性晶体管200的不同之处在于，每个示例中的掩埋栅228、302具有不同的尺寸。掩埋栅228、302可以具有任何合适的尺寸。在一些示例中，掩埋栅228、302可以具有范围从5纳米直到100纳米(例如5nm、20nm、50nm等)的任何合适的厚度。通过比较，半导体材料206的整个厚度(例如，在缓冲层204和极化层208之间)可以在0.5微米至1微米的范围内。在一些示例中，掩埋栅228、302具有范围从顶栅210的长度(例如，如图2所示的长度236)直到源极区216和漏极区218之间的距离(例如，如图3所示的长度310)的长度。在其他示例中，掩埋栅228、302的长度甚至可以大于图3所示的长度或小于图2所示的长度。尽管顶栅和掩埋栅的尺寸可以变化，但是优选地，顶栅的至少一部分垂直对准掩埋栅的一部分(例如，被设置于其正上方)。
图4是表示制造图2的示例性晶体管200的示例性方法的流程图。图5-11示出了图2的晶体管200的制造阶段，并且在图4的以下讨论中将参考图5-11。示例性过程开始于框402，其中，将缓冲层204沉积在基础半导体衬底202上(如图5所示)。在框404处，将半导体材料206的第一部分沉积在缓冲层204上(如图6所示)。在框406处，在半导体材料206的第一部分上形成将被掩埋的栅极228(如图7所示)。在一些示例中，通过在半导体材料206的第一部分的整个表面上沉积用于栅极228的材料来形成栅极228。此后，实施图案和蚀刻工艺以去除与栅极228相关联的材料的不需要的部分以留下栅极228，如图7所示。
在框408处，在栅极上方生长半导体材料206的第二部分，从而掩埋该栅极(如图8所示)。在图8的所示示例中，提供虚线以划定半导体材料206的第一部分终止并且半导体材料206的第二部分开始处的界线。然而，虚线仅出于相对于图7参考的目的而提供，因为半导体材料206的第二部分使用横向外延过生长(LEO)的工艺而成为第一部分的整体延伸。因此，在随后的附图中(图9-11)，去除了虚线。LEO不仅导致半导体材料206的第一和第二部分成为整体或单一的层或材料，LEO还使半导体材料206能够在掩埋栅228上方生长，从而覆盖并围绕栅极，如图8的所示示例中所示。
在框410处，将极化层208沉积在半导体材料206上(如图9所示)。在框412处，蚀刻极化层208和半导体材料206以形成通向掩埋栅228的金属过孔，以使得能够形成与顶栅210的电连接。在图10的所示示例中，延伸到掩埋栅228的蚀刻区域由虚线1002表示，以指示在所示示例的截面图的平面中没有执行蚀刻。更一般地，可以通过蚀刻来接近掩埋栅228的任何部分，以随后在掩埋栅228和顶栅210之间提供电连接。以这种方式，两个栅极210、228的电位将相同，使得它们在通电时有效地作为具有延伸电场的单个栅极操作。
在框414处，形成源极区216和漏极区218。在一些示例中，通过穿过极化层208向下蚀刻直到半导体材料206，然后外延生长用于源极区216和漏极区218的材料，来形成源极区216和漏极区218。在一些示例中，用于源极区216和漏极区218的材料对应于氮化铟镓(InGaN)。一旦形成了源极区216和漏极区218的晶体结构，就可以用掺杂剂(例如，硅)掺杂它们。在框416处，形成电连接到掩埋栅(例如，经由蚀刻区域1002)的顶栅210。在一些示例中，通过在极化层208以及源极区216和漏极区218上形成氧化物层(例如硅酸盐)，然后通过图案化掩模来蚀刻用于顶栅210的氧化物层中的开口来形成顶栅。此后，将栅极电介质214沉积到开口的表面上达到特定厚度，然后栅极导体212填充开口的其余部分。在一些示例中，栅极导体212可以与以上在框408处所述的沉积在上述掩埋栅228上的金属过孔对准，以电连接掩埋栅228和顶栅210。在其他示例中，可以向下蚀刻穿过氧化物层到达与掩埋栅228相关联的金属过孔的开口，该开口随后被导电材料(例如，金属)填充，该导电材料通过在随后的后段制程工艺期间形成的金属互连连接到栅极导体212。在框418处，沉积金属触点220、222。在一些示例中，在上面与框416相关联地提及的氧化物层中蚀刻与金属触点220、222相对应的另外的开口。随后，将用于金属触点220、222的材料沉积到氧化物层中的相应开口中。在图11中表示框414、416和418的完成，其对应于图2的示例性晶体管200。此后，图4的示例性过程结束。
尽管参考图4所示的流程图和图5-11所示的示例性阶段描述了图4的示例性方法，但可以替代地使用制造图2的示例性晶体管200的许多其他方法。例如，可以改变图4中的框的执行顺序，和/或可以改变、消除或组合所描述的一些框。类似地，在图4中所示的框之前、之间或之后的制造过程中可以包括附加操作(例如，切单分割)。
图12是表示制造图3的示例性晶体管300的示例性方法的流程图。图13-22示出了图3的晶体管300的制造阶段，并且在图12的以下讨论中将参考图13-22。图12的示例性过程以两个并行子过程开始，其导致用于示例性晶体管300的上组件和下组件，其随后被堆叠并结合在一起。第一子过程对应于框1202-1208。在框1202处，将缓冲层204沉积在第一半导体衬底(例如，基础衬底202)上(如图13所示)。在框1204处，将半导体材料206的第一部分304沉积在缓冲层204上(如图14所示)。在框1206处，在半导体材料206的第一部分304上形成将要掩埋的栅极302(如图15所示)。可以以上面针对栅极228所解释的方式来完成栅极302的形成。在框1208处，将第一结合氧化物(例如，结合氧化物308)沉积在半导体材料206的围绕掩埋栅302的第一部分304上(如图16所示)。在图16的所示示例中，第一结合氧化物308围绕掩埋栅302，但是不覆盖掩埋栅302。在其他示例中，第一结合氧化物308可以覆盖半导体材料206的第一部分304和掩埋栅302两者。框1208的完成是图12的示例性方法的第一并行子过程的结束，并得到图3的示例性晶体管300的下组件1600。
图12的第二并行子过程对应于框1210-1214。在框1210处，将第二结合氧化物1702沉积在第二半导体衬底1704上(如图17所示)。在一些示例中，第二半导体衬底1704由与晶体管300的下组件1600中使用的第一半导体衬底202相同的材料制成。例如，在一些示例中，第一半导体衬底202和第二半导体衬底1704对应于分离的硅晶圆。在其他示例中，第一半导体衬底202和第二半导体衬底1704可以由不同的材料形成。在框1212处，将极化层208沉积在第二结合氧化物1702上(如图18所示)。第二结合氧化物1702用于促进极化层208粘附在第二半导体衬底1704上。在框1214处，将半导体材料206的第二部分306沉积在极化层208上(如图19所示)。框1214的完成是图12的示例性方法的第二并行子过程的结束，并得到图3的示例性晶体管300的上组件1900。
在图12的示例性过程的框1216处，将由第一子过程产生的下组件1600(图16)和由第二子过程产生的上组件1900(图19)放在一起。特别地，在框1216处，将半导体材料206的第二部分306(与上组件1900相关联)倒置并经由第一结合氧化物308附接到半导体材料206的第一部分304(与下组件1600相关联)。即，如图20的所示示例中所示，将上组件1900翻转(相对于图19中所示的方向)并且定位在下组件1600的顶部上，使得将栅极302夹在半导体材料206的第一部分304和第二部分304之间(并且因此被掩埋)。第一结合氧化物308用于促进半导体材料206的分离部分304、306的粘合。在一些示例中，附接的组件1600、1900经历退火工艺以增强第一结合氧化物308和半导体材料206的部分304、306之间的粘合。
在框1218处，从极化层208去除第二半导体衬底1704和第二结合氧化物1702(如图21所示)。在该过程中的这一点上，掩埋栅302被掩埋在半导体材料206的分离部分304、306之间，极化层208被设置于其上。这类似于图20所示的布置，不同之处在于在图21中，半导体材料206的分离部分304、306不是整体形成的，而是经由结合氧化物308彼此粘合的。尽管如此，在图12的示例性过程中的不同框1220、1222、1224和1226分别与以上结合图4所述的框412、414、416和418相同。因此，尽管在图12中表示了框1220、1222、1224和1226的过程，但不再重复对那些框的说明。取而代之的是，读者可以参考上面对框412、414、416和418的描述，以获得对这些框的完整讨论。在框1226完成之后，图12的示例性过程结束。
尽管参考图12所示的流程图和图13-22所示的示例性阶段描述了图12的示例性方法，但可以替代地使用制造图3的示例性晶体管300的许多其他方法。例如，可以改变图12中的框的执行顺序，和/或可以改变、消除或组合所描述的一些框。作为一个特定示例，作为第一并行子过程的一部分，可以可替代地在第二子过程的末尾(例如，在框1214之后)实施栅极302的形成(框1206)，随后沉积结合氧化物(框1208)，以得到与上述相似的最终结果。此外，在图12中所示的框之前、之间或之后的制造过程中可以包括附加操作。
本文公开的示例性掩埋栅晶体管200、300可以被包括在任何合适的电子部件中。图23-26示出了可以包括本文公开的任何示例性晶体管200、300的装置的各种示例。
图23是晶圆2300和管芯2302的顶视图，晶圆2300和管芯2302可以包括根据本文公开的任何示例的一个或多个掩埋栅晶体管，或者可以被包括在其衬底包括一个或多个掩埋栅晶体管的IC封装(例如，如下面参考图25所讨论的)中。晶圆2300可以由半导体材料组成，并且可以包括一个或多个具有在晶圆2300的表面上形成的IC结构的管芯2302。每个管芯2302可以是包括任何合适的IC的半导体产品的重复单元。在完成半导体产品的制造之后，晶圆2300可以经历切单工艺，其中将管芯2302彼此分离以提供半导体产品的分立“芯片”。管芯2302可以包括一个或多个掩埋栅晶体管(例如，如下面参考图24所讨论的)，一个或多个晶体管(例如，下面所讨论的图24的晶体管2440中的一些)和/或用以将电信号路由到晶体管的支持电路，以及任何其他IC部件。在一些示例中，晶圆2300或管芯2302可以包括存储器设备(例如，随机存取存储器(RAM)设备，诸如静态RAM(SRAM)设备、磁性RAM(MRAM)设备、电阻性RAM(RRAM)设备、导电桥接RAM(CBRAM)设备等)，逻辑设备(例如AND、OR、NAND、或NOR门)或任何其他合适的电路元件。这些设备中的多个可以组合在单个管芯2302上。例如，由多个存储器设备形成的存储阵列可以形成在与处理设备(例如，图27的处理设备2702)或者配置为将信息存储在存储设备中或执行存储在存储阵列中的指令的其他逻辑相同的管芯2302上。
图24是IC器件2400的横截面侧视图，该IC器件可以包括根据本文公开的任何示例的一个或多个掩埋栅晶体管2401，或者可以被包括在其衬底包括一个或多个掩埋栅晶体管的IC封装(例如，如下面参考图25所讨论的)中。可以将一个或多个IC器件2400包括在一个或多个管芯2302中(图23)。IC器件2400可以形成在衬底2402(例如，图23的晶圆2300)上，并且可以被包括在管芯(例如，图23的管芯2302)中。衬底2402可以是由包括例如n型或p型材料系(或两者的组合)的半导体材料系组成的半导体衬底。衬底2402可以包括例如使用体硅或绝缘体上硅(SOI)子结构形成的晶体衬底。在一些示例中，可以使用可与硅结合或不与硅结合的替代材料形成衬底2402，所述替代材料包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。分类为II-VI、III-V或IV族的其他材料也可以用于形成衬底2402。尽管此处描述了可以形成衬底2402的材料的一些示例，但是可以使用可以用作IC器件2400的基础的任何材料。衬底2402可以是单个管芯(例如，图23的管芯2302)或晶圆(例如，图23的晶圆2300)的一部分。
IC器件2400可以包括布置在衬底2402上的一个或多个器件层2404。器件层2404可以包括在衬底2402上形成的一个或多个晶体管2440(例如，金属氧化物半导体场效应晶体管(MOSFET))的特征。器件层2404可以包括例如一个或多个源极和/或漏极(S/D)区2420，用以控制在S/D区2420之间的晶体管2440中的电流流动的栅极2422，以及用以向/从S/D区2420路由电信号的一个或多个S/D触点2424。晶体管2440可以包括为了清楚而未示出的附加特征，例如器件隔离区、栅极触点等。晶体管2440不限于图24所示的类型和配置，并且可以包括多种其他类型和配置，例如，平面晶体管、非平面晶体管或两者的组合。非平面晶体管可以包括诸如双栅极晶体管或三栅极晶体管的FinFET晶体管，以及诸如纳米带和纳米线晶体管的环绕或全环栅极晶体管。
每个晶体管2440可以包括由至少两层(栅极电介质和栅电极)形成的栅极2422。栅极电介质可以包括一层或叠层。一层或多层可以包括氧化硅、二氧化硅、碳化硅和/或高k介电材料。高k介电材料可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌的元素。可以在栅极电介质中使用的高k材料的示例包括但不限于氧化铪、硅酸铪、氧化镧、氧化镧铝、氧化锆、硅酸锆、氧化钽、氧化钛、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、钽酸钪铅和铌酸锌铅。在一些示例中，当使用高k材料时，可以在栅极电介质上执行退火工艺以改善其质量。
栅电极可以形成在栅极电介质上并且可以包括至少一种p型功函数金属或n型功函数金属，这取决于晶体管2440是p型金属氧化物半导体(PMOS)还是n型金属氧化物半导体(NMOS)晶体管。在一些实施方式中，栅电极可以由两个或多个金属层的叠层组成，其中一个或多个金属层是功函数金属层，并且至少一个金属层是填充金属层。可以出于其他目的包括其他金属层，例如阻挡层。对于PMOS晶体管，可用于栅电极的金属包括但不限于钌、钯、铂、钴、镍和导电金属氧化物(例如，氧化钌)，以及以下参考NMOS晶体管讨论的任何金属(例如，用于功函数调整)。对于NMOS晶体管，可以用于栅电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金以及这些金属的碳化物(例如，碳化铪、碳化锆、碳化钛、碳化钽和碳化铝)以及以上参考PMOS晶体管讨论的任何金属(例如，用于功函数调整)。
在一些示例中，当作为沿着源极-沟道-漏极方向的晶体管2440的横截面观察时，栅电极可以由U形结构组成，该U形结构包括基本平行于衬底的表面的底部和基本垂直于衬底的顶面的两个侧壁部分。在其他示例中，形成栅电极的金属层中的至少一个可以简单地是基本平行于衬底的顶面并且不包括基本垂直于衬底的顶面的侧壁部分的平面层。在其他示例中，栅电极可以由U形结构和平面、非U形结构的组合组成。例如，栅电极可以由形成在一个或多个平面的非U形层顶上的一个或多个U形金属层组成。
在一些示例中，一对侧壁间隔物可以形成在栅极叠层的相对侧上以托住栅极叠层。侧壁间隔物可以由诸如氮化硅、氧化硅、碳化硅、掺杂有碳的氮化硅和氮氧化硅的材料形成。形成侧壁间隔物的工艺在本领域中是众所周知的，并且通常包括沉积和蚀刻工艺步骤。在一些示例中，可以使用多个间隔物对；例如，可以在栅极叠层的相对侧上形成两对、三对或四对侧壁间隔物。
S/D区2420可以形成在与每个晶体管2440的栅极2422相邻的衬底2402内。S/D区2420可以例如使用注入/扩散工艺或蚀刻/沉积工艺形成。在前一工艺中，可以将诸如硼、铝、锑、磷或砷的掺杂剂离子注入到衬底中2402以形成S/D区2420。激活掺杂剂并使它们进一步扩散进入衬底2402的退火工艺通常在离子注入工艺之后。在后一工艺中，可首先蚀刻衬底2402以在S/D区2420的位置处形成凹槽。然后可以执行外延沉积工艺以利用用于制造S/D区2402的材料填充凹槽。在一些实施方式中，S/D区2420可以使用诸如硅锗或碳化硅的硅合金制造。在一些示例中，外延沉积的硅合金可以用诸如硼、砷或磷的掺杂剂原位掺杂。在一些示例中，S/D区2420可以使用一种或多种替代半导体材料形成，例如锗或III-V族材料或合金。在另外的实施例中，可以使用一层或多层金属和/或金属合金来形成S/D区2420。
在一些示例中，除了或代替晶体管2440，器件层2404可以包括一个或多个掩埋栅晶体管。为了说明的目的，图24示出了器件层2404中的单个掩埋栅晶体管2401，但是在器件层2404中可以包括任何数量和结构的掩埋栅晶体管。包括在器件层2404中的掩埋栅晶体管可以被称为“前端”器件。在一些示例中，IC器件2400可以不包括任何前端掩埋栅晶体管。器件层2404中的一个或多个掩埋栅晶体管可以耦合到器件层2404中的任何合适的其他器件，金属化叠层2419中的任何器件(在下面讨论)和/或一个或多个导电触点2436(在下面讨论)。
可以通过布置在器件层2404上的一个或多个互连层(在图24中示为互连层2406-2310)向和/或从器件层2404的器件(例如，晶体管2440和/或掩埋栅晶体管2401)路由诸如功率和/或输入/输出(I/O)信号的电信号。例如，器件层2404的导电特征(例如，栅极2422和S/D触点2424)可与互连层2406-2310的互连结构2428电耦合。一个或多个互连层2406-2310可以形成IC器件2400的金属化叠层(也称为“ILD叠层”)2419。在一些示例中，根据本文公开的任何技术，可以将一个或多个掩埋栅晶体管布置在互连层2406-2310的一个或多个中。包括在金属化叠层2419中的掩埋栅晶体管可以被称为“后端”器件。在一些示例中，IC器件2400可以不包括任何后端掩埋栅晶体管；在一些示例中，IC器件2400可以包括前端和后端掩埋栅晶体管。金属化叠层2419中的一个或多个掩埋栅晶体管可以耦合到器件层2404中的任何合适的器件，和/或一个或多个导电触点2436(在下面讨论)。
可以将互连结构2428布置在互连层2406-2310内以根据各种设计来路由电信号(具体地，该布置不限于图24中所示的互连结构2428的特定配置)。尽管在图24中示出了特定数量的互连层2406-2310，但本公开内容的示例包括具有比所示的更多或更少的互连层的IC器件。
在一些示例中，互连结构2428可以包括填充有诸如金属的导电材料的线2428a和/或过孔2428b。线2428a可以布置为在与衬底2402的其上形成器件层2404的表面基本平行的平面的方向上路由电信号。例如，从图24的角度来看，线2428a可以在进出纸面的方向上路由电信号。过孔2428b可以被布置为在与衬底2402的其上形成器件层2404的表面基本垂直的平面的方向上路由电信号。在一些示例中，过孔2428b可以将不同的互连层2406-2310的线2428a电耦合在一起。
互连层2406-2310可以包括设置在互连结构2428之间的介电材料2426，如图24所示。在一些示例中，设置在互连层2406-2310中的不同层中的互连结构2428之间的介电材料2426可以具有不同的成分；在其他示例中，不同互连层2406-2310之间的介电材料2426的成分可以相同。
第一互连层2406(称为金属1或“Ml”)可以直接形成在器件层2404上。在一些示例中，第一互连层2406可以包括线2428a和/或过孔2428b，如图所示。第一互连层2406的线2428a可以与器件层2404的触点(例如，S/D触点2424)耦合。
第二互连层2408(称为金属2或“M2”)可以直接形成在第一互连层2406上。在一些示例中，第二互连层2408可以包括过孔2428b，以将第二互连层2408a的线2428a与第一互连层2406的线2428a耦合。尽管为了清楚起见，在每个互连层内(例如，第二互连层2408内)用线在结构上描绘了线2428a和过孔2428b，但在一些示例中，线2428a和过孔2428b可以在结构和/或材料上是连续的(例如，在双镶嵌工艺期间同时填充)。
第三互连层2410(被称为金属3或“M3”)(以及期望的附加互连层)可以根据结合第二互连层2408或第一互连层2406描述的类似技术和配置在第二互连层2408上连续形成。在一些示例中，在IC器件2400中的金属化叠层2419中“更高”(即，更远离器件层2404)的互连层可以更厚。
IC器件2400可以包括形成在互连层2406-2310上的阻焊剂材料2434(例如，聚酰亚胺或类似材料)和一个或多个导电触点2436。在图24中，导电触点2436被示为采用焊盘的形式。导电触点2436可以与互连结构2428电耦合并且被配置为将晶体管2440的电信号路由到其他外部设备。例如，可以在一个或多个导电触点2436上形成焊料键合，以将包括IC器件2400的芯片与另一部件(例如，电路板)机械和/或电耦合。IC器件2400可以包括附加的或可替代的结构，以从互连层2406-2310路由电信号；例如，导电触点2436可以包括将电信号路由到外部部件的其他类似特征(例如，柱)。
图25是可以包括一个或多个掩埋栅晶体管的示例性IC封装2500的截面图。封装衬底2502可以由介电材料形成，并且可以具有在上表面2522和下表面2524之间，或在上表面2522上的不同位置之间和/或在下表面2524上的不同位置之间延伸通过的导电通路。这些导电通路可以采用以上参考图24所讨论的任何互连2428的形式。在一些示例中，封装衬底2502中可以包括任何数量的掩埋栅晶体管(具有任何合适的结构)。在一些示例中，封装衬底2552中可以不包括掩埋栅晶体管。
IC封装2500可以包括通过管芯2506的导电触点2504、第一级互连2508和封装衬底2502的导电触点2510耦合到封装衬底2502的管芯2506。导电触点2510可以通过封装衬底2502耦合到导电通路2512，允许管芯2506内的电路电耦合到各种导电触点2514或掩埋栅晶体管(或封装衬底2502中包括的其他器件(未示出))。图25中所示的第一级互连2508是焊料凸块，但是可以使用任何合适的第一级互连2508。如本文所使用的，“导电触点”可以指的是用作不同部件之间的电接口的一部分导电材料(例如，金属)；导电触点可以凹入部件的表面，与部件的表面平齐或远离部件的表面延伸，并且可以采用任何合适的形式(例如，导电焊盘或插座)。
在一些示例中，底部填充材料2516可以围绕第一级互连2508设置在管芯2506和封装衬底2502之间，并且模塑料2518可以围绕管芯2506设置并且与封装衬底2502接触。在一些示例中，底部填充材料2516可以与模塑料2518相同。在适当情况下，可以用于底部填充材料2516和模塑料2518的示例性材料是环氧树脂模制材料。第二级互连2520可以耦合到导电触点2514。图25中所示的第二级互连2520是焊球(例如，用于球栅阵列布置)，但是可以使用任何合适的第二级互连2520(例如，针栅阵列布置中的引脚或连接盘栅格阵列布置中的连接盘)。第二级互连2520可以用于将IC封装2500耦合到另一部件，例如本领域中已知的并且如以下参考图26所讨论的电路板(例如，母板)、中介层或另一IC封装。
在图25中，IC封装2500是倒装芯片封装，并且在封装衬底2502中包括掩埋栅晶体管。IC封装2500的封装衬底2502中的掩埋栅晶体管的数量和位置仅是示例性的，并且封装衬底2502中可包括任意数量的掩埋栅晶体管(具有任何合适的结构)。在一些示例中，封装衬底2502中可以不包括掩埋栅晶体管。管芯2506可以采用本文讨论的管芯2302的任何示例的形式(例如，可以包括IC器件2400的任何示例)。在一些示例中，管芯2506可以包括一个或多个掩埋栅晶体管(例如，如以上参考图23及图24所论述的)；在其他示例中，管芯2506可以不包括任何掩埋栅晶体管。
尽管在图25中示出的IC封装2500是倒装芯片封装，但是可以使用其他封装架构。例如，IC封装2500可以是球栅阵列(BGA)封装，诸如嵌入式晶圆级球栅阵列(eWLB)封装。在另一示例中，IC封装2500可以是晶圆级芯片级封装(WLCSP)或面板扇出(FO)封装。尽管在图25的IC封装2500中示出了单个管芯2506，但是IC封装2500可以包括多个管芯2506(例如，多个管芯2506中的一个或多个耦合到封装衬底2502中所包括的掩埋栅晶体管)。IC封装2500可以包括附加的无源部件，诸如设置在封装衬底2502的第一面2522或第二面2524上的表面安装电阻器、电容器和电感器。更一般地，IC封装2500可以包括本领域已知的任何其他有源或无源部件。
图26是IC器件组件2600的横截面侧视图，其可以包括一个或多个IC封装或其他电子部件(例如，管芯)，IC封装或其他电子部件包括根据本文所公开的任何示例的一个或多个掩埋栅晶体管。IC器件组件2600包括设置在电路板2602(可以是例如母板)上的多个部件。IC器件组件2600包括设置在电路板2602的第一面2640和电路板2602的相对的第二面2642上的部件；通常，部件可以设置在一个或两个面2640和2642上。下面参考IC器件组件2600讨论的任何IC封装可以采用上面参考图25讨论的IC封装2500的任何示例的形式(例如，可以在封装衬底2502中或在管芯中包括一个或多个掩埋栅晶体管)。
在一些示例中，电路板2602可以是包括多个金属层的印刷电路板(PCB)，该多个金属层通过介电材料层彼此分开并且通过导电过孔互连。可以在期望的电路图案中形成任何一个或多个金属层，以在耦合到电路板2602的部件之间路由电信号(可选地与其他金属层结合)。在其他示例中，电路板2602可以是非PCB衬底。
图26所示的IC器件组件2600包括通过耦合部件2616耦合到电路板2602的第一面2640的中介层上封装结构2636。耦合部件2616可以将中介层上封装结构2636电和机械地耦合到电路板2602，并且可以包括焊球(如图26所示)、插座的凸部和凹部、粘合剂、底部填充材料和/或任何其他合适的电气和/或机械耦合结构。
中介层上封装结构2636可以包括通过耦合部件2618耦合到中介层2604的IC封装2620。耦合部件2618可以采用任何适合的应用形式，例如以上参考耦合部件2616所讨论的形式。尽管在图26中示出了单个IC封装2620，但是可以将多个IC封装耦合到中介层2604；实际上，额外的中介层可以耦合到中介层2604。中介层2604可以提供用于桥接电路板2602和IC封装2620的中介衬底。IC封装2620可以是或包括例如管芯(图23的管芯2302)、IC器件(例如，图24的IC器件2400)或任何其他合适的部件。通常，中介层2604可以将连接扩展到更宽的间距，或者将连接重新路由到不同的连接。例如，中介层2604可以将IC封装2620(例如，管芯)耦合到耦合部件2616的一组BGA导电触点，以用于耦合到电路板2602。在图26所示的示例中，IC封装2620和电路板2602附接到中介层2604的相对侧；在其他示例中，IC封装2620和电路板2602可以附接到中介层2604的同一侧。在一些示例中，三个或多个部件可以通过中介层2604相互连接。
中介层2604可以由环氧树脂、玻璃纤维增强环氧树脂、具有无机填料的环氧树脂、陶瓷材料或如聚酰亚胺的聚合物材料形成。在一些示例中，中介层2604可以由交替的刚性或柔性材料形成，其可以包括上述用于半导体衬底的相同材料，例如硅、锗、以及其它III-V族和IV族材料。中介层2604可以包括金属过孔2608和过孔2610，包括但不限于穿硅过孔(TSV)2606。中介层2604还可以包括嵌入器件2614，包括无源器件和有源器件。这样的器件可以包括但不限于电容器、去耦电容器、电阻器、电感器、保险丝、二极管、变压器、传感器、静电放电(ESD)器件和存储设备。也可以在中介层2604上形成诸如射频器件、功率放大器、功率管理器件、天线、阵列、传感器和微机电系统(MEMS)器件的更复杂的器件。中介层上封装结构2636可以采用本领域已知的任何中介层上封装结构的形式。在一些示例中，中介层2604可以包括一个或多个掩埋栅晶体管。
IC器件组件2600可以包括通过耦合部件2622耦合到电路板2602的第一面2640的IC封装2624。耦合部件2622可以采用以上参考耦合部件2616所讨论的任何示例的形式，并且IC封装2624可以采用以上参考IC封装2620所讨论的任何示例的形式。
图26所示的IC器件组件2600包括通过耦合部件2628耦合到电路板2602的第二面2642的堆叠式封装结构2634。堆叠式封装结构2634可以包括通过耦合部件2626耦合在一起的第一IC封装2626和第二IC封装2632，使得第一IC封装2626设置在电路板2602和第二IC封装2632之间。耦合部件2628和2630可以采用上述耦合部件2616的任何示例的形式，并且IC封装2630和2632可以采用上述IC封装2620的任何示例的形式。可以根据本领域中已知的任何堆叠式封装结构来配置堆叠式封装结构2634。
图27是根据本文公开的任何示例的示例性电气设备2700的框图，该示例性电气设备2700可以包括一个或多个掩埋栅晶体管。例如，电气设备2700的部件中的任何合适的部件可以包括本文公开的IC封装2500、IC器件2400或管芯2302中的一个或多个。图27中将多个部件示出为包括在电气设备2700中，但是按照应用所适合的，可以省略或重复这些部件中的任何一个或多个。在一些示例中，可以将电子设备2700中包括的一些或全部部件附接到一个或多个母板。在一些示例中，将这些部件中的一些或全部制造到单个片上系统(SoC)芯管芯上。
另外，在各种示例中，电气设备2700可以不包括图27所示的一个或多个部件，但是电气设备2700可以包括用于耦合到一个或多个部件的接口电路。例如，电气设备2700可以不包括显示设备2706，但是可以包括可以将显示设备2706耦合到的显示设备接口电路(例如，连接器和驱动器电路)。在另一组示例中，电气设备2700可以不包括音频输入设备2724或音频输出设备2708，但是可以包括可以将音频输入设备2724或音频输出设备2708耦合到的音频输入或输出设备接口电路(例如，连接器和支持电路)。
电气设备2700可以包括处理设备2702(例如，一个或多个处理设备)。如本文所使用的，术语“处理设备”或“处理器”可以指代任何设备或设备的部分，其处理来自寄存器和/或存储器的电子数据，将该电子数据转变为可以存储在寄存器和/或存储器中的其他电子数据。处理设备2702可以包括一个或多个数字信号处理器(DSP)、专用集成电路(ASIC)、中央处理单元(CPU)、图形处理单元(GPU)、加密处理器(在硬件内执行加密算法的专用处理器)、服务器处理器或任何其他合适的处理设备。电气设备2700可以包括存储器2704，其自身可以包括一个或多个存储器设备，例如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存、固态存储器和/或硬盘驱动器。在一些示例中，存储器2704可以包括与处理设备2702共享管芯的存储器。该存储器可以用作高速缓冲存储器并且可以包括嵌入式动态随机存取存储器(eDRAM)或自旋转移矩磁随机存取存储器(STT-MRAM)。
在一些实施例中，电气设备2700可以包括通信芯片2712(例如，一个或多个通信芯片)。例如，通信芯片2712可以被配置为管理用于向和从电气设备2700传输数据的无线通信。术语“无线”及其派生词可以用于描述可以通过非固态介质借助使用调制电磁辐射传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示相关联的设备不包含任何导线，尽管在一些实施例中它们可以不包含。
通信芯片2712可以实施多个无线标准或协议中的任意一个，包括但不限于，包括Wi-Fi(IEEE 802.11系列)、IEEE 802.16标准(例如，IEEE802.16-2005修正)的电气和电子工程师协会(IEEE)标准，长期演进(LTE)项目以及任何修正、更新和/或修订(例如高级LTE项目，超移动宽带(UMB)项目(也称为“3GPP2”)等)。兼容IEEE 802.16的宽带无线接入(BWA)网络通常称为WiMAX网络，该缩写词代表“微波接入全球互操作性”，它是通过IEEE 802.16标准一致性和互操作性测试的产品的认证标志。通信芯片2712可以根据全球移动通信系统(GSM)、通用分组无线电服务(GPRS)、通用移动电信系统(UMTS)、高速分组接入(HSPA)、演进的HSPA(E-HSPA)或LTE网络进行操作。通信芯片2712可以根据GSM演进增强数据(EDGE)、GSMEDGE无线接入网络(GERAN)、通用陆地无线接入网络(UTRAN)或演进的UTRAN(E-UTRAN)进行操作。通信芯片2712可以根据码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、演进数据优化(EV-DO)及其派生物以及被指定为3G、4G、5G及之后的任何其他无线协议进行操作。在其他实施例中，通信芯片2712可以根据其他无线协议进行操作。电气设备2700可以包括天线2722，以促进无线通信和/或接收其他无线通信(诸如AM或FM无线电传输)。
在一些实施例中，通信芯片2712可以管理诸如电、光或任何其他合适的通信协议(例如，以太网)的有线通信。如上所述，通信芯片2712可以包括多个通信芯片。例如，第一通信芯片2712可以专用于近距离无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片2712可以专用于远距离无线通信，例如全球定位系统(GPS)、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。在一些实施例中，第一通信芯片2712可以专用于无线通信，并且第二通信芯片2712可以专用于有线通信。
电气设备2700可以包括电池/电源电路2714。电池/电源电路2714可以包括一个或多个能量存储设备(例如，电池或电容器)和/或用于将电气设备2700的部件耦合到与电气设备2700分开的能量源(例如AC线电源)的电路。
电气设备2700可以包括显示设备2706(或相应的接口电路，如上所述)。显示设备2706可以包括任何视觉指示器，例如平视显示器、计算机监视器、投影仪、触摸屏显示器、液晶显示器(LCD)、发光二极管显示器或平板显示器。
电气设备2700可以包括音频输出设备2708(或相应的接口电路，如上所述)。音频输出设备2708可以包括生成声音指示器的任何设备，例如扬声器、耳机或耳塞。
电气设备2700可以包括音频输入设备2724(或相应的接口电路，如上所述)。音频输入设备2724可以包括生成代表声音的信号的任何设备，诸如麦克风、麦克风阵列或数字乐器(例如，具有乐器数字接口(MIDI)输出的乐器)。
电气设备2700可以包括GPS设备2718(或相应的接口电路，如上所述)。GPS设备2718可以与基于卫星的系统通信，并且可以接收电气设备2700的位置，如本领域中已知的。
电气设备2700可以包括其他输出设备2710(或相应的接口电路，如上所述)。其他输出设备2710的示例可以包括音频编解码器、视频编解码器、打印机、用于向其他设备提供信息的有线或无线发射机或者另外的存储设备。
电气设备2700可以包括其他输入设备2720(或相应的接口电路，如上所述)。其他输入设备2720的示例可以包括加速度计、陀螺仪、指南针、图像捕获设备、键盘、诸如鼠标、触控笔、触摸板之类的光标控制设备、条形码读取器、快速响应(QR)码阅读器、任何传感器或射频识别(RFID)阅读器。
电气设备2700可以具有任何所需的形状因数，例如手持式或移动电气设备(例如，蜂窝电话、智能电话、移动互联网设备、音乐播放器、平板电脑、笔记本电脑、上网本电脑、超级本电脑、个人数字助理(PDA)、超移动个人计算机等)、台式电气设备、服务器或其他联网计算部件、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、车辆控制单元、数码相机、数字录像机或可穿戴电气设备。在一些示例中，电气设备2700可以是处理数据的任何其他电子设备。
从前述内容中，将理解，已经公开了示例性晶体管和制造晶体管的示例性方法，包括与顶栅保持相同电位的掩埋栅，以在不减小其中要形成沟道的半导体层的厚度的情况下防止穿通。掩埋栅将由栅极产生的电场的有效控制范围更深地延伸到晶体管的半导体层中，从而降低了在晶体管的源极区和漏极区之间产生穿通电流的可能性。具体而言，在一些示例中，将掩埋栅定位成将由顶栅产生的电场的有效控制范围延伸到带隙比晶体管的半导体材料更高的材料层中。带隙较高的层用作绝缘体，可以有效地阻止用于穿通电流的电路径的形成。以此方式，降低穿通电流的可能性使得能够在较高电压下使用晶体管和/或使得能够制造较小的晶体管，从而产生具有改善的性能的晶体管。
以下段落提供了本文公开的示例的各种示例。
示例1是一种场效应晶体管，包括源极、漏极以及半导体材料，其被设置于源极和漏极之间。晶体管还包括第一栅极，其与半导体材料相邻设置，和第二栅极，其与半导体材料相邻设置。半导体材料的一部分被设置于第一栅极和第二栅极之间。
示例2包括示例1中定义的晶体管，其中，半导体材料的该部分是第一部分。第一栅极被设置于半导体材料的第一部分与半导体材料的第二部分之间。
示例3包括示例2中定义的晶体管，其中，半导体材料的第一部分和第二部分是半导体材料的整体层的部分。
示例4包括示例3中定义的晶体管，其中，半导体材料的整体层围绕第一栅极。
示例5包括示例2中定义的系统，并且还包括与第一栅极相邻的结合氧化物，半导体材料的第一部分通过结合氧化物耦合到半导体材料的第二部分。
示例6包括示例5中定义的晶体管，其中，结合氧化物用于将半导体材料的第一部分与第一栅极分离。
示例7包括示例2-5中任一项中定义的晶体管，其中，半导体材料是第一半导体材料。该晶体管还包括第二半导体材料。第一半导体材料的第二部分被设置于第一栅极和第二半导体材料之间。
示例8包括示例7中定义的晶体管，其中，第二半导体材料的带隙比第一半导体材料的带隙宽。
示例9包括示例7或8中任一项中定义的晶体管，其中，第一半导体材料包括镓和氮，第二半导体材料包括铝、镓和氮。
示例10包括示例7-9中任一项中定义的晶体管，其中，第一栅极和第二半导体材料之间的距离小于或等于由第一栅极在通电时产生的电场的有效控制范围。
示例11包括示例1-10中任一项中定义的晶体管，其中，第一栅极的至少一部分和第二栅极的至少一部分垂直对准。
示例12包括示例1-11中任一项中定义的晶体管，其中，第一栅极包括多晶硅或难熔金属中的至少一个。
示例13包括示例1-12中任一项中定义的晶体管，其中，第一栅极和第二栅极之间的距离小于与第一栅极相关联的第一有效控制范围和与第二栅极相关联的第二有效控制范围的组合距离。当第一栅极和第二栅极通电时，第一有效控制范围和第二有效控制范围对应于将由第一栅极和第二栅极产生的电场。
示例14包括示例1-13中任一项中定义的晶体管，其中，第一栅极在电子沿着源极和漏极之间的沟道流动的方向上的长度大于或等于第二栅极的长度且小于或等于源极与漏极之间的距离。
示例15包括示例1-14中任一项中定义的晶体管，其中，第一栅极电连接到第二栅极，以将第一栅极和第二栅极保持在相同的电位。
示例16是一种场效应晶体管，包括源极、漏极和半导体层。该晶体管还包括掩埋栅，其被设置于半导体层的顶面下方，以及顶栅，其被设置于半导体层的顶面上方。掩埋栅和顶栅用于激活源极和漏极之间的沟道。
示例17包括示例16中定义的晶体管，其中，掩埋栅被嵌入半导体层内。半导体层围绕掩埋栅。
示例18包括示例16中定义的晶体管，其中，掩埋栅在半导体层的第一部分与半导体层的第二部分之间。
示例19包括示例18中定义的晶体管，并且还包括结合氧化物，用以附接半导体层的第一部分和第二部分。
示例20包括示例18或19中任一项中定义的晶体管，其中，半导体层的第一部分的位置与掩埋栅相比更靠近顶栅。半导体层的第二部分的位置与掩埋栅相比更远离顶栅。
示例21包括示例16-20中任一项中定义的晶体管，其中，掩埋栅包括与顶栅不同的材料。
示例22包括示例16-21中任一项中定义的晶体管，并且还包括与半导体层不同的半导体材料。掩埋栅被设置于半导体材料和顶栅之间。
示例23包括示例22中定义的晶体管，其中，半导体材料表现出比半导体层更宽的带隙。
示例24包括示例22或23中任一项中定义的晶体管，其中，半导体层包括镓和氮。半导体材料包括铝、镓和氮。
示例25包括示例22-24中任一项中定义的晶体管，其中，通电时将由掩埋栅产生的电场的有效控制范围将延伸到半导体材料中。
示例26包括示例16-25中任一项中定义的晶体管，其中，顶栅在通电时将产生第一电场，并且掩埋栅在通电时将产生第二电场，掩埋栅与顶栅的间隔小于第一电场和第二电场的组合有效控制范围。
示例27包括示例16-26中任一项中定义的晶体管，其中，掩埋栅在电子在沟道内流动的方向上的长度大于或等于顶栅的长度且小于或等于源极和漏极之间的距离。
示例28包括示例16-27中任一项中定义的晶体管，并且还包括电连接器，用以将顶栅和掩埋栅保持在相同的电位。
示例29是一种晶体管，包括半导体衬底、源极、漏极和栅极，该栅极具有有效控制范围以激活源极和漏极之间的半导体衬底中的沟道。该晶体管还包括用于延伸栅极的有效控制范围的装置。
示例30包括示例29中定义的晶体管，其中，栅极和用于延伸的装置在电路中。
示例31包括示例30中定义的晶体管，其中，栅极和用于延伸的装置保持在相同的电位。
示例32包括示例29-31中任一项中定义的晶体管，其中，用于延伸的装置被掩埋在半导体衬底的至少一部分下方。
示例33包括示例29-32中任一项中定义的晶体管，其中，延伸装置用于扩展栅极的有效控制范围以降低穿通的可能性。
示例34是一种系统，包括处理设备，该处理设备包括：通信芯片和晶体管。该晶体管包括半导体材料、第一栅极，其被设置于半导体材料的顶面上方，以及第二栅极，其被设置于半导体材料的顶面下方。
示例35包括示例34中定义的系统，其中，第二栅极嵌入半导体材料内。半导体材料围绕第二栅极。
示例36包括示例34中定义的系统，其中，第二栅极在半导体材料的第一部分和半导体材料的第二部分之间。
示例37包括示例36中定义的系统，并且还包括结合氧化物，用以附接半导体材料的第一部分和第二部分。
示例38包括示例36或37中任一项中定义的系统，其中，与第二栅极相比，半导体材料的第一部分的位置较靠近第一栅极。与第二栅极相比，半导体材料的第二部分的位置较远离第一栅极。
示例39包括示例34-38中任一项中定义的系统，其中，第二栅极包括与第一栅极不同的材料。
示例40包括示例34-38中任一项中定义的系统，并且还包括半导体缓冲层，其被设置于第二栅极下方。
示例41包括示例40中定义的系统，其中，与半导体材料相比，半导体缓冲层表现出较宽的带隙。
示例42包括示例40或41中任一项中定义的系统，其中，半导体材料包括镓和氮。半导体缓冲层包括铝、镓和氮。
示例43包括示例40-42中任一项中定义的系统，其中，将由第二栅极在通电时产生的电场的有效控制范围将延伸到半导体缓冲层中。
示例44包括示例34-43中任一项中定义的系统，其中，第一栅极在通电时将产生第一电场，并且第二栅极在通电时将产生第二电场。第二栅极与第一栅极的间隔小于第一电场和第二电场的组合有效控制范围。
示例45包括示例34-44中任一项中定义的系统，其中，第二栅极在电子在晶体管的源极和漏极之间流动的方向上的长度大于或等于第一栅极的长度且小于或等于源极与漏极之间的距离。
示例46包括示例34-45中任一项中定义的系统，并且还包括电连接器，用以将第一栅极和第二栅极保持在相同的电位。
示例47是一种制造场效应晶体管的方法。该方法包括形成第一栅极，形成半导体材料以掩埋第一栅极，以及形成第二栅极。半导体材料的一部分被设置于第一栅极和第二栅极之间。
示例48包括示例47中定义的方法，并且还包括通过以下步骤形成半导体材料：形成半导体材料的第一部分，在半导体材料的第一部分上形成第一栅极，以及使用半导体材料的第一部分的横向外延过度生长在第一栅极上方形成半导体材料的第二部分。
示例49包括示例48中定义的方法，并且还包括通过以下步骤来形成半导体材料：形成与第一半导体晶圆结合的半导体材料的第一部分，形成与第二半导体晶圆结合的半导体材料的第二部分，并且通过结合氧化物将半导体材料的第一部分附接到半导体材料的第二部分。半导体材料的第一部分和第二部分将第一栅极夹在其间。
示例50包括示例49中定义的方法，并且还包括在与第一栅极相邻的半导体材料的第一部分上形成结合氧化物。在半导体材料的第一部分上形成第一栅极。
示例51包括示例48-50中任一项中定义的方法，其中，半导体材料的该部分是第一部分。该方法还包括：在半导体衬底上形成缓冲层；以及在缓冲层上形成半导体材料的第二部分。
示例52包括示例48-51中任一项中定义的方法，并且还包括将第一栅极电连接到第二栅极，以使在通电时第一栅极能够与第二栅极保持在相同的电位。
尽管本文公开了某些示例性方法、装置和制造品，但是本专利的覆盖范围不限于此。相反，本专利涵盖了完全属于本专利的权利要求范围内的所有方法、装置和制造品。

Claims (24)

1.一种场效应晶体管，包括：
源极；
漏极；
半导体材料，其被设置在所述源极和所述漏极之间；
第一栅极，其与所述半导体材料相邻设置；以及
第二栅极，其与所述半导体材料相邻设置，所述半导体材料的一部分被设置于所述第一栅极和所述第二栅极之间。
2.根据权利要求1所述的晶体管，其中，所述半导体材料的所述部分是第一部分，所述第一栅极被设置于所述半导体材料的所述第一部分与所述半导体材料的第二部分之间。
3.根据权利要求2所述的晶体管，其中，所述半导体材料的所述第一部分和所述半导体材料的所述第二部分是所述半导体材料的整体层的部分。
4.根据权利要求2所述的晶体管，还包括与所述第一栅极相邻的结合氧化物，所述半导体材料的所述第一部分通过所述结合氧化物耦合到所述半导体材料的所述第二部分。
5.根据权利要求2所述的晶体管，其中，所述半导体材料是第一半导体材料，所述晶体管还包括第二半导体材料，所述第一半导体材料的所述第二部分被设置于所述第一栅极和所述第二半导体材料之间。
6.根据权利要求5所述的晶体管，其中，与所述第一半导体材料相比，所述第二半导体材料具有较宽的带隙。
7.根据权利要求5所述的晶体管，其中，所述第一栅极和所述第二半导体材料之间的距离小于或等于由所述第一栅极在通电时产生的电场的有效控制范围。
8.根据权利要求1-7中任一项所述的晶体管，其中，所述第一栅极的至少一部分和所述第二栅极的至少一部分垂直对准。
9.根据权利要求1-7中任一项所述的晶体管，其中，所述第一栅极和所述第二栅极之间的距离小于与所述第一栅极相关联的第一有效控制范围和与所述第二栅极相关联的第二有效控制范围的组合距离，当所述第一栅极和所述第二栅极通电时，所述第一有效控制范围和所述第二有效控制范围对应于将由所述第一栅极和所述第二栅极产生的电场。
10.根据权利要求1-7中任一项所述的晶体管，其中，所述第一栅极电连接到所述第二栅极，以将所述第一栅极和所述第二栅极保持在相同的电位。
11.一种场效应晶体管，包括：
源极；
漏极；
半导体层；
掩埋栅，其被设置于所述半导体层的顶面下方；以及
顶栅，其被设置于所述半导体层的所述顶面上方，所述掩埋栅和所述顶栅用于激活所述源极和所述漏极之间的沟道。
12.根据权利要求11所述的晶体管，其中，所述掩埋栅嵌入所述半导体层内，所述半导体层围绕所述掩埋栅。
13.根据权利要求11所述的晶体管，其中，所述掩埋栅在所述半导体层的第一部分与所述半导体层的第二部分之间。
14.根据权利要求13所述的晶体管，其中，与所述掩埋栅相比，所述半导体层的所述第一部分被设置为与所述顶栅较近，与所述掩埋栅相比，所述半导体层的所述第二部分被设置为较远离所述顶栅。
15.一种晶体管，包括：
半导体衬底；
源极；
漏极；
栅极，其具有有效控制范围以激活所述源极和所述漏极之间的所述半导体衬底中的沟道；以及
用于延伸所述栅极的所述有效控制范围的装置。
16.根据权利要求15所述的晶体管，其中，所述用于延伸的装置被掩埋在所述半导体衬底的至少一部分下方。
17.根据权利要求15或16所述的晶体管，其中，所述延伸装置用于扩展所述栅极的所述有效控制范围以降低穿通的可能性。
18.一种系统，包括：
处理设备，包括：
通信芯片；以及
晶体管，其包括：
半导体材料；
第一栅极，其被设置于所述半导体材料的顶面上方；以及
第二栅极，其被设置于所述半导体材料的所述顶面下方。
19.根据权利要求18所述的系统，其中，所述第二栅极嵌入所述半导体材料内，所述半导体材料围绕所述第二栅极。
20.根据权利要求18所述的系统，其中，所述第二栅极在所述半导体材料的第一部分和所述半导体材料的第二部分之间。
21.根据权利要求20所述的系统，其中，与所述第二栅极相比，所述半导体层的所述第一部分被设置为与所述第一栅极较近，与所述第二栅极相比，所述半导体层的所述第二部分被设置为较远离所述第一栅极。
22.一种制造场效应晶体管的方法，所述方法包括：
形成第一栅极；
形成半导体材料以掩埋所述第一栅极；以及
形成第二栅极，所述半导体材料的一部分被设置于所述第一栅极和所述第二栅极之间。
23.根据权利要求22所述的方法，还包括通过以下步骤形成所述半导体材料：
形成所述半导体材料的第一部分；
在所述半导体材料的所述第一部分上形成所述第一栅极；以及
使用所述半导体材料的所述第一部分的横向外延过度生长来在所述第一栅极上方形成所述半导体材料的第二部分。
24.根据权利要求22所述的方法，还包括通过以下步骤来形成所述半导体材料：
形成与第一半导体晶圆结合的所述半导体材料的第一部分；
形成与第二半导体晶圆结合的所述半导体材料的第二部分；以及
通过结合氧化物将所述半导体材料的所述第一部分附接到所述半导体材料的所述第二部分，所述半导体材料的所述第一部分和所述半导体材料的所述第二部分将所述第一栅极夹在其间。
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