CN114628501A - 晶体管沟道材料 - Google Patents

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Abstract

本文公开的是晶体管沟道材料以及相关方法和设备。例如，在一些实施例中，晶体管可以包括沟道材料，该沟道材料包括具有第一导电类型的半导体材料，并且沟道材料还可以包括掺杂剂，该掺杂剂包括：(1)绝缘材料；和/或(2)具有与第一导电类型相反的第二导电类型的材料。

Description

晶体管沟道材料
背景技术
薄膜晶体管可以包括在栅极电极与半导体沟道之间的栅极氧化物。栅极氧化物可以是例如高k电介质材料。
附图说明
通过以下结合附图的详细描述将容易地理解实施例。为了方便此描述，相同的参考数字表示相同的结构元件。在附图的图中通过示例而非限制的方式示出了实施例。
图1是根据各种实施例的包括掺杂沟道材料的晶体管栅极-沟道布置的截面侧视图。
图2-6是根据各种实施例的包括掺杂沟道材料的示例单栅极晶体管的截面侧视图。
图7-9是根据各种实施例的包括掺杂沟道材料的示例双栅极晶体管的截面侧视图。
图10A和10B分别是根据各种实施例的包括掺杂沟道材料的示例三栅极晶体管的透视图和截面侧视图。
图11A和11B分别是根据各种实施例的包括掺杂沟道材料的示例全环绕栅晶体管的透视图和截面侧视图。
图12是根据各种实施例的制造包括掺杂沟道材料的集成电路(IC)结构的示例方法的流程图。
图13A和13B是包括根据本文公开的实施例中的任何实施例的一种或多种掺杂沟道材料的晶片和管芯的顶视图。
图14是可以包括根据本文公开的实施例中的任何实施例的一种或多种掺杂沟道材料的IC设备的截面侧视图。
图15是可以包括根据本文公开的实施例中的任何实施例的一种或多种掺杂沟道材料的IC设备组件的截面侧视图。
图16是可以包括根据本文公开的实施例中的任何实施例的一种或多种掺杂沟道材料的示例计算设备的框图。
具体实施方式
本文公开的是晶体管沟道材料、以及相关的方法和设备。例如，在一些实施例中，晶体管可以包括沟道材料，该沟道材料包括具有第一导电类型的半导体材料，并且沟道材料还可以包括掺杂剂，该掺杂剂包括(1)绝缘材料和/或(2)具有与第一导电类型相反的第二导电类型的材料。本文公开的掺杂沟道材料可以降低晶体管在后端处理所需的温度期间对退化的敏感性，并且因此可以实现比使用常规方法可实现的更高质量的后端薄膜晶体管。
在下面的详细描述中，参考了形成其一部分的附图，并且其中通过说明的方式示出了可以实践的实施例。应当理解，可以利用其他实施例并且可以进行结构或逻辑改变，而不脱离本公开的范围。因此，不应在限制意义上来理解以下详细描述。
可以以最有助于理解要求保护的主题的方式将各种操作依次描述为多个分立动作或操作。然而，描述的顺序不应被解释为暗示这些操作必然依赖于顺序。特别地，可以不按照呈现的顺序来执行这些操作。可以以与所描述的实施例不同的顺序来执行所描述的操作。可以执行各种附加操作，和/或在附加实施例中可以省略所描述的操作。
出于本公开的目的，短语“A和/或B”是指(A)、(B)或(A和B)。出于本公开的目的，短语“A、B和/或C”是指(A)、(B)、(C)、(A和B)、(A和C)、(B和C)，或(A、B和C)。术语“在……之间”，当用于测量范围时，包括测量范围的末端。
描述使用了短语“在实施例中”或“在多个实施例中”，它们各自可以指代一个或多个相同或不同的实施例。此外，关于本公开的实施例所使用的术语“包括”、“包含”、“具有”等是同义词。本公开可以使用基于透视图的描述，诸如“在……上方”、“在……下方”、“顶部”、“底部”和“侧面”；此类描述用于方便讨论并且不旨在限制所公开实施例的应用。附图不一定按比例绘制。如本文所用，“高k电介质”是指具有比氧化硅更高的介电常数的材料。如本文所用，“导电类型”是指材料的p型或n型导电性。
图1是根据各种实施例的包括掺杂沟道材料102和晶体管栅极堆叠体104(在本文中也称为“栅极堆叠体104”)的集成电路(IC)结构100的截面侧视图。晶体管栅极堆叠体104可以包括栅极电极材料108和设置在栅极电极材料108与掺杂沟道材料102之间的栅极电介质106。
掺杂沟道材料102可以包括一种或多种半导体材料和一种或多种掺杂剂。在一些实施例中，掺杂沟道材料102可以包括半导体材料，并且掺杂剂可以包括绝缘材料。例如，掺杂沟道材料102的半导体材料可以包括：IV族半导体(例如，硅和/或锗)；III-V族半导体(例如，氮化镓形式的镓和氮，或砷化镓形式的镓和砷)；或氧化物半导体(例如，铟锌氧化物形式的铟、锌和氧；铟镓锌氧化物(IGZO)形式的铟、镓、锌和氧；铟锡氧化物(ITO)形式的铟、锡和氧；氧化铟形式的铟和氧；氧化锌形式的锌和氧；氧化锡形式的锡和氧；或氧化铜形式的铜和氧)。掺杂沟道材料102的绝缘材料可以包括：铝和氧(例如，以氧化铝的形式)；铪和氧(例如，以氧化铪的形式)；钛和氧(例如，以氧化钛的形式)；铝和氮(例如，以氮化铝的形式)；硅和氮(例如，以氮化硅的形式)；硅和氧(例如，以氧化硅的形式)；硅、碳、氧和氢(例如，以有机硅酸盐玻璃的形式)；钽和氧(例如，以氧化钽的形式)；钇和氧(例如，以氧化钇的形式)；镓和氧(例如，以氧化镓的形式)；锆和氧(例如，以氧化锆的形式)；铪、锆和氧(例如，以铪锆氧化物的形式)；钇、锆和氧(例如，以钇锆氧化物的形式)；镁和氧(例如，以氧化镁的形式)；或碳。在掺杂沟道材料102包括半导体材料和绝缘材料掺杂剂的一些实施例中，掺杂剂可以以小于10的原子百分比的浓度存在。在掺杂沟道材料102中包括半导体材料和绝缘材料掺杂剂可以以较低的驱动电流为代价提高相关联的晶体管(例如，本文中讨论的晶体管120中的任何晶体管)的阈值电压。
在一些实施例中，掺杂沟道材料102可以包括具有第一导电类型的半导体材料和具有与第一导电类型相反的第二导电类型的掺杂剂。例如，半导体材料可以具有n型导电性而掺杂剂具有p型导电性(或反之亦然)。在一些这样的实施例中，半导体材料可以是氧化物半导体；例如，半导体材料可以包括：铟、镓、锌和氧(例如，以IGZO的形式)；铟、锡和氧(例如，以ITO的形式)；铟和氧(例如，以氧化铟的形式)；或锌和氧(例如，以氧化锌的形式)。这些氧化物半导体可以具有n型导电性，并且具有p型导电性的掺杂剂可以包括：铜和氧(例如，以氧化铜的形式)；锡和氧(例如，以氧化锡的形式)；铌和氧(例如，以氧化铌的形式)；镍和氧(例如，以氧化镍的形式)；或钴和氧(例如，以氧化钴的形式)。P型氧化物半导体(其可以包括：例如铜和氧(例如，以氧化铜的形式)、锡和氧(例如，以氧化锡的形式)；或铜和锡和氧(例如，以铜锡氧化物的形式))可以包括具有n型导电性的掺杂剂(诸如上面讨论的任何n型材料)。在掺杂沟道材料102包括半导体材料和相反导电类型掺杂剂的一些实施例中，掺杂剂可以以小于10的原子百分比的浓度存在。在掺杂沟道材料102中包括半导体材料和相反导电类型的掺杂剂可以以较低的阈值电压为代价提高相关联的晶体管(例如，本文中讨论的晶体管120中的任何晶体管)的驱动电流。
在一些实施例中，掺杂沟道材料102可以包括绝缘材料掺杂剂和相反导电类型的掺杂剂。例如，在一些实施例中，掺杂沟道材料102可以包括交替的掺杂有绝缘材料(例如，根据本文公开的实施例中的任何实施例)的半导体材料的层和具有相反导电类型的掺杂剂的半导体材料的层(例如，根据本文公开的实施例中的任何实施例)。这样的实施例可以结合各个层的驱动电流/阈值电压的优点和缺点来实现期望的整体性能。
栅极电极材料108可以包括至少一种p型功函数金属或n型功函数金属，这取决于晶体管栅极堆叠体104是将被包括在p型金属氧化物半导体(PMOS)晶体管中还是n型金属氧化物半导体(NMOS)晶体管中(例如，以下讨论的晶体管120中的任何晶体管)。对于PMOS晶体管，可以用于栅极电极材料108的金属可以包括但不限于钌、钯、铂、钴、镍和导电金属氧化物(例如，氧化钌)。对于NMOS晶体管，可以用于栅极电极材料108的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金和这些金属的碳化物(例如，碳化铪、碳化锆、碳化钛、碳化钽和碳化铝)。在一些实施例中，栅极电极材料108可以由两个或更多个金属层的堆叠体组成，其中一个或更多个金属层是功函数金属层并且至少一个金属层是填充金属层。出于其他目的，可以包括另外的金属层，诸如充当阻挡层。
栅极电介质106可以包括高k电介质。高k电介质可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌的元素。可以在栅极电介质106中使用的高k材料的示例可以包括但不限于氧化铪、铪硅氧化物(hafnium silicon oxide)、氧化镧、镧铝氧化物(lanthanum aluminum oxide)、氧化锆、锆硅氧化物(zirconium silicon oxide)、氧化钽、氧化钛、钡锶钛氧化物(barium strontium titanium oxide)、钡钛氧化物(bariumtitanium oxide)、锶钛氧化物(trontium titanium oxide)、氧化钇、氧化铝、氧化钽、钽硅氧化物(tantalum silicon oxide)、铅钪钽氧化物(lead scandium tantalum oxide)和铌酸铅锌(lead zinc niobate)。
IC结构100的元件的尺寸可以采用任何合适的值。例如，掺杂沟道材料102可以具有厚度113。在一些实施例中，厚度113可以在5纳米与30纳米之间(例如，在2纳米与10纳米之间)。栅极电介质106可以具有厚度114。在一些实施例中，厚度114可以在0.5纳米与3纳米之间(例如，在1纳米与3纳米之间，或在1纳米与2纳米之间)。
掺杂沟道材料102可以包括在任何合适的晶体管结构中。例如，根据各种实施例，图2-6是包括掺杂沟道材料102的示例单栅极晶体管120的截面侧视图，图7-9是包括掺杂沟道材料102的示例双栅极晶体管120的截面侧视图，图10A和10B分别是包括掺杂沟道材料102的示例三栅极晶体管120的透视图和截面侧视图，以及图11A和11B分别是包括掺杂沟道材料102的示例全环绕栅晶体管120的透视图和截面侧视图。图2-11中所示的晶体管120不表示其中可以包括掺杂沟道材料102的晶体管结构的详尽的集合，而是提供了这种结构的示例。请注意，图2-6旨在示出其中部件的相对布置，并且晶体管120可以包括未示出的其他部件(例如，到栅极电极材料108的电接触部等)。下面参考图2-11讨论的晶体管120的部件中的任何部件可以采用上面参考图1讨论的那些部件的实施例中的任何实施例的形式。另外，虽然晶体管120的各种部件在图2-11中示出为平面矩形或由长方体形成，但这只是为了便于说明，并且这些晶体管120的实施例可以是弯曲的、圆形的或其他不规则形状，如由用于制造晶体管120的制造工艺所规定的。图2-3的晶体管120可以称为“顶栅”晶体管，而图4-6的晶体管120可以称为“底栅”晶体管。类似地，图2和图6的晶体管120可以称为“底部接触”晶体管，而图3-5的晶体管120可以称为“顶部接触”晶体管。
图2描绘了包括掺杂沟道材料102并且具有由栅极电极材料108和栅极电介质106提供的单个“顶”栅的晶体管120。栅极电介质106可以设置在栅极电极材料108与掺杂沟道材料102之间。在图2的实施例中，栅极堆叠体104被示为设置在支撑部122上方。支撑部122可以是任何结构，其中栅极堆叠体104或晶体管120的其他元件设置在该任何结构上。在一些实施例中，支撑部122可以包括半导体，诸如硅。在一些实施例中，支撑部122可以包括绝缘层，诸如氧化物隔离层。例如，在图2和3的实施例中，支撑部122可以包括半导体材料和设置在半导体材料与源极/漏极(S/D)接触部116、掺杂沟道材料102和S/D接触部118之间的层间电介质(ILD)，以将支撑部122的半导体材料与S/D接触部116、掺杂沟道材料102和S/D接触部118电隔离(并从而降低通过支撑部122在S/D接触部116与S/D接触部118之间形成导电通路的可能性)。在一些实施例中，可以包括在支撑部122中的ILD的示例可以包括氧化硅、氮化硅、氧化铝和/或氮氧化硅。参考图2描述的支撑部122的实施例中的任何合适的实施例都可以用于本文公开的晶体管120中的其他晶体管120的支撑部122。
如上所述，晶体管120可以包括设置在支撑部122上的S/D接触部116和S/D接触部118，掺杂沟道材料102设置在S/D接触部116与S/D接触部118之间，使得掺杂沟道材料102中的至少一些与S/D接触部116和S/D接触部118中的至少一些共面。S/D接触部116和S/D接触部118可以具有厚度124。在一些实施例中，厚度124可以小于厚度113(如图2中所示，S/D接触部116和S/D接触部118各自设置在支撑部122与掺杂沟道材料102中的一些之间)，而在其他实施例中，厚度124可以等于厚度113。在一些实施例中，掺杂沟道材料102、栅极电介质106和/或栅极电极材料108可以共形围绕S/D接触部116和/或S/D接触部118。S/D接触部116和S/D接触部118可以间隔开距离125，该距离是晶体管120的栅极长度。在一些实施例中，栅极长度可以在20纳米与30纳米之间(例如，在22纳米与28纳米之间，或大约25纳米)。
可以使用本领域已知的任何合适的工艺形成S/D接触部116和S/D接触部118。例如，可以沉积或以其他方式提供一层或多层金属和/或金属合金以形成S/D接触部116和S/D接触部118，如对基于半导体氧化物系统的薄膜晶体管所公知的。上文描述的S/D接触部116和S/D接触部118的实施例中的任何合适的实施例可以用于本文描述的S/D接触部116和S/D接触部118中的任何S/D接触部116和S/D接触部118。
图3描绘了包括掺杂沟道材料102并且具有由栅极电极材料108和栅极电介质106提供的单个“顶”栅的晶体管120。栅极电介质106可以设置在栅极电极材料108与掺杂沟道材料102之间。在图3的实施例中，栅极堆叠体104被示为设置在支撑部122上方。晶体管120可以包括设置在支撑部122上的S/D接触部116和S/D接触部118。如上面讨论的，在一些实施例中，图3的支撑部122可以包括半导体材料和设置在半导体材料与S/D接触部116、掺杂沟道材料102和S/D接触部118之间的ILD，以将支撑部122的半导体材料与S/D接触部116、掺杂沟道材料102和S/D接触部118电隔离。在一些实施例中，栅极电介质106和/或栅极电极材料108可以共形围绕S/D接触部116和/或S/D接触部118。绝缘材料112可以设置在S/D接触部116/118与栅极堆叠体104之间；绝缘材料112可以包括任何合适的绝缘材料，诸如这里讨论的任何ILD。掺杂沟道材料102上的绝缘材料112可以包括与掺杂沟道材料102接触的钝化材料(例如，氧化铪、氧化锆、氧化铝、氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化钛、氧化铜、氧化锡、或铜锡氧化物)。在一些实施例中，掺杂沟道材料102可以包括具有绝缘材料掺杂剂和/或靠近钝化材料的相反导电类型的掺杂剂的半导体材料，以及远离钝化材料的另一种材料(例如，未掺杂半导体材料)(例如，使得具有绝缘材料掺杂剂和/或相反导电类型的掺杂剂的半导体材料位于未掺杂半导体材料与绝缘材料112之间)。
图4描绘了包括晶体管栅极堆叠体104并且具有由栅极电极材料108和栅极电介质106提供的单个“底”栅的晶体管120。栅极电介质106可以设置在栅极电极材料108与掺杂沟道材料102之间。在图4的实施例中，栅极堆叠体104被示为以与图2中所示的取向“颠倒”的取向设置在支撑部122上；即，栅极电极材料108可以设置在支撑部122与掺杂沟道材料102之间。晶体管120可以包括设置在掺杂沟道材料102上的S/D接触部116和S/D接触部118，使得S/D接触部116和S/D接触部118与掺杂沟道材料102不共面。绝缘材料112可以设置在S/D接触部116与118之间，在掺杂沟道材料102上方。
图5描绘了具有图4的晶体管120的结构的晶体管120。特别地，图5的晶体管120包括晶体管栅极堆叠体104，并且具有由栅极电极材料108和栅极电介质106提供的单个“底”栅。图5的晶体管120还可以包括支撑部122(未示出)，支撑部122布置为使得栅极电极材料108设置在支撑部122与栅极电介质106之间。晶体管120可以包括设置在沟道102上的S/D接触部116和S/D接触部118，使得S/D接触部116和S/D接触部118与掺杂沟道材料102不共面。任何合适的材料都可以用于形成图5的晶体管120，如上面讨论的。例如，栅极电极材料108可以包括氮化钛，栅极电介质106可以包括氧化铪，并且S/D接触部116和S/D接触部118可以包括铝。图5的晶体管120的栅极长度可以是大约25纳米。
图6描绘了包括晶体管栅极堆叠体104并且具有由栅极电极材料108和栅极电介质106提供的单个“底”栅的晶体管120。栅极电介质106可以设置在栅极电极材料108与掺杂沟道材料102之间。在图6的实施例中，栅极堆叠体104被示为以与图2所示的取向“颠倒”的取向设置在支撑部122上；即，栅极电极材料108可以设置在支撑部122与掺杂沟道材料102之间。晶体管120可以包括设置在掺杂沟道材料102上的S/D接触部116和S/D接触部118，使得S/D接触部116的至少一些和S/D接触部118的至少一些与掺杂沟道材料102的至少一些共面。在一些实施例中，S/D接触部116和S/D接触部118可以各自设置在支撑部122与掺杂沟道材料102的一些之间，如图6中所示，而在其他实施例中，掺杂沟道材料102可以不在S/D接触部116或S/D接触部118“上方”延伸。在一些实施例中，掺杂沟道材料102可以共形围绕S/D接触部116和/或S/D接触部118。
图7描绘了双栅极晶体管120，其包括两个晶体管栅极堆叠体104-1和104-2并且具有分别由栅极电极材料108-1/栅极电介质106-1和栅极电极材料108-2/栅极电介质106-2提供的“底”栅和“顶”栅。每个栅极电介质106可以设置在对应的栅极电极材料108与掺杂沟道材料102之间。晶体管120可以包括靠近掺杂沟道材料102设置的S/D接触部116和S/D接触118。在图7中所示的实施例中，S/D接触部116和S/D接触部118设置在掺杂沟道材料102上，并且栅极电介质106-2围绕S/D接触部116、掺杂沟道材料102和S/D接触部118共形设置。栅极电极材料108-2设置在栅极电介质106-2上。在图7的实施例中，S/D接触部116的至少一些和S/D接触部118的至少一些与栅极电介质106-2的至少一些共面。
图8描绘具有图7的晶体管120的结构的双栅极晶体管120。特别地，图8的晶体管120包括两个晶体管栅极堆叠体104-1和104-2并且具有分别由栅极电极材料108-1/栅极电介质106-1和栅极电极材料108-2/栅极电介质106-2提供的“底”栅和“顶”栅。图8的晶体管120还可以包括支撑部122(未示出)，支撑部122被布置为使得栅极电极材料108-1设置在支撑部122与栅极电介质106之间。晶体管120可以包括设置在掺杂沟道材料102上的S/D接触部116和S/D接触部118，使得S/D接触部116和S/D接触部118与掺杂沟道材料102不共面。在图8中所描绘的实施例中，S/D接触部116和S/D接触部118可以沉积在掺杂沟道材料102上。在制造期间，可能在栅极电介质106-2与掺杂沟道材料102之间形成空隙127；尽管此类空隙127可能降低晶体管120的性能，但只要实现栅极电介质106-2与掺杂沟道材料102之间的充分耦合，晶体管120就仍可以充分发挥作用。可以使用任何合适的材料来形成图8的晶体管120，如上面讨论的。例如，栅极电极材料108-1可以是氮化钛，栅极电介质106-1和106-2可以包括氧化铪，S/D接触部116和S/D接触部118可以包括铝，并且栅极电极材料108-2可以包括钯。图8的晶体管120的栅极长度可以是大约25纳米。
图9描绘了双栅极晶体管120，其包括两个晶体管栅极堆叠体104-1和104-2并且具有分别由栅极电极材料108-1/栅极电介质106-1和栅极电极材料108-2/栅极电介质106-2提供的“底”栅和“顶”栅。每个栅极电介质106可以设置在对应的栅极电极材料108与掺杂沟道材料102之间。晶体管120可以包括靠近沟道掺杂材料102设置的S/D接触部116和S/D接触部118。在图9中所示的实施例中，S/D接触部116和S/D接触部118与掺杂沟道材料102共面，并且设置在栅极电介质106-1与106-2之间。S/D接触部116、S/D接触部118和掺杂沟道材料102的相对布置可以采用以上参考图2讨论的实施例中的实施例中的任何实施例的形式。
图10A和10B分别是根据各种实施例的包括掺杂沟道材料102的示例三栅极晶体管120的透视图和截面侧视图。图10A和10B的晶体管120可以包括掺杂沟道材料102，以及包括栅极电极材料108和栅极电介质106的栅极堆叠体104。在图10A和10B中所示的三栅极晶体管120中，由半导体材料形成的鳍132可以从半导体材料的基部140延伸。氧化物材料130可以设置在鳍132的任一侧上。在一些实施例中，氧化物材料130可以包括浅沟槽隔离(STI)材料。
如所示，栅极堆叠体104可以环绕鳍132，掺杂沟道材料102对应于鳍132的由栅极堆叠体104包裹的部分。鳍132可以包括在栅极堆叠体104任一侧上的S/D接触部116和S/D接触部118，如所示。掺杂沟道材料102、S/D接触部116和S/D接触部118的组成可以采用本文公开的实施例中的任何实施例的形式或本领域已知的形式。虽然图10A和10B中所示的鳍132被示为具有矩形截面，但是鳍132可以替代地具有在鳍132的“顶部”处圆形或倾斜的截面，并且栅极堆叠体104可以与该圆形或倾斜的鳍132共形。在使用中，三栅极晶体管120可以在鳍132的三个“侧面”上形成导电沟道，相对于单栅极晶体管(其可以在掺杂沟道材料102的一个“侧面”上形成导电沟道)和双栅极晶体管(其可以在掺杂沟道材料102的两个“侧面”上形成导电沟道)潜在地提高性能。
图11A和11B分别是根据各种实施例的包括掺杂沟道材料102的示例全环绕栅晶体管120的透视图和截面侧视图。图11A和11B的晶体管120可以包括掺杂沟道材料102和栅极堆叠体104，栅极堆叠体104包括栅极电极材料108和栅极电介质106。在图11A和11B中所示的全环绕栅晶体管120中，由半导体材料形成的导线136可以在支撑部134和氧化物材料的层130上方延伸。例如，导线136可以采用纳米线或纳米带的形式。如所示，栅极堆叠体104可以完全或几乎完全环绕导线(wire)136，掺杂沟道材料102对应于导线136的由栅极堆叠体104缠绕的部分。在一些实施例中，栅极堆叠体104可以完全包围导线136。如所示，导线136可以包括在栅极堆叠体104的任一侧上的S/D接触部116和S/D接触部118。掺杂沟道材料102、S/D接触部116和S/D接触部118的组成可以采用本文公开的实施例中的任何实施例的形式或本领域已知的形式。尽管图11A和11B中所示的导线136被示为具有矩形截面，但导线136可以替代地具有圆形或其他不规则形状的截面，并且栅极堆叠体104可以与导线136的形状共形。在使用中，三栅极晶体管120可以在导线136的三个以上“侧面”上形成导电沟道，相对于三栅极晶体管潜在地提高性能。虽然图11A和11B描绘了其中导线136的纵轴基本上平行于氧化物材料130的平面(和支撑部134的平面)延伸的实施例，但不必是这种情况；在其他实施例中，例如，线136可以“垂直”取向以正交于氧化物材料130的平面(或支撑部134的平面)。
可以使用任何合适的技术制造本文公开的IC结构100。例如，图12是根据各种实施例的制造包括掺杂沟道材料的IC结构的示例方法1200的流程图。尽管方法1200的操作各示出一次并且以特定顺序示出，但是这些操作可以以任何合适的顺序执行并如期望地重复。例如，可以并行执行一个或多个操作以基本上同时制造多个晶体管栅极堆叠体。在另一个示例中，可以以不同的顺序执行操作以反映其中将包括晶体管栅极堆叠体的晶体管的结构(例如，可以在栅极电介质106之前提供图5的晶体管120的栅极电极材料108，而可以在栅极电介质106之后提供图10的晶体管120的栅极电极材料108)。
在1202处，可以提供栅极电极材料。例如，在1202处提供的栅极电极材料可以采用本文公开的栅极电极材料108的实施例中的任何实施例的形式(例如，本文参考晶体管120讨论的实施例中的任何实施例)。可以在1202处使用本领域已知的任何合适的沉积和图案化技术来提供栅极电极材料。
在1204处，可以提供栅极电介质。例如，在1204处提供的栅极电介质可以采用本文公开的栅极电介质106的实施例中的任何实施例的形式。在一些实施例中，可以在1204处将栅极电介质提供为与1202的栅极电极材料接触。在其他实施例中，可以在栅极电极材料与栅极电介质之间设置中间材料。可以使用本领域已知的任何合适的技术在1204处提供栅极电介质。
在1206处，可以提供沟道材料，其包括绝缘掺杂剂和/或与沟道的半导体具有相反导电类型的掺杂剂。在1206处，可以提供沟道材料，使得栅极电介质设置在沟道材料与栅极电极材料之间。在1206处提供的沟道材料可以采用本文公开的掺杂沟道材料102的实施例中的任何实施例的形式。
方法1200还可以包括与晶体管120的其他部件的制造相关的其他制造操作。例如，方法1200可以包括提供S/D接触部(例如，根据上面讨论的实施例中的任何合适的实施例)。
本文公开的掺杂沟道材料102可以包括在任何合适的电子设备中。图13-16示出了可以包括本文公开的掺杂沟道材料102中的一种或多种的装置的各种示例。
图13A-B是可以包括根据本文公开的实施例中的任何实施例的一种或多种掺杂沟道材料102的晶片1300和管芯1302的顶视图。晶片1300可以由半导体材料构成并且可以包括具有形成在晶片1300的表面上的IC结构的一个或多个管芯1302。管芯1302中的每一个管芯可以是包括任何合适的IC的半导体产品的重复单元(例如，IC包括一个或多个晶体管120，该晶体管120包括一种或多种掺杂沟道材料102)。在半导体产品的制造完成之后(例如，在晶体管120中的掺杂沟道材料102的制造之后)，晶片1300可以经历单个化工艺，在单个化工艺中，将管芯1302彼此分离以提供半导体产品的分立的“芯片”。特别地，包括如本文所公开的掺杂沟道材料102的设备可以采用晶片1300的形式(例如，未单个化的)或管芯1302的形式(例如，单个化的)。管芯1302可以包括一个或多个晶体管(例如，下面讨论的图14的晶体管1440中的一个或多个晶体管，其可以采用晶体管120中的任何晶体管的形式)和/或支持电路系统以将电信号路由到晶体管，以及任何其他IC部件。在一些实施例中，晶片1300或管芯1302可包括存储器设备(例如，静态随机存取存储器(SRAM)设备)、逻辑设备(例如，AND、OR、NAND或NOR门)或任何其他合适的电路元件。这些设备中的多个设备可以组合在单个管芯1302上。例如，由多个存储器设备形成的存储器阵列可以形成在与处理设备(例如，图16的处理设备1602)或者被配置为将信息存储在存储器设备中或执行存储在存储器阵列中的指令的其他逻辑器件相同的管芯1302上。
图14是可以包括根据本文公开的实施例中的任何实施例的一种或多种掺杂沟道材料102的IC设备1400的截面侧视图。IC设备1400可以形成在衬底1402(例如，图13A的晶片1300)上并且可以被包括在管芯(例如，图13B的管芯1302)中。衬底1402可以是由包括例如n型或p型材料系的半导体材料系构成的半导体衬底。衬底1402可以包括例如使用体硅或绝缘体上硅形成的晶体衬底。在一些实施例中，半导体衬底1402可以使用可能与硅组合或可能不与硅组合的替代材料形成，替代材料包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、或锑化镓。还可以使用分类为II-VI、III-V或IV族的另外的材料来形成衬底1402。尽管此处描述了可以形成衬底1402的材料的几个示例，但是可以使用可以用作用于IC设备1400的基础的任何材料。衬底1402可以是单个化管芯(例如，图13B的管芯1302)或晶片(例如，图13A的晶片1300)的部分。
IC设备1400可以包括设置在衬底1402上的一个或多个设备层1404。设备层1404可以包括形成在衬底1402上的一个或多个晶体管1440(例如，金属氧化物半导体场效应晶体管(MOSFET))的特征。设备层1404可以包括例如一个或多个源极和/或漏极(S/D)区1420、控制晶体管1440中在S/D区1420之间的电流流动的栅极1422、以及一个或多个S/D接触部1424以往/来于S/D区1420路由电信号。晶体管1440可以包括为了清楚起见未描绘的附加特征，诸如设备隔离区、栅极接触部等。晶体管1440不限于图14中描绘的类型和配置，并且可以包括广泛的多种其他类型和配置，诸如例如平面晶体管、非平面晶体管或两者的组合。非平面晶体管可包括FinFET晶体管，诸如双栅极晶体管或三栅极晶体管，以及环绕或全环绕栅晶体管，诸如纳米带和纳米线晶体管。特别地，晶体管1440中的一个或多个晶体管可以包括根据本文公开的实施例中的任何实施例的一种或多种掺杂沟道材料102。当用于模拟电路系统、逻辑电路系统或存储器电路系统的微处理器设备的金属层中时，包括本文公开的掺杂沟道材料102的薄膜晶体管120可能特别有利，并且可以与现有的互补金属氧化物半导体(CMOS)工艺一起形成；为了便于说明，在IC设备1400的金属化堆叠体1419中描绘了单个“后端”晶体管120，但是可以在IC设备1400中以任何合适数量、位置和布置包括本文公开的晶体管120。
每个晶体管1440可以包括由至少两层(栅极电介质层和栅极电极层)形成的栅极1422。栅极电极层可以采用本文公开的栅极电极材料108的实施例中的任何实施例的形式。通常，晶体管1440的栅极电介质层可以包括一层或层的堆叠体，并且该一层或多层可以包括氧化硅、二氧化硅和/或高k电介质材料。例如，包括在晶体管1440的栅极电介质层中的高k电介质材料可以采用本文公开的栅极电介质层106的实施例中的任何实施例的形式。
在一些实施例中，当从晶体管1440的沿着源极-沟道-漏极方向的截面来看时，栅极电极可以由U形结构组成，该U形结构包括基本上平行于衬底的表面的底部部分以及基本上正交于衬底的顶表面的两个侧壁部分(例如，如上面参考图10A和10B的三栅极晶体管120所讨论的)。在其他实施例中，形成栅极电极的金属层中的至少一个金属层可以简单地是基本上平行于衬底的顶表面并且不包括基本上正交于衬底的顶表面的侧壁部分的平面层。在其他实施例中，栅极电极可以由U形结构和平面非U形结构的组合组成。例如，栅极电极可由形成在一个或多个平面非U形层顶上的一个或多个U形金属层组成。在一些实施例中，栅极电极可以由V形结构组成(例如，当鳍132不具有“平坦”的上表面，而是具有圆形的峰时)。
在一些实施例中，可以在栅极堆叠体的相对侧上形成一对侧壁间隔体以括起栅极堆叠体。侧壁间隔体可以由诸如氮化硅、氧化硅、碳化硅、掺杂有碳的氮化硅、和氮氧化硅的材料形成。形成侧壁间隔体的工艺在本领域中是众所周知的并且通常包括沉积和蚀刻工艺步骤。在一些实施例中，可以使用多个间隔体对；例如，可以在栅极堆叠体的相对侧上形成两对、三对或四对侧壁间隔体。
S/D区1420可以形成在衬底1402内，与每个晶体管1440的栅极1422相邻。S/D区1420可以采用以上参考晶体管120讨论的S/D接触部116和S/D接触部118的实施例中的任何实施例的形式。在其他实施例中，可以使用本领域已知的任何合适的工艺形成S/D区1420。例如，可以使用注入/扩散工艺或沉积工艺形成S/D区1420。在前一工艺中，可以将诸如硼、铝、锑、磷或砷的掺杂剂离子注入到衬底1402中以形成S/D区1420。激活掺杂剂并使它们扩散到衬底1402中更远的退火工艺可以在离子注入工艺之后。在后一工艺中，外延沉积工艺可以提供用于制造S/D区1420的材料。在一些实现方式中，S/D区1420可以使用诸如硅锗或碳化硅的硅合金来制造。在一些实施例中，外延沉积的硅合金可以原位掺杂有诸如硼、砷或磷的掺杂剂。在一些实施例中，可以使用诸如锗或III-V族材料或合金的一种或多种替代半导体材料形成S/D区1420。在进一步的实施例中，一层或多层金属和/或金属合金可用于形成S/D区1420(例如，如以上参考S/D接触部116和S/D接触部118所讨论的)。在一些实施例中，可以在外延沉积之前执行蚀刻工艺以在衬底1402中产生其中沉积用于S/D区1420的材料的凹槽。
电信号，诸如功率和/或输入/输出(I/O)信号，可以通过设置在设备层1404上的一个或多个互连层(在图14中示为互连层1406-1410)路由到设备层1404的晶体管1440和/或从设备层1404的晶体管1440路由。例如，设备层1404的导电特征(例如，栅极1422和S/D接触部1424)可以与互连层1406-1410的互连结构1428电耦合。一个或多个互连层1406-1410可以形成IC设备1400的金属化堆叠体1419。
互连结构1428可以布置在互连层1406-1410内以根据广泛的各种设计路由电信号(特别地，该布置不限于图14中描绘的互连结构1428的特定配置)。尽管在图14中描绘了特定数量的互连层1406-1410，但是本公开的实施例包括具有比所描绘的互连层更多或更少的互连层的IC设备。
在一些实施例中，互连结构1428可以包括填充有诸如金属的导电材料的沟槽结构1428a(有时称为“线”)和/或过孔结构1428b(有时称为“孔”)。沟槽结构1428a可以被布置为在与衬底1402的其上形成有设备层1404的表面基本上平行的平面的方向上路由电信号。例如，沟槽结构1428a可以在从图14的角度进出页面的方向上路由电信号。过孔结构1428b可以被布置为在与衬底1402的其上形成有设备层1404的表面基本上正交的平面的方向上路由电信号。在一些实施例中，过孔结构1428b可以将不同互连层1406-1410的沟槽结构1428a电耦合在一起。
互连层1406-1410可以包括设置在互连结构1428之间的电介质材料1426，如图14中所示。在一些实施例中，设置在互连层1406-1410中的不同层中的互连结构1428之间的电介质材料1426可以具有不同的组成；在其他实施例中，不同互连层1406-1410之间的电介质材料1426的组成可以相同。
第一互连层1406(称为金属1或“M1”)可以直接形成在设备层1404上。在一些实施例中，第一互连层1406可以包括沟槽结构1428a和/或过孔结构1428b，如所示。第一互连层1406的沟槽结构1428a可以与设备层1404的接触部(例如，S/D接触部1424)耦合。
第二互连层1408(称为金属2或“M2”)可以直接形成在第一互连层1406上。在一些实施例中，第二互连层1408可以包括过孔结构1428b以耦合第二互连层1408的沟槽结构1428a与第一互连层1406的沟槽结构1428a。虽然为了清楚起见，在每个互连层内(例如，在第二互连层1408内)在结构上用线描画沟槽结构1428a和过孔结构1428b，但是在一些实施例中，沟槽结构1428a和过孔结构1428b在结构上和/或材料上可以是毗邻的(例如，在双镶嵌工艺期间同时填充的)。
可以根据结合第二互连层1408或第一互连层1406描述的类似技术和配置接着在第二互连层1408上形成第三互连层1410(称为金属3或“M3”)(和附加的互连层，如期望的)。
IC设备1400可以包括阻焊材料1434(例如，聚酰亚胺或类似材料)和形成在互连层1406-1410上的一个或多个接合焊盘1436。接合焊盘1436可以与互连结构1428电耦合并且被配置为将单个或多个晶体管1440的电信号路由到其他外部设备。例如，焊料接合可以形成在一个或多个接合焊盘1436上以将包括IC设备1400的芯片与另一部件(例如，电路板)机械和/或电耦合。IC设备1400可以具有与其他实施例中所描绘的配置不同的其他替代配置来路由来自互连层1406-1410的电信号。例如，接合焊盘1436可以被将电信号路由到外部部件的其他类似的特征(例如，柱)代替或者可以进一步包括该其他类似的特征(例如，柱)。
图15是可以包括具有根据本文公开的实施例中的任何实施例的一种或多种掺杂沟道材料102的部件的IC设备组件1500的截面侧视图。IC设备组件1500包括设置在电路板1502(其可以是例如母板)上的多个部件。IC设备组件1500包括设置在电路板1502的第一面1540和电路板1502的相对的第二面1542上的部件；通常，部件可以设置在面1540和1542中的一个或两个上。特别地，IC设备组件1500的部件中的任何合适的部件可以包括本文公开的掺杂沟道材料102中的任何掺杂沟道材料(例如，在本文公开的晶体管120中的任何晶体管中)。
在一些实施例中，电路板1502可以是包括多个金属层的印刷电路板(PCB)，该多个金属层通过电介质材料的层彼此分离并且通过导电过孔互连。金属层中的任何一个或多个金属层可以以期望的电路图案形成以在耦合到电路板1502的部件之间路由电信号(可选地结合其他金属层)。在其他实施例中，电路板1502可以是非PCB衬底。
图15中所示的IC设备组件1500包括通过耦合部件1516耦合到电路板1502的第一面1540的插入部上封装结构(package-on-interposer structure)1536。耦合部件1516可以将插入部上封装结构1536电和机械耦合到电路板1502，并且可以包括焊球(如图15中所示)、插座的公和母部分、粘合剂、底部填充材料和/或任何其他合适的电和/或机械耦合结构。
插入部上封装结构1536可以包括通过耦合部件1518耦合到插入部1504的IC封装1520。耦合部件1518可以采用用于应用的任何合适的形式，诸如上面参考耦合部件1516讨论的形式。虽然在图15中示出了单个IC封装1520，但是多个IC封装可以耦合到插入部1504；实际上，附加插入部可以耦合到插入部1504。插入部1504可以提供用于桥接电路板1502和IC封装1520的居间衬底。IC封装1520可以是或包括例如管芯(图13B的管芯1302)、IC设备(例如，图14的IC设备1400)或任何其他合适的部件。通常，插入部1504可以将连接扩展到更宽的间距或者将连接重新路由到不同的连接。例如，插入部1504可以将IC封装1520(例如，管芯)耦合到用于耦合到电路板1502的耦合部件1516的球栅阵列(BGA)。在图15中所示的实施例中，IC封装1520和电路板1502附接到插入部1504的相对侧；在其他实施例中，IC封装1520和电路板1502可以附接到插入部1504的同一侧。在一些实施例中，三个或更多个部件可以通过插入部1504互连。
插入部1504可以由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在一些实现方式中，插入部1504可以由交替的刚性或柔性材料形成，这些材料可以包括上述用于半导体衬底中的相同材料，诸如硅、锗和其他III-V族和IV族材料。插入部1504可以包括金属互连1508和过孔1510，包括但不限于穿硅过孔(TSV)1506。插入部1504还可以包括嵌入式设备1514，包括无源和有源设备二者。这样的设备可以包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器、静电放电(ESD)设备和存储器设备。还可以在插入部1504上形成诸如射频(RF)设备、功率放大器、功率管理设备、天线、阵列、传感器和微机电系统(MEMS)设备的更复杂的设备。插入部上封装结构1536可以采用本领域已知的插入部上封装结构中的任何插入部上封装结构的形式。
IC设备组件1500可以包括IC封装1524，IC封装1524通过耦合部件1522耦合到电路板1502的第一面1540。耦合部件1522可以采用以上参考耦合部件1516讨论的实施例中的任何实施例的形式，并且IC封装1524可以采用以上参考IC封装1520讨论的实施例中的任何实施例的形式。
图15中所示的IC设备组件1500包括通过耦合部件1528耦合到电路板1502的第二面1542的层叠封装结构(package-on-package structure)1534。层叠封装结构1534可以包括通过耦合部件1530耦合在一起的IC封装1526和IC封装1532，使得IC封装1526设置在电路板1502与IC封装1532之间。耦合部件1528和1530可以采用以上讨论的耦合部件1516的实施例中的任何实施例的形式，并且IC封装1526和1532可以采用以上讨论的IC封装1520的实施例中的任何实施例的形式。可以根据本领域已知的层叠封装结构中的任何层叠封装结构来配置层叠封装结构1534。
图16是示例计算设备1600的框图，该示例计算设备1600可以包括一个或多个部件，该部件包括一种或多种根据本文公开的实施例中的任何实施例的掺杂沟道材料102。例如，计算设备1600的部件中的任何合适的部件可以包括具有一个或多个晶体管120的管芯(例如，管芯1302(图13B))，晶体管120包括一种或多种掺杂沟道材料102。计算设备1600的部件中的一个或多个部件可以包括IC设备1400(图14)或被包括在IC设备1400(图14)中。计算设备1600的任何一个或多个部件可以包括IC设备组件1500(图15)或被包括在IC设备组件1500(图15)中。
图16中示出了许多部件包括在计算设备1600中，但是这些部件中的任何一个或多个部件可以被省略或复制，以适合于应用。在一些实施例中，计算设备1600中包括的部件中的一些或全部部件可以附接到一个或多个母板。在一些实施例中，将这些部件中的一些或全部部件制造到单个片上系统(SoC)管芯上。
另外，在各种实施例中，计算设备1600可以不包括图16中所示的部件中的一个或多个部件，但是计算设备1600可以包括用于耦合到一个或多个部件的接口电路系统。例如，计算设备1600可以不包括显示设备1606，但是可以包括显示设备1606可以耦合到的显示设备接口电路系统(例如，连接器和驱动器电路系统)。在另一组示例中，计算设备1600可以不包括音频输入设备1624或音频输出设备1608，但是可以包括音频输入设备1624或音频输出设备1608可以耦合到的音频输入或输出设备接口电路(例如，连接器和支持电路系统)。
计算设备1600可以包括处理设备1602(例如，一个或多个处理设备)。如本文所用，术语“处理设备”或“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的部分。处理设备1602可以包括一个或多个数字信号处理器(DSP)、专用集成电路(ASIC)、中央处理单元(CPU)、图形处理单元(GPU)、密码处理器(在硬件内执行密码算法的专用处理器)、服务器处理器或任何其他合适的处理设备。计算设备1600可以包括存储器1604，存储器1604本身可以包括一个或多个存储器设备，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存、固态存储器和/或硬盘驱动器。在一些实施例中，存储器1604可以包括与处理设备1602共享管芯的存储器。该存储器可以用作高速缓冲存储器并且可以包括嵌入式动态随机存取存储器(eDRAM)或自旋转移矩磁随机存取存储器(STT-MRAM)。
在一些实施例中，计算设备1600可以包括通信芯片1612(例如，一个或多个通信芯片)。例如，通信芯片1612可以被配置为管理无线通信，以便向和从计算设备1600传输数据。术语“无线”及其派生词可用于描述电路、设备、系统、方法、技术、通信信道等，其可以通过使用经非固体介质的调制电磁辐射来传送数据。该术语并不暗示相关联的设备不包含任何导线，然而在一些实施例中它们可能不包括导线。
通信芯片1612可以实现多种无线标准或协议中的任何无线标准或协议，该无线标准或协议包括但不限于电气和电子工程师协会(IEEE)标准，包括Wi-Fi(IEEE 1402.11系列)、IEEE 1402.16标准(例如，IEEE 1402.16-2005修正)、长期演进(LTE)项目以及任何修正、更新和/或修订(例如，高级LTE项目、超移动宽带(UMB)项目(也称为“3GPP2”)等)。兼容IEEE 1402.16的宽带无线接入(BWA)网络通常称为WiMAX网络，它是全球微波接入互通性的缩写，是通过IEEE 1402.16标准的一致性和互操作性测试的产品的认证标志。通信芯片1612可以根据全球移动通信系统(GSM)、通用分组无线电服务(GPRS)、通用移动电信系统(UMTS)、高速分组接入(HSPA)、演进的HSPA(E-HSPA)或LTE网络操作。通信芯片1612可以根据用于GSM演进的增强数据(EDGE)、GSM EDGE无线电接入网络(GERAN)、通用陆地无线电接入网络(UTRAN)或演进的UTRAN(E-UTRAN)操作。通信芯片1612可以根据码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、演进数据优化(EV-DO)及其派生以及指定为3G、4G、5G及更高版本的任何其他无线协议操作。在其他实施例中，通信芯片1612可以根据其他无线协议进行操作。计算设备1600可以包括天线1622以方便无线通信和/或接收其他无线通信(诸如AM或FM无线电传输)。
在一些实施例中，通信芯片1612可以管理有线通信，诸如电、光或任何其他合适的通信协议(例如，以太网)。如上所述，通信芯片1612可以包括多个通信芯片。例如，第一通信芯片1612可以专用于诸如Wi-Fi或蓝牙的短距离无线通信，而第二通信芯片1612可以专用于诸如全球定位系统(GPS)、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO或其他的长距离无线通信。在一些实施例中，第一通信芯片1612可以专用于无线通信，而第二通信芯片1612可以专用于有线通信。
计算设备1600可以包括电池/电力电路系统1614。电池/电力电路系统1614可以包括一个或多个能量存储设备(例如，电池或电容器)和/或用于将计算设备1600的部件耦合到与计算设备1600分离的能量源(例如，AC线电力)的电路系统。
计算设备1600可以包括显示设备1606(或对应的接口电路系统，如以上讨论的)。显示设备1606可以包括任何视觉指示器，例如是诸如平视显示器、计算机监视器、投影仪、触摸屏显示器、液晶显示器(LCD)、发光二极管显示器或平板显示器。
计算设备1600可以包括音频输出设备1608(或对应的接口电路系统，如以上讨论的)。音频输出设备1608可以包括产生可听指示符的任何设备，例如是诸如扬声器、头戴式耳机或耳塞。
计算设备1600可以包括音频输入设备1624(或对应的接口电路系统，如以上讨论的)。音频输入设备1624可以包括产生代表声音的信号的任何设备，诸如麦克风、麦克风阵列或数字乐器(例如，具有乐器数字接口(MIDI)输出的乐器)。
计算设备1600可以包括GPS设备1618(或对应的接口电路系统，如以上讨论的)。GPS设备1618可以与基于卫星的系统通信并且可以接收计算设备1600的位置，如本领域中已知的。
计算设备1600可以包括其他输出设备1610(或对应的接口电路系统，如以上讨论的)。其他输出设备1610的示例可以包括音频编解码器、视频编解码器、打印机、用于向其他设备提供信息的有线或无线发射器、或附加存储设备。
计算设备1600可以包括其他输入设备1620(或对应的接口电路系统，如以上讨论的)。其他输入设备1620的示例可以包括加速度计、陀螺仪、指南针、图像捕获设备、键盘、诸如鼠标的光标控制设备、触控笔、触摸板、条形码读取器、快速响应(QR)代码读取器、任何传感器或RF识别(RFID)读取器。
计算设备1600可以具有任何期望的形状因素，诸如手持或移动计算设备(例如，手机、智能电话、移动互联网设备、音乐播放器、平板电脑、膝上型电脑、上网本电脑、超极本电脑、个人数字助理(PDA)、超移动个人电脑等)、台式计算设备、服务器或其他联网计算部件、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、车辆控制单元、数码相机、数码录像机或可穿戴计算设备。在一些实施例中，计算设备1600可以是处理数据的任何其他电子设备。
以下段落提供了本文公开的实施例的各种示例。
示例1是一种晶体管，包括：栅极电极材料；栅极电介质材料；以及沟道材料，其中，所述栅极电介质材料在所述沟道材料与所述栅极电极材料之间，所述沟道材料包括具有第一导电类型的半导体材料，并且所述沟道材料还包括掺杂剂，所述掺杂剂包括：(1)绝缘材料；或(2)具有与所述第一导电类型相反的第二导电类型的材料。
示例2包括示例1的主题，并且还规定所述掺杂剂包括绝缘材料。
示例3包括示例2的主题，并且还规定所述绝缘材料包括：铝和氧；铪和氧；钛和氧；铝和氮；硅和氮；硅和氧；硅、碳、氧和氢；钽和氧；钇和氧；镓和氧；锆和氧；铪、锆和氧；钇、锆和氧；镁和氧；或碳。
示例4包括示例2-3中的任何示例的主题，并且还规定所述绝缘材料包括：氧化铝；氧化铪；氧化钛；氮化铝；氮化硅；氧化硅；有机硅酸盐玻璃；氧化钽；氧化钇；氧化镓；氧化锆；铪锆氧化物；钇锆氧化物；氧化镁；或碳。
示例5包括示例1-4中的任何示例的主题，并且还规定所述半导体材料包括：铟、镓、锌和氧；铟、锡和氧；铟和氧；或锌和氧。
示例6包括示例1-5中的任何示例的主题，并且还规定所述半导体材料包括：铟镓锌氧化物；铟锡氧化物；氧化铟；或氧化锌。
示例7包括示例1-6中的任何示例的主题，并且还规定所述掺杂剂包括：铜和氧；锡和氧；铌和氧；镍和氧；或钴和氧。
示例8包括示例1-7中的任何示例的主题，并且还规定所述掺杂剂包括：氧化铜；氧化锡；氧化铌；氧化镍；或氧化钴。
示例9包括示例1-4中的任何示例的主题，并且还规定所述沟道材料包括掺杂剂，所述掺杂剂包括具有与所述第一导电类型相反的第二导电类型的材料，所述第一导电类型是n型，并且所述第二导电类型是p型。
示例10包括示例1-4中的任何示例的主题，并且还规定所述沟道材料包括掺杂剂，所述掺杂剂包括具有与所述第一导电类型相反的第二导电类型的材料，所述第一导电类型是p型，并且所述第二导电类型是n型。
示例11包括示例1-10中的任何示例的主题，并且还规定所述掺杂剂是第一掺杂剂，所述第一掺杂剂包括绝缘材料，所述沟道材料包括第二掺杂剂，并且所述第二掺杂剂具有与所述第一导电类型相反的第二导电类型。
示例12包括示例1-11中的任何示例的主题，并且还规定所述半导体材料包括IV族半导体。
示例13包括示例1-12中的任何示例的主题，并且还规定所述半导体材料包括III-V族半导体。
示例14包括示例1-13中的任何示例的主题，并且还规定所述半导体材料包括氧化物半导体。
示例15包括示例14的主题，并且还规定所述氧化物半导体包括：铟、锌和氧；铟、镓、锌和氧；铟、锡和氧；铟和氧；锌和氧；锡和氧；或铜和氧。
示例16包括示例14-15中的任何示例的主题，并且还规定所述氧化物半导体包括：铟锌氧化物；铟镓锌氧化物；铟锡氧化物；氧化铟；氧化锌；氧化锡；或氧化铜。
示例17包括示例1-16中的任何示例的主题，并且还规定所述半导体材料中的所述掺杂剂的量的原子百分比小于10。
示例18包括示例1-17中的任何示例的主题，并且还规定所述沟道材料是第一沟道材料区，所述晶体管包括第二沟道材料区，并且所述第二沟道材料区包括所述半导体材料.
示例19包括示例18的主题，并且还规定所述第二沟道材料区不包括所述掺杂剂。
示例20包括示例18-19中的任何示例的主题，并且还规定所述第一沟道材料区在所述第二沟道材料区与电介质材料之间。
示例21包括示例20的主题，并且还规定所述电介质材料包括钝化材料。
示例22包括示例1-21中的任何示例的主题，并且还规定所述晶体管是顶部接触晶体管。
示例23包括示例1-21中的任何示例的主题，并且还规定所述晶体管是底部接触晶体管。
示例24包括示例1-23中的任何示例的主题，并且还规定所述晶体管是顶栅晶体管。
示例25包括示例1-23中的任何示例的主题，并且还规定所述晶体管是底栅晶体管。
示例26包括示例1-21中的任何示例的主题，并且还规定所述沟道材料被成形为鳍，并且所述栅极电介质环绕所述鳍。
示例27包括示例1-21中的任何示例的主题，并且还规定所述沟道材料被成形为导线，并且所述栅极电介质环绕所述导线。
示例28包括示例27的主题，并且还规定所述栅极电介质完全环绕所述导线。
示例29是一种晶体管，包括：栅极电极材料；栅极电介质材料；以及沟道材料，其中，所述栅极电介质材料在所述沟道材料与所述栅极电极材料之间，所述沟道材料包括具有第一导电类型的氧化物半导体，并且所述沟道材料还包括掺杂剂，所述掺杂剂包括：(1)绝缘材料；或(2)具有与所述第一导电类型相反的第二导电类型的材料。
示例30包括示例29的主题，并且还规定所述掺杂剂包括绝缘材料。
示例31包括示例30的主题，并且还规定所述绝缘材料包括：铝和氧；铪和氧；钛和氧；铝和氮；硅和氮；硅和氧；硅、碳、氧和氢；钽和氧；钇和氧；镓和氧；锆和氧；铪、锆和氧；钇、锆和氧；镁和氧；或碳。
示例32包括示例30-31中的任何示例的主题，并且还规定所述绝缘材料包括：氧化铝；氧化铪；氧化钛；氮化铝；氮化硅；氧化硅；有机硅酸盐玻璃；氧化钽；氧化钇；氧化镓；氧化锆；铪锆氧化物；钇锆氧化物；氧化镁；或碳。
示例33包括示例29-32中的任何示例的主题，并且还规定所述氧化物半导体包括：铟、镓、锌和氧；铟、锡和氧；铟和氧；或锌和氧。
示例34包括示例29-33中的任何示例的主题，并且还规定所述氧化物半导体包括：铟镓锌氧化物；铟锡氧化物；氧化铟；或氧化锌。
示例35包括示例29-34中的任何示例的主题，并且还规定所述掺杂剂包括：铜和氧；锡和氧；铌和氧；镍和氧；或钴和氧。
示例36包括示例29-35中的任何示例的主题，并且还规定所述掺杂剂包括：氧化铜；氧化锡；氧化铌；氧化镍；或氧化钴。
示例37包括示例29-32中的任何示例的主题，并且还规定所述沟道材料包括掺杂剂，所述掺杂剂包括具有与所述第一导电类型相反的第二导电类型的材料，所述第一导电类型是n型，并且所述第二导电类型是p型。
示例38包括示例29-32中的任何示例的主题，并且还规定所述沟道材料包括掺杂剂，所述掺杂剂包括具有与所述第一导电类型相反的第二导电类型的材料，所述第一导电类型是p型，并且所述第二导电类型是n型。
示例39包括示例29-38中的任何示例的主题，并且还规定所述掺杂剂是第一掺杂剂，所述第一掺杂剂包括绝缘材料，所述沟道材料包括第二掺杂剂，并且所述第二掺杂剂具有与所述第一导电类型相反的第二导电类型。
示例40包括示例29-39中的任何示例的主题，并且还规定所述氧化物半导体中的所述掺杂剂的量的原子百分比小于10。
示例41包括示例29-40中的任何示例的主题，并且还规定所述沟道材料是第一沟道材料区，所述晶体管包括第二沟道材料区，并且所述第二沟道材料区包括所述氧化物半导体。
示例42包括示例41的主题，并且还规定所述第二沟道材料区不包括所述掺杂剂。
示例43包括示例41-42中的任何示例的主题，并且还规定所述第一沟道材料区在所述第二沟道材料区与电介质材料之间。
示例44包括示例43的主题，并且还规定所述电介质材料包括钝化材料。
示例45包括示例29-44中的任何示例的主题，并且还规定所述晶体管是顶部接触晶体管。
示例46包括示例29-44中的任何示例的主题，并且还规定所述晶体管是底部接触晶体管。
示例47包括示例29-46中的任何示例的主题，并且还规定所述晶体管是顶栅晶体管。
示例48包括示例29-46中的任何示例的主题，并且还规定所述晶体管是底栅晶体管。
示例49包括示例29-44中的任何示例的主题，并且还规定所述沟道材料被成形为鳍，并且所述栅极电介质环绕所述鳍。
示例50包括示例29-44中的任何示例的主题，并且还规定所述沟道材料被成形为导线，并且所述栅极电介质环绕所述导线。
示例51包括示例50的主题，并且还规定所述栅极电介质完全环绕所述导线。
示例52是一种晶体管，包括：栅极电极材料；栅极电介质材料；以及沟道材料，其中，所述栅极电介质材料在所述沟道材料与所述栅极电极材料之间，所述沟道材料包括第一半导体材料的第一层，所述第一半导体材料包括第一掺杂剂，所述第一掺杂剂包括绝缘材料，并且所述沟道材料包括第二半导体材料的第二层，所述第二半导体材料具有第一导电类型，并且所述第二层还包括第二掺杂剂，所述第二掺杂剂包括具有与所述第一导电类型相反的第二导电类型的材料。
示例53包括示例52的主题，并且还规定所述绝缘材料包括：铝和氧；铪和氧；钛和氧；铝和氮；硅和氮；硅和氧；硅、碳、氧和氢；钽和氧；钇和氧；镓和氧；锆和氧；铪、锆和氧；钇、锆和氧；镁和氧；或碳。
示例54包括示例52-53中的任何示例的主题，并且还规定所述绝缘材料包括：氧化铝、氧化铪、氧化钛、氮化铝、氮化硅、氧化硅、有机硅酸盐玻璃；氧化钽；氧化钇；氧化镓；氧化锆；铪锆氧化物；钇锆氧化物；氧化镁；或碳。
示例55包括示例52-54中的任何示例的主题，并且还规定所述第二半导体材料包括：铟、镓、锌和氧；铟、锡和氧；铟和氧；或锌和氧。
示例56包括示例52-55中的任何示例的主题，并且还规定所述第二半导体材料包括：铟镓锌氧化物；铟锡氧化物；氧化铟；或氧化锌。
示例57包括示例52-56中的任何示例的主题，并且还规定所述第二掺杂剂包括：铜和氧；锡和氧；铌和氧；镍和氧；或钴和氧。
示例58包括示例52-57中的任何示例的主题，并且还规定所述第二掺杂剂包括：氧化铜；氧化锡；氧化铌；氧化镍；或氧化钴。
示例59包括示例52-54中的任何示例的主题，并且还规定：所述第一导电类型是n型，并且所述第二导电类型是p型。
示例60包括示例52-54中的任何示例的主题，并且还规定：所述第一导电类型是p型，并且所述第二导电类型是n型。
示例61包括示例52-60中的任何示例的主题，并且还规定所述栅极电介质材料包括高k材料。
示例62包括示例52-61中的任何示例的主题，并且还规定所述第一半导体材料或所述第二半导体材料包括IV族半导体。
示例63包括示例52-62中的任何示例的主题，并且还规定所述第一半导体材料或所述第二半导体材料包括III-V族半导体。
示例64包括示例52-63中的任何示例的主题，并且还规定所述第一半导体材料或所述第二半导体材料包括氧化物半导体。
示例65包括示例64的主题，并且还规定所述氧化物半导体包括：铟、锌和氧；铟、镓、锌和氧；铟、锡和氧；铟和氧；锌和氧；锡和氧；或铜和氧。
示例66包括示例64-65中的任何示例的主题，并且还规定所述氧化物半导体包括：铟锌氧化物；铟镓锌氧化物；铟锡氧化物；氧化铟；氧化锌；氧化锡；或氧化铜。
示例67包括示例52-66中的任何示例的主题，并且还规定所述第一半导体材料中的所述第一掺杂剂的量的原子百分比小于10。
示例68包括示例52-67中的任何示例的主题，并且还规定所述第二半导体材料中的所述第二掺杂剂的量的原子百分比小于10。
示例69包括示例52-68中的任何示例的主题，并且还规定所述晶体管是顶部接触晶体管。
示例70包括示例52-68中的任何示例的主题，并且还规定所述晶体管是底部接触晶体管。
示例71包括示例52-70中的任何示例的主题，并且还规定所述晶体管是顶栅晶体管。
示例72包括示例52-70中的任何示例的主题，并且还规定所述晶体管是底栅晶体管。
示例73包括示例52-68中的任何示例的主题，并且还规定所述沟道材料被成形为鳍，并且所述栅极电介质环绕所述鳍。
示例74包括示例52-68中的任何示例的主题，并且还规定所述沟道材料被成形为导线，并且所述栅极电介质环绕所述导线。
示例75包括示例74的主题，并且还规定所述栅极电介质完全环绕所述导线。
示例76是一种计算设备，包括：衬底；以及耦合到所述衬底的集成电路(IC)管芯，其中，所述IC管芯包括示例1-75中的任何示例所述的晶体管。
示例77包括示例76的主题，并且还规定所述计算设备是可穿戴或手持计算设备。
示例78包括示例76-77中的任何示例的主题，并且还规定所述计算设备还包括一个或多个通信芯片和天线。
示例79包括示例76-78中的任何示例的主题，并且还规定所述衬底包括母板。
示例80包括示例76-79中的任何示例的主题，并且还规定所述衬底包括封装衬底。

Claims (20)

1.一种晶体管，包括：
栅极电极材料；
栅极电介质材料；以及
沟道材料，其中，所述栅极电介质材料在所述沟道材料与所述栅极电极材料之间，所述沟道材料包括具有第一导电类型的半导体材料，并且所述沟道材料还包括掺杂剂，所述掺杂剂包括：(1)绝缘材料；或(2)具有与所述第一导电类型相反的第二导电类型的材料。
2.如权利要求1所述的晶体管，其中，所述掺杂剂包括绝缘材料。
3.如权利要求2所述的晶体管，其中，所述绝缘材料包括：铝和氧；铪和氧；钛和氧；铝和氮；硅和氮；硅和氧；硅、碳、氧和氢；钽和氧；钇和氧；镓和氧；锆和氧；铪、锆和氧；钇、锆和氧；镁和氧；或碳。
4.如权利要求1-3中的任一项所述的晶体管，其中，所述掺杂剂包括：铜和氧；锡和氧；铌和氧；镍和氧；或钴和氧。
5.如权利要求1-3中的任一项所述的晶体管，其中，所述沟道材料包括掺杂剂，所述掺杂剂包括具有与所述第一导电类型相反的第二导电类型的材料。
6.如权利要求1-3中的任一项所述的晶体管，其中，所述掺杂剂是第一掺杂剂，所述第一掺杂剂包括绝缘材料，所述沟道材料包括第二掺杂剂，并且所述第二掺杂剂具有与所述第一导电类型相反的第二导电类型。
7.如权利要求1-3中的任一项所述的晶体管，其中，所述半导体材料包括IV族半导体或III-V族半导体。
8.如权利要求1-3中的任一项所述的晶体管，其中，所述半导体材料包括氧化物半导体。
9.一种晶体管，包括：
栅极电极材料；
栅极电介质材料；以及
沟道材料，其中，所述栅极电介质材料在所述沟道材料与所述栅极电极材料之间，所述沟道材料包括具有第一导电类型的氧化物半导体，并且所述沟道材料还包括掺杂剂，所述掺杂剂包括：(1)绝缘材料；或(2)具有与所述第一导电类型相反的第二导电类型的材料。
10.如权利要求9所述的晶体管，其中，所述掺杂剂包括绝缘材料。
11.如权利要求9所述的晶体管，其中，所述氧化物半导体包括：铟、镓、锌和氧；铟、锡和氧；铟和氧；或锌和氧。
12.如权利要求9所述的晶体管，其中，所述掺杂剂是第一掺杂剂，所述第一掺杂剂包括绝缘材料，所述沟道材料包括第二掺杂剂，并且所述第二掺杂剂具有与所述第一导电类型相反的第二导电类型。
13.如权利要求9-12中的任一项所述的晶体管，其中，所述氧化物半导体中的所述掺杂剂的量的原子百分比小于10。
14.如权利要求9-12中的任一项所述的晶体管，其中，所述沟道材料是第一沟道材料区，所述晶体管包括第二沟道材料区，并且所述第二沟道材料区包括所述氧化物半导体。
15.如权利要求14所述的晶体管，其中，所述第二沟道材料区不包括所述掺杂剂。
16.如权利要求14所述的晶体管，其中，所述第一沟道材料区在所述第二沟道材料区与电介质材料之间。
17.一种晶体管，包括：
栅极电极材料；
栅极电介质材料；以及
沟道材料，其中，所述栅极电介质材料在所述沟道材料与所述栅极电极材料之间，所述沟道材料包括第一半导体材料的第一层，所述第一半导体材料包括第一掺杂剂，所述第一掺杂剂包括绝缘材料，并且所述沟道材料包括第二半导体材料的第二层，所述第二半导体材料具有第一导电类型，并且所述第二层还包括第二掺杂剂，所述第二掺杂剂包括具有与所述第一导电类型相反的第二导电类型的材料。
18.如权利要求17所述的晶体管，其中，所述晶体管是顶部接触晶体管。
19.如权利要求17所述的晶体管，其中，所述晶体管是底部接触晶体管。
20.如权利要求17所述的晶体管，其中，(1)所述沟道材料被成形为鳍，并且所述栅极电介质环绕所述鳍，或(2)所述沟道材料被成形为导线，并且所述栅极电介质环绕所述导线。
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