TWI770007B - 電晶體閘極通道配置 - Google Patents

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瑞菲爾 羅伊斯
西里拉姆 西瓦拉曼
馬可 拉多撒福傑維克
肯特 米拉德
馬克 法藍奇
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Abstract

本文揭示電晶體閘極通道配置，及相關方法及裝置。例如，在部分實施例中，電晶體閘極通道配置可包括通道材料及電晶體閘極堆疊。該電晶體閘極堆疊可包括閘極電極材料、設置在該閘極電極材料及該通道材料之間的高k介電質、及設置在該高k介電材料及該通道材料之間的銦鎵鋅氧化物(IGZO)。

Description

電晶體閘極通道配置
本發明係有關一種半導體配置，尤其是一種電晶體閘極通道配置。
薄膜電晶體可包括在閘極電極及半導體通道之間的閘極氧化物。該閘極氧化物可係，例如，高k介電材料。
100、100-1、100-2‧‧‧電晶體閘極堆疊
101‧‧‧電晶體閘極通道配置
102‧‧‧通道材料
104、104-1、104-2‧‧‧IGZO
106、106-1、106-2‧‧‧高k介電質
108、108-1、108-2‧‧‧閘極電極材料
110、110-1、110-2‧‧‧多層閘極氧化物
112、113、114、124、126‧‧‧厚度
116‧‧‧源極區域
118‧‧‧汲極區域
120、1440‧‧‧電晶體
122、134、1402‧‧‧基板
125‧‧‧距離
127‧‧‧空隙
130‧‧‧氧化物材料
132‧‧‧鰭
136‧‧‧佈線
140‧‧‧基底
1200‧‧‧方法
1300‧‧‧晶圓
1302‧‧‧晶粒
1400‧‧‧IC裝置
1404‧‧‧裝置層
1406‧‧‧第一互連層
1408‧‧‧第二互連層
1410‧‧‧第三互連層
1419‧‧‧層間介電質(ILD)堆疊
1420‧‧‧源極及/或汲極(S/D)區域
1422‧‧‧閘極
1424‧‧‧S/D接頭
1426‧‧‧介電材料
1428‧‧‧互連結構
1428a‧‧‧溝槽結構
1428b‧‧‧導孔結構
1434‧‧‧阻焊劑材料
1436‧‧‧焊墊
1500‧‧‧IC裝置配件
1502‧‧‧電路板
1504‧‧‧內插器
1506‧‧‧貫矽導孔(TSV)
1508‧‧‧金屬互連
1510‧‧‧導孔
1514‧‧‧嵌入式裝置
1516、1518、1522、1528、1530‧‧‧耦接組件
1520、1524、1526、1532‧‧‧IC封裝
1534‧‧‧封裝堆疊結構
1536‧‧‧內插器封裝結構
1540‧‧‧第一面
1542‧‧‧第二面
1600‧‧‧計算裝置
1602‧‧‧處理裝置
1604‧‧‧記憶體
1606‧‧‧顯示裝置
1608‧‧‧音訊輸出裝置
1610‧‧‧其他輸出裝置
1612‧‧‧通訊晶片
1614‧‧‧電池/電源電路
1618‧‧‧全球定位系統(GPS)裝置
1620‧‧‧其他輸入裝置
1622‧‧‧天線
1624‧‧‧音訊輸入裝置
實施例將藉由結合隨附圖式的以下實施方式而輕易地理解。為協助此描述，相似參考數字指定相似的結構元件。實施例係經由例示方式而非限制方式在隨附圖式的圖中說明。
圖1係根據各種實施例之包括電晶體閘極堆疊的電晶體閘極通道配置的橫剖面側視圖。
圖2-6係根據各種實施例之包括電晶體閘極堆疊的範例單閘極電晶體的橫剖面側視圖。
圖7-9係根據各種實施例之包括電晶體閘極堆疊的範 例雙閘極電晶體的橫剖面側視圖。
圖10A及10B分別係根據各種實施例之包括電晶體閘極堆疊的範例三閘極電晶體的透視及橫剖面側視圖。
圖11A及11B分別係根據各種實施例之包括電晶體閘極堆疊的範例全環繞式閘極電晶體的透視及橫剖面側視圖。
圖12係根據各種實施例之製造電晶體閘極堆疊的範例方法的流程圖。
圖13A及13B係包括根據本文揭示的實施例之任一者的一或多個電晶體閘極堆疊之晶圓及晶粒的頂視圖。
圖14係可包括根據本文揭示的實施例之任一者的一或多個電晶體閘極堆疊之積體電路(IC)裝置的橫剖面側視圖。
圖15係可包括根據本文揭示的實施例之任一者的一或多個電晶體閘極堆疊之IC裝置配件的橫剖面側視圖。
圖16係可包括根據本文揭示之實施例的任一者之一或多個電晶體閘極堆疊的範例計算裝置的方塊圖。
【發明內容及實施方式】
本文揭示電晶體閘極通道配置，及相關方法及裝置。例如，在部分實施例中，電晶體閘極通道配置可包括通道材料及電晶體閘極堆疊。該電晶體閘極堆疊可包括閘極電極材料、設置在該閘極電極材料及該通道材料之間的高k介電質、及設置在該高k介電材料及該通道材料之間的銦 鎵鋅氧化物(IGZO)。
薄膜電晶體(TFT)的效能可取決於許多因子。例如，TFT能以其操作的效率可取決於將所需要之閘極-源極電壓中的改變量特徵化以在源極電流中實現指定改變之TFT的次臨限擺幅。較小的次臨限擺幅致能TFT在閘極-源極電壓下跌至低於TFT的臨限電壓時對較低的洩露值截止。TFT之次臨限擺幅在室溫的習知理論下限係每60毫伏特汲極電流改變十倍。TFT的效能也可取決於TFT中之成分的載體遷移率。具有較高載體遷移率的材料致能載體回應於指定電場比具有較低載體遷移率的材料更快地移動；因此，高載體遷移率可與改善效能關聯。
本文揭示的電晶體閘極堆疊包括具有高k介電質及作用為高k介電質及通道材料之間的介面(或在部分實施例中，作用為通道材料自身)之IGZO層二者的多層閘極氧化物。雖然IGZO具有相對低的遷移率(約10cm2/V-s)，IGZO的次臨限擺幅可接近於習知理論下限。在部分實施例中，IGZO的薄層可直接與選擇的通道材料接壤，並可夾於通道材料及高k介電質之間。
IGZO在閘極堆疊及通道之間的介面的使用可實現許多優點的一或多者。IGZO介面可具有相對小數目的介面陷阱，其係妨礙效能之載體在其受困和釋放的缺陷。包括IGZO介面的閘極堆疊可呈現可取的低閘極洩露。當將IGZO使用為至非IGZO半導體氧化物通道材料(例如，具有比IGZO更高之遷移率的薄膜氧化物半導體材料)的 介面時，較高遷移率通道材料的利益可與藉由IGZO提供的良好氧化物介面性質同時實現。實際上，本文揭示的閘極通道配置致能使用比使用習知方式所可實現的更寬的薄膜電晶體通道材料的陣列，同時實現可取的閘極控制。
在以下實施方式中，參考形成其之一部分的隨附圖式，並以說明的方式將可實踐的實施例顯示於其中。待理解可使用其他實施例並可產生結構或邏輯改變而不脫離本揭示發明的範圍。因此，以下的實施方式並未採用限制方式。
可用最能幫助理解所聲明之專利標的的方式將各種操作依次描述為多個離散動作或操作。然而，不應將描述的次序理解為暗示此等操作有必然的次序相依性。特別係此等操作會不以呈現的次序實施。所描述的操作可用與所描述之實施例不同的次序實施。在額外實施例中可實施各種額外操作及/或可省略所描述的操作。
針對本揭示發明的目的，片語「A及/或B」的意義係(A)、(B)、或(A及B)。針對本揭示發明的目的，片語「A、B、及/或C」的意義係(A)、(B)、(C)、(A及B)、(A及C)、(B及C)或(A、B、及C)。當參照至量測範圍使用時，術語「之間」包括量測範圍的終端。
本描述使用片語「在一實施例中」或「在實施例中」，彼等各者可指一或多個相同或不同實施例。再者，術語「包含」、「包括」、及「具有」等，如關於本揭示 發明之實施例所使用的，係同義的。本揭示發明可使用基於透視的描述，諸如，「之上」、「之下」、「頂部」、「底部」、及「側」；此種描述用於促進討論且未意圖限制所揭示之實施例的應用。在隨附圖式不必然依比例繪製。如本文所使用的，「高k介電質」係指具有比氧化矽更高之介電常數的材料。
圖1係根據各種實施例之包括通道材料102及電晶體閘極堆疊100(在本文中也稱為「閘極堆疊100」)的電晶體閘極通道配置101的橫剖面側視圖。電晶體閘極堆疊100可包括閘極電極材料108、設置在閘極電極材料108及通道材料102之間的多層閘極氧化物110。
通道材料102可由包括，例如，N型或P型材料系統之半導體材料系統組成。在部分實施例中，通道材料102可包括高遷移率氧化物半導體材料，諸如，氧化錫、氧化銻、氧化銦、氧化銦錫、氧化鈦、氧化鋅、氧化銦鋅、氧化鎵、氮氧化鈦、氧化釕、或氧化鎢。在部分實施例中，可特別使用具有比IGZO更高之載體遷移率的通道材料102。在部分實施例中，通道材料102可係IGZO；此種實施例的範例於下文更詳細地討論。雖然通道材料102係IGZO的實施例可比通道材料102係高遷移率半導體材料的實施例具有更低的載體遷移率，IGZO通道的使用可在特定應用中實現效能需求並可更簡單地製造。作為為閘極氧化物介面之IGZO 104的使用，連同具有比IGZO更高的載體遷移率之通道材料102的使用，可致能包括閘極通 道配置101的電晶體利用IGZO的高品質介面特性及通道材料102的高遷移率。通道材料102可具有厚度113。在部分實施例中，厚度113可在5及30奈米之間。
閘極電極材料108可取決於電晶體閘極堆疊100是否包括在P型金屬氧化物半導體(PMOS)電晶體或N型金屬氧化物半導體(NMOS)電晶體中而包括至少一個P型工作函數金屬或N型工作函數金屬。關於PMOS電晶體，可用於閘極電極材料108的金屬包括，但不限於，釕、鈀、鉑、鈷、鎳、及導電金屬氧化物(例如，氧化釕)。關於NMOS電晶體，可用於閘極電極材料108的金屬包括，但未受限於鉿、鋯、鈦、鉭、鋁、此等金屬的合金、及此等金屬的碳化物(例如，碳化鉿、碳化鋯、碳化鈦、碳化鉭、及碳化鋁)。在部分實施例中，閘極電極材料108可由二或多個金屬層的堆疊組成，其中一或多個金屬層係工作函數金屬層且至少一金屬層係填充金屬層。更多金屬層可針對其他目的，諸如，作用為障壁層，而包括。
多層閘極氧化物110可包括配置在閘極堆疊100中的高k介電質106及IGZO 104，使得IGZO 104設置在高k介電質106及通道材料102之間。IGZO 104可與通道材料102接觸，並可在通道材料102及多層閘極氧化物110的其餘部分之間提供介面。IGZO 104可具有1：1的鎵對銦比率、大於1的鎵對銦比率(例如，2：1、3：1、4：1、5：1、6：1、7：1、8：1、9：1、或10：1)、及/或 少於1的鎵對銦比率(例如，1：2、1：3、1：4、1：5、1：6、1：7、1：8、1：9、或1：10)。如本文所使用的，「低銦含量」的IGZO可指具比銦更多之鎵的IGZO(例如，具有大於1：1的鎵對銦比率)，並也可指「高鎵含量」的IGZO。相似地，「低鎵含量」的IGZO可指具比鎵更多之銦的IGZO(例如，具有少於1：1的鎵對銦比率)，並也可指「高銦含量」的IGZO。
在部分實施例中，IGZO 104可與高k介電質106接觸，而在其他實施例中，可將中間材料設置在IGZO 104及高k介電質106之間。在部分實施例中，IGZO 104可包括具有不同材料性質的多個IGZO區域。例如，IGZO 104可包括接近(例如，與其接觸)高k介電質106的低銦含量的IGZO，及接近(例如，與其接觸)通道材料102的高銦含量的IGZO。高銦含量的IGZO可相對於低銦含量的IGZO提供更高遷移率及更貧乏的介面性質，雖然遷移率相對於高銦含量的IGZO較低，低銦含量的IGZO可提供更寬的能帶隙、更低的閘極洩露、及更佳的介面性質。
IGZO 104可係非晶、結晶、或半結晶氧化物半導體，且如參考圖12於下文討論的，可使用低溫沈積處理形成，諸如，物理氣相沈積(PVD)(例如，濺鍍)、原子層沈積(ALD)、或化學氣相沈積(CVD)。以低至足以與後端製程相比的溫度沈積IGZO 104的能力代表特定優點。IGZO 104可在側壁上或順應地在任何期望結構上 沈積至精確厚度，允許製造具有任何期望幾何的電晶體。另外，IGZO 104的沈積可與可作用為高k介電質106(例如，氧化鉿)的許多材料的沈積相容。IGZO 104可具有厚度112。在部分實施例中，厚度112可在0.5奈米及5奈米之間(例如，在5埃及3奈米之間，或在6埃及3奈米之間)。當IGZO 104與不同於IGZO的通道材料102接壤時，IGZO 104的厚度112可選擇成低至足以限制載體的溢出，依應用而決定。如上文所提及的，在部分實施例中，通道材料102自身可係IGZO；在此種實施例中，IGZO的單層或區域可作用為IGZO 104及通道材料102二者。
高k介電質106可包括元素，諸如，鉿、矽、氧、鈦、鉭、鑭、鋁、鋯、鋇、鍶、釔、鉛、鈧、鈮、及鋅。可使用在高k介電質106中的高k材料的範例可包括，但不限於，氧化鉿、氧化矽鉿、氧化鑭、氧化鋁鑭、氧化鋯、氧化矽鋯、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉭、氧化鉭矽、氧化鉛鈧鉭、及鈮酸鉛鋅。在部分實施例中，退火處理可在閘極堆疊100的製造期間在高k介電質106上實行以改善高k介電質106的品質。高k介電質106可具有厚度114。在部分實施例中，厚度114可在0.5奈米及3奈米之間(例如，在1及3奈米之間，或在1及2奈米之間)。
電晶體閘極堆疊100可包括在任何合適的電晶體結構 中。例如，根據各種實施例，圖2-6係包括電晶體閘極堆疊100之範例單閘極電晶體120的橫剖面側視圖、圖7-9係包括電晶體閘極堆疊100之範例雙閘極電晶體120的橫剖面側視圖、圖10A及10B分別係包括電晶體閘極堆疊之範例三閘極電晶體120的透視及橫剖面側視圖、且圖11A及11B分別係包括電晶體閘極堆疊之範例全環繞式閘極電晶體120的透視及橫剖面側視圖。描繪於圖2-11中的電晶體120不代表可將閘極堆疊100包括於其中之電晶體結構的徹底集合，而可提供此種結構的範例。雖然參考圖2-11於下文討論材料的特定配置，中間材料可如參考圖1於上文討論地包括在電晶體120的閘極堆疊100中。須注意圖2-6意圖顯示本文之組件的相對配置，且電晶體120可包括未描繪的其他組件(例如，與源極區域116及汲極區域118電接觸以將電流傳入及傳出電晶體120)。參考圖2-11於下文討論的電晶體120之組件的任一者可採用參考圖1於上文討論之該等組件的實施例之任一者的形式。另外，雖然在圖2-11中將電晶體120的各種組件描繪為平面矩形或以矩形實線形成，此僅為了易於說明，且此等電晶體120的實施例如由用於生產電晶體120的製程所決定的，可係彎曲、圓潤、或其他不規則形狀的。
圖2描畫包括電晶體閘極堆疊100並具有由閘極電極材料108及多層閘極氧化物110(其包括高k介電質106及IGZO 104)提供的單「頂」閘極的電晶體120。多層閘極氧化物110可設置在閘極電極材料108及通道材料102 之間。多層閘極氧化物110可與通道材料102接壤；IGZO 104可特別沒有任何中間材料地與通道材料102接觸(且在部分實施例中，IGZO 104可係通道材料102)。在圖2的實施例中，將閘極堆疊100顯示成設置在基板122上。基板122可係將閘極堆疊100、或電晶體120的其他元件設置於其上的任何結構。在部分實施例中，基板122可包括半導體，諸如，矽。在部分實施例中，基板122可包括絕緣層，諸如，氧化物絕緣層。例如，在圖2及3的實施例中，基板122可包括半導體材料及設置在該半導體材料及源極區域116、通道材料102、及汲極區域118之間的層間介電質(ILD)，以將基板122的半導體材料與源極區域116、通道材料102、及汲極區域118電絕緣(且因此減輕經由基板122將形成在源極區域116及汲極區域118之間的導電路徑的可能性)。在部分實施例中可包括在基板122中之ILD的範例可包括氧化矽、氮化矽、氧化鋁、及/或氮氧化矽。可將參考圖2描述的基板122之實施例的任何合適一者用於本文揭示之電晶體102以外的基板122。
如上文提及的，電晶體120可包括設置在基板122上的源極區域116及汲極區域118，具有設置在源極區域116及汲極區域118之間的通道材料102使得至少部分的通道材料102與至少部分的源極區域116及汲極區域118共平面。源極區域116及汲極118可具有厚度124，且通道材料102可具有厚度126。厚度126可採用參考圖1於 上文討論的厚度113之實施例的任一者的形式。在部分實施例中，厚度124可少於厚度126(如圖2中所描繪的，具有各者設置在部分通道材料102及基板122之間的源極區域116及汲極區域118)，而在其他實施例中，厚度124可等於厚度126。在部分實施例中，通道材料102、IGZO 104、高k介電質106、及/或閘極電極材料108可順應地環繞源極區域116及/或汲極區域118。源極區域116及汲極區域118可由其係電晶體120之閘極長度的距離125分隔。在部分實施例中，閘極長度可在20及30奈米之間(例如，在22及28奈米之間，或約25奈米)。
源極區域116及汲極區域118可使用本技術中已知的任何合適處理形成。例如，如針對基於半導體氧化物系統之薄膜電晶體所已知的，可沈積或另外提供一或多個金屬及/或金屬合金層以形成源極區域116及汲極區域118。上文描述之源極區域116及汲極區域118之實施例的任何合適一者可用於本文描述的任何源極區域116及汲極區域118。
圖3描畫包括電晶體閘極堆疊100並具有由閘極電極材料108及多層閘極氧化物110(其包括高k介電質106及IGZO 104)提供的單「頂」閘極的電晶體120。多層閘極氧化物110可設置在閘極電極材料108及通道材料102之間。多層閘極氧化物110可與通道材料102接壤；IGZO 104可特別沒有任何中間材料地與通道材料102接觸(且在部分實施例中，IGZO 104可係通道材料102)。 在圖3的實施例中，將閘極堆疊100顯示成設置在基板122上。電晶體120可包括設置在基板122上的源極區域116及汲極區域118，具有設置在源極區域116及汲極區域118之間的IGZO 104使得至少部分的IGZO 104與至少部分的源極區域116及汲極區域118共平面。如上文討論的，在部分實施例中，圖3的基板122可包括半導體材料及設置在該半導體材料及源極區域116、通道材料102、及汲極區域118之間的ILD以將基板122的半導體材料與源極區域116、通道材料102、及汲極區域118電絕緣。在部分實施例中，IGZO 104、高k介電質106、及/或閘極電極材料108可順應地環繞源極區域116及/或汲極區域118。
圖4描畫包括電晶體閘極堆疊100並具有由閘極電極材料108及多層閘極氧化物110(其包括高k介電質106及IGZO 104)提供的單「底」閘極的電晶體120。多層閘極氧化物110可設置在閘極電極材料108及通道材料102之間。多層閘極氧化物110可與通道材料102接壤；IGZO 104可特別沒有任何中間材料地與通道材料102接觸(且在部分實施例中，IGZO 104可係通道材料102)。在圖4的實施例中，在與描繪於圖2中之該閘極堆疊「上下顛倒」的定向上將閘極堆疊100顯示成設置在基板122上；亦即，閘極電極材料108可設置在基板122及通道材料102之間。電晶體120可包括設置在通道材料102上的源極區域116及汲極區域118，使得源極區域116及汲極 區域118不與通道材料102共平面。
圖5描畫具有圖4的電晶體120之結構的電晶體120。圖5的電晶體120特別包括電晶體閘極堆疊100並具有由閘極電極材料108及多層閘極氧化物110(其包括高k介電質106及IGZO 104)提供的單「底」閘極。在圖5的實施例中，IGZO 104提供通道材料102，所以通道材料102未分開標示。圖5的電晶體120也可包括基板122(未圖示)，其配置成使得閘極電極材料108設置在基板122及多層閘極氧化物110之間。電晶體120可包括設置在通道102上的源極區域116及汲極區域118，使得源極區域116及汲極區域118不與通道材料102共平面。在描畫於圖5中的實施例中，可將源極區域116及汲極區域118沈積在IGZO 104上。如上文討論的，可將任何合適材料用於形成圖5的電晶體120。例如，閘極電極材料108可係氮化鈦、高k介電質106可係氧化鉿、且源極區域116及汲極區域118可用鋁形成。圖5之電晶體120的閘極長度可約為25奈米。
圖6描畫包括電晶體閘極堆疊100並具有由閘極電極材料108及多層閘極氧化物110(其包括高k介電質106及IGZO 104)提供的單「底」閘極的電晶體120。多層閘極氧化物110可設置在閘極電極材料108及通道材料102之間。多層閘極氧化物110可與通道材料102接壤；IGZO 104可特別沒有任何中間材料地與通道材料102接觸(且在部分實施例中，IGZO 104可係通道材料102)。 在圖6的實施例中，在與描繪於圖2中之該閘極堆疊「上下顛倒」的定向上將閘極堆疊100顯示成設置在基板122上；亦即，閘極電極材料108可設置在基板122及通道材料102之間。電晶體120可包括設置在通道材料102上使得至少部分的源極區域116及至少部分的汲極區域118與至少部分的通道材料102共平面的源極區域116及汲極118。在部分實施例中，源極區域116及汲極區域118各者可設置在部分的通道材料102及基板122之間，如圖6所描繪的，而在其他實施例中，通道材料102可不延伸至源極區域116或汲極區域118「之上」。在部分實施例中，通道材料102可順應地環繞源極區域116及/或汲極區域118。
圖7描畫包括分別藉由閘極電極材料108-1/多層閘極氧化物110-1及閘極電極材料108-2/多層閘極氧化物110-2提供的二個電晶體閘極堆疊100-1及100-2並具有「底」及「頂」閘極的雙閘極電晶體120。多層閘極氧化物110-1及110-2可分別包括高k介電質106-1及106-2及IGZO 104-1及104-2。各多層閘極氧化物110可設置在對應的閘極電極材料108及通道材料102之間。各多層閘極氧化物110可與通道材料102接壤；IGZO 104-1及104-2可特別沒有任何中間材料地與通道材料102接觸(且在部分實施例中，IGZO 104-1/104-2可係通道材料102)。電晶體120可包括設置成鄰近於通道材料102的源極區域116及汲極區域118。在描繪於圖7中的實施例 中，將源極區域116及汲極區域118設置在IGZO 104-2上，並將高k介電質106-2設置成適形地環繞源極區域116、IGZO 104-2、及汲極區域118。將閘極電極材料108-2設置在高k介電質106-2上。在圖7的實施例中，至少部分的源極區域116及至少部分的汲極區域118與至少部分的高k介電質106-2共平面。
圖8描畫具有圖7的電晶體120之結構的雙閘極電晶體120。圖8的電晶體120特別包括分別藉由閘極電極材料108-1/多層閘極氧化物110-1及閘極電極材料108-2/多層閘極氧化物110-2提供的二個電晶體閘極堆疊100-1及100-2並具有「底」及「頂」閘極。在圖8的實施例中，IGZO的連續區域提供IGZO 104-1、通道材料102、及IGZO 104-2。圖8的電晶體120也可包括基板122(未圖示)，其配置成使得閘極電極材料108-1設置在基板122及多層閘極氧化物110之間。電晶體120可包括設置在通道材料102上的源極區域116及汲極區域118，使得源極區域116及汲極區域118不與通道材料102共平面。在描畫於圖8中的實施例中，可將源極區域116及汲極區域118沈積在IGZO 104上。在製造期間，可將空隙127形成在高k介電質106-2及IGZO 104之間；同時此種空隙127可降低電晶體120的效能，只要在高k介電質106-2及IGZO 104之間實現充份的耦接，電晶體120仍可充份地運作。如上文討論的，可將任何合適材料用於形成圖8的電晶體120。例如，閘極電極材料108-1可係氮化鈦、 高k介電質106-1及106-2可係氧化鉿、源極區域116及汲極區域118可用鋁形成、且閘極電極材料108-2可係鈀。圖8之電晶體120的閘極長度可約為25奈米。
圖9描畫包括分別藉由閘極電極材料108-1/多層閘極氧化物110-1及閘極電極材料108-2/多層閘極氧化物110-2提供的二個電晶體閘極堆疊100-1及100-2並具有「底」及「頂」閘極的雙閘極電晶體120。各多層閘極氧化物110可包括高k介電質106及IGZO 104。各多層閘極氧化物110可設置在對應的閘極電極材料108及通道材料102之間。各多層閘極氧化物110可與通道材料102接壤；IGZO 104-1及104-2可特別沒有任何中間材料地與通道材料102接觸(且在部分實施例中，IGZO 104-1/104-2可係通道材料102)。電晶體120可包括設置成鄰近於通道材料102的源極區域116及汲極區域118。在描繪於圖9的實施例中，源極區域116及汲極區域118與通道材料102共平面，並設置在高k介電質106-1及106-2之間。源極區域116、汲極區域118、及通道材料102之間的相對配置可採用參考圖2於上文討論的實施例之任一者的形式。
圖10A及10B分別係根據各種實施例之包括電晶體閘極堆疊100的範例三閘極電晶體120的透視及橫剖面側視圖。圖10A及10B的電晶體120可包括通道材料102、及包括閘極電極材料108、高k介電質106及IGZO 104的閘極堆疊100。IGZO 104可設置在高k介電質106及通 道材料102之間的(例如，IGZO 104可與通道材料102接觸)。在描繪於圖10A及10B中的三閘極電晶體120中，以半導體材料形成的鰭132可從半導體材料的基底140延伸。可將氧化物材料130設置在鰭132的任一側上。在部分實施例中，氧化物材料130可包括參考高k介電質106於本文討論的任何材料。
閘極堆疊100可如圖所示地迴繞鰭132，其中通道材料102對應於由閘極堆疊100迴繞之鰭132的部分。IGZO 104可迴繞鰭132的通道材料102、高k介電質106可迴繞IGZO 104、且閘極電極材料108可迴繞高k介電質106。如圖所示，鰭132可包括在閘極堆疊100之任一側上的源極區域116及汲極區域118。通道材料102、源極區域116、及汲極區域118的組成物可採用本文揭示之任何實施例或本技術中已知的形式。雖然將描繪於圖10A及10B中的鰭132顯示成具有矩形橫剖面，鰭132可替代地具有在鰭132之「頂部」圓潤或傾斜的橫剖面，且閘極堆疊100可順應於此圓潤或傾斜的鰭132。在使用時，三閘極電晶體120可在鰭132的三「側」上形成導電通道，可能相對於單閘極電晶體(其可在通道材料102的一「側」上形成導電通道)及雙閘極電晶體(其可在通道材料102的二「側」上形成導電通道)改善效能。
圖11A及11B分別係根據各種實施例之包括電晶體閘極堆疊100的範例全環繞式閘極電晶體120的透視及橫剖面側視圖。圖11A及11B的電晶體120可包括通道材 料102、及包括閘極電極材料108、高k介電質106及IGZO 104的閘極堆疊100。IGZO 104可設置在高k介電質106及通道材料102之間的(例如，IGZO 104可與通道材料102接觸)。在描繪於圖11A及11B中的全環繞式閘極電晶體120中，以半導體材料形成的佈線136可延伸至基板134及氧化物材料層130之上。例如，佈線136可採用奈米線或奈米帶的形式。閘極堆疊100可如圖所示地完全地或幾乎完全地迴繞佈線136，其中通道材料102對應於由閘極堆疊100迴繞之佈線136的部分。IGZO 104可迴繞鰭132的通道材料102、高k介電質106可迴繞IGZO 104、且閘極電極材料108可迴繞高k介電質106。在部分實施例中，閘極堆疊100可完全圍繞佈線136。如圖所示，佈線136可包括在閘極堆疊100之任一側上的源極區域116及汲極區域118。通道材料102、源極區域116、及汲極區域118的組成物可採用本文揭示之任何實施例或本技術中已知的形式。雖然將描繪於圖11A及11B中的佈線136顯示為具有矩形橫剖面，佈線136可替代地具有圓潤或其他不規則形狀的橫剖面，且閘極堆疊100可順應於佈線136的形狀。在使用時，三閘極電晶體120可在多於佈線136之三個「側」上形成導電通道，可能相對於三閘極電晶體改善效能。雖然圖11A及11B描畫佈線136的縱軸實質平行於氧化物材料130的平面(及基板134的平面)設置的實施例，此不必然係該情形；在其他實施例中，例如，佈線136可「垂直地」定向以垂直於氧 化物130的平面(或基板134的平面)。
本文揭示的電晶體閘極堆疊100可使用任何合適技術製造。例如，圖12係根據各種實施例之製造電晶體閘極堆疊的範例方法1200的流程圖。雖然方法1200的各操作係以特定次序描繪一次，操作可用任何合適次序並依需要重複地實施。例如，一或多個操作可平行地實施以實質同時地製造多個電晶體閘極堆疊。在另一範例中，操作可用不同次序實施以反映電晶體閘極堆疊將包括於其中之電晶體的結構(例如，圖5之電晶體120的閘極電極材料可在IGZO 104之前提供，同時圖10之電晶體120的閘極電極材料可在IGZO 104之後提供)。
在1202，可提供閘極電極材料。例如，在1202提供的閘極電極材料可採用本文揭示之閘極電極材料108的實施例之任一者的形式(例如，參考電晶體120於本文討論之實施例的任一者)。閘極電極材料可使用本技術中已知的任何合適沈積及圖案化技術在1202提供。
在1204，可提供高k介電層。例如，在1204提供的高k介電質可採用本文揭示之高k介電質106的實施例之任一者的形式。在部分實施例中，高k介電層可在1204提供以與1202的閘極電極材料接觸。在其他實施例中，可將中間材料設置在閘極電極材料及高k介電層之間。高k介電質可使用本技術中已知的任何合適技術在1204提供。
在1206，提供IGZO層，使得該高k介電層設置在該 IGZO層及該閘極電極材料之間。在1206提供的IGZO可採用本文揭示之IGZO 104的實施例之任一者的形式。在部分實施例中，在1206提供的IGZO可與電晶體的通道材料接觸(例如，本文揭示之任何電晶體120的通道材料102)。IGZO可使用本技術中已知的任何合適技術在1206提供。例如，在部分實施例中，IGZO層可藉由物理氣相沈積(PVD)，諸如，濺鍍，提供。在部分實施例中，IGZO層可藉由原子層沈積(ALD)提供。在部分實施例中，IGZO層可藉由化學氣相沈積(CVD)提供。
方法1200可更包括與電晶體120的其他組件之生產有關的其他製造操作。例如，方法1200可包括提供與在1206提供之IGZO不同的通道材料(例如，根據上文討論之實施例的任何合適一者)。在部分實施例中，方法1200可包括提供源極區域及汲極區域(例如，根據上文討論之實施例的任何合適一者)。
本文揭示的電晶體閘極堆疊可包括在任何合適的電子裝置中。圖13-16描繪可包括本文揭示之電晶體閘極堆疊的一或多者之設備的各種範例。
圖13A-B係可包括根據本文揭示的實施例之任一者的一或多個電晶體閘極堆疊之晶圓1300及晶粒1302的頂視圖。晶圓1300可由半導體材料組成並可包括具有形成在晶圓1300的表面上之IC結構的一或多個晶粒1302。各晶粒1302可係包括任何合適IC(例如，包括其包括一或多個閘極堆疊100之一或多個電晶體120的IC)之半導 體產品的重複單元。在半導體產品的生產完成後(例如，在電晶體120中之閘極堆疊100的製造後)，晶圓1300可受切割處理，各晶粒1302在該處理中彼此分離以提供該半導體產品的離散「晶片」。包括如本文揭示之電晶體閘極堆疊的裝置可特別採用晶圓1300(例如，未切割)的形式或晶粒1302(例如，已切割)的形式。晶粒1302可包括一或多個電晶體(例如，下文討論之圖14的電晶體1440的一或多者，其可採用電晶體120之任一者的形式)及/或支援電路以將電信號路由至電晶體，以及任何其他IC組件。在部分實施例中，晶圓1300或晶粒1302可包括記憶體裝置(例如，靜態隨機存取記憶體(SRAM)裝置)、邏輯裝置(例如，AND、OR、NAND、或NOR閘)、或任何其他合適電路元件。可將此等裝置的多者組合在單一晶粒1302上。例如，可將由多個記憶體裝置形成的記憶體陣列形成在與組態成將資訊儲存在記憶體裝置中或執行儲存在記憶體陣列中之指令的處理裝置(例如，圖16的處理裝置1602)或其他邏輯相同的晶粒1302上。
圖14係可包括根據本文揭示的實施例之任一者的一或多個電晶體閘極堆疊之IC裝置1400的橫剖面側視圖。IC裝置1400可形成在基板1402上(例如，圖13A的晶圓1300)並可包括在晶粒(例如，圖13B之晶粒1302)中。基板1402可係由包括，例如，N型或P型材料系統之半導體材料系統組成的半導體基板。基板1402可包 括，例如，使用凸塊矽或絕緣層覆矽次結構形成晶體基板。在部分實施例中，半導體基板1402可使用其他材料形成，其可或可不與矽組合，其包括，但不限於，鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、銻化鎵。分類為II-VI、III-V、或IV族的其他材料也可用於形成基板1402。雖然此處描述可自其形成基板1402之材料的少數範例，可使用其可使用為IC裝置1400之基礎的任何材料。基板1402可係切割晶粒(系例如，圖13B之晶粒1302)或晶圓(例如，圖13A之晶圓1300)的一部分。
IC裝置1400可包括設置在基板1402上的一或多個裝置層1404。裝置層1404可包括形成在基板1402上之一或多個電晶體1440(例如，金屬氧化物半導體場效電晶體(MOSFET))的特性。裝置層1404可包括，例如，一或多個源極及/或汲極(S/D)區域1420、閘極1422以控制S/D區域1420之間的電晶體1440中的電流流動、及一或多個S/D接頭1424以將電信號路由至S/D區域1420/路由來自其的電信號。電晶體1440可包括為了清楚而未描畫的額外特性，諸如，裝置絕緣區域、及閘極接頭等。電晶體1440不限於描畫於圖14中的種類及組態，並可包括各式各樣的種類及組態，諸如，平面電晶體、非平面電晶體、或二者的組合。非平面電晶體可包括FinFET電晶體，諸如，雙閘極電晶體或三閘極電晶體，及迴繞式或全環繞式閘極電晶體，諸如，奈米帶或奈米線電晶體。電晶體1440的一或多者可特別包括根據本文揭 示的實施例之任一者的一或多個電晶體閘極堆疊100。例如，電晶體1440可採用本文揭示之電晶體120之任一者(例如，參考圖2-6於本文討論之單閘極電晶體的任一者、參考圖7-9於本文討論之雙閘極電晶體的任一者、參考圖10A及10B於本文討論之三閘極電晶體的任一者、及參考圖11A及11B於本文討論之全環繞式閘極電晶體的任一者)的形式。S/D區域1420可包括源極區域116及汲極區域118。當使用在用於類比電路、邏輯電路、或記憶體電路之微處理器裝置的金屬層中，並可連同既存之互補式金屬氧化物半導體(CMOS)處理形成時，包括閘極堆疊100的薄膜電晶體120可係特別有利的。
各電晶體1440可包括以至少二層，閘極介電層及閘極電極層，形成的閘極1422。閘極電極層可採用本文揭示之閘極電極材料108之實施例的任一者的形式。在電晶體1440包括一或多個電晶體閘極堆疊100的實施例中，閘極介電層可採用本文揭示之多層閘極氧化物110的實施例之任一者的形式，且可包括IGZO 104及高k介電質106。通常，電晶體1440的閘極介電層可包括一層或層的堆疊，且該一或多層可包括氧化矽、二氧化矽、及/或高k介電材料。例如，包括在電晶體1440之閘極介電層中的高k介電材料可採用本文揭示之高k介電質106的實施例之任一者的形式。
在部分實施例中，當觀看沿著源極-通道-汲極方向之電晶體1440的橫剖面時，閘極電極可由包括實質平行於 基板之表面的底部分及實質垂直於基板之頂表面的二個側部分的U形結構組成(例如，如參考圖10A及10B之三閘極電晶體120於上文討論的)。在其他實施例中，形成閘極電極之金屬層的至少一者可簡單地係實質平行於該基板之頂表面的平面層，且不包括實質垂直於該基板之頂表面的側壁部分。在其他實施例中，閘極電極可由U形結構及平面的非U形結構的組合組成。例如，閘極電極可由形成在一或多個平面的非U形層之頂部上的一或多個U形金屬層組成。在部分實施例中，閘極電極可由V形結構組成(例如，當鰭132不具有「平坦」上表面時，而取而代之地具有圓潤尖峰)。
在部分實施例中，可將一對側壁間隔器形成在該閘極堆疊的相對側上以支撐閘極堆疊。側壁間隔器可從，諸如，氮化矽、氧化矽、碳化矽、摻雜有碳的氮化矽、及氮氧化矽的材料形成。用於形成側壁間隔器的處理在本技術中已為人所熟知且通常包含沈積及蝕刻處理步驟。在部分實施例中，可使用複數個間隔器對；例如，可將二對、三對、或四對側壁間隔器形成在閘極堆疊的相對側上。
S/D區域1420可相鄰於各電晶體1440的閘極1422形成在基板1402內。S/D區域1420可採用參考電晶體120於上文討論之源極區域116及汲極區域118的實施例之任一者的形式。在其他實施例中，S/D區域1420可使用本技術中已知的任何合適處理形成。例如，S/D區域1420可使用植入/擴散處理或沈積處理的任一者形成。在 前一處理中，可將摻雜劑，諸如，硼、鋁、銻、磷、或砷，離子植入該基板1402中以形成S/D區域1420。活化摻雜劑並導致彼等擴散入基板1402中更遠的退火處理可跟隨在該離子植入處理之後。在後一處理中，磊晶沈積處理可提供用於生產S/D區域1420的材料。在部分實作中，S/D區域1420可使用矽合金，諸如，鍺化矽或碳化矽，製造。在部分實施例中，磊晶沈積的矽合金可用摻雜劑，諸如，硼、砷、磷，原位摻雜。在部分實施例中，S/D區域1420可使用一或多種替代半導體材料，諸如，鍺或III-V族材料或合金，形成。在其他實施例中，一或多個金屬及/或金屬合金層可用於形成S/D區域1420(例如，如參考源極區域116及汲極區域118於上文討論的)。在部分實施例中，蝕刻處理可在磊晶沈積之前實施以在基板1402中生產用於S/D區域1420的材料沈積於其中的凹陷。
電信號，諸如，電源及/或輸入/輸出(I/O)信號，可經由設置在裝置層1404上的一或多個互連層(在圖14中描繪為互連層1406-1410)路由至裝置層1404的電晶體1440及/或路由來自其的電信號。例如，裝置層1404的導電特性(例如，閘極1422及S/D接頭1424)可與互連層1406-1410的互連結構1428電耦接。一或多個互連層1406-1410可形成IC裝置1400的層間介電質(ILD)堆疊1419。
互連結構1428可配置在互連層1406-1410內以根據 各式各樣的設計路由電信號(特別係該配置不限於描畫於圖14中之互連結構1428的特別組態)。雖然在圖14中描畫特定數目的互連層1406-1410，本揭示發明包括具有比描畫的更多或更少之互連層的IC裝置。
在部分實施例中，互連結構1428可包括以導電材料，諸如，金屬，填充的溝槽結構1428a(有時稱為「線」)及/或導孔結構1428b(有時稱為「洞」)。溝槽結構1428a可配置成在實質平行於裝置層1404形成於其上的基板1402之表面的平面方向上路由電信號。例如，溝槽結構1428a可在進出圖14的透視圖之該頁的方向上路由電信號。導孔結構1428b可配置成在實質垂直於裝置層1404形成於其上的基板1402之表面的平面方向上路由電信號。在部分實施例中，導孔結構1428b可將不同互連層1406-1410的溝槽結構1428a電耦接在一起。
互連層1406-1410可包括設置在互連結構1428之間的介電材料1426，如圖14所示。在部分實施例中，設置在互連層1406-1410之不同一者中的互連結構1428之間的介電材料1426可具有不同組成物；在其他實施例中，在不同互連層1406-1410之間的介電材料1426的組成物可相同。
第一互連層1406(稱為金屬層1或「M1」)可直接形成在裝置層1404上。如圖所示，在部分實施例中，第一互連層1406可包括溝槽結構1428a及/或導孔結構1428b。第一互連層1406的溝槽結構1428a可與裝置層 1404的接頭(例如，S/D接頭1424)耦接。
第二互連層1408(稱為金屬層2或「M2」)可直接形成在第一互連層1406上。在部分實施例中，第二互連層1408可包括導孔結構1428b以耦接第二互連層1408的溝槽結構1428a與第一互連層1406的溝槽結構1428a。雖然為了清楚而使用線將溝槽結構1428a及導孔結構1428b結構地劃分在各互連層內(例如，在第二互連層1408內)，在部分實施例中，溝槽結構1428a及導孔結構1428b可在結構上及/或材料上連續(例如，在雙嵌處理期間同時填充)。
第三互連層1410(稱為金屬層3或「M3」)(及依需要的額外互連層)可根據結合第二互連層1408或第一互連層1406描述的相似技術及組態陸續形成在第二互連層1408上。
IC裝置1400可包括阻焊劑材料1434(例如，聚醯亞胺或相似材料)及形成在互連層1406-1410上的一或多個焊墊1436。焊墊1436可與互連結構1428電耦接並組態成將電晶體(等)1440的電信號路由至其他外部裝置。例如，焊鍵可形成在一或多個焊墊1436上以機器及/或電耦接包括IC裝置1400的晶片及其他組件(例如，電路板)。IC裝置1400可具有與描畫於其他實施例中不同的其他組態以路由來自互連層1406-1410的電信號。例如，焊墊1436可由將電信號路由至外部組件的其他類比特性(例如，導桿)所取代或可更包括其。
圖15係可包括具有根據本文揭示之實施例的任一者之一或多個電晶體閘極堆疊的組件之IC裝置配件1500的橫剖面側視圖。IC裝置配件1500包括設置在電路板1502(其可係，例如，主機板)上的許多組件。IC裝置配件1500包括設置在電路板1502之第一面1540及電路板1502之相對第二面1542上的組件；組件通常可設置在一或二面1540及1542上。IC裝置配件1500之組件的任何合適一者可特別包括本文揭示的電晶體閘極堆疊100的任一者(例如，在本文揭示之電晶體120的任一者中)。
在部分實施例中，電路板1502可係包括藉由介電材料的層分隔並藉由導電導孔互連的多個金屬層的印刷電路板(PCB)。金屬層的任何一或多者可用期望電路圖案形成以在耦接至電路板1502的組件之間路由電信號(選擇性地結合其他金屬層)。在其他實施例中，電路板1502可係非PCB基板。
描繪於圖15中的IC裝置配件1500包括藉由耦接組件1516耦接至電路板1502之第一面1540的內插器封裝結構1536。耦接組件1516可電及機器地耦接內插器封裝結構1536至電路板1502，並可包括焊球(如圖15所示)、插座的凹凸部分、黏合劑、底膠材料、及/或任何其他合適的電及/或機器耦接結構。
內插器封裝結構1536可包括藉由耦接組件1518耦接至內插器1504的IC封裝1520。耦接組件1518可採用針對應用的任何合適形式，諸如，參考耦接組件1516於上 文討論的形式。雖然在圖15中顯示單一IC封裝1520，多個IC封裝可耦接至內插器1504；事實上，可將額外內插器耦接至內插器1504。內插器1504可提供用於橋接電路板1502及IC封裝1520的中介基板。IC封裝1520可係或包括，例如，晶粒(圖13B的晶粒1302)、IC裝置(例如，圖14的IC裝置1400)、或任何其他合適組件。通常，內插器1504可將連接分散至更寬的間距或將連接進一步路由至不同連接。例如，內插器1504可針對耦接至電路板1502將IC封裝1520(例如，晶粒)耦接至耦接組件1516的球柵陣列(BGA)。在描繪於圖15中的實施例中，將IC封裝1520及電路板1502附接至內插器1504的相對側；在其他實施例中，可將IC封裝1520及電路板1502附接至內插器1504的相同側。在部分實施例中，三或多個組件可藉由內插器1504互連。
插入器1504可由環氧樹脂、玻璃纖維強化環氧樹脂、陶瓷材料、或聚合物材料，諸如，聚醯亞胺，形成。在部分實作中，插入器1504可由其他剛性或可撓材料形成，彼等可包括與上文所述使用在半導體基板中的材料相同的材料，諸如，矽、鍺、及其他III-V族及IV族材料。插入器1504可包括金屬互連1508及導孔1510，包括但不限於貫矽導孔(TSV)1506。插入器1504可更包括嵌入式裝置1514，其包括被動及主動裝置二者。此種裝置可包括，但不限於，電容器、去耦接電容器、電阻器、電感器、熔絲、二極體、變壓器、感測器、靜電放電 (ESD)裝置、及記憶體裝置。更複雜的裝置，諸如，射頻(RF)裝置、功率放大器、電源管理裝置、天線、陣列、感測器、及微機電系統(MEMS)裝置，也可形成在插入器1504上。內插器封裝結構1536可採用本技術中已知之內插器封裝結構的任一者的形式。
IC裝置配件1500可包括藉由耦接組件1522耦接至電路板1502之第一面1540的IC封裝1524。耦接組件1522可採用參考耦接組件1516於上文討論的實施例之任一者的形式，且IC封裝1524可採用參考IC封裝1520於上討論的實施例之任一者的形式。
描繪於圖15中的IC裝置配件1500包括藉由耦接組件1528耦接至電路板1502之第二面1542的封裝堆疊結構1534。封裝堆疊結構1534可包括藉由耦接組件1530耦接在一起的IC封裝1526及IC封裝1532，使得IC封裝1526設置在電路板1502及IC封裝1532之間。耦接組件1528及1530可採用上文討論之耦接組件1516的實施例之任一者的形式，且IC封裝1526及1532可採用上文討論之IC封裝1520的實施例之任一者的形式。封裝堆疊結構1534可根據本技術中已知之封裝堆疊的任一者組態。
圖16係可包括其包括根據本文揭示之實施例的任一者之一或多個電晶體閘極堆疊的一或多個組件之計算裝置1600的方塊圖。例如，計算裝置1600之組件的任何合適一者可包括具有包括一或多個電晶體閘極堆疊100之一或 多個電晶體120的晶粒(例如，晶粒1302(圖13B))。計算裝置1600之組件的任何一或多者可包括IC裝置1400(圖14)或包括於其中。計算裝置1600之組件的任何一或多者可包括IC裝置配件1500(圖15)或包括於其中。
在圖16中將許多組件描繪成包括在計算裝置1600中，但可針對應用的適用性，省略或重複此等組件的任何一或多者。在部分實施例中，包括在計算裝置1600中的部分或所有組件可附接至一或多個主機板。在部分實施例中，將部分或所有的此等組件生產在單一的系統單晶片(SoC)晶粒上。
另外，在各種實施例中，計算裝置1600可不包括描繪於圖16中之組件的一或多者，但計算裝置1600可包括用於耦接至一或多個組件的介面電路。例如，計算裝置1600可不包括顯示裝置1606，但可包括顯示裝置1606可耦接至其的顯示裝置介面電路(例如，連接器及驅動器電路)。在另一組範例中，計算裝置1600可不包括音訊輸入裝置1624或音訊輸出裝置1608，但可包括音訊輸入裝置1624或音訊輸出裝置1608可耦接至其的音訊輸入或輸出裝置介面電路(例如，連接器或支援電路)。
計算裝置1600可包括處理裝置1602(例如，一或多個處理裝置)。如本文所使用的，術語「處理裝置」或「處理器」可指處理來自暫存器及/或記憶體之電子資料以將該電子資料轉換為可儲存在暫存器及/或記憶體中之 其他電子資料的任何裝置或裝置之一部分。處理裝置1602可包括一或多個數位訊號處理器(DSP)、特定應用積體電路(ASIC)、中央處理單元(CPU)、圖形處理單元(GPU)、加密處理器(在硬體內執行加密演算法的特殊化處理器)、伺服器處理器、或任何其他合適處理裝置。計算裝置1600可包括記憶體1604，其自身可包括一或多個記憶體裝置，諸如，揮發性記憶體(例如，動態隨機存取記憶體(DRAM))、非揮發性記憶體(例如，唯讀記憶體(ROM))、快閃記憶體、固態記憶體、及/或硬碟驅動器。在部分實施例中，記憶體1604可包括與處理裝置1602共享晶粒的記憶體。此記憶體可使用為快取記憶體並可包括嵌入式隨機存取記憶體(eDRAM)或自旋轉移力矩隨機存取記憶體(STT-MRAM)。
在部分實施例中，計算裝置1600可包括通訊晶片1612(例如，一或多個通訊晶片)。例如，通訊晶片1612可組態成用於管理將資料轉移至計算裝置1600或自其轉移資料的無線通訊。術語「無線」及其衍生術語可用於描述可經由透過非實質媒體使用調變電磁輻射通訊資料的電路、裝置、系統、方法、技術、通信頻道等。該術語未暗示該等關聯裝置不包含任何線路，雖然在部分實施例中彼等可不含。
通訊晶片1612可實作任何數量的無線標準或協定，包括但未受限於，國際電機電子工程師學會(IEEE)標準，包括Wi-Fi(IEEE 1402.11系列)、IEEE 1402.16標 準(例如，IEEE 1402.16 2005年修正版)、長期演進技術(LTE)計劃以及任何修正、更新、及/或修訂(例如，先進LTE計劃、超行動寬頻(UMB)計劃(也稱為「3GPP2」)等)。IEEE 1402.16相容的寬頻無線存取(BWA)網路有時稱為WiMAX網路，代表全球互通微波存取的首字母縮寫，其係用於通過IEEE 1402.16標準之合格及互通性測試之產品的認證標記。通訊晶片1612可根據全球行動通信系統(GSM)、通用封包無線電服務(GPRS)、通用行動電信系統(UMTS)、高速封包存取(HSPA)、演進HSPA(E-HSPA)、或LTE網路操作。通訊晶片1612可根據GSM增強數據演進(EDGE)、GSM EDGE無線電存取網路(GERAN)、通用地面無線電存取網路(UTRAN)、或演進UTRAN(E-UTRAN)操作。通訊晶片1612可根據分碼多重存取(CDMA)、分時多重存取(TDMA)、數位增強無線電信(DECT)、演進資料最佳化(EV-DO)、及彼等的衍生、以及指定為3G、4G、5G、及之後的任何其他無線協定操作。在其他實施例中，通訊晶片1612可依據其他無線協定操作。計算裝置1600可包括天線1622以促進無線通訊及/或接收其他無線通訊(諸如，AM或FM無線電傳輸)。
在部分實施例中，通訊晶片1612可管理有線通訊，諸如，電、光、或任何其他合適通訊協定(例如，乙太網路)。如上文提及的，通訊晶片1612可包括多個通訊晶片。例如，第一通信晶片1612可專用於較短範圍的無線 通訊，諸如，Wi-Fi或藍牙，且第二通信晶片1612可專用於較長範圍的無線通訊，諸如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO、或其他。在部分實施例中，第一通訊晶片1612可專用於無線通訊，且第二通訊晶片1612可專用於有線通訊。
計算裝置1600可包括電池/電源電路1614。電池/電源電路1614可包括一或多個能量儲存裝置(例如，電池或電容器)及/或用於將計算裝置1600的組件耦接至與計算裝置1600分開的能量源(例如，AC電源線)。
計算裝置1600可包括顯示裝置1606(或對應介面電路，如上文討論的)。顯示裝置1606可包括任何視覺指示器，諸如，抬頭顯示器、電腦監視器、投影機、觸控螢幕顯示器、液晶顯示器(LCD)、發光二極體顯示器、或平面顯示器。
計算裝置1600可包括音訊輸出裝置1608(或對應介面電路，如上文討論的)。音訊輸出裝置1608可包括產生聲響指示器的任何裝置，諸如，揚聲器、耳機、或耳塞。
計算裝置1600可包括音訊輸入裝置1624(或對應介面電路，如上文討論的)。音訊輸入裝置1624可包括產生代表聲音之信號的任何裝置，諸如，麥克風、麥克風陣列、或數位器材(例如，具有樂器數位介面(MIDI)輸出)的器材)。
計算裝置1600可包括全球定位系統(GPS)裝置 1618(或對應介面電路，如上文討論的)。如本技術中已知的，GPS裝置1618可與基於衛星的系統通訊，並可接收計算裝置1600的位置。
計算裝置1600可包括其他輸出裝置1610(或對應介面電路，如上文討論的)。其他輸出裝置1610的範例可包括音訊編碼解碼器、視訊編碼解碼器、印表機、用於提供資訊至其他裝置的有線或無線發射器、或額外儲存裝置。
計算裝置1600可包括其他輸入裝置1620(或對應介面電路，如上文討論的)。輸入裝置1620的範例可包括加速度計、迴轉儀、羅盤、影像擷取裝置、鍵盤、游標控制裝置，諸如，滑鼠、觸控筆、觸控板、條碼閱讀機、快速回應(QR)碼閱讀機、任何感測器、或射頻識別(RFID)閱讀機。
計算裝置1600可具有任何期望形狀因子，諸如，手持或行動計算裝置(例如，行動電話、智慧型手機、行動網際網路裝置、音樂播放器、平板電腦、膝上型電腦、易網機、超輕薄筆記型電腦、個人數位助理(PDA)、超級行動個人電腦等)、桌上計算裝置、伺服器或其他網路計算組件、印表機、掃描器、監視器、機上盒、娛樂控制單元、車輛控制單元、數位相機、數位視訊錄影機、或可穿載計算裝置。在部分實施例中，計算裝置1600可係處理資料的任何其他電子裝置。
以下段落提供本文揭示之實施例的各種範例。
範例1係一種電晶體閘極通道配置，包括：通道材料；及電晶體閘極堆疊，包括閘極電極材料、設置在該閘極電極材料及該通道材料之間的高k介電質、及設置在該高k介電材料及該通道材料之間的銦鎵鋅氧化物(IGZO)。
範例2可包括範例1的專利標的，且可更指定該通道材料係IGZO。
範例3可包括範例1-2之任一者的專利標的，且可進一步指定該通道材料包括氧化錫、氧化銻、氧化銦、氧化銦錫、氧化鈦、氧化鋅、氧化銦鋅、氧化鎵、氮氧化鈦、氧化釕、或氧化鎢。
範例4可包括範例1-3之任一者的專利標的，且可進一步指定該IGZO與該通道材料接觸。
範例5可包括範例1-4之任一者的專利標的，且可進一步指定該高k介電材料與該閘極電極材料接觸。
範例6可包括範例1-5之任一者的專利標的，且可進一步指定該IGZO具有在0.5奈米及5奈米之間的厚度。
範例7可包括範例1-6之任一者的專利標的，且可進一步指定該高k介電質具有在0.5及3奈米之間的厚度。
範例8可包括範例1-7之任一者的專利標的，且可進一步指定該高k介電質包括氧化鉿。
範例9可包括範例1-8之任一者的專利標的，且可進一步指定該高k介電質包括氧化鋯、氧化鋁、氧化鉭、氧化鉭矽、氧化鉿矽、或氧化鑭。
範例10係一種電晶體，包括通道材料；閘極電極材料；多層閘極氧化物，設置在該閘極電極材料及該通道材料之間，其中該多層閘極氧化物包括高k介電質及銦鎵鋅氧化物(IGZO)，且該IGZO與該通道材料接觸；源極區域；及汲極區域。
範例11可包括範例10的專利標的，且可進一步指定該電晶體具有在20及30奈米之間的閘極長度。
範例12可包括範例10-11之任一者的專利標的，且可進一步指定該通道材料與該源極區域及該汲極區域共平面。
範例13可包括範例10-12之任一者的專利標的，且可進一步包括電晶體基板，其中該源極區域及該汲極區域設置在該電晶體基板上的閘極電極材料之間。
範例14可包括範例10-11之任一者的專利標的，且可進一步包括電晶體基板，其中該閘極電極材料設置在該源極區域及該電晶體基板之間。
範例15可包括範例10-11之任一者的專利標的，且可進一步指定：該閘極電極材料係第一閘極電極材料；該多層閘極氧化物係第一多層閘極氧化物；該電晶體更包含第二閘極電極材料及第二多層閘極氧化物；該通道材料設置在該第一及第二多層閘極氧化物之間；及該第一及第二多層閘極氧化物設置在該第二及第二閘極電極材料之間。
範例16可包括範例15的專利標的，且可進一步指定該通道材料與該源極區域及該汲極區域共平面。
範例17可包括範例15-16之任一者的專利標的，且可更指定該通道材料係IGZO。
範例18可包括範例10-11之任一者的專利標的，且可更指定將該通道材料成型為鰭，且該多層閘極氧化物迴繞該鰭。
範例19可包括範例10-11之任一者的專利標的，且可更指定將該通道材料成型為佈線，且該多層閘極氧化物迴繞該佈線。
範例20可包括範例19的專利標的，且可更指定該多層閘極氧化物完全迴繞該佈線。
範例21係一種計算裝置，包括：基板；及耦接至該基板的積體電路(IC)晶粒，其中該IC晶粒包括電晶體，其具有通道材料、閘極電極材料、多層閘極氧化物，設置在該閘極電極材料及該通道材料之間，其中該多層閘極氧化物包括高k介電質及銦鎵鋅氧化物(IGZO)，且該IGZO與該通道材料接觸、源極區域、及汲極區域。
範例22可包括範例21的專利標的，且可更指定該計算裝置係可穿載或手持計算裝置。
範例23可包括範例21-22之任一者的專利標的，且可更指定該計算裝置更包括一或多個通訊晶片及天線。
範例24可包括範例21-23之任一者的專利標的，且可更指定該基板係主機板。
範例25係一種製造電晶體的方法，包括：提供閘極電極材料；提供高k介電層；及提供銦鎵鋅氧化物 (IGZO)層，使得該高k介電層設置在該IGZO層及該閘極電極材料之間。
範例26可包括範例25的專利標的，且可進一步指定提供該IGZO層包含實施IGZO的原子層沈積、物理氣相沈積、或化學氣相沈積。
範例27可包括範例25-26之任一者的專利標的，且可進一步包括提供與該IGZO不同的通道材料，使得該IGZO設置在該通道材料及該高k介電層之間。
範例28可包括範例25-27之任一者的專利標的，且可進一步包括提供以20及30奈米之間的閘極長度分隔的源極區域及汲極區域。
範例29可包括範例25-28之任一者的專利標的，且可進一步指定該IGZO層至少部分地迴繞通道材料。
範例30可包括範例29的專利標的，且可進一步指定該IGZO層圍繞該通道材料。
100-1、100-2‧‧‧電晶體閘極堆疊
102‧‧‧通道材料
104-1、104-2‧‧‧IGZO
106-1、106-2‧‧‧高k介電質
108-1、108-2‧‧‧閘極電極材料
110-1、110-2‧‧‧多層閘極氧化物
116‧‧‧源極區域
118‧‧‧汲極區域
120‧‧‧電晶體
122‧‧‧基板

Claims (25)

  1. 一種電晶體閘極通道配置，包含：通道材料；及電晶體閘極堆疊，包括：閘極電極材料；高k介電質，設置在該閘極電極材料及該通道材料之間，及銦鎵鋅氧化物(IGZO)，設置在該高k介電材料及該通道材料之間，其中，該IGZO包括接近該高k介電質的低銦含量的IGZO區域及接近該通道材料的高銦含量的IGZO區域。
  2. 如申請專利範圍第1項的電晶體閘極通道配置，其中該通道材料係IGZO。
  3. 如申請專利範圍第1項的電晶體閘極通道配置，其中該通道材料包括氧化錫、氧化銻、氧化銦、氧化銦錫、氧化鈦、氧化鋅、氧化銦鋅、氧化鎵、氮氧化鈦、氧化釕、或氧化鎢。
  4. 如申請專利範圍第1項的電晶體閘極通道配置，其中該IGZO與該通道材料接觸。
  5. 如申請專利範圍第1項的電晶體閘極通道配置，其中該高k介電材料與該閘極電極材料接觸。
  6. 如申請專利範圍第1項的電晶體閘極通道配置，其中該IGZO具有在0.5奈米及5奈米之間的厚度。
  7. 如申請專利範圍第1項的電晶體閘極通道配置， 其中該高k介電質具有在0.5及3奈米之間的厚度。
  8. 如申請專利範圍第1項的電晶體閘極通道配置，其中該高k介電質包括氧化鉿。
  9. 如申請專利範圍第1項的電晶體閘極通道配置，其中該高k介電質包括氧化鋯、氧化鋁、氧化鉭、氧化鉭矽、氧化鉿矽、或氧化鑭。
  10. 一種電晶體，包含：通道材料；閘極電極材料；多層閘極氧化物，設置在該閘極電極材料及該通道材料之間，其中該多層閘極氧化物包括高k介電質及銦鎵鋅氧化物(IGZO)，且該IGZO與該通道材料接觸，其中，該IGZO包括接近該高k介電質的低銦含量的IGZO區域及接近該通道材料的高銦含量的IGZO區域；源極區域；及汲極區域。
  11. 如申請專利範圍第10項的電晶體，其中該電晶體具有在20及30奈米之間的閘極長度。
  12. 如申請專利範圍第10項的電晶體，其中該通道材料與該源極區域及該汲極區域共平面。
  13. 如申請專利範圍第10項的電晶體，其中將該通道材料成型為鰭，且該多層閘極氧化物迴繞該鰭。
  14. 如申請專利範圍第10項的電晶體，其中將該通道材料成型為佈線，且該多層閘極氧化物迴繞該佈線。
  15. 如申請專利範圍第14項的電晶體，其中該多層閘極氧化物完全迴繞該佈線。
  16. 一種計算裝置，包含：基板；及積體電路(IC)晶粒，耦接至該基板，其中該IC晶粒包括具有下列各者的電晶體：通道材料，閘極電極材料，多層閘極氧化物，設置在該閘極電極材料及該通道材料之間，其中該多層閘極氧化物包括高k介電質及銦鎵鋅氧化物(IGZO)，且該IGZO與該通道材料接觸，其中，該IGZO包括接近該高k介電質的低銦含量的IGZO區域及接近該通道材料的高銦含量的IGZO區域，源極區域，及汲極區域。
  17. 如申請專利範圍第16項的計算裝置，其中該計算裝置係可穿載或手持計算裝置。
  18. 如申請專利範圍第16項的計算裝置，其中該計算裝置更包括一或多個通訊晶片及天線。
  19. 如申請專利範圍第16項的計算裝置，其中該基板係主機板。
  20. 一種製造電晶體的方法，包含：提供閘極電極材料；提供高k介電層；及 提供銦鎵鋅氧化物(IGZO)層，使得該高k介電層設置在該IGZO層及該閘極電極材料之間，其中，該IGZO包括接近該高k介電質的低銦含量的IGZO區域及接近該通道材料的高銦含量的IGZO區域。
  21. 如申請專利範圍第20項的方法，其中提供該IGZO層包含實施IGZO的原子層沈積、物理氣相沈積、或化學氣相沈積。
  22. 如申請專利範圍第20項之方法，更包含：提供與該IGZO不同的通道材料，使得該IGZO設置在該通道材料及該高k介電層之間。
  23. 如申請專利範圍第20項之方法，更包含：提供以20及30奈米之間的閘極長度分隔的源極區域及汲極區域。
  24. 如申請專利範圍第20項的方法，其中該IGZO層至少部分地迴繞通道材料。
  25. 如申請專利範圍第24項的方法，其中該IGZO層圍繞該通道材料。
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Families Citing this family (225)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130023129A1 (en) 2011-07-20 2013-01-24 Asm America, Inc. Pressure transmitter for a semiconductor processing environment
US10714315B2 (en) 2012-10-12 2020-07-14 Asm Ip Holdings B.V. Semiconductor reaction chamber showerhead
US20160376700A1 (en) 2013-02-01 2016-12-29 Asm Ip Holding B.V. System for treatment of deposition reactor
US11015245B2 (en) 2014-03-19 2021-05-25 Asm Ip Holding B.V. Gas-phase reactor and system having exhaust plenum and components thereof
US10941490B2 (en) 2014-10-07 2021-03-09 Asm Ip Holding B.V. Multiple temperature range susceptor, assembly, reactor and system including the susceptor, and methods of using the same
US10276355B2 (en) 2015-03-12 2019-04-30 Asm Ip Holding B.V. Multi-zone reactor, system including the reactor, and method of using the same
US10458018B2 (en) 2015-06-26 2019-10-29 Asm Ip Holding B.V. Structures including metal carbide material, devices including the structures, and methods of forming same
US10211308B2 (en) 2015-10-21 2019-02-19 Asm Ip Holding B.V. NbMC layers
US11139308B2 (en) 2015-12-29 2021-10-05 Asm Ip Holding B.V. Atomic layer deposition of III-V compounds to form V-NAND devices
US10529554B2 (en) 2016-02-19 2020-01-07 Asm Ip Holding B.V. Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches
US10367080B2 (en) 2016-05-02 2019-07-30 Asm Ip Holding B.V. Method of forming a germanium oxynitride film
US11453943B2 (en) 2016-05-25 2022-09-27 Asm Ip Holding B.V. Method for forming carbon-containing silicon/metal oxide or nitride film by ALD using silicon precursor and hydrocarbon precursor
US10612137B2 (en) 2016-07-08 2020-04-07 Asm Ip Holdings B.V. Organic reactants for atomic layer deposition
US9859151B1 (en) 2016-07-08 2018-01-02 Asm Ip Holding B.V. Selective film deposition method to form air gaps
US9812320B1 (en) 2016-07-28 2017-11-07 Asm Ip Holding B.V. Method and apparatus for filling a gap
US9887082B1 (en) 2016-07-28 2018-02-06 Asm Ip Holding B.V. Method and apparatus for filling a gap
KR102532607B1 (ko) 2016-07-28 2023-05-15 에이에스엠 아이피 홀딩 비.브이. 기판 가공 장치 및 그 동작 방법
US10804362B2 (en) * 2016-08-31 2020-10-13 Flosfia Inc. Crystalline oxide semiconductor film, crystalline oxide semiconductor device, and crystalline oxide semiconductor system
WO2018052097A1 (ja) 2016-09-15 2018-03-22 株式会社Flosfia 半導体膜の製造方法及び半導体膜並びにドーピング用錯化合物及びドーピング方法
US11532757B2 (en) 2016-10-27 2022-12-20 Asm Ip Holding B.V. Deposition of charge trapping layers
US10714350B2 (en) 2016-11-01 2020-07-14 ASM IP Holdings, B.V. Methods for forming a transition metal niobium nitride film on a substrate by atomic layer deposition and related semiconductor device structures
KR102546317B1 (ko) 2016-11-15 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기체 공급 유닛 및 이를 포함하는 기판 처리 장치
KR20180068582A (ko) 2016-12-14 2018-06-22 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11581186B2 (en) 2016-12-15 2023-02-14 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus
US11447861B2 (en) 2016-12-15 2022-09-20 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus and a method of forming a patterned structure
KR20180070971A (ko) 2016-12-19 2018-06-27 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US10269558B2 (en) 2016-12-22 2019-04-23 Asm Ip Holding B.V. Method of forming a structure on a substrate
US11390950B2 (en) 2017-01-10 2022-07-19 Asm Ip Holding B.V. Reactor system and method to reduce residue buildup during a film deposition process
US10468261B2 (en) 2017-02-15 2019-11-05 Asm Ip Holding B.V. Methods for forming a metallic film on a substrate by cyclical deposition and related semiconductor device structures
US10529563B2 (en) 2017-03-29 2020-01-07 Asm Ip Holdings B.V. Method for forming doped metal oxide films on a substrate by cyclical deposition and related semiconductor device structures
US10770286B2 (en) 2017-05-08 2020-09-08 Asm Ip Holdings B.V. Methods for selectively forming a silicon nitride film on a substrate and related semiconductor device structures
US11306395B2 (en) 2017-06-28 2022-04-19 Asm Ip Holding B.V. Methods for depositing a transition metal nitride film on a substrate by atomic layer deposition and related deposition apparatus
KR20190009245A (ko) 2017-07-18 2019-01-28 에이에스엠 아이피 홀딩 비.브이. 반도체 소자 구조물 형성 방법 및 관련된 반도체 소자 구조물
US11374112B2 (en) 2017-07-19 2022-06-28 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US11018002B2 (en) 2017-07-19 2021-05-25 Asm Ip Holding B.V. Method for selectively depositing a Group IV semiconductor and related semiconductor device structures
US10541333B2 (en) 2017-07-19 2020-01-21 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US10590535B2 (en) 2017-07-26 2020-03-17 Asm Ip Holdings B.V. Chemical treatment, deposition and/or infiltration apparatus and method for using the same
US10692741B2 (en) 2017-08-08 2020-06-23 Asm Ip Holdings B.V. Radiation shield
US10770336B2 (en) 2017-08-08 2020-09-08 Asm Ip Holding B.V. Substrate lift mechanism and reactor including same
US11769682B2 (en) 2017-08-09 2023-09-26 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US11139191B2 (en) 2017-08-09 2021-10-05 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US11830730B2 (en) 2017-08-29 2023-11-28 Asm Ip Holding B.V. Layer forming method and apparatus
KR102491945B1 (ko) 2017-08-30 2023-01-26 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11056344B2 (en) 2017-08-30 2021-07-06 Asm Ip Holding B.V. Layer forming method
US11295980B2 (en) 2017-08-30 2022-04-05 Asm Ip Holding B.V. Methods for depositing a molybdenum metal film over a dielectric surface of a substrate by a cyclical deposition process and related semiconductor device structures
US10658205B2 (en) 2017-09-28 2020-05-19 Asm Ip Holdings B.V. Chemical dispensing apparatus and methods for dispensing a chemical to a reaction chamber
US10403504B2 (en) 2017-10-05 2019-09-03 Asm Ip Holding B.V. Method for selectively depositing a metallic film on a substrate
CN107742647A (zh) * 2017-11-21 2018-02-27 中国电子科技集团公司第十三研究所 氧化镓场效应晶体管
US11022879B2 (en) 2017-11-24 2021-06-01 Asm Ip Holding B.V. Method of forming an enhanced unexposed photoresist layer
WO2019103610A1 (en) 2017-11-27 2019-05-31 Asm Ip Holding B.V. Apparatus including a clean mini environment
CN111316417B (zh) 2017-11-27 2023-12-22 阿斯莫Ip控股公司 与批式炉偕同使用的用于储存晶圆匣的储存装置
US10872771B2 (en) 2018-01-16 2020-12-22 Asm Ip Holding B. V. Method for depositing a material film on a substrate within a reaction chamber by a cyclical deposition process and related device structures
CN111630203A (zh) 2018-01-19 2020-09-04 Asm Ip私人控股有限公司 通过等离子体辅助沉积来沉积间隙填充层的方法
TWI799494B (zh) 2018-01-19 2023-04-21 荷蘭商Ａｓｍ 智慧財產控股公司 沈積方法
US11081345B2 (en) 2018-02-06 2021-08-03 Asm Ip Holding B.V. Method of post-deposition treatment for silicon oxide film
US10896820B2 (en) 2018-02-14 2021-01-19 Asm Ip Holding B.V. Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
CN111699278B (zh) 2018-02-14 2023-05-16 Asm Ip私人控股有限公司 通过循环沉积工艺在衬底上沉积含钌膜的方法
KR102636427B1 (ko) 2018-02-20 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 장치
US10975470B2 (en) 2018-02-23 2021-04-13 Asm Ip Holding B.V. Apparatus for detecting or monitoring for a chemical precursor in a high temperature environment
US11473195B2 (en) 2018-03-01 2022-10-18 Asm Ip Holding B.V. Semiconductor processing apparatus and a method for processing a substrate
US11629406B2 (en) 2018-03-09 2023-04-18 Asm Ip Holding B.V. Semiconductor processing apparatus comprising one or more pyrometers for measuring a temperature of a substrate during transfer of the substrate
US11114283B2 (en) 2018-03-16 2021-09-07 Asm Ip Holding B.V. Reactor, system including the reactor, and methods of manufacturing and using same
KR102646467B1 (ko) 2018-03-27 2024-03-11 에이에스엠 아이피 홀딩 비.브이. 기판 상에 전극을 형성하는 방법 및 전극을 포함하는 반도체 소자 구조
US11230766B2 (en) 2018-03-29 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
US11088002B2 (en) 2018-03-29 2021-08-10 Asm Ip Holding B.V. Substrate rack and a substrate processing system and method
TWI811348B (zh) 2018-05-08 2023-08-11 荷蘭商Ａｓｍ 智慧財產控股公司 藉由循環沉積製程於基板上沉積氧化物膜之方法及相關裝置結構
KR102596988B1 (ko) 2018-05-28 2023-10-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 그에 의해 제조된 장치
US11718913B2 (en) 2018-06-04 2023-08-08 Asm Ip Holding B.V. Gas distribution system and reactor system including same
US11270899B2 (en) 2018-06-04 2022-03-08 Asm Ip Holding B.V. Wafer handling chamber with moisture reduction
US11286562B2 (en) 2018-06-08 2022-03-29 Asm Ip Holding B.V. Gas-phase chemical reactor and method of using same
US10797133B2 (en) 2018-06-21 2020-10-06 Asm Ip Holding B.V. Method for depositing a phosphorus doped silicon arsenide film and related semiconductor device structures
KR102568797B1 (ko) 2018-06-21 2023-08-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 시스템
CN112292478A (zh) 2018-06-27 2021-01-29 Asm Ip私人控股有限公司 用于形成含金属的材料的循环沉积方法及包含含金属的材料的膜和结构
CN112292477A (zh) 2018-06-27 2021-01-29 Asm Ip私人控股有限公司 用于形成含金属的材料的循环沉积方法及包含含金属的材料的膜和结构
US10612136B2 (en) 2018-06-29 2020-04-07 ASM IP Holding, B.V. Temperature-controlled flange and reactor system including same
US10755922B2 (en) 2018-07-03 2020-08-25 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10388513B1 (en) 2018-07-03 2019-08-20 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US11053591B2 (en) 2018-08-06 2021-07-06 Asm Ip Holding B.V. Multi-port gas injection system and reactor system including same
US11430674B2 (en) 2018-08-22 2022-08-30 Asm Ip Holding B.V. Sensor array, apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
US11502103B2 (en) 2018-08-28 2022-11-15 Intel Corporation Memory cell with a ferroelectric capacitor integrated with a transtor gate
KR20200030162A (ko) 2018-09-11 2020-03-20 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법
US11024523B2 (en) 2018-09-11 2021-06-01 Asm Ip Holding B.V. Substrate processing apparatus and method
US11049751B2 (en) 2018-09-14 2021-06-29 Asm Ip Holding B.V. Cassette supply system to store and handle cassettes and processing apparatus equipped therewith
CN110970344A (zh) 2018-10-01 2020-04-07 Asm Ip控股有限公司 衬底保持设备、包含所述设备的系统及其使用方法
US11232963B2 (en) 2018-10-03 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
KR102592699B1 (ko) 2018-10-08 2023-10-23 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 박막 증착 장치와 기판 처리 장치
KR102605121B1 (ko) 2018-10-19 2023-11-23 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
KR102546322B1 (ko) 2018-10-19 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
USD948463S1 (en) 2018-10-24 2022-04-12 Asm Ip Holding B.V. Susceptor for semiconductor substrate supporting apparatus
US11087997B2 (en) 2018-10-31 2021-08-10 Asm Ip Holding B.V. Substrate processing apparatus for processing substrates
KR20200051105A (ko) 2018-11-02 2020-05-13 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 기판 처리 장치
US11572620B2 (en) 2018-11-06 2023-02-07 Asm Ip Holding B.V. Methods for selectively depositing an amorphous silicon film on a substrate
US11031242B2 (en) 2018-11-07 2021-06-08 Asm Ip Holding B.V. Methods for depositing a boron doped silicon germanium film
US10847366B2 (en) 2018-11-16 2020-11-24 Asm Ip Holding B.V. Methods for depositing a transition metal chalcogenide film on a substrate by a cyclical deposition process
US10818758B2 (en) 2018-11-16 2020-10-27 Asm Ip Holding B.V. Methods for forming a metal silicate film on a substrate in a reaction chamber and related semiconductor device structures
US11217444B2 (en) 2018-11-30 2022-01-04 Asm Ip Holding B.V. Method for forming an ultraviolet radiation responsive metal oxide-containing film
KR102636428B1 (ko) 2018-12-04 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치를 세정하는 방법
US11158513B2 (en) 2018-12-13 2021-10-26 Asm Ip Holding B.V. Methods for forming a rhenium-containing film on a substrate by a cyclical deposition process and related semiconductor device structures
TW202037745A (zh) 2018-12-14 2020-10-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成裝置結構之方法、其所形成之結構及施行其之系統
TW202405220A (zh) 2019-01-17 2024-02-01 荷蘭商Ａｓｍ Ｉｐ 私人控股有限公司 藉由循環沈積製程於基板上形成含過渡金屬膜之方法
KR20200091543A (ko) 2019-01-22 2020-07-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
CN111524788B (zh) 2019-02-01 2023-11-24 Asm Ip私人控股有限公司 氧化硅的拓扑选择性膜形成的方法
KR102626263B1 (ko) 2019-02-20 2024-01-16 에이에스엠 아이피 홀딩 비.브이. 처리 단계를 포함하는 주기적 증착 방법 및 이를 위한 장치
US11482533B2 (en) 2019-02-20 2022-10-25 Asm Ip Holding B.V. Apparatus and methods for plug fill deposition in 3-D NAND applications
TW202044325A (zh) 2019-02-20 2020-12-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 填充一基板之一表面內所形成的一凹槽的方法、根據其所形成之半導體結構、及半導體處理設備
JP2020136677A (ja) 2019-02-20 2020-08-31 エーエスエム・アイピー・ホールディング・ベー・フェー 基材表面内に形成された凹部を充填するための周期的堆積方法および装置
JP2020133004A (ja) 2019-02-22 2020-08-31 エーエスエム・アイピー・ホールディング・ベー・フェー 基材を処理するための基材処理装置および方法
WO2020180322A1 (en) * 2019-03-06 2020-09-10 Hewlett-Packard Development Company, L.P. Semiconductor materials
KR20200108248A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. SiOCN 층을 포함한 구조체 및 이의 형성 방법
KR20200108242A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. 실리콘 질화물 층을 선택적으로 증착하는 방법, 및 선택적으로 증착된 실리콘 질화물 층을 포함하는 구조체
KR20200108243A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. SiOC 층을 포함한 구조체 및 이의 형성 방법
KR20200116033A (ko) 2019-03-28 2020-10-08 에이에스엠 아이피 홀딩 비.브이. 도어 개방기 및 이를 구비한 기판 처리 장치
KR20200116855A (ko) 2019-04-01 2020-10-13 에이에스엠 아이피 홀딩 비.브이. 반도체 소자를 제조하는 방법
KR20200123380A (ko) 2019-04-19 2020-10-29 에이에스엠 아이피 홀딩 비.브이. 층 형성 방법 및 장치
KR20200125453A (ko) 2019-04-24 2020-11-04 에이에스엠 아이피 홀딩 비.브이. 기상 반응기 시스템 및 이를 사용하는 방법
KR20200130121A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 딥 튜브가 있는 화학물질 공급원 용기
KR20200130118A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 비정질 탄소 중합체 막을 개질하는 방법
KR20200130652A (ko) 2019-05-10 2020-11-19 에이에스엠 아이피 홀딩 비.브이. 표면 상에 재료를 증착하는 방법 및 본 방법에 따라 형성된 구조
JP2020188254A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー．ブイ． ウェハボートハンドリング装置、縦型バッチ炉および方法
JP2020188255A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー．ブイ． ウェハボートハンドリング装置、縦型バッチ炉および方法
USD975665S1 (en) 2019-05-17 2023-01-17 Asm Ip Holding B.V. Susceptor shaft
USD947913S1 (en) 2019-05-17 2022-04-05 Asm Ip Holding B.V. Susceptor shaft
USD935572S1 (en) 2019-05-24 2021-11-09 Asm Ip Holding B.V. Gas channel plate
USD922229S1 (en) 2019-06-05 2021-06-15 Asm Ip Holding B.V. Device for controlling a temperature of a gas supply unit
KR20200141003A (ko) 2019-06-06 2020-12-17 에이에스엠 아이피 홀딩 비.브이. 가스 감지기를 포함하는 기상 반응기 시스템
KR20200143254A (ko) 2019-06-11 2020-12-23 에이에스엠 아이피 홀딩 비.브이. 개질 가스를 사용하여 전자 구조를 형성하는 방법, 상기 방법을 수행하기 위한 시스템, 및 상기 방법을 사용하여 형성되는 구조
USD944946S1 (en) 2019-06-14 2022-03-01 Asm Ip Holding B.V. Shower plate
USD931978S1 (en) 2019-06-27 2021-09-28 Asm Ip Holding B.V. Showerhead vacuum transport
KR20210005515A (ko) 2019-07-03 2021-01-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치용 온도 제어 조립체 및 이를 사용하는 방법
JP7499079B2 (ja) 2019-07-09 2024-06-13 エーエスエム・アイピー・ホールディング・ベー・フェー 同軸導波管を用いたプラズマ装置、基板処理方法
CN112216646A (zh) 2019-07-10 2021-01-12 Asm Ip私人控股有限公司 基板支撑组件及包括其的基板处理装置
KR20210010307A (ko) 2019-07-16 2021-01-27 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210010820A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 실리콘 게르마늄 구조를 형성하는 방법
KR20210010816A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 라디칼 보조 점화 플라즈마 시스템 및 방법
US11643724B2 (en) 2019-07-18 2023-05-09 Asm Ip Holding B.V. Method of forming structures using a neutral beam
CN112242296A (zh) 2019-07-19 2021-01-19 Asm Ip私人控股有限公司 形成拓扑受控的无定形碳聚合物膜的方法
TW202113936A (zh) 2019-07-29 2021-04-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於利用n型摻雜物及/或替代摻雜物選擇性沉積以達成高摻雜物併入之方法
CN112309899A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
CN112309900A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
US11227782B2 (en) 2019-07-31 2022-01-18 Asm Ip Holding B.V. Vertical batch furnace assembly
US11587815B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
US11587814B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
CN112323048B (zh) 2019-08-05 2024-02-09 Asm Ip私人控股有限公司 用于化学源容器的液位传感器
USD965044S1 (en) 2019-08-19 2022-09-27 Asm Ip Holding B.V. Susceptor shaft
USD965524S1 (en) 2019-08-19 2022-10-04 Asm Ip Holding B.V. Susceptor support
JP2021031769A (ja) 2019-08-21 2021-03-01 エーエスエム アイピー ホールディング ビー．ブイ． 成膜原料混合ガス生成装置及び成膜装置
KR20210024423A (ko) 2019-08-22 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 홀을 구비한 구조체를 형성하기 위한 방법
USD949319S1 (en) 2019-08-22 2022-04-19 Asm Ip Holding B.V. Exhaust duct
USD940837S1 (en) 2019-08-22 2022-01-11 Asm Ip Holding B.V. Electrode
USD930782S1 (en) 2019-08-22 2021-09-14 Asm Ip Holding B.V. Gas distributor
USD979506S1 (en) 2019-08-22 2023-02-28 Asm Ip Holding B.V. Insulator
US11286558B2 (en) 2019-08-23 2022-03-29 Asm Ip Holding B.V. Methods for depositing a molybdenum nitride film on a surface of a substrate by a cyclical deposition process and related semiconductor device structures including a molybdenum nitride film
KR20210024420A (ko) 2019-08-23 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 비스(디에틸아미노)실란을 사용하여 peald에 의해 개선된 품질을 갖는 실리콘 산화물 막을 증착하기 위한 방법
KR20210029090A (ko) 2019-09-04 2021-03-15 에이에스엠 아이피 홀딩 비.브이. 희생 캡핑 층을 이용한 선택적 증착 방법
KR20210029663A (ko) 2019-09-05 2021-03-16 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11562901B2 (en) 2019-09-25 2023-01-24 Asm Ip Holding B.V. Substrate processing method
CN112593212B (zh) 2019-10-02 2023-12-22 Asm Ip私人控股有限公司 通过循环等离子体增强沉积工艺形成拓扑选择性氧化硅膜的方法
TW202129060A (zh) 2019-10-08 2021-08-01 荷蘭商Ａｓｍ Ｉｐ控股公司 基板處理裝置、及基板處理方法
KR20210042810A (ko) 2019-10-08 2021-04-20 에이에스엠 아이피 홀딩 비.브이. 활성 종을 이용하기 위한 가스 분배 어셈블리를 포함한 반응기 시스템 및 이를 사용하는 방법
TW202115273A (zh) 2019-10-10 2021-04-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成光阻底層之方法及包括光阻底層之結構
US12009241B2 (en) 2019-10-14 2024-06-11 Asm Ip Holding B.V. Vertical batch furnace assembly with detector to detect cassette
TWI834919B (zh) 2019-10-16 2024-03-11 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 氧化矽之拓撲選擇性膜形成之方法
US11637014B2 (en) 2019-10-17 2023-04-25 Asm Ip Holding B.V. Methods for selective deposition of doped semiconductor material
KR20210047808A (ko) 2019-10-21 2021-04-30 에이에스엠 아이피 홀딩 비.브이. 막을 선택적으로 에칭하기 위한 장치 및 방법
KR20210050453A (ko) 2019-10-25 2021-05-07 에이에스엠 아이피 홀딩 비.브이. 기판 표면 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조
US11646205B2 (en) 2019-10-29 2023-05-09 Asm Ip Holding B.V. Methods of selectively forming n-type doped material on a surface, systems for selectively forming n-type doped material, and structures formed using same
KR20210054983A (ko) 2019-11-05 2021-05-14 에이에스엠 아이피 홀딩 비.브이. 도핑된 반도체 층을 갖는 구조체 및 이를 형성하기 위한 방법 및 시스템
US11501968B2 (en) 2019-11-15 2022-11-15 Asm Ip Holding B.V. Method for providing a semiconductor device with silicon filled gaps
KR20210062561A (ko) 2019-11-20 2021-05-31 에이에스엠 아이피 홀딩 비.브이. 기판의 표면 상에 탄소 함유 물질을 증착하는 방법, 상기 방법을 사용하여 형성된 구조물, 및 상기 구조물을 형성하기 위한 시스템
KR20210065848A (ko) 2019-11-26 2021-06-04 에이에스엠 아이피 홀딩 비.브이. 제1 유전체 표면과 제2 금속성 표면을 포함한 기판 상에 타겟 막을 선택적으로 형성하기 위한 방법
CN112951697A (zh) 2019-11-26 2021-06-11 Asm Ip私人控股有限公司 基板处理设备
CN112885693A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
CN112885692A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
JP2021090042A (ja) 2019-12-02 2021-06-10 エーエスエム アイピー ホールディング ビー．ブイ． 基板処理装置、基板処理方法
KR20210070898A (ko) 2019-12-04 2021-06-15 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
JP2021097227A (ja) 2019-12-17 2021-06-24 エーエスエム・アイピー・ホールディング・ベー・フェー 窒化バナジウム層および窒化バナジウム層を含む構造体を形成する方法
US11527403B2 (en) 2019-12-19 2022-12-13 Asm Ip Holding B.V. Methods for filling a gap feature on a substrate surface and related semiconductor structures
TW202140135A (zh) 2020-01-06 2021-11-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 氣體供應總成以及閥板總成
US11993847B2 (en) 2020-01-08 2024-05-28 Asm Ip Holding B.V. Injector
US11551912B2 (en) 2020-01-20 2023-01-10 Asm Ip Holding B.V. Method of forming thin film and method of modifying surface of thin film
TW202130846A (zh) 2020-02-03 2021-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成包括釩或銦層的結構之方法
TW202146882A (zh) 2020-02-04 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 驗證一物品之方法、用於驗證一物品之設備、及用於驗證一反應室之系統
US11776846B2 (en) 2020-02-07 2023-10-03 Asm Ip Holding B.V. Methods for depositing gap filling fluids and related systems and devices
US11781243B2 (en) 2020-02-17 2023-10-10 Asm Ip Holding B.V. Method for depositing low temperature phosphorous-doped silicon
TW202203344A (zh) 2020-02-28 2022-01-16 荷蘭商Ａｓｍ Ｉｐ控股公司 專用於零件清潔的系統
KR20210116240A (ko) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. 조절성 접합부를 갖는 기판 핸들링 장치
KR20210116249A (ko) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. 록아웃 태그아웃 어셈블리 및 시스템 그리고 이의 사용 방법
KR20210117157A (ko) 2020-03-12 2021-09-28 에이에스엠 아이피 홀딩 비.브이. 타겟 토폴로지 프로파일을 갖는 층 구조를 제조하기 위한 방법
KR20210124042A (ko) 2020-04-02 2021-10-14 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법
TW202146689A (zh) 2020-04-03 2021-12-16 荷蘭商Ａｓｍ Ｉｐ控股公司 阻障層形成方法及半導體裝置的製造方法
TW202145344A (zh) 2020-04-08 2021-12-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於選擇性蝕刻氧化矽膜之設備及方法
US11821078B2 (en) 2020-04-15 2023-11-21 Asm Ip Holding B.V. Method for forming precoat film and method for forming silicon-containing film
US11996289B2 (en) 2020-04-16 2024-05-28 Asm Ip Holding B.V. Methods of forming structures including silicon germanium and silicon layers, devices formed using the methods, and systems for performing the methods
KR20210132600A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 바나듐, 질소 및 추가 원소를 포함한 층을 증착하기 위한 방법 및 시스템
TW202146831A (zh) 2020-04-24 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 垂直批式熔爐總成、及用於冷卻垂直批式熔爐之方法
KR20210132576A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 바나듐 나이트라이드 함유 층을 형성하는 방법 및 이를 포함하는 구조
KR20210134226A (ko) 2020-04-29 2021-11-09 에이에스엠 아이피 홀딩 비.브이. 고체 소스 전구체 용기
KR20210134869A (ko) 2020-05-01 2021-11-11 에이에스엠 아이피 홀딩 비.브이. Foup 핸들러를 이용한 foup의 빠른 교환
KR20210141379A (ko) 2020-05-13 2021-11-23 에이에스엠 아이피 홀딩 비.브이. 반응기 시스템용 레이저 정렬 고정구
TW202147383A (zh) 2020-05-19 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基材處理設備
KR20210145078A (ko) 2020-05-21 2021-12-01 에이에스엠 아이피 홀딩 비.브이. 다수의 탄소 층을 포함한 구조체 및 이를 형성하고 사용하는 방법
TW202200837A (zh) 2020-05-22 2022-01-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於在基材上形成薄膜之反應系統
TW202201602A (zh) 2020-05-29 2022-01-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
US11980037B2 (en) 2020-06-19 2024-05-07 Intel Corporation Memory cells with ferroelectric capacitors separate from transistor gate stacks
TW202218133A (zh) 2020-06-24 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成含矽層之方法
TW202217953A (zh) 2020-06-30 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
TW202219628A (zh) 2020-07-17 2022-05-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於光微影之結構與方法
TW202204662A (zh) 2020-07-20 2022-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於沉積鉬層之方法及系統
US11605723B2 (en) * 2020-07-28 2023-03-14 Micron Technology, Inc. Transistors and memory arrays
KR20220027026A (ko) 2020-08-26 2022-03-07 에이에스엠 아이피 홀딩 비.브이. 금속 실리콘 산화물 및 금속 실리콘 산질화물 층을 형성하기 위한 방법 및 시스템
USD990534S1 (en) 2020-09-11 2023-06-27 Asm Ip Holding B.V. Weighted lift pin
USD1012873S1 (en) 2020-09-24 2024-01-30 Asm Ip Holding B.V. Electrode for semiconductor processing apparatus
US12009224B2 (en) 2020-09-29 2024-06-11 Asm Ip Holding B.V. Apparatus and method for etching metal nitrides
TW202229613A (zh) 2020-10-14 2022-08-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 於階梯式結構上沉積材料的方法
TW202217037A (zh) 2020-10-22 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 沉積釩金屬的方法、結構、裝置及沉積總成
TW202223136A (zh) 2020-10-28 2022-06-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於在基板上形成層之方法、及半導體處理系統
TW202235675A (zh) 2020-11-30 2022-09-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 注入器、及基板處理設備
US20220190121A1 (en) * 2020-12-14 2022-06-16 Intel Corporation Transistor channel materials
US11946137B2 (en) 2020-12-16 2024-04-02 Asm Ip Holding B.V. Runout and wobble measurement fixtures
TW202231903A (zh) 2020-12-22 2022-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 過渡金屬沉積方法、過渡金屬層、用於沉積過渡金屬於基板上的沉積總成
USD980814S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas distributor for substrate processing apparatus
USD981973S1 (en) 2021-05-11 2023-03-28 Asm Ip Holding B.V. Reactor wall for substrate processing apparatus
USD980813S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas flow control plate for substrate processing apparatus
USD1023959S1 (en) 2021-05-11 2024-04-23 Asm Ip Holding B.V. Electrode for substrate processing apparatus
USD990441S1 (en) 2021-09-07 2023-06-27 Asm Ip Holding B.V. Gas flow control plate

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130200361A1 (en) * 2012-02-06 2013-08-08 Hon Hai Precision Industry Co., Ltd. Thin film transistor having an active layer consisting of multiple oxide semiconductor layers
TW201526238A (zh) * 2013-10-03 2015-07-01 Intel Corp 奈米線電晶體之內部間隔物及其製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090278120A1 (en) * 2008-05-09 2009-11-12 Korea Institute Of Science And Technology Thin Film Transistor
TWI450397B (zh) * 2011-09-23 2014-08-21 Hon Hai Prec Ind Co Ltd 薄膜電晶體
US9202926B2 (en) * 2012-06-06 2015-12-01 Kobe Steel, Ltd. Thin film transistor
US9484447B2 (en) * 2012-06-29 2016-11-01 Intel Corporation Integration methods to fabricate internal spacers for nanowire devices
JP6322503B2 (ja) * 2013-07-16 2018-05-09 株式会社半導体エネルギー研究所 半導体装置
US9048330B2 (en) * 2013-08-28 2015-06-02 Board Of Regents, The University Of Texas System Three-dimensional gate-wrap-around field-effect transistor
US9117912B2 (en) * 2013-12-17 2015-08-25 Shenzhen China Star Optoelectronics Technology Co., Ltd. IGZO transistor structure and manufacturing method for the same
WO2015114476A1 (en) * 2014-01-28 2015-08-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102293129B1 (ko) * 2015-02-12 2021-08-25 삼성전자주식회사 매립형 게이트 구조체를 갖는 반도체 소자 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130200361A1 (en) * 2012-02-06 2013-08-08 Hon Hai Precision Industry Co., Ltd. Thin film transistor having an active layer consisting of multiple oxide semiconductor layers
TW201526238A (zh) * 2013-10-03 2015-07-01 Intel Corp 奈米線電晶體之內部間隔物及其製造方法

Also Published As

Publication number Publication date
TW201737355A (zh) 2017-10-16
WO2017171739A1 (en) 2017-10-05
US20190058043A1 (en) 2019-02-21

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