KR20230044117A - 상호 접속부 라이너를 가진 집적 회로 - Google Patents

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Abstract

본 명세서에는 라이닝된 상호 접속부를 갖는 집적 회로 디바이스가 개시된다. 상호 접속부 라이너는 반도체 디바이스(예를 들어, 트랜지스터)와 반도체 디바이스로 또는 반도체 디바이스로부터 전류를 전도하는 상호 접속부 사이의 전도성을 유지하는 데 도움이 될 수 있다. 일부 실시예에서, 금속 상호 접속부는 텅스텐 라이너로 라이닝된다. 텅스텐 라이너는 인듐 갈륨 아연 산화물과 같은, 특정 채널 재료를 사용하는 반도체 디바이스에 특히 유용할 수 있다.

Description

상호 접속부 라이너를 가진 집적 회로{INTEGRATED CIRCUITS WITH INTERCONNECT LINERS}
본 개시는 전반적으로 집적 회로(IC) 구조 및 디바이스의 분야에 관한 것이며, 보다 구체적으로는 이러한 IC 구조 및 디바이스에 포함되는 상호 접속부 재료에 관한 것이다.
IC 디바이스에서, 전기 전도성 상호 접속부는 트랜지스터와 다른 회로 소자 사이에 전기 전도성 경로를 제공한다. 예를 들어, 트랜지스터는 일반적으로 소스 컨택트, 드레인 컨택트 및 게이트 컨택트를 가지며, 이들 각각은 상호 접속부의 제각각의 부분에 연결되어서 IC 디바이스의 다른 부분과 신호를 송수신한다. 상호 접속부를 형성하는 데 일반적으로 구리가 사용된다. 그러나, 구리는 주변의 재료로 확산되는 경향이 있어서, 구리 상호 접속부는 일반적으로 티타늄 또는 탄탈륨과 같은 장벽 재료로 둘러싸여 있다.
상세한 설명을 첨부 도면과 함께 참조함으로써 실시예를 용이하게 이해할 수 있을 것이다. 설명을 용이하게 하기 위해서, 같은 참조 번호는 같은 구성 요소를 가리킨다. 실시예는 첨부 도면의 도면에서 한정이 아닌 예시이다.
도 1은 본 개시의 일부 실시예에 따른, 라이닝된 상호 접속부가 메모리 셀에 연결되어 있는 1 트랜지스터 1 커패시터(1T-1C) 메모리 셀의 예시적인 배열을 나타내는 단면도이다.
도 2는 본 개시의 일부 실시예에 따른, 도 1에 도시된 예시적인 배열의 AA' 평면에 따른 단면도이다.
도 3은 본 개시의 일부 실시예에 따른, 도 1에 도시된 예시적인 배열의 BB' 평면을 따른 단면도이다.
도 4는 본 개시의 일부 실시예에 따른, 상호 접속부가 텅스텐 라이너를 갖는 소스/드레인 컨택트 영역의 확대 단면도이다.
도 5는 본 개시의 일부 실시예에 따른, 상호 접속부가 텅스텐 라이너 층 및 탄탈륨 라이너 층을 갖는 소스/드레인 컨택트 영역의 확대 단면도이다.
도 6은 본 개시의 일부 실시예에 따른, 상호 접속부가 텅스텐 라이너 층 및 탄탈륨 질화물 라이너 층을 갖는 소스/드레인 컨택트 영역의 확대 단면도이다.
도 7은 본 개시의 일부 실시예에 따른, 상호 접속부가 텅스텐 라이너층, 탄탈륨 라이너층 및 탄탈륨 질화물 라이너층을 갖는 소스/드레인 컨택트 영역의 확대 단면도이다.
도 8은 본 개시의 일부 실시예에 따른, 상호 접속부 라이너를 갖는 IC 디바이스를 형성하는 방법을 나타내는 흐름도이다.
도 9a 및 도 9b는 본 명세서에 개시된 임의의 실시예에 따른 장벽 재료 라이너를 가진 상호 접속부를 포함하는 웨이퍼 및 다이의 평면도이다.
도 10은 본 명세서에 개시된 임의의 실시예에 따른 장벽 재료 라이너를 가진 상호 접속부를 포함할 수 있는 IC 디바이스의 측단면도이다.
도 11은 본 명세서에 개시된 실시예 중 임의의 실시예에 따른 장벽 재료 라이너를 가진 상호 접속부를 포함할 수 있는 IC 디바이스 어셈블리의 측단면도이다.
도 12는 본 명세서에 개시된 실시예 중 임의의 실시예에 따른 장벽 재료 라이너를 가진 상호 접속부를 포함할 수 있는 예시적인 컴퓨팅 디바이스의 블록도이다.
개요
본 개시의 시스템, 방법 및 장치는 각각 몇 가지 신규한 양태들을 갖고 있으며, 그 중 어느 하나만이 본 명세서에 개시된 모든 바람직한 속성을 포함하는 것은 아니다. 본 명세서에 개시된 청구 대상의 하나 이상의 구현예에 대한 세부 사항은 아래의 설명 및 첨부 도면에 설명되어 있다.
본 명세서에서는 하나 이상의 장벽 재료가 라이닝된 상호 접속부를 포함하는 IC 디바이스, 및 이 디바이스를 제조하는 방법이 본 명세서에서 설명된다. IC 디바이스는 금속 상호 접속부에 의해 서로 연결된 트랜지스터 및 커패시터와 같은 다양한 회로 소자를 포함한다. 하나의 예시적인 IC 디바이스는 데이터의 비트를 저장하기 위한 메모리 셀을 포함한다. 메모리 셀은 비트 값 또는 셀의 메모리 상태(예를 들어, 논리 "1" 또는 "0")를 저장하기 위한 커패시터, 및 셀에 대한 액세스(예를 들어, 셀에 정보를 기록하기 위한 액세스 또는 셀에서 정보를 판독하기 위한 액세스)를 제어하는 액세스 트랜지스터를 포함할 수 있다. 이러한 메모리 셀은 하나의 트랜지스터(즉, 용어 "1T-1C 메모리 셀"에서 "1T") 및 하나의 커패시터(즉, 용어 "1T-1C 메모리 셀"에서 1C)를 가리킬 수 있다. 1T-1C 메모리 셀의 커패시터는 액세스 트랜지스터의 하나의 소스 또는 드레인(S/D) 영역/단자(예를 들어, 액세스 트랜지스터의 소스 영역에)에 연결될 수 있는 반면, 액세스 트랜지스터의 다른 S/D 영역은 비트라인(BL)에 연결될 수 있고, 트랜지스터의 게이트 단자는 워드라인(WL)에 연결될 수 있다. 종래 다양한 1T-1C 메모리 셀은, 반도체 기판의 최상층에 구현된 FEOL(front end of line), 로직 프로세스 기반 트랜지스터인 액세스 트랜지스터로 구현되었다.
BL 및 WL은 각각 금속 상호 접속부로 형성되며, 이는 추가 메모리 셀에, 특히 다른 메모리 셀의 액세스 트랜지스터에 연결된다. 예를 들어, BL은 메모리 셀의 열을 따라 구현되며, BL은 S/D 컨택트를 통해서 메모리 셀의 열에 있는 액세스 트랜지스터 각각의 하나의 S/D 단자에 연결된다. WL은 메모리 셀의 행을 따라 구현되며, WL은 게이트 컨택트를 통해 메모리 셀의 행에 있는 액세스 트랜지스터 각각의 게이트에 연결된다.
전술한 메모리 셀의 액세스 트랜지스터와 같은 트랜지스터는, 2개의 S/D 영역이 형성되는 채널 재료를 포함한다. 채널 재료는 일반적으로 실리콘과 같은 반도체이다. 트랜지스터 채널 재료로서, 게르마늄, 안티몬화 인듐, 텔루르화 납, 비화 인듐, 인화 인듐, 갈륨 비소, 인화 갈륨 비소, 안티몬화 갈륨 또는 III-V족, II-VI족 또는 IV족 재료의 다른 조합과 같은, 다양한 반도체 재료가 사용되었다.
최근 관심을 받고 있는 하나의 특정한 채널 재료는 인듐 갈륨 아연 산화물(IGZO)이다. IGZO 기반 디바이스는 몇 가지 바람직한 전기적 특성 및 제조적 특성을 갖고 있다. IGZO는, 예를 들어 비정질 실리콘보다, 20~50배의 범위에서 다른 반도체에 비해 전자 이동도가 높다. 또한, 비정질 IGZO(a-IGZO) 트랜지스터는 일반적으로 다른 반도체에 비해 높은 밴드 갭, 저온 공정 호환성 및 낮은 제조 비용이 특징이다.
IGZO는, 산화 아연과 같은 산화물 반도체보다 높은 캐리어 이동도를 유지하면서, 균일한 비정질 상으로 증착될 수 있다. IGZO의 다른 배합(formulation)에서는, 인듐, 갈륨, 아연 및 산화물의 비율이 다르다. IGZO의 특정한 형태는 화학식 InGaO3(ZnO)5을 갖는다. 다른 예에서, IGZO는 1:1의 갈륨 대 인듐 비율, 1보다 큰 갈륨 대 인듐 비율(예를 들어, 2:1, 3:1, 4:1, 5:1, 6:1, 7: 1, 8:1, 9:1 또는 10:1) 및/또는 1 미만의 갈륨 대 인듐 비율(예를 들어, 1:2, 1:3, 1:4, 1:5, 1:6, 1:7, 1:8, 1:9 또는 1:10)을 가질 수 있다. IGZO는 또한 알루미늄 또는 질소와 같은 제 3 도펀트를 포함할 수도 있다.
금속 상호 접속부의 일반적인 장벽 재료는 탄탈륨(Ta) 및 탄탈륨 질화물(TaN)을 포함한다. 이러한 장벽 재료가 IGZO 기반 디바이스(예를 들어, IGZO 채널 재료가 있는 트랜지스터)와의 상호 접속부에 사용되는 경우, 장벽 재료와 채널 재료가 상호 작용하여 IC 디바이스의 성능을 저하시킬 수 있다. 인듐, 갈륨, 아연 및 산소의 다른 조합(예를 들어, 인듐 갈륨 산화물, 인듐 산화물, 아연 산화물, 갈륨 산화물) 및 이하 설명되는 기타 금속 산화물과 같은 다른 채널 재료에서도 유사한 저하가 발생할 수 있다.
트랜지스터 내에서, 그리고 트랜지스터 컨택트와 상호 접속부 사이에서 도전성을 유지하기 위해서, 본 명세서에서는 대안의 장벽 재료가 설명된다. 예를 들어, IGZO 채널이 있는 트랜지스터는 Ta 또는 TaN 대신 텅스텐으로 라이닝된 금속 상호 접속부에 연결된다. 일부 실시예에서, 장벽 재료의 추가 층이 포함되는데, 예를 들어, 텅스텐 층 내부(즉, 텅스텐 장벽 층과 구리 상호 접속부 사이)에 Ta 및/또는 TaN 층이 포함된다. 따라서 텅스텐 층은 채널 재료로부터 내부 장벽 층(들)을 보호한다. 다른 실시예에서, 티타늄, 티타늄 질화물, 루테늄, 몰리브덴, 이리듐 및 백금과 같은 다른 장벽 재료가 사용될 수도 있다.
본 명세서에 개시된 장벽 재료 라이너를 가진 상호 접속부는 IC와 연관된 하나 이상의 구성요소에서 또는/및 다양한 이러한 구성요소들 사이에서 구현될 수 있다. 다양한 실시예에서, IC와 연관된 구성요소는 예를 들어 트랜지스터, 다이오드, 전원, 저항, 커패시터, 인덕터, 센서, 트랜시버, 수신기, 안테나 등을 포함한다. IC와 연관된 구성요소는 IC에 장착된 것 또는 IC에 접속된 것을 포함할 수 있다. IC는 아날로그 방식일 수도 있고 또는 디지털 방식일 수도 있으며, IC와 관련된 구성요소에 따라서, 마이크로프로세서, 광전자공학, 논리 블록, 오디오 증폭기 등과 같은 다양한 응용분야에서 사용될 수 있다. IC는 컴퓨터에서 하나 이상의 관련 기능을 실행하기 위한 칩셋의 일부로서 사용될 수 있다.
설명의 목적으로, 예시적인 구현예의 완전한 이해를 제공하기 위해서, 특정 개수, 재료 및 구성이 제시된다. 그러나, 본 개시는 이 특정한 세부사항 없이도 실시될 수 있고 및/또는 본 개시는 설명된 양태들 중 단지 일부로만 실시될 수도 있다는 것이 당업자에게는 자명할 것이다. 다른 예에서, 예시적인 구현예를 모호하게 하지 않기 위해서 공지된 특징들은 생략되거나 개략적으로 설명된다.
이하의 상세한 설명에서는, 실시될 수 있는 실시예가 예시로서 도시되어 있는 첨부 도면을 참조하며, 첨부 도면은 실시예의 일부를 이룬다. 다른 실시예가 이용될 수도 있으며, 본 개시 내용의 범주로부터 벗어남이 없이 구조적 변경 또는 논리적 변경이 이루어질 수 있다는 것을 이해해야 한다. 따라서, 이하의 상세한 설명이 한정하는 의미가 아니다.
다양한 동작이, 청구 대상을 이해하는 데 가장 도움이 되는 방식으로, 다수의 개별 액션 또는 동작으로서 차례로 기술될 수 있다. 그러나, 이렇게 순서대로 설명되어 있다고 해서, 이 동작들이 반드시 이 순서대로 수행된다는 의미는 아니다. 특히, 이들 동작이 개시된 순서로 수행되지 않을 수도 있다. 설명된 동작은 설명된 실시예와는 다른 순서로 수행될 수도 있다. 다양한 추가 동작이 수행될 수도 있고 및/또는 기술된 동작이 추가 실시예에서는 생략될 수도 있다.
본 개시의 목적상, "A 및/또는 B"라는 문구는 (A), (B), 또는 (A 및 B)를 의미한다. 본 개시의 목적상, "A, B, 및/또는 C"라는 문구는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B 및 C)를 의 미한다. "내지(between)"라는 용어는, 측정 범위들과 관련하여 사용될 때, 측정 범위들의 양단(ends)을 포함한다. 관사 "a", "an" 및 "the"는 복수개를 포함한다. "내(in)"의 의미는 "내(in)"와 "상(on)"을 포함한다.
본 설명은 "일 실시예에서" 또는 "실시예들에서"라는 문구들을 사용하는데, 그 각각은 동일한 실시예 혹은 상이한 실시예 중 하나 이상을 가리킬 수 있다. 나아가, "포함하는(comprising)", "포함하는(including)", "가지는" 및 이와 유사한 용어는, 본 개시의 실시예와 관련하여 사용되는 바와 같이, 동의어이다. 본 개시는 "위에(above)", "아래에(below)", "상부(top)", "하부(bottom)", 및 "측면(side)"과 같은 시점 기반(perspective-based) 설명을 사용할 수 있는데, 이 설명은 논의를 용이하게 하기 위해 사용되는 것으로 개시된 실시예의 응용예를 한정하는 것은 아니다. 첨부된 도면이 반드시 실제 축척대로 그려져 있다는 것은 아니다. "실질적으로", "가까운", "대략", "부근" 및 "약"이라는 용어는 일반적으로 목표 값의 +/- 20% 이내를 의미한다. 별도로 언급되지 않은 한, 공통의 대상을 설명하는데 서수 형용사 "제 1", "제 2", "제 3" 등을 사용한다고 해도 같은 대상의 다양한 인스턴스를 가리키는 것일 뿐, 이렇게 기술된 대상이 시간적으로든, 공간적으로든, 랭킹으로든 또는 다른 방식으로든, 이러한 순서대로이어야 한다는 것을 의미하는 것은 아니다.
이하의 상세한 설명에서는, 예시적인 구현예의 다양한 양태들을, 당업자가 작업의 내용을 당업자에게 전달할 때 일반적으로 사용하는 용어를 이용해서 설명한다. 예를 들어, 본 명세서에서 사용되는, 강유전성 메모리 셀의 "논리 상태"는, 그 셀이 가질 수 있는 유한한 수의 상태, 예를 들어 논리 상태 "1" 및 "0" 중 하나를 지칭하며, 각각의 상태는 셀의 강유전성 재료의 다른 분극으로 표시된다. 다른 예에서, 본 명세서에 사용된되는 "판독" 및 "기록" 메모리 액세스 또는 동작은 각각 메모리 셀의 논리 상태를 결정/감지하고 메모리 셀의 논리 상태를 프로그래밍/설정하는 것을 의미한다. 다른 예에서 "접속된(connected)"이라는 용어는 중간 디바이스 없이 접속된 사물들 사이의 직접적인 전기 접속 또는 자기 접속을 의미하는 반면, "연결된(coupled)"이라는 용어는 접속된 사물들 사이의 직접적인 전기 접속 또는 자기 접속을 의미하기도 하고 하나 이상의 수동 중간 디바이스 또는 능동 중간 디바이스를 통한 간접 접속을 의미하기도 한다. "회로"라는 용어는, 원하는 기능을 제공하기 위해서 함께 동작하도록 배열된 하나 이상의 수동 구성요소 및/또는 능동 구성요소를 의미한다. 또 다른 예에서, "고유전율(high-k) 유전체"는 실리콘 산화물보다 더 높은 유전 상수(k)를 가진 재료를 가리킨다. 용어 "산화물", "탄화물", "질화물" 등은 각각 산소, 탄소, 질소 등을 함유하는 화합물을 나타냅니다.
상호 접속부가 라이닝된 IC 디바이스의 예
도 1은 본 개시의 일부 실시예에 따른, 라이닝된 상호 접속부가 메모리 셀에 연결되어 있는 1 트랜지스터 1 커패시터(1T-1C) 메모리 셀의 예시적인 배열을 나타내는 단면도이다.
1T-1C 메모리 셀은 한 쌍의 S/D 컨택트(116a 및 116b) 및 게이트 비아(122)에 연결된 트랜지스터(101)를 포함한다. 게이트 비아(122)는 WL(126)에 연결되고 제 1 S/D 컨택트(116a)는 BL(124)에 연결된다. 제 2 S/D 컨택트(116b)는 커패시터 상호 접속부(128)를 통해 커패시터(118)의 한 전극에 연결된다. 커패시터(118)는, 도 1에는 도시되지 않은 플레이트라인(PL)이라고 하는, 다른 상호 접속부에 연결된 제 2 전극을 가질 수 있다.
도 1 내지 도 7의 설명에서는 다수의 요소들이 참조 번호로 지칭되며 이들 도면에 다양한 패턴들로 도시되어 있는데, 참조 번호들과 패턴들 사이의 대응 관계를 나타내는 범례가 도 1 내지 도 7 각각의 지면의 바닥이나 또는 측면에 제공된다. 예를 들어, 도 1의 범례에서는, 도 1이 다양한 패턴을 사용해서 지지 구조(102), 층간 유전체(ILD) 재료(104), 상호 접속부 재료(106), 절연체(108), 게이트 전극(110), 게이트 유전체(112), 채널 재료(114), 소스 또는 드레인(S/D) 컨택트(116), 커패시터(118) 및 장벽 재료(120)를 나타내고 있다는 것을 도시하고 있다.
도면에서는, 본 명세서에 설명된 다양한 디바이스 및 어셈블리의 일부 예시적인 구조가 정확한 직각 및 직선으로 도시되어 있지만, 이러한 개략도는 실제 프로세스 제한들을 반영하는 것은 아니어서, 예를 들어, 주사 전자 현미경(SEM) 이미지 또는 투과 전자 현미경(TEM) 이미지를 사용해서 본 명세서에 설명된 어떤 구조를 검사했을 때 피처들이 이렇게 "이상적으로" 보이지 않을 수도 있고, 실제 구조의 이러한 이미지에서는, 가능한 처리 결함들, 예를 들어, 재료, 테이퍼형 비아 또는 다른 개구의 완전하지 않은 직선 에지나, 모서리의 불완전한 곡면 또는 여러 재료 층들에서의 두께 편차, 결정(crystalline) 영역 내에서 나타나는 스크류, 에지, 또는 조합 위치 어긋남, 및/또는 단일 원자나 원자들의 클러스터에서 나타나는 위치 어긋남 결함이 나타날 수도 있다는 것을 이해할 것이다. 본 명세서에서 나열되지는 않았지만, 디바이스 제조 분야에서 공통인 다른 결함이 존재할 수도 있다.
도 1은, 2개의 평면 AA' 및 BB'이 트랜지스터(101)의 일부분 및 주변 상호 접속부(106)를 관통하는 것을 도시한다. 평면 AA'는 제 1 S/D 컨택트(116a)를 관통하는 평면을 나타내고, 평면 BB'는 게이트 비아(122)를 관통하는 평면을 나타낸다. 도 2는 AA' 평면에 따른 단면도이고, 도 3은 BB' 평면에 따른 단면도이다. 도 2 및 3은 각각, 2개의 인접하는 메모리 셀의 2개의 인접 트랜지스터를 나타내며, 예를 들어 트랜지스터(101a)는 도 1에 예시된 트랜지스터(101)에 대응하고, 인접 트랜지스터(101b)는 또한 도 1에 도시된 방향에서 지면을 향해서 위치된다.
일반적으로, 본 개시의 구현예는 예를 들어, N형 또는 P형 재료 시스템을 포함하는 반도체 재료 시스템으로 구성된 반도체 기판과 같은, 지지 구조(102) 상에서 형성되거나 혹은 수행될 수 있다. 일 구현예에서, 반도체 기판은 벌크 실리콘 또는 실리콘-온-인슐레이터 하부 구조를 사용해서 형성된 결정질 기판일 수 있다. 다른 구현예에서, 반도체 기판은 비한정의 예로서 게르마늄, 안티몬화 인듐, 텔루르화 납, 비화 인듐, 인화 인듐, 갈륨 비소, 인화 갈륨 비소, 안티몬화 갈륨 또는 III-V족, II-VI족 또는 IV족 재료의 다른 조합을 포함하는, 실리콘과 결합될 수도 있고 혹은 결합되지 않을 수 있는, 대체 재료를 사용하여 형성될 수 있다. 본 명세서에서 기판이 형성될 수 있는 재료의 몇 가지 예를 설명했지만, 반도체 디바이스가 구축될 수 있는 기초로서 역할을 할 수 있는 어떤 재료도 본 개시의 사상 및 범위에 속한다. 다양한 실시예에서, 지지 구조(102)는 도 1에 도시된 메모리 셀을 제공하기 위한 적절한 표면을 제공하는 임의의 기판을 포함할 수 있다.
지지 구조(102) 위에는 ILD 재료(104)가 형성된다. ILD 재료(104)는, 하프늄, 실리콘, 산소, 티타늄, 탄탈륨, 란탄, 알루미늄, 지르코늄, 바륨, 스트론튬, 이트륨, 납, 스칸듐, 니오븀 및 아연과 같은 요소를 포함하는 고유전율 유전체와 같은 임의의 적절한 절연 재료가 될 수 있다. 이러한 목적에 사용될 수 있는 고유전율 재료의 예는, 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 탄탈륨 산화물, 탄탈륨 실리콘 산화물, 납 스칸듐 탄탈륨 산화물 및 납 아연 니오베이트를 포함할 수 있지만 이것으로 한정되지는 않는다. 다른 실시예에서, ILD 재료(104)는 저유전율(low-k) 유전체 재료일 수 있다. 저유전율 유전체 재료의 일부 예는 이산화 실리콘, 탄소-도핑된 산화물, 실리콘 질화물, 유기 중합체, 예를 들어 퍼플루오로시클로부탄 또는 폴리테트라플루오로에틸렌, 용융 실리카 유리(FSG), 및 유기규산염, 예를 들어 실세스퀴옥산, 실록산, 또는 유기실리케이트 유리를 포함하지만, 이것으로 한정되는 것은 아니다.
도 1에 도시된 ILD 재료(104)는 복수의 층으로 증착될 수 있다. 예를 들어, 제 1 ILD 층(104a)은 지지 구조(102) 위에 증착되고, 제 1 ILD 층(104a) 위에 트랜지스터(101)가 형성된다. 트랜지스터(101) 위와 주위에, 그리고 예를 들어 에칭 정지 층과 같은 또 다른 절연체 층(108) 위에 제 2 ILD 층(104b)이 증착된다. 제 2 ILD 층(104b) 상에 및 커패시터(118) 주위에 제 3 ILD 층(104c)이 증착된다. 도 1에 단일 패턴으로 표현된 단일 ILD 재료(104)이 도시되어 있지만, 다른 실시예에서, 상이한 타입의 ILD 재료가 디바이스의 다른 부분에 사용된다.
전기 신호는 상호 접속부(106)를 통해 메모리 셀로 라우팅된다. 상호 접속부(106)는 일반적으로 전자 디바이스 아래 및/또는 위에 복수의 층으로 배열되는 다양한 상호 접속부 구조로 형성된다. 도 1에서, 제 1 상호 접속부 층(106a)은 지지 구조(102) 위 및 트랜지스터(101) 아래에 배치되고, 제 2 상호 접속부 층(106b)은 트랜지스터(101) 위 및 커패시터(118) 아래에 배치된다. 전자 디바이스의 전기 도전 특성부(예를 들어, 게이트 전극(110), S/D 컨택트(116), 및 커패시터(118)의 전극)는 상호 접속부 층(106a, 106b)의 상호 접속부 구조와 전기적으로 연결된다.
상호 접속부 층(106a, 106b) 및/또는 도 1에 구체적으로 도시되지 않은 다른 상호 접속부 층 내에 상호 접속부 구조가 배열되어서, 다양한 설계에 따라 서로 다른 전기 디바이스 사이에서 전기 신호를 라우팅할 수 있다. 예를 들어, 추가 상호 접속부 구조는 IC 디바이스, 예를 들어 추가 메모리 셀의 추가 회로 요소에 연결될 수 있다. 예를 들어, 제 1 S/D 컨택트(116a)에 연결된 상호 접속부 구조(124)는 열을 따라 추가 메모리 셀의 S/D 컨택트에 연결된 BL일 수 있고, 반면에 게이트 전극(110)에 연결된 상호 접속부 구조(126)는 행을 따라 추가 메모리 셀의 게이트 전극에 연결된 WL일 수 있다.
상호 접속부(106)는, "라인"이라고도 하는 트렌치 구조 및 "홀"이라고도 하는 비아 구조로 형성된다. 트렌치 구조는 지지 구조(102)의 표면과 실질적으로 평행한 평면, 즉 도 1에 도시된 좌표계의 x-y 평면 방향으로 전기 신호를 라우팅하도록 배열된다. 예를 들어, 일부 트렌치 구조는 전기 신호를 도 1의 관점에서 지면의 안팎의 방향(y 방향)으로 전기 신호를 라우팅하고, 다른 트렌치 구조는 도 1의 관점에서 좌우 방향(즉, x 방향)으로 전기 신호를 라우팅한다. 예를 들어, WL을 형성하는 상호 접속부 구조(126)는 x-방향으로 연장하는 트렌치 구조이다. 상호 접속부 구조(126)의 단면이 도 3에 도시되어 있다. 비아 구조는 지지 구조(102)의 표면에 실질적으로 수직인 평면 방향, 즉 도 1의 좌표계의 z-방향으로 전기 신호를 라우팅하도록 배열된다. 예를 들어, WL(126)을 게이트 전극(110)에 연결하는 상호 접속부 구조(122)는 비아로, 게이트 비아라고도 한다. 일부 실시예에서, 비아 구조는 개개의 상호 접속부 층의 트렌치 구조를 서로 전기적으로 연결할 수 있다. 예를 들어, 트렌치 상호 접속부 구조(124)는, 제 2 상호 접속부 층(106b)의 트렌치 상호 접속부 구조(124)를 제 1 상호 접속부 층(106a)의 다른 트렌치 구조(132)에 연결하는 비아(130)에 연결된다.
상호 접속부(106)는 구리와 같은 전기 전도성 재료이다. 보다 일반적으로, 상호 접속부(106)는 구리, 루테늄, 팔라듐, 백금, 코발트, 니켈, 하프늄, 지르코늄, 티타늄, 탄탈륨 및 알루미늄, 탄탈륨 질화물, 텅스텐, 도핑된 실리콘, 도핑된 게르마늄 또는 이들의 합금 및 혼합물과 같은 재료와 함께 하나 이상의 금속 또는 금속 합금을 포함할 수 있다. 일부 실시예에서, 상호 접속부는 하나 이상의 금속의 하나 이상의 전기 전도성 합금, 산화물, 또는 탄화물을 포함할 수 있다. 도 1에 단일 패턴으로 표현된 단일 상호 접속부 재료가 도시되어 있지만, 다른 실시예에서는, IC 디바이스의 다른 부분에서 다른 상호 접속부 재료가 사용된다. 예를 들어, 게이트 전극(110)을 WL(126)에 연결하는 상호 접속부 구조(122), 또는 커패시터(118)를 제 2 S/D 컨택트(116)에 연결시키는 상호 접속부 구조(128)는, 상호 접속부(106)의 다른 부분과는 상이한 전도성 재료로 형성될 수도 있다.
상호 접속부(106)의 적어도 일부 부분은 장벽 재료(120)을 포함한다. 장벽 재료(120)은 상호 접속부 구조를 라이닝하는 상호 접속부 라이너를 형성한다. 도 1에 도시된 예에서, 장벽 재료(120)는 상호 접속부 구조(124, 130, 128)의 라이닝을 형성한다. 일부 실시예에서, 장벽 재료(120)는 텅스텐이거나 텅스텐을 포함한다. 일부 실시예에서, 장벽 재료(120)는 루테늄이거나 루테늄을 포함한다. 일부 실시예에서, 장벽 재료(120)는 몰리브덴이거나 몰리브덴을 포함한다. 일부 실시예에서, 장벽 재료(120)는 이리듐이거나 이리듐을 포함한다. 일부 실시예에서, 장벽 재료(120)는 백금이거나 백금을 포함한다. 일부 실시예에서, 장벽 재료(120)는 티타늄이거나 티타늄을 포함한다. 일부 실시예에서, 장벽 재료(120)는 티타늄 질화물이거나 티타늄 질화물을 포함한다.
일부 실시예에서, 상이한 장벽 재료(120)로 이루어진 복수의 층이 포함된다. 예를 들어, 외부 층(상호 접속부(106)로부터 멀리 떨어져 있음)은 텅스텐, 티타늄, 티타늄 질화물, 루테늄, 몰리브덴, 이리듐 및 백금 중 하나일 수 있고, 내부 층(상호 접속부(106)에 인접함)은 텅스텐, 티타늄, 티타늄 질화물, 루테늄, 몰리브덴, 이리듐 및 백금 중 다른 하나이다. 다른 방안으로, 내부 층은 탄탈륨 또는 탄탈륨 질화물과 같은, 보다 전통적인 장벽 재료일 수 있다. 일부 실시예에서, 3개 이상의 장벽 층, 예를 들어 최외곽 텅스텐 층, 이어지는 탄탈륨 층, 이어지는 탄탈륨 질화물 층이 포함된다. 도 5 내지 도 7은 복수의 장벽 층의 배열 예를 나타낸다.
이 예에서, 트랜지스터(101)가 형성된 이후, 제 2 ILD 층(104b)의 일부분이, 상호 접속부 구조(130, 124, 128)가 형성되는 영역을 형성하도록, 패터닝된다. 본 명세서에 사용되는 "패터닝"은 임의의 적합한 기술(예를 들어, 레지스트를 도포하고, 리소그래피를 사용해서 레지스트를 패터닝한 다음, 건식 에칭, 습식 에칭, 또는 적절한 기술을 사용해서 하나 이상의 재료를 에칭함)을 사용해서 하나 이상의 재료에 패턴을 형성하는 것을 가리킨다. 장벽 재료(120)는 패터닝된 영역에 증착되고, 상호 접속부(106)가 장벽 재료(120) 위에 증착되어서 상호 접속부 구조(130, 124, 128)를 형성한다.
도 1에 도시된 예에서, ALD(atomic layer deposition) 또는 CVD(chemical vapor deposition)과 같은, 등각 증착 공정은 장벽 재료(120)를 증착하는 데 사용된다. 등각 증착은 일반적으로 주어진 구조의 노출된 표면에 특정한 코팅을 증착하는 것을 가리킨다. 따라서, 등각 코팅은, 예를 들어 수평 표면에만 적용되는 것이 아니라 주어진 구조의 노출된 표면에 도포되는 코팅으로서 이해될 수 있다. 다른 실시예에서는, 장벽 재료(120)를 증착하는 데 방향성 증착 공정이라고도 하는 비등각 증착 공정이 사용된다. 방향성 증착 공정은 물리적 기상 증착(PVD), 예를 들어 스퍼터링을 포함한다. 그러한 실시예에서, 장벽 재료(120)는 (예를 들어, 비아(130)의 측벽을 따라) 상호 접속부(106)의 수직 표면 상에 존재하지 않을 수도 있다.
장벽 재료(120) 또는 대안의 장벽 재료는, 도 1에 도시된 것보다 상호 접속부(106)의 다른 부분 주위에 형성될 수도 있다. 예를 들어, 장벽 재료(120)는 상호 접속부 구조(124, 128)의 상부를 따라 증착될 수 있다. 다른 예로서, 장벽 재료(120)는 제 1 상호 접속부 층(106a) 주위에 형성될 수 있고, 예를 들어 상호 접속부 구조(126) 아래 및/또는 위에 증착될 수 있다. 상호 접속부(106)의 다른 부분 주위의 장벽 재료는 도 1에 도시된 장벽 재료(120)와는 다른 재료(예를 들어, 탄탈륨 및/또는 탄탈륨 질화물)로 형성될 수 있다.
제 1 상호 접속부 층(106a) 위에는 절연체(108)가 형성되어서 트랜지스터(101)(특히, 게이트 전극(110))를 제 1 상호 접속부 층(106a)으로부터 전기적으로 분리시킨다. 절연체(108)는 ILD(104)와 관련하여 설명된 임의의 절연 재료, 예를 들어, 실리콘 산화물, 탄소-도핑된 실리콘 산화물, 실리콘 탄화물, 실리콘 질화물, 알루미늄 산화물, 및/또는 실리콘 산질화물을 포함할 수 있다. 일부 실시예에서, 절연체(108)는 에칭 정지 재료이거나 에칭 정지 재료를 포함하고; 에칭-정지 재료는 예를 들어, 실리콘 질화물을 포함할 수 있다. 도 1에 도시된 바와 같이, 상호 접속부(106)의 일부분(예를 들어, 비아(130))이 절연체(108)를 통해 연장되어서, 상호 접속부의 상이한 층 사이(예를 들어, 제 1 상호 접속부 층(106a)와 제 2 상호 접속부 층(106b) 사이에 전기적 접속을 형성한다.
트랜지스터(101)는 절연체(108) 위에 형성되고, 게이트 전극(110), 게이트 유전체(112), 및 채널 재료(114)를 포함한다. 게이트 전극(110) 및 게이트 유전체(112)는 게이트 스택을 형성한다.
게이트 전극(110)은, 트랜지스터(101)가 PMOS 트랜지스터인지 NMOS 트랜지스터인지에 따라 적어도 하나의 P형 일함수 금속 또는 N형 일함수 금속을 포함할 수 있다(트랜지스터(101)가 PMOS 트랜지스터이면 게이트 전극(110)으로서 P형 일함수 금속이 사용되고, 트랜지스터(101)가 NMOS 트랜지스터이면 게이트 전극(110)으로서 N형 일함수 금속이 사용됨). PMOS 트랜지스터의 경우, 게이트 전극(110)에 사용될 수 있는 금속은 루테늄, 팔라듐, 백금, 코발트, 니켈, 및 전도성 금속 산화물(예를 들어, 루테늄 산화물)을 포함할 수 있지만, 이것으로 한정되는 것은 아니다. NMOS 트랜지스터의 경우, 게이트 전극(110)에 사용될 수 있는 금속은 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 이들 금속의 합금, 및 이들 금속의 탄화물(예를 들어, 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물, 탄탈륨 탄화물 및 알루미늄 탄화물)을 포함할 수 있지만, 이것으로 한정되는 것은 아니다. 사용될 수 있는 다른 재료는 티타늄 질화물, 탄탈륨 질화물, 하프늄 질화물, 텅스텐, 이리듐, 구리, 또는 축퇴적으로(degenerately) 도핑된 폴리실리콘을 포함한다. 일부 실시예에서, 게이트 전극(110)은 2개 이상의 금속 층의 스택으로 구성될 수 있는데, 여기서 하나 이상의 금속 층은 일함수 금속 층이고, 적어도 하나의 금속 층은 충전 금속 층이다. 확산 장벽 층 또는/및 접착 층으로서 작용하는 것과 같은, 다른 목적을 위해 게이트 전극(110) 옆에 추가 층이 포함될 수 있다.
일부 실시예에서, 게이트 유전체(112)는 하나 이상의 고유전율 유전체를 포함할 수 있다. 게이트 유전체(112)에 사용될 수 있는 고유전율 재료의 예는 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 실리콘 산화물, 텅스텐 산화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 탄탈륨 산화물, 탄탈륨 실리콘 산화물, 납 스칸듐 탄탈륨 산화물, 납 아연 니오베이트, 알루미늄 질화물, 및 실리콘 질화물을 포함할 수 있지만, 이것으로 한정되는 것은 아니다. 일부 실시예에서, 게이트 유전체(112)는 2개 이상의 유전체 층의 스택, 예를 들어, 위에 열거한 고유전율 재료 중 2개 이상의 스택으로 구성될 수도 있다. 게이트 유전체(112) 또는 게이트 유전체(112)의 층은 위에 열거한 재료 및/또는 다른 산화물, 질화물 또는 산질화물의 혼합물을 포함할 수 있다. 게이트 유전체(112)는 ALD 또는 CVD와 같은 등각 증착 공정을 사용해서 증착될 수 있다. 일부 실시예에서, 게이트 유전체(112)의 품질을 향상시키기 위해서, 트랜지스터(101)의 제조 동안 게이트 유전체(112)에 대해 어닐링 처리가 수행될 수 있다. 게이트 유전체(112)는, 도 1에 도시된 기준 좌표 x-y-z의 축에서 z 방향으로 측정된 치수인 두께를 가질 수 있으며, 이는 일부 실시예에서 0.5 나노미터와 20 나노미터 사이일 수 있으며, 그 안의 모든 값 및 범위(예를 들어, 2 내지 6 나노미터)를 포함한다.
채널 재료(114)는 예를 들어 N형 또는 P형 재료 시스템을 포함하는 반도체 재료 시스템으로 구성될 수 있다. 일부 실시예에서, 채널 재료(114)는 IGZO와 같은 고이동도 산화물 반도체 재료, 또는 인듐, 갈륨, 아연, 및/또는 산소의 다른 조합를 포함할 수 있다. 일부 실시예에서, 채널 재료(114)는 실리콘(Si) 또는 게르마늄(Ge)과 같은 단결정 반도체를 포함할 수 있다. 일부 실시예에서, 채널 재료(114)는 주기율표의 III족으로부터의 적어도 하나의 원소(예를 들어, Al, Ga, In)의 제 1 서브-격자, 및 주기율표의 V족의 적어도 하나의 원소(예를 들어, P, As, Sb)의 제 2 서브-격자를 포함할 수 있다. 일부 실시예에서, 채널 재료(114)는 주기율표의 II족으로부터의 적어도 하나의 원소(예를 들어, Zn, Cd, Hg)의 제 1 서브-격자 및 주기율표 IV족으로부터의 적어도 하나의 원소(예를 들어, C, Si, Ge, Sn, Pb)의 제 2 서브-격자를 포함할 수 있다.
일부 예시적인 N형 트랜지스터 실시예의 경우(즉, 트랜지스터(101)가 N형 금속 산화물 반도체(NMOS)인 실시예의 경우), 채널 재료(114)는 바람직하게는 InGaAs, InP, InSb 및 InAs와 같은 높은 전자 이동도를 가진 III-V족 재료를 포함할 수 있지만, 이것으로 한정되는 것은 아니다. 이러한 일부 실시예에서, 채널 재료(114)는 InGaAs와 같은 3원 III-V족 합금일 수 있다. 일부 InxGa1-xAs 핀(fin) 실시예의 경우, In 함량 (x)는 0.6과 0.9 사이일 수 있고, 바람직하게는 적어도 0.7(예를 들어, In0.7Ga0.3As)일 수 있다. 가장 높은 이동도를 갖는 일부 실시예에서, 채널 재료(114)는 진성 III-V족 재료, 즉 임의의 전기 활성 불순물로 의도적으로 도핑되지 않은 III-V족 반도체 재료일 수 있다. 대안의 실시예에서, 예를 들어 임계 전압 Vt를 더 미세 조정하거나, 혹은 HALO 포켓 주입 등을 제공하기 위해서, 채널 재료(114) 내에 공칭 불순물 도펀트 레벨이 존재할 수 있다. 그러나, 불순물 도핑된 실시예의 경우에도, 채널 재료(114) 내의 불순물 도펀트 레벨은 예를 들어, 제곱센티미터당 1015 도펀트 원자(cm-3) 미만, 바람직게는 1013 cm-3 미만으로 상대적으로 낮을 수 있다.
일부 예시적인 P형 트랜지스터 실시예의 경우(즉, 트랜지스터(101)가 P형 금속 산화물 반도체(PMOS)인 실시예의 경우), 채널 재료(114)는 바람직하게는, Ge 또는 Ge-부유(rich) SiGe 합금과 같은 높은 정공 이동도를 가진 IV족 재료일 수 있지만, 이것으로 한정되는 것은 아니다. 일부 예시적인 실시예에서, 채널 재료(114)는 0.6과 0.9 사이의 Ge 함량을 가질 수 있고, 바람직하게는 적어도 0.7일 수 있다. 가장 높은 이동도를 갖는 일부 실시예에서, 채널 재료(114)는 진성 III-V족(또는 P형 디바이스의 경우 IV족) 재료일 수 있고, 임의의 전기 활성 불순물로 의도적으로 도핑되지 않을 수도 있다. 대안의 실시예에서, 예를 들어 임계 전압 Vt을 더 설정하거나 HALO 포켓 주입 등을 제공하기 위해서, 채널 재료(114) 내에 하나 이상의 공칭 불순물 도펀트 레벨이 존재할 수 있다. 그러나, 불순물 도핑된 실시예의 경우에도, 채널 부분 내의 불순물 도펀트 레벨은, 예를 들어 1015cm-3 미만, 바람직하게는 1013cm-3 미만으로, 상대적으로 낮다.
일부 실시예에서, 트랜지스터(101)는 박막 트랜지스터(TFT)일 수 있다. TFT는, 비전도성 층이 될 수 있는 지지층 상에 유전층과 금속 컨택트뿐만 아니라 활성 반도체 재료의 박막을 증착해서 형성한, 특별한 종류의 전계 효과 트랜지스터이다. 활성 반도체 재료의 적어도 일부는 TFT의 채널을 형성한다. 트랜지스터(101)가 TFT인 경우, 채널 재료(114)는 주석 산화물, 안티몬 산화물, 인듐 산화물, 인듐 주석 산화물, 티타늄 산화물, 아연 산화물, 인듐 아연 산화물, IGZO, 갈륨 산화물, 티타늄 산질화물, 루테늄 산화물, 알루미늄 아연 산화물, 텅스텐 산화물 등과 같은 고 이동도 산화물 반도체 재료를 포함할 수 있다. 일반적으로, 트랜지스터(101)가 TFT인 경우, 채널 재료(114)는 주석 산화물, 코발트 산화물, 구리 산화물, 안티몬 산화물, 루테늄 산화물, 텅스텐 산화물, 아연 산화물, 갈륨 산화물, 티타늄 산화물, 인듐 산화물, 티타늄 산질화물, 인듐 주석 산화물, 인듐 아연 산화물, 니켈 산화물, 니오븀 산화물, 구리 과산화물, IGZO, 인듐 텔루라이드, 몰리브덴광, 몰리브덴 디셀레나이드, 텅스텐 디셀레나이드, 텅스텐 이황화물, 몰리브덴 이황화물, N형 또는 P형 비정질 실리콘 또는 다결정 실리콘, 단결정 실리콘, 게르마늄, 인듐 비화물, 인듐 갈륨 비화물, 인듐 셀렌화물, 인듐 안티몬화물, 아연 안티몬화물, 안티몬 셀렌화물, 실리콘 게르마늄, 갈륨 질화물, 알루미늄 갈륨 질화물, 인듐 인산염, 흑색 인, 아연 황화물, 인듐 황화물, 갈륨 황화물 중 하나 이상을 포함할 수 있고, 각각은 갈륨, 인듐, 알루미늄, 불소, 붕소, 인, 비소, 질소, 탄탈륨, 텅스텐 및 마그네슘 등 중 하나 이상으로 도핑될 수 있다. 일부 구현예에서, 채널 재료(114)는 약 5 내지 75 나노미터의 두께를 가질 수 있으며, 그 안에 있는 모든 값 및 범위를 포함한다. 일부 실시예에서, 박막 채널 재료(114)는 상대적으로 낮은 온도에서 증착될 수 있으며, 이는 다른 구성요소, 예를 들어 논리 장치와 같은 프런트 엔드 구성요소의 손상을 방지하기 위해서, 백 엔드 제조에 부과된 열 예산 내에서, 채널 재료(114)를 증착하는 것을 가능하게 한다.
도 1에 구체적으로 도시되지 않았지만, 채널 재료(114)에 S/D 영역이 형성될 수 있다. S/D 영역은 일반적으로 주입/확산 공정 또는 에칭/증착 공정을 사용해서 형성될 수 있다. 전자(former)의 공정에서는, 붕소, 알루미늄, 안티몬, 인 또는 비소와 같은 도펀트가 소스 및 드레인 영역을 형성하기 위해 채널 재료에 이온 주입될 수 있다. 일반적으로 도펀트를 활성화하고 이들을 채널 재료(114) 내로 더 확산시키는 어닐링 공정이 이온 주입 공정에 후속한다. 후자(latter)의 공정에서, 채널 재료(114)는 소스 영역 및 드레인 영역의 위치에 리세스를 형성하도록 먼저 에칭될 수 있다. 이후, 에피택셜 증착 공정이 수행되어서, 소스 및 드레인 영역을 제조하는 데 사용되는 재료로 이 리세스를 충진한다. 일부 구현예에서, S/D 영역은 실리콘 게르마늄 또는 실리콘 탄화물과 같은 실리콘 합금을 사용해서 제조될 수 있다. 일부 구현예에서, 에피택셜 증착된 실리콘 합금은 그 자리에서 붕소, 비소 또는 인과 같은 도펀트로 도핑될 수 있다. 추가 실시예에서, S/D 영역은 게르마늄 또는 III-V족 재료 또는 합금과 같은 하나 이상의 대안의 반도체 재료를 사용해서 형성될 수 있다. 그리고 추가 실시예에서, S/D 영역을 형성하는데 금속 및/또는 금속 합금의 하나 이상의 층이 사용될 수 있다.
트랜지스터(101) 위에 절연체 재료(108) 또는 다른 절연체 재료가 형성된다. S/D 컨택트(116)는 절연체 재료(108)에 패터닝되고 채널 재료(114)에 연결되며, 특히 S/D 영역에 연결된다. 제 1 S/D 컨택트(116a)는 제 1 S/D 영역에 연결되고, 제 2 S/D 컨택트(116b)는 제 2 S/D 영역에 연결된다. 절연체 재료(108)는 2개의 S/D 컨택트(116a, 116b)를 전기적으로 분리하고, 도 2 및 3에 도시된 바와 같이 트랜지스터를 서로 전기적으로 분리한다. 다양한 실시예에서, S/D 컨택트(116)를 형성하는데 금속 및/또는 금속 합금의 하나 이상의 층이 사용될 수 있다. 예를 들어, S/D 컨택트(116)의 전기 전도성 재료는 구리, 루테늄, 팔라듐, 백금, 코발트, 니켈, 하프늄, 지르코늄, 티타늄, 탄탈륨 및 알루미늄, 탄탈륨 질화물, 텅스텐, 도핑된 실리콘, 도핑된 게르마늄, 또는 이들 중 임의의 것의 합금 및 혼합물과 같은 재료를 가진, 하나 이상의 금속 또는 금속 합금을 포함할 수 있다. 일부 실시예에서, S/D 컨택트(116)는 하나 이상의 금속의 하나 이상의 전기 전도성 합금, 산화물, 또는 탄화물을 포함할 수 있다. 일부 실시예에서, S/D 컨택트(116)는 N형 도펀트 또는 P형 도펀트로 도핑된 실리콘 또는 다른 반도체와 같은, 도핑된 반도체를 포함할 수 있다. 금속은 더 높은 전도성을 제공할 수 있는 반면, 도핑된 반도체는 제조 중에 더 용이하게 패턴화될 수 있다. 도 1이 단일 패턴을 가진 제 1 S/D 컨택트(116a) 및 제 2 S/D 컨택트(116b)를 나타내고 있으며, 이것이 제 1 및 제 2 S/D 컨택트의 재료 조성이 동일하다는 것을 시사하고 있기는 하지만, 일부 다른 실시예에서는 그렇지 않을 수도 있다.
도 1에 도시된 트랜지스터(101)는 후면 게이트 및 전면 S/D 컨택트를 갖고 있지만, 다른 실시예에서 다른 트랜지스터 아키텍처가 사용될 수도 있으며, 예를 들어 게이트가 전면에 있을 수도 있거나, 또는 S/D 영역과 S/D 컨택트 중 하나 또는 둘 모두가 후면에 있을 수도 있다. 다른 실시예에서, 트랜지스터(101)는 FinFET와 같은 비평면 아키텍처를 가질 수도 있다. 일부 실시예에서, 트랜지스터(101)는 나노리본(nanoribbon)-기반 트랜지스터(또는 줄여서, 나노리본 트랜지스터, 예를 들어, 나노와이어 트랜지스터)이다. 나노리본 트랜지스터에서, 하나 이상의 게이트 전극 금속의 스택(예를 들어, 게이트 전극(110)과 관련하여 설명한 재료들)을 포함할 수 있고, 선택적으로는, 하나 이상의 게이트 유전체(예를 들어, 게이트 유전체(112) 중 하나)는 "나노리본"이라고 하는 기다란 반도체 구조의 일부 주위에 제공되어 나노리본의 모든 측면에 게이트를 형성할 수 있다. 게이트 스택이 둘러싸고 있는 나노리본의 부분은 "채널" 또는 "채널 부분"으로 지칭되며, 위에서 설명된 임의의 채널 재료(114)로 형성될 수 있다. 소스 영역 및 드레인 영역은, 이러한 트랜지스터의 소스 및 드레인을 각각 형성하는 게이트 스택의 양쪽 중에서, 이 나노리본의 반대쪽의 단부에 제공된다.
장벽 재료 층의 예
도 4는 본 개시의 일부 실시예에 따른, 상호 접속부가 텅스텐 라이너를 갖는 소스/드레인 컨택트 영역의 확대 단면도이다. 도 4는, 도 1에 도시된 영역(150)의 예시적인 확대도이다. 영역(150)은 채널 재료(114), 절연체(108), 제 1 S/D 컨택트(116a), 상호 접속부(106), ILD 재료(104) 및 텅스텐 장벽 층(402)을 포함한다. 도 4에 도시된 상호 접속부(106)는 상호 접속부 구조(124)의 일부이다.
텅스텐 장벽 층(402)은 도 1 및 도 2에 도시된 장벽 재료(120)의 예이다. 이 예에서, 장벽 재료(120)는 텅스텐 층이다. 대안의 실시예에서, 장벽 재료는 티타늄, 티타늄 질화물, 루테늄, 몰리브덴, 이리듐 또는 백금이다. 다른 대안의 실시예에서, 이들 재료 및/또는 텅스텐의 임의의 조합이 사용된다. 텅스텐 장벽 층(402)은 0.5 나노미터와 10 나노미터 사이의 두께를 가지며, 예를 들어, 텅스텐 장벽 층(402)은 1 나노미터와 5 나노미터 범위의 두께를 갖는다. 텅스텐 장벽 층(402)은 z-방향 및 x-방향에서 동일한 두께 또는 유사한 두께를 갖는 것으로 도시된다. 텅스텐 장벽 층(402)은 상호 접속부(106)와 ILD(104) 사이의 y-z 평면의 벽을 따라서, y 방향으로 유사한 두께를 가질 수 있다(도 2에 도시된 바와 같이). 다른 실시예에서, 텅스텐 장벽 층(402)은 z-방향보다 x-방향(즉, 도 4에 도시된 상호 접속부(106)와 ILD(104) 사이의 벽을 따라) 및 y-방향에서 더 얇을 수 있고, 혹은 텅스텐 장벽 층(402)이 등각 증착 공정이 아닌 방향성 증착 공정을 사용해서 증착되는 경우, 텅스텐 장벽 층(402)은 예를 들어, 상호 접속부(106)의 측벽을 따라서가 아니라 x-y 방향으로만 연장될 수 있다.
전술한 바와 같이, 상호 접속부(106)는 구리와 같은 금속 상호 접속부일 수 있다. 채널 재료(114)는 도 1과 관련하여 설명된 임의의 채널 재료(114)일 수 있다. 하나의 특정 실시예에서, 채널 재료(114)는 산소, 인듐, 아연, 또는 갈륨 중 적어도 하나를 포함한다. 일부 실시예에서, 채널 재료(114)는 산소와 인듐, 또는 산소, 인듐, 및 아연을 포함한다. 일부 실시예에서, 채널 재료(114)는 산소, 인듐 및 아연, 및 갈륨을 포함하며, 예를 들어 채널 재료(114)는 IGZO이다.
도 5는 본 개시의 일부 실시예에 따른 상호 접속부가 텅스텐 라이너 층 및 탄탈륨 라이너 층을 갖는 소스/드레인 컨택트 영역의 확대 단면도이다. 도 5는, 도 1에 도시된 영역(150)의 다른 예시적인 확대도이며, 도 1 및 도 4에 도시된 채널 재료(114), 절연체(108), 제 1 S/D 컨택트(116a), 상호 접속부(106), 및 ILD 재료(104)를 포함한다. 도 5는 장벽 재료(120)를 형성하는 2개의 예시적인 층: 텅스텐 장벽 층(402) 및 탄탈륨 장벽 층(502)을 포함한다. 탄탈륨 장벽 층(502)은 텅스텐 장벽 층(402)과 상호 접속부(106) 사이에 있다. 텅스텐 장벽 층(402)은 제 1 S/D 컨택트(116a)에 인접하고, 탄탈륨 장벽 층(502)은 상호 접속부(106)에 인접한다. 텅스텐 장벽 층(402) 및 탄탈륨 장벽 층(502)은 각각 0.5 나노미터와 10 나노미터 사이의 두께, 예를 들어 1 나노미터와 5 나노미터 범위의 두께를 가질 수 있다. 도 4와 관련하여 언급된 바와 같이, 다른 실시예에서, 장벽 층(402 및/또는 502)은 z-방향보다 x-방향 및 y-방향에서 더 얇을 수 있고, 혹은 장벽 층(402 및/또는 502)은 예를 들어, 방향성 증착 공정이 사용되는 경우에, 상호 접속부(106)의 측벽을 따라서가 아니라 x-y 방향으로만 연장된다. 대안의 실시예에서, 텅스텐 장벽 층(402) 대신에, 티타늄, 티타늄 질화물, 루테늄, 몰리브덴, 이리듐, 또는 백금, 또는 이들 재료 및/또는 텅스텐의 임의의 조합의 장벽 층이 사용된다.
도 6은 본 개시의 일부 실시예에 따른, 상호 접속부가 텅스텐 라이너 층 및 탄탈륨 질화물 라이너 층을 갖는, 소스/드레인 컨택트 영역의 확대 단면도이다. 도 6은, 도 1에 도시된 영역(150)의 다른 예시적인 확대도로, 도 1 및 4에 도시된 채널 재료(114), 절연체(108), 제 1 S/D 컨택트(116a), 상호 접속부(106), 및 ILD 재료(104)를 포함한다. 도 6은 장벽 재료(120)를 형성하는 2개의 예시적인 층: 텅스텐 장벽 층(402) 및 탄탈륨 질화물 장벽 층(602)을 포함한다. 탄탈륨 질화물 장벽 층(602)은 텅스텐 장벽 층(402)과 상호 접속부(106) 사이에 있다. 텅스텐 장벽 층(402)은 제 1 S/D 컨택트(116a)에 인접하고, 탄탈륨 질화물 장벽 층(602)은 상호 접속부(106)에 인접한다. 텅스텐 장벽 층(402) 및 탄탈륨 질화물 장벽 층(602)은 각각 0.5 나노미터와 10 나노미터 사이의 두께, 예를 들어 1 나노미터와 5 나노미터 범위의 두께를 가질 수 있다. 도 4와 관련하여 언급된 바와 같이, 다른 실시예에서, 장벽 층(402 및/또는 602)은 z-방향보다 x-방향 및 y-방향에서 더 얇을 수 있고, 혹은 장벽 층(402 및/또는 602)은 예를 들어, 방향성 증착 공정이 사용되는 경우에, 상호 접속부(106)의 측벽을 따라서가 아니라 x-y 방향으로만 연장된다. 대안의 실시예에서, 텅스텐 장벽 층(402) 대신에, 티타늄, 티타늄 질화물, 루테늄, 몰리브덴, 이리듐, 또는 백금, 또는 이들 재료 및/또는 텅스텐의 임의의 조합의 장벽 층이 사용된다.
도 7은 본 개시의 일부 실시예에 따른, 상호 접속부가 텅스텐 라이너 층, 탄탈륨 라이너 층 및 탄탈륨 질화물 라이너 층을 갖는, 소스/드레인 컨택트 영역의 확대 단면도이다. 도 7은, 도 1에 도시된 영역(150)의 다른 예시적인 확대도로, 도 1 및 4에 도시된 채널 재료(114), 절연체(108), 제 1 S/D 컨택트(116a), 상호 접속부(106), 및 ILD 재료(104)를 포함한다. 도 7은 장벽 재료(120)를 형성하는 2개의 예시적인 층: 텅스텐 장벽 층(402), 탄탈륨 장벽 층(502) 및 탄탈륨 질화물 장벽 층(602)을 포함한다. 이 예에서, 탄탈륨 질화물 장벽 층(602)은 텅스텐 장벽 층(402)과 탄탈륨 장벽 층(502) 사이에 있고, 텅스텐 장벽 층(402)은 제 1 S/D 컨택트(116a)에 인접하고, 탄탈륨 장벽 층(502)은 상호 접속부(106)에 인접한다. 다른 실시예에서는, 탄탈륨 장벽 층(502)과 탄탈륨 질화물 장벽 층(602)이 바뀌어서, 탄탈륨 장벽 층(502)은 텅스텐 장벽 층(402)과 탄탈륨 질화물 장벽 층(602) 사이에 위치된다. 텅스텐 장벽 층(402), 탄탈륨 장벽 층(502) 및 탄탈륨 질화물 장벽 층(602)는 각각 0.5 나노미터와 10 나노미터 사이의 두께, 예를 들어 1 나노미터와 5 나노미터 범위의 두께를 가질 수 있다. 도 4와 관련하여 언급된 바와 같이, 다른 실시예에서, 장벽 층(402, 502 및/또는 602)은 z-방향보다 x-방향 및 y-방향에서 더 얇을 수 있고, 혹은 장벽 층(402, 502 및/또는 602)은 예를 들어, 방향성 증착 공정이 사용되는 경우에, 상호 접속부(106)의 측벽을 따라서가 아니라 x-y 방향으로만 연장된다. 대안의 실시예에서, 텅스텐 장벽 층(402) 대신에, 티타늄, 티타늄 질화물, 루테늄, 몰리브덴, 이리듐, 또는 백금, 또는 이들 재료 및/또는 텅스텐의 임의의 조합의 장벽 층이 사용된다.
상호 접속부 라이너를 갖는 IC 디바이스를 형성하는 방법의 예
도 8은 본 개시의 일부 실시예에 따른, 상호 접속부 라이너를 갖는 IC 디바이스를 형성하는 방법을 예시하는 흐름도이다. 이 방법은 절연체 재료, 예를 들어 도 1에 도시된 제 1 ILD 층(104a)을 증착하는 단계(802)로 시작한다.
이 방법은, 백엔드 상호 접속부 구조, 예를 들어 도 1에 도시된 상호 접속부 구조(126 및 132)를 형성하는 단계(804)로 넘어간다. 백엔드 상호 접속부는 임의의 공지된 기술을 사용해서 형성되는데, 예를 들어 ILD(104) 위에 레지스트를 도포하고, 리소그래피를 사용해서 레지스트를 패터닝하며, ILD(104)의 패터닝된 부분을 에칭하고, 구리와 같은 백엔드 상호 접속부 재료를 증착한다. 도 1에 도시된 바와 같이, 상호 접속부 구조(126 및 132) 위에 절연체 재료(108)(예를 들어, 에칭 정지 재료)가 증착되고, 트랜지스터(101)를 형성하기 전에 게이트 비아(122)(이는 백엔드 상호 접속부 구조의 일부로 간주될 수 있음)가 절연체 재료(108) 내에 형성된다. 백엔드 상호 접속부 재료를 증착하기 전에, 하나 이상의 장벽 층, 예를 들어, 탄탈륨 및/또는 탄탈륨 질화물 층이 증착될 수 있다. 백엔드 상호 접속부가 S/D 컨택트와 접촉하는 경우(예를 들어, S/D 컨택트(116) 중 적어도 하나가 도 1에 도시된 바와 같이, 전면이 아니라 트랜지스터(101)의 후면에 있음), 백엔드 상호 접속부 상에 텅스텐을 포함하는 장벽 층이 증착될 수 있다. IC 디바이스는 도 1에 도시된 것보다 더 많은 백엔드 상호 접속부의 층을 가질 수도 있다. 이러한 층은 적절한 추가 처리 단계(예를 들어, ILD의 추가 층을 증착)를 사용해서 순차적으로 형성될 수 있다. 다른 방안으로, IC 디바이스는 백엔드 상호 접속부 구조를 갖지 않을 수도 있다.
이 방법은, 백엔드 상호 접속부 구조 및 절연체 재료 위에 트랜지스터를 형성하는 단계(806)로 넘어간다. 예를 들어, 도 1에 도시된 트랜지스터(101)는 당업계에 공지된 장치 처리 방법을 사용해서, 제 1 ILD 층(104a) 및 백엔드 상호 접속부 구조(126, 132) 위에 형성된다. 이 방법은 트랜지스터(101)와 동일한 층에 많은 유사한 트랜지스터 및/또는 다른 전자 디바이스를 형성하는 것을 포함할 수 있다.
이 방법은 트랜지스터 위에 S/D 컨택트를 증착하는 단계(808)로 넘어가며, 예를 들어, 채널 재료(114)와 컨택트하는 S/D 컨택트(116)을 증착한다. S/D 컨택트(116)은 절연체 재료의 층 내에 형성되는데, 예를 들어 트랜지스터(101) 위에 형성된 절연체 재료(108) 내에 형성된다.
이 방법은, 프런트엔드 상호 접속부 구조, 예를 들어 상호 접속부 구조(128, 124)를 패터닝하는 단계(810)로 넘어간다. 프런트엔드 상호 접속는, S/D 컨택트(116)가 형성된 이후에 증착될 수 있는 절연체 층 내에, 예를 들어 제 3 ILD 층(104c)에 패터닝된다. 도 1에 도시된 예에서, 트랜지스터(101) 및 S/D 컨택트(116)가 형성된 이후에, 예를 들어 상호 접속부 구조(124, 128)가 패터닝된 이후에, 비아(130)가 또한 패터닝된다. 비아(130)는, 트랜지스터(101) 및/또는 S/D 컨택트(116)가 형성되기 전 또는 후에 증착되었을 수 있는 제 2 ILD 층(104b)에 패터닝된다.
이 방법은 프런트엔드 상호 접속부를 위해 패터닝된 영역에 상호 접속부 라이너 재료를 증착하는 단계(812)로 넘어간다. 예를 들어, 도 1 내지 도 7과 관련하여 설명된 임의의 장벽 재료가 하나 이상의 층으로서 증착될 수 있다. 도 1에 도시된 예에서, 상호 접속부 라이너 재료는, 비아(130) 내부를 포함하여 단계(810)에서 패터닝된 임의의 영역을 따라 증착된다. 다른 예에서, 상호 접속부 라이너 재료는, 사용되는 처리 방법에 따라서 상호 접속부 구조의 다양한 부분 내에서 찾을 수 있다. 그러나, 상호 접속부 라이너 재료는 S/D 컨택트(116)와 S/D 컨택트(116)에 연결된 상호 접속부 사이에서 찾을 수 있다.
이 방법은 라이너 재료 위에 상호 접속부 재료, 예를 들어 구리를 증착하는 단계(814)로 넘어간다. 일부 실시예에서, 하나 이상의 추가 라이너 재료가 상호 접속부 재료 위에 증착되어서, 상호 접속을 위한 상부 장벽를 형성한다. 도 1에 도시된 예에서 커패시터는 프런트엔드 상호 접속부 구조 위에 형성되어서, 1T-1C 메모리 셀을 형성한다. 이것은 라이닝된 상호 접속부를 포함할 수 있는 하나의 예시적인 IC 디바이스에 불과하다.
예시적인 디바이스
본 명세서에 개시된 장벽 재료 라이너를 가진 상호 접속부는 임의의 적절한 전자 디바이스에 포함될 수 있다. 도 9 내지 도 12는 본 명세서에 개시된 장벽 재료 라이너를 가진 상호 접속부를 포함할 수 있는 장치의 다양한 예를 도시한다.
도 9a 및 도 9b는 본 명세서에 개시된 임의의 실시예에 따른 장벽 재료 라이너를 갖는 하나 이상의 상호 접속부를 구비한 하나 이상의 IC 구조를 포함하는 웨이퍼 및 다이의 평면도이다. 웨이퍼(1500)는 반도체 재료로 구성될 수 있고, 웨이퍼(1500)의 표면 상에 형성된 IC 구조를 갖는 하나 이상의 다이(1502)를 포함할 수 있다. 다이(1502)는 각각 임의의 적절한 IC 구조(예를 들어, 도 1 내지 도 7 중 어느 하나에 도시된 바와 같은 IC 구조, 또는 본 명세서에 기재된 IC 구조의 임의의 추가 실시예)를 포함하는 반도체 제품의 반복 유닛이 될 수 있다. 반도체 제품의 제조가 완료된 이후에(예를 들어, 트랜지스터 또는 메모리 장치와 같은 특정 전자 부품에 포함된, 본 명세서에 기술된 바와 같은 장벽 재료 라이너를 가진 하나 이상의 상호 접속부를 구비한 하나 이상의 IC 구조를 제조한 이후에), 웨이퍼(1500)는, 다이(1502) 각각이 서로 분리되어서 반도체 제품의 개별 "칩"을 제공하는 싱귤레이션 공정을 거칠 수 있다. 특히, 본 명세서에 개시된 바와 같은 장벽 재료 라이너를 가진 상호 접속부를 구비한 하나 이상의 IC 구조를 포함하는 디바이스는, 웨이퍼(1500)의 형태(예를 들어, 싱귤레이션되지 않음)를 취할 수도 있고 또는 다이(1502)의 형태(예를 들어, 단일화됨)를 취할 수도 있다. 다이(1502)는, 하나 이상의 트랜지스터(예를 들어, 이하 설명되는 도 10의 트랜지스터(1640) 중 하나 이상) 및/또는 전기 신호를 트랜지스터로 라우팅하는 지지 회로 뿐만 아니라 임의의 다른 IC 구성요소(예를 들어, 하나의 장벽 재료 라이너를 가진 상호 접속부를 구비한 하나 이상의 IC 구조)를 포함할 수 있다. 일부 실시예에서, 웨이퍼(1500) 또는 다이(1502)는 메모리 디바이스(예를 들어, SRAM 장치), 논리 디바이스(예를 들어, AND, OR, NAND, 또는 NOR 게이트), 또는 임의의 다른 적절한 회로 요소를 포함할 수 있다. 이들 디바이스의 복수의 디바이스는 단일 다이(1502)에서 결합될 수 있다. 예를 들어, 복수의 메모리 디바이스에 의해 형성된 메모리 어레이는 프로세싱 디바이스(예를 들어, 도 12의 프로세싱 디바이스(1802)) 또는 메모리 디바이스에 정보를 저장하거나 메모리 어레이에 저장된 명령을 실행하도록 구성된 다른 로직과 동일한 다이(1502) 상에 형성될 수 있다.
도 10은 본 명세서에 개시된 실시예 중 임의의 실시예에 따른, 장벽 재료 라이너를 가진 하나 이상의 상호 접속부를 구비한 하나 이상의 IC 구조를 포함할 수 있는 IC 디바이스(1600)의 측단면도이다. IC 디바이스(1600)는 기판(1602)(예를 들어, 도 9a의 웨이퍼(1500)) 상에 형성될 수 있고, 다이(예를 들어, 도 9b의 다이(1502))에 포함될 수 있다. 기판(1602)은 본 명세서에 기술된 바와 같은 임의의 기판일 수 있다. 기판(1602)은 싱귤레이션된 다이(예를 들어, 도 9b의 다이(1502)) 또는 웨이퍼(예를 들어, 도 9a의 웨이퍼(1500))의 일부일 수 있다.
IC 디바이스(1600)는 기판(1602) 상에 배치된 하나 이상의 디바이스 층(1604)을 포함할 수 있다. 디바이스 층(1604)은 기판(1602) 상에 형성된 하나 이상의 트랜지스터(1640)(예를 들어, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET))의 피처를 포함할 수 있다. 디바이스 층(1604)은, 예를 들어, 하나 이상의 소스 및/ 또는 드레인(S/D) 영역(1620), S/D 영역(1620)들 사이에서 트랜지스터(1640) 내의 전류 흐름을 제어하기 위한 게이트(1622), 및 S/D 영역(1620)로/로부터 전기 신호를 라우팅하기 위한 하나 이상의 S/D 컨택트(1624)를 포함할 수 있다. 트랜지스터(1640)는 명료함을 위해서, 디바이스 격리 영역, 게이트 컨택트 등과 같은 도시되지 않은 추가적인 피처를 포함할 수 있다. 트랜지스터(1640)는 도 10에 도시된 타입 및 구성으로 한정되지 않고, 예를 들어, 평면 트랜지스터, 비평면 트랜지스터, 또는 이들의 조합과 같은 매우 다양한 다른 타입 및 구성을 포함할 수 있다. 비평면 트랜지스터는 더블-게이트 트랜지스터 또는 트라이-게이트 트랜지스터들과 같은 FinFET 트랜지스터, 및 나노리본 및 나노와이어 트랜지스터와 같은 랩 어라운드(wrap-around) 또는 올 어라운드(all-around) 게이트 트랜지스터를 포함한다.
각각의 트랜지스터(1640)는, 적어도 2개의 층, 게이트 유전체 및 게이트 전극으로 형성된 게이트(1622)를 포함할 수 있다.
게이트 전극은 게이트 유전체 상에 형성될 수 있고, 트랜지스터가 각각 PMOS 트랜지스터인지 또는 NMOS 트랜지스터인지에 따라서, 적어도 하나의 P형 일함수 금속 또는 N형 일함수 금속으로 구성될 수 있다. 일부 구현예에서, 게이트 전극은 둘 이상의 금속 층의 스택으로 구성될 수 있고, 여기서, 하나 이상의 금속 층은 일함수 금속 층들이고, 적어도 하나의 금속 층은 충전(fill) 금속 층이다. 추가의 금속 층들이, 배리어 층과 같이, 다른 목적들을 위해 포함될 수 있다.
PMOS 트랜지스터의 경우, 게이트 전극에 사용될 수 있는 금속은 루테늄, 팔라듐, 백금, 코발트, 니켈 및 도전성 금속 산화물(예를 들어, 루테늄 산화물)을 포함하지만, 이것으로 한정되는 것은 아니다. P형 금속 층은 약 4.9eV와 약 5.2eV 사이의 일함수를 갖는 PMOS 게이트 전극의 형성을 가능하게 할 것이다. NMOS 트랜지스터의 경우, 게이트 전극에 사용될 수 있는 금속들은 하프늄, 지르코늄, 티타늄, 탄탈, 알루미늄, 이 금속들의 합금, 이 금속들의 탄화물(예를 들어, 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물, 탄탈 탄화물, 및 알루미늄 탄화물)을 포함하지만, 이것으로 한정되는 것은 아니다. N형 금속층은 약 3.9eV와 약 4.2eV 사이의 일함수를 갖는 NMOS 게이트 전극의 형성을 가능하게 할 것이다.
일부 실시예에서, 소스-채널-드레인 방향을 따라 트랜지스터(1640)의 단면으로 보았을 때, 게이트 전극은, 기판의 표면에 실질적으로 평행한 바닥 부분 및 기판의 상부 표면에 실질적으로 수직인 2개의 측벽 부분을 포함하는, U자 형상 구조체로 형성될 수 있다. 다른 실시예들에서, 게이트 전극을 형성하는 금속 층 중 적어도 하나는 단순히 기판의 상부 표면과 실질적으로 평행한 평면 층일 수 있으며 기판의 상부 표면과 실질적으로 수직한 측벽 부분은 포함하지 않는다. 다른 실시예에서, 게이트 전극은 U자 형상 구조체와 비-U자 형상의 평면인 구조체의 조합으로 구성될 수 있다. 예를 들어, 게이트 전극은 하나 이상의 비-U자 형상의 평면의 층 위에 형성된 하나 이상의 U자 형상의 금속층으로 구성될 수 있다. 일부 실시예에서, 게이트 전극은 V자형 구조로 구성될 수 있다(예를 들어, FinFET 트랜지스터의 핀이 "평평한" 상부 표면을 갖지 않고 대신 둥근 피크를 갖는 경우).
일반적으로, 트랜지스터(1840)의 게이트 유전체 층은 하나의 층 또는 층들의 스택을 포함할 수 있고, 하나 이상의 층은 실리콘 산화물, 실리콘 이산화물, 및/또는 고유전율 유전체 재료를 포함할 수 있다. 트랜지스터(1840)의 게이트 유전체 층에 포함되는 고유전율 유전체 재료는 하프늄, 실리콘, 산소, 티타늄, 탄탈륨, 란타늄, 알루미늄, 지르코늄, 바륨, 스트론튬, 이트륨, 납, 스칸듐, 니오븀, 및 아연과 같은 요소를 포함할 수 있다. 게이트 유전체 층에 사용될 수 있는 고유전율 재료의 예는, 하프늄 산화물, 하프늄 실리콘 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 및 납 아연 니오베이트를 포함하지만, 이것으로 한정되는 것은 아니다. 일부 실시예에서, 고유전율 재료가 사용될 때, 그 품질을 개선하기 위해 게이트 유전체 층 상에 어닐링 공정이 수행될 수도 있다.
도 10에 구체적으로 도시되어 있지는 않지만, IC 디바이스(1600)는, IC 디바이스(1600)의 임의의 적절한 위치에서 장벽 재료 라이더를 가진 하나 이상의 상호 접속부를 포함할 수 있다.
S/D 영역(1620)은, 당업계에 공지된 임의의 적합한 공정을 사용해서, 각각의 트랜지스터(1640)의 게이트(1622)에 인접하는 기판(1602) 내에 형성될 수 있다. 예를 들어, S/D 영역(1620)은 주입/확산 공정 또는 퇴적 공정을 사용해서 형성될 수 있다. 전자의 공정에서는, 붕소, 알루미늄, 안티모니, 인, 또는 비소와 같은 도펀트가 기판(1602) 내로 이온-주입되어 S/D 영역(1620)을 형성할 수 있다. 이온 주입 공정에 후속해서, 도펀트를 활성화시키고 이를 기판(1602) 내로 더 멀리 확산하게 하는 어닐링 공정이 이어질 수 있다. 후자의 공정에서는, S/D 영역(1620)을 제조하는데 사용되는 재료를 에피택셜 퇴적 공정이 제공할 수 있다. 일부 구현예에서, S/D 영역(1620)은 실리콘 게르마늄 또는 실리콘 탄화물과 같은 실리콘 합금을 사용해서 제조될 수 있다. 일부 구현예에서 에피택셜 퇴적되는 실리콘 합금은 붕소, 비소, 또는 인과 같은 도펀트로 인 시츄(in situ) 도핑될 수 있다. 일부 실시예에서, S/D 영역(1620)은 게르마늄 또는 III-V족 재료와 같은 하나 이상의 대체 반도체 재료 또는 합금을 사용하여 형성될 수 있다. 추가의 실시예에서, S/D 영역(1620)을 형성하기 위해 금속 및/또는 금속 합금의 하나 이상의 층이 사용될 수 있다. 일부 실시예에서, 에피택셜 퇴적 이전에, S/D 영역(1620)용 재료가 퇴적될는 기판(1602) 내의 리세스를 생성하기 위한 에칭 공정이 수행될 수도 있다.
전력 및/또는 I/O(input/output) 신호와 같은, 전기 신호가 디바이스 층(1604) 상에 배치되는 하나 이상의 상호 접속부 층(도 10에서는 상호 접속부 층들(1606 내지 1610)로서 도시됨)을 통해 디바이스 층(1604)의 트랜지스터(1640)로 및/또는 이들로부터 라우팅될 수 있다. 예를 들어, 디바이스 층(1604)의 전기적 도전성 피처들(예를 들어, 게이트(1622) 및 S/D 컨택트(1624))은 상호 접속부 층(1606 내지 1610)의 상호 접속부 구조체(1628)과 전기적으로 연결될 수 있다. 하나 이상의 상호 접속부 층(1606 내지 2010)은 IC 디바이스(1600)의 ILD 스택(1619)을 형성할 수 있다.
상호 접속부 구조체(1628)는 매우 다양한 설계에 따라 전기 신호를 라우팅하도록 상호 접속부 층(1606 내지 1610) 내에 배열될 수 있다(특히, 이러한 배열이 도 10에 도시되는 상호 접속부 구조체(1628)의 특정 구성으로 한정되는 것은 아님). 도 10에는 특정 수의 상호 접속부 층(1606 내지 1610)이 도시되어 있지만, 본 개시 내용의 실시예는 도시되는 것보다 더 많은 또는 더 적은 상호 접속부 층을 가진 IC 디바이스를 포함한다.
일부 실시예에서, 상호 접속부 구조체(1628)는 금속과 같은 전기 도전성 재료로 충진지는 트렌치 컨택트 구조체(1628a)(종종 "라인"이라고 함) 및/또는 비아 구조체(1628b)(종종 "홀(holes)"이라고 함)를 포함할 수 있다. 트렌치 구조체(1628a)는, 디바이스 층(1604)이 형성되는 기판(1602)의 표면과 실질적으로 평행한 평면의 방향으로 전기 신호를 라우팅하도록 배열될 수 있다. 예를 들어, 트렌치 컨택트 구조체(1628a)는 도 10의 관점에서 지면의 안팎으로 전기 신호를 라우팅할 수 있다. 비아 구조체(1628b)는 디바이스 층(1604)이 형성되는 기판(1602)의 표면에 실질적으로 수직인 평면의 방향으로 전기 신호를 라우팅하도록 배열될 수 있다. 일부 실시예에서, 비아 구조체(1628b)는 상이한 상호 접속부 층(1606 내지 1610)의 트렌치 컨택트 구조체(1628a)를 함께 전기적으로 연결할 수 있다.
상호 접속부 층(1606 내지 1610)은, 도 10에 도시되는 바와 같이, 상호 접속부 구조체(1628) 사이에 배치되는 유전체 재료(1626)를 포함할 수 있다. 유전체 재료(1626)는 본 명세서에 IC 구조체의 상호 접속부 사이에 제공되는 유전체 재료의 실시예들 중 임의의 것을 취할 수 있다.
일부 실시예에서, 상호 접속부 층(1606 내지 1610) 중 상이한 것에서의 상호 접속부 구조체(1628) 사이에 배치되는 유전체 재료(1626)는 상이한 조성을 가질 수 있다. 다른 실시예에서, 상이한 상호 접속부 층(1606 내지 1610) 사이의 유전체 재료(1626)의 조성은 동일할 수도 있다.
제 1 상호 접속부 층(1606)(금속 1 또는 "M1"이라고 함)이 디바이스 층(1604) 바로 위에 형성될 수도 있다. 일부 실시예에서, 제 1 상호 접속부 층(1606)은, 도시된 바와 같이, 트렌치 컨택트 구조체(1628a) 및/또는 비아 구조체(1628b)를 포함할 수 있다. 제 1 상호 접속부 층(1606)의 트렌치 구조체(1628a)는 디바이스 층(1604)의 컨택트(예를 들어, S/D 컨택트(1624))와 연결될 수 있다.
제 2 상호 접속부 층(1608)(금속 2 또는 "M2"이라고 함)이 제 1 상호 접속부 층(1606) 바로 위에 형성될 수 있다. 일부 실시예에서, 제 2 상호 접속부 층(1608)은 제 2 상호 접속부 층(1608)의 트렌치 컨탠트 구조체(1628a)를 제 1 상호 접속부 층(1606)의 트렌치 컨탠트 구조체(1628a)와 연결하는 비아 구조체(1628b)를 포함할 수 있다. 명확하게 하기 위해서 트렌치 구조체(1628a) 및 비아 구조체(1628b)는 각각의 상호 접속부 층 내에서(예를 들어, 제 2 상호 접속부 층(1608) 내에서) 라인으로 구조적으로 도시되어 있지만, 일부 실시예에서 트렌치 구조체(1628a) 및 비아 구조체(1628b)는 구조적으로 및/또는 재료적으로 연속적일 수 있다(예를 들어, 듀얼-다마신 프로세스 동안에 동시에 충진짐).
제 3 상호 접속부 층(1610)(금속 3 또는 "M3"이라고 힘)(바람직하게는, 추가적인 상호 접속부 층)은, 제 2 상호 접속부 층(1608) 또는 제 1 상호 접속부 층(1606)과 관련해서 설명되는 유사한 기술 및 구성에 따라서 제 2 상호 접속부 층(1608) 상에 연속해서 형성될 수 있다.
IC 디바이스(1600)는 상호 접속부 층(1606 내지 1610) 상에 형성되는 솔더 레지스트 재료(1634)(예를 들어, 폴리이미드 또는 유사한 재료) 및 하나 이상의 본드 패드(1636)를 포함할 수 있다. 본드 패드(1636)는 상호 접속부 구조체(1628)와 전기적으로 연결되고, 트랜지스터(들)(1640)의 전기 신호를 다른 외부 디바이스로 라우팅하도록 구성될 수 있다. 예를 들어, 솔더 본드가 하나 이상의 본드 패드(1636) 상에 형성되어 IC 디바이스(1600)를 포함하는 칩을 다른 구성요소(예를 들어, 회로 보드)와 기계적으로 및/또는 전기적으로 연결할 수 있다. IC 디바이스(1600)는 상호 접속부 층(1606 내지 1610)으로부터 전기 신호를 라우팅하기 위해 다른 실시예에서 도시된 것과는 다른 대안의 구성을 가질 수도 있다. 예를 들어, 본드 패드(1636)는, 전기 신호를 외부 구성요소에 라우팅하는 다른 유사한 피처(예를 들어, 포스트)로 대체되거나 또는 이를 더 포함할 수 있다.
도 11는 본 명세서에 개시된 임의의 실시예에 따른 장벽 재료 라이너를 가진 상호 접속부를 구비한 IC 구조체를 갖거나 또는 이와 연관되는(예를 들어, 이에 의해 전기적으로 접속되는) 구성요소를 포함할 수 있는 IC 디바이스 어셈블리(1100)의 측단면도이다. IC 디바이스 어셈블리(1700)는 회로 보드(1702)(예를 들어 마더보드일 수 있음) 상에 배치되는 다수의 구성요소를 포함한다. IC 디바이스 어셈블리(1700)는 회로 보드(1702)의 제 1 면(1740) 및 회로 보드(1702)의 대향하는 제 2 면에 배치된 구성요소를 포함하고; 일반적으로, 구성요소는 하나의 또는 양자 모두의 면(1740 및 1742) 상에 배치될 수 있다. 특히, IC 디바이스 어셈블리(1700)의 구성요소 중 임의의 적합한 것은 본 명세서에 개시되는 장벽 재료 라이너를 포함할 수 있다.
일부 실시예에서, 회로 보드(1702)는, 유전체 재료의 층에 의해 서로 분리되고 전기적 도전성 비아에 의해 상호 접속되는 다수의 금속 층을 포함하는 PCB(printed circuit board)일 수 있다. 금속 층 중 임의의 하나 이상은, 회로 보드(1702)에 연결되는 구성요소들 사이에 (선택적으로 다른 금속 층과 함께) 전기 신호를 라우팅하도록, 원하는 회로 패턴에서 형성될 수 있다. 다른 실시예에서, 회로 보드(1702)는 비-PCB 기판일 수 있다.
도 11에 도시되는 IC 디바이스 어셈블리(1700)는, 연결 구성요소(1716)에 의해 회로 보드(1702)의 제 1 면(1740)에 연결되는 패키지-온-인터포저 구조체(1736)를 포함한다. 연결 구성요소(1716)는 패키지-온-인터포저 구조체(1736)를 회로 보드(1702)에 전기적으로 그리고 기계적으로 연결할 수 있고, (도 11에 도시되는 바와 같은) 솔더 볼, 소켓의 수(male) 및 암(female) 부분, 접착제, 언더필 재료, 및/또는 임의의 다른 적합한 전기적 및/또는 기계적 연결 구조체를 포함할 수 있다.
패키지-온-인터포저 구조체(1736)는 구성요소(1718)를 연결하는 것에 의해 인터포저(1704)에 연결되는 IC 패키지(1720)를 포함할 수 있다. 연결 구성요소(1718)는, 연결 구성요소(1716)와 관련해서 위에 논의된 형태와 같은, 응용예에 적합한 임의의 형태를 취할 수 있다. 단일 IC 패키지(1720)가 도 11에 도시되어 있지만, 복수의 IC 패키지가 인터포저(1704)에 연결될 수 있고; 실제로, 추가적인 인터포저가 인터포저(1704)에 연결될 수 있다. 인터포저(1704)는 회로 보드(1702) 및 IC 패키지(1720)를 브릿징하는데 사용되는 중간 기판을 제공할 수 있다. IC 패키지(1720)는, 예를 들어, 다이(도 9b의 다이(1502)), IC 디바이스(도 10의 IC 디바이스(1600)), 또는 임의의 다른 적합한 구성요소일 수도 있고 또는 이을 포함할 수 있다. 일부 실시예에서, IC 패키지(1720)는 본 명세서에 설명된 바와 같은 장벽 재료 라이너를 가진 상호 접속부를 포함할 수 있다. 일반적으로, 인터포저(1704)는 접속을 보다 넓은 피치로 확산(spread)시키거나 또는 접속을 상이한 접속으로 재라우팅(reroute)할 수 있다. 예를 들어, 인터포저(1704)는 회로 보드(1702)에 연결하기 위한 연결 구성요소(1716)의 BGA(ball grid array)에 IC 패키지(1720)(예를 들어, 다이)를 연결할 수 있다. 도 11에 도시된 실시예에서, IC 패키지(1720) 및 회로 보드(1702)는 인터포저(1704)의 대향 측에 부착되고; 다른 실시예에서, IC 패키지(1720) 및 회로 보드(1702)는 인터포저(1704)의 동일한 측에 부착될 수도 있다. 일부 실시예에서, 3개 이상의 구성요소가 인터포저(1704)에 의해 인터커넥트될 수 있다.
인터포저(1704)는 에폭시 수지, 유리섬유-강화(fiberglass-reinforced) 에폭시 수지, 세라믹 재료, 또는 폴리이미드와 같은 폴리머 재료로 형성될 수 있다. 일부 구현예에서, 인터포저(1704)는, 실리콘, 게르마늄, 및 다른 III-V족 및 IV족 재료과 같이, 반도체 기판에 사용하기 위해 위에 설명된 동일한 재료를 포함할 수 있는 대안의 강성 재료 또는 연성 재료로 형성될 수 있다. 인터포저(1704)는, 비한정의 예로서 TSV(1706)를 포함하는, 비아(1710) 및 금속 인터커넥트(1708)를 포함할 수 있다. 인터포저(1704)는, 수동 및 능동 디바이스 양자 모두를 포함하는, 내장형 디바이스(1714)를 더 포함할 수 있다. 이러한 디바이스는 커패시터, 저항, 인덕터, 퓨즈, 다이오드, 변환기, 센서, 및 ESD(electrostatic discharge) 디바이스, 및 메모리 디바이스를 포함할 수 있지만, 이것으로 한정되는 것은 아니다. 인터포저(1704) 상에 또한 RF(radio-frequency) 디바이스, 전력 증폭기, 전력 관리 디바이스, 안테나, 어레이, 센서, 및 MEMS(microelectromechanical systems) 디바이스와 같은 보다 복잡한 디바이스가 형성될 수 있다. 인터포저(1704)는 상기 설명한 바와 같은 장벽 재료 라이너를 가진 상호 접속부를 더 포함할 수 있다. 패키지-온-인터포저 구조체(1736)는 당업계에 공지된 패키지-온-인터포저 구조체 중 임의의 것의 형태를 취할 수 있다.
IC 디바이스 어셈블리(1700)는 연결 구성요소(1722)에 의해 회로 보드(1702)의 제 1 면(1740)에 연결되는 IC 패키지(1724)를 포함할 수 있다. 연결 구성요소(1722)는 연결 구성요소(1716)를 참조해서 위에서 설명된 임의의 실시예의 형태를 취할 수 있고, IC 패키지(1724)는 IC 패키지(1720)를 참조해서 위에서 설명된 임의의 실시예의 형태를 취할 수 있다.
도 11에 도시된 IC 디바이스 어셈블리(1700)는 연결 구성요소(1728)에 의해 회로 보드(1702)의 제 2 면(1742)에 연결되는 패키지-온-패키지 구조체(1734)를 포함한다. 패키지-온-패키지 구조체(1734)는, IC 패키지(1726)가 회로 보드(1702)와 IC 패키지(1732) 사이에 배치되도록, 연결 구성요소(1730)에 의해 함께 연결되는 IC 패키지(1726) 및 IC 패키지(1732)를 포함할 수 있다. 연결 구성요소(1728 및 1730)는 위에 설명된 연결 구성요소(1716)의 임의의 실시예의 형태를 취할 수 있고, IC 패키지(1726 및 1732)은 위에 논의된 IC 패키지(1720)의 임의의 실시예의 형태를 취할 수 있다. 패키지-온-패키지 구조체(1734)는 당업계에 알려진 패키지-온-패키지 구조체 중 임의의 것에 따라 구성될 수 있다.
도 12는 본 명세서에 개시되는 실시예 중 임의의 실시예에 따른 장벽 재료 라이너를 가진 하나 이상의 상호 접속부를 구비하는 하나 이상의 IC 구조체를 포함할 수 있는 예시적인 컴퓨팅 디바이스(1800)의 블록도이다. 예를 들어, 컴퓨팅 디바이스(1800)의 구성요소 중 임의의 적절한 것은 본 명세서에 설명되는 장벽 재료 라이너를 가진 하나 이상의 상호 접속부를 구비하는 다이(예를 들어, 도 9b의 다이(1502))를 포함할 수 있다. 컴퓨팅 디바이스(1800)의 구성요소 중 임의의 하나 이상은 IC 디바이스(1800)(도 10)를 포함하거나, 또는 그에 포함될 수 있다. 컴퓨팅 디바이스(1800)의 구성요소 중 임의의 하나 이상은 IC 디바이스 어셈블리(1700)(도 11)를 포함하거나, 또는 그에 포함될 수 있다.
다수의 구성요소가 컴퓨팅 디바이스(1800)에 포함되는 것으로서 도 12에 도시되지만, 이들 구성요소 중 임의의 하나 이상은, 응용예에 적합한 바에 따라, 생략되거나 또는 복제될 수 있다. 일부 실시예에서, 컴퓨팅 디바이스(1800)에 포함되는 구성요소 중 일부 또는 전부는 하나 이상의 마더보드에 부착될 수 있다. 일부 실시예에서, 이러한 구성요소 중 일부 또는 전부는 단일 SoC(system-on-a-chip) 다이 상에 제조된다.
나아가, 다양한 실시예에서, 컴퓨팅 디바이스(1800)는 도 12에 도시되는 구성요소 중 하나 이상을 포함하지 않을 수 있지만, 컴퓨팅 디바이스(1800)는 이러한 하나 이상의 구성요소에 연결하기 위한 인터페이스 회로를 포함할 수 있다. 예를 들어, 컴퓨팅 디바이스(1800)는 디스플레이 디바이스(1806)를 포함하지 않을 수 있지만, 디스플레이 디바이스(1806)가 연결될 수 있는 디스플레이 디바이스 인터페이스 회로(예를 들어, 커넥터 및 드라이버 회로)를 포함할 수 있다. 다른 예시 세트에서, 컴퓨팅 디바이스(1800)는 오디오 입력 디바이스(1824) 또는 오디오 출력 디바이스(1808)를 포함하지 않을 수 있지만, 오디오 입력 디바이스(1824) 또는 오디오 출력 디바이스(1808)가 연결될 수 있는 오디오 입력 또는 출력 디바이스 인터페이스 회로(예를 들어, 커넥터 및 지원 회로)를 포함할 수 있다.
컴퓨팅 디바이스(1800)는 처리 디바이스(1802)(예를 들어, 하나 이상의 처리 디바이스)를 포함할 수 있다. 본 명세서에서 사용되는, "처리 디바이스(processing device)" 또는 "프로세서(processor)"라는 용어는 레지스터 및/또는 메모리로부터의 전자 데이터를 처리하여 해당 전자 데이터를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 부분을 지칭할 수 있다. 처리 디바이스(1802)는 하나 이상의 DSP(digital signal processor), ASIC(application-specific integrated circuit), CPU(central processing unit), GPU(graphics processing unit), 암호 프로세서(cryptoprocessor)(하드웨어 내에서 암호 알고리즘을 실행하는 특수화된 프로세서), 서버 프로세서, 또는 임의의 다른 적합한 처리 디바이스를 포함할 수 있다. 컴퓨팅 디바이스(1800)는 메모리(1804)를 포함할 수 있고, 이는 휘발성 메모리(예를 들어, DRAM(dynamic random access memory)), 비휘발성 메모리(예를 들어, ROM(read-only memory)), 플래시 메모리, 솔리드 스테이트 메모리, 및/또는 하드 드라이브와 같은 하나 이상의 메모리 디바이스를 자체로 포함할 수 있다. 일부 실시예에서, 메모리(1804)는 처리 디바이스(1802)와 다이를 공유하는 메모리를 포함할 수 있다. 이러한 메모리는 캐시 메모리로서 사용될 수 있으며 eDRAM(embedded dynamic random access memory) 또는 STT-MRAM(spin transfer torque magnetic random-access memory)을 포함할 수 있다.
일부 실시예에서, 컴퓨팅 디바이스(1800)는 통신 칩(1818)(예를 들어, 하나 이상의 통신 칩)을 포함할 수 있다. 예를 들어, 통신 칩(1818)은 컴퓨팅 디바이스(1800)로의 그리고 그로부터의 데이터의 전송을 위한 무선 통신을 관리하도록 구성될 수 있다. "무선(wireless)"이라는 용어 및 그 파생어는 비고체 매체(nonsolid medium)를 통한 변조된 전자기 방사의 사용을 통해 데이터를 통신할 수 있는 회로, 디바이스, 시스템, 방법, 기술, 통신 채널 등을 설명하는데 사용될 수 있다. 이러한 용어는 연관된 디바이스가, 일부 실시예에서는 그렇지 않더라도, 어떠한 유선도 포함하지 않는다는 것을 암시하는 것은 아니다.
통신 칩(1812)은, 비한정의 예로서 Wi-Fi(IEEE 802.11 계열), IEEE 802.16 표준(예를 들어, IEEE 802.16-2005 개정판), 임의의 개정, 업데이트, 및/또는 수정(예를 들어, 어드밴스드 LTE 프로젝트, UMB(ultramobile broadband) 프로젝트("3GPP2"라고 또한 지칭됨) 등)과 함께하는 LTE(Long-Term Evolution) 프로젝트를 포함하는 IEEE(Institute for Electrical and Electronic Engineers) 표준을 포함하는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. IEEE 802.16 호환 BWA(Broadband Wireless Access) 네트워크는, IEEE 802.16 표준에 대한 부합성 및 상호운용성 평가를 통과한 제품을 위한 인증 마크인, Worldwide Interoperability for Microwave Access를 나타내는 약어인 WiMAX 네트워크이라고 일반적으로 지칭된다. 통신 칩(1818)은 GSM(Global System for Mobile Communication), GPRS(General Packet Radio Service), UMTS(Universal Mobile Telecommunications System), HSPA(High Speed Packet Access), E-HSPA(Evolved HSPA), 또는 LTE 네트워크에 따라 동작할 수 있다. 통신 칩(1812)은 EDGE(Enhanced Data for GSM Evolution), GERAN(GSM EDGE Radio Access Network), UTRAN(Universal Terrestrial Radio Access Network), 또는 E-UTRAN(Evolved UTRAN)에 따라 동작할 수 있다. 통신 칩(1812)은 CDMA(Code Division Multiple Access), TDMA(Time Division Multiple Access), DECT(Digital Enhanced Cordless Telecommunications), EV-DO(Evolution-Data Optimized), 및 이의 파생어 뿐만 아니라, 3G, 4G, 5G, 및 그 이후로 지정되는 임의의 다른 무선 프로토콜에 따라 동작할 수 있다. 통신 칩(1812)은 다른 실시예에서 다른 무선 프로토콜에 따라 동작할 수 있다. 컴퓨팅 디바이스(1800)는 무선 통신을 용이하게 하는 및/또는 (AM 또는 FM 라디오 송신과 같은) 다른 무선 통신을 수신하는 안테나(1822)를 포함할 수 있다.
일부 실시예에서, 통신 칩(1812)은, 전기, 광학, 또는 임의의 다른 적합한 통신 프로토콜(예를 들어, 이더넷)과 같은, 유선 통신을 관리할 수 있다. 위에 주목된 바와 같이, 통신 칩(1812)은 다수의 통신 칩을 포함할 수 있다. 예를 들어, 제 1 통신 칩(1812)은 Wi-Fi 또는 Bluetooth와 같은 단거리 무선 통신(shorter-range wireless communications)으로 전용될 수 있고, 제 2 통신 칩(1812)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, EV-DO, 또는 다른 것과 같은 장거리 무선 통신(longer-range wireless communications)에 전용될 수 있다. 일부 실시예에서, 제 1 통신 칩(1812)은 무선 통신에 전용될 수 있고, 제 2 통신 칩(1812)은 유선 통신에 전용될 수 있다.
컴퓨팅 디바이스(1800)는 배터리/전력 회로(1814)를 포함할 수 있다. 배터리/전력 회로(1814)는 하나 이상의 에너지 저장 디바이스(예를 들어, 배터리 또는 커패시터) 및/또는 컴퓨팅 디바이스(1800)의 구성요소을 컴퓨팅 디바이스(1800)와 분리된 에너지 소스(예를 들어, AC 라인 전력)에 연결하기 위한 회로를 포함할 수 있다.
컴퓨팅 디바이스(1800)는 디스플레이 디바이스(1806)(또는 위에 논의된 바와 같은, 대응하는 인터페이스 회로)를 포함할 수 있다. 디스플레이 디바이스(1806)는, 예를 들어, 헤드-업 디스플레이, 컴퓨터 모니터, 프로젝터, 터치스크린 디스플레이, LCD(liquid crystal display), 발광 다이오드 디스플레이, 또는 평평한 패널 디스플레이와 같은, 임의의 가시적 표시기(visual indicators)를 포함할 수 있다.
컴퓨팅 디바이스(1800)는 오디오 출력 디바이스(1808)(또는 위에 논의된 바와 같은, 대응하는 인터페이스 회로)를 포함할 수 있다. 오디오 출력 디바이스(1808)는, 예를 들어, 스피커, 헤드셋, 또는 이어버드와 같은, 가청적 표시기(audible indicator)를 생성하는 임의의 디바이스를 포함할 수 있다.
컴퓨팅 디바이스(1800)는 오디오 입력 디바이스(1824)(또는 위에 논의된 바와 같은, 대응하는 인터페이스 회로)를 포함할 수 있다. 오디오 입력 디바이스(1824)는, 마이크, 마이크 어레이, 또는 디지털 기기(예를 들어, MIDI(musical instrument digital interface) 출력을 갖는 기기)과 같은, 사운드를 나타내는 신호를 생성하는 임의의 디바이스를 포함할 수 있다.
컴퓨팅 디바이스(1800)는 GPS(global positioning system) 디바이스(1812)(또는 위에 논의된 바와 같은, 대응하는 인터페이스 회로)를 포함할 수 있다. GPS 디바이스(1812)는, 당업계에 공지된, 위성 기반 시스템과 통신할 수 있고, 컴퓨팅 디바이스(1800)의 위치를 수신할 수 있다.
컴퓨팅 디바이스(1800)는 다른 출력 디바이스(1810)(또는 위에 논의된 바와 같은, 대응하는 인터페이스 회로)를 포함할 수 있다. 다른 출력 디바이스(1810)의 예는 오디오 코덱, 비디오 코덱, 프린터, 다른 디바이스에 정보를 제공하기 위한 유선 또는 무선 송신기, 또는 추가적인 저장 디바이스를 포함할 수 있다.
컴퓨팅 디바이스(1800)는 다른 입력 디바이스(1812)(또는 위에 논의된 바와 같은, 대응하는 인터페이스 회로)를 포함할 수 있다. 다른 입력 디바이스(1820)의 예는 가속도계, 자이로스코프, 나침반, 이미지 캡처 디바이스, 키보드, 마우스, 스타일러스, 터치패드와 같은 커서 제어 디바이스, 바코드 판독기, QR(Quick Response) 코드 판독기, 임의의 센서, 또는 RFID(radio frequency identification) 판독기를 포함할 수 있다.
컴퓨팅 디바이스(1800)는, 핸드헬드 또는 모바일 컴퓨팅 디바이스(예를 들어, 셀 폰, 스마트 폰, 모바일 인터넷 디바이스, 음악 플레이어, 태블릿 컴퓨터, 랩톱 컴퓨터, 넷북 컴퓨터, 울트라북 컴퓨터, PDA(personal digital assistant), 울트라모바일 개인 컴퓨터 등), 데스크톱 컴퓨팅 디바이스, 서버 또는 다른 네트워크화된(networked) 컴퓨팅 구성요소, 프린터, 스캐너, 모니터, 셋-톱 박스, 엔터테인먼트 제어 유닛, 차량 제어 유닛, 디지털 카메라, 디지털 비디오 레코더, 또는 웨어러블 컴퓨팅 디바이스와 같은, 임의의 원하는 폼 팩터를 가질 수 있다. 일부 실시예에서, 컴퓨팅 디바이스(1800)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
선택적인 예
이하에서는 본 명세서에 개시된 실시예의 다양한 예를 제공한다.
예 1은, 채널 재료를 포함하는 트랜지스터와, 채널 재료에 연결된 S/D 컨택트와, S/D 컨택트에 전기적으로 연결된 금속 상호 접속부와, S/D 컨택트와 금속 상호 접속부 사이의 라이너 - 라이너는 텅스텐을 포함함 - 를 포함하는 IC 디바이스를 제공한다.
예 2는 예 1의 IC 디바이스를 제공하며, 채널 재료는 제 1 S/D 영역 및 그 안에 형성된 제 2 S/D 영역을 포함하고, S/D 컨택트는 제 1 S/D 영역에 연결된다.
예 3은 예 1 또는 예 2의 IC 디바이스를 제공하며, 라이너는 S/D 컨택트에 인접한 제 1 층 및 금속 상호 접속부에 인접한 제 2 층을 포함하고, 제 1 층은 텅스텐을 포함한다.
예 4는 예 3의 IC 디바이스를 제공하며, 제 2 층은 탄탈륨을 포함한다.
예 5는 예 3의 IC 디바이스를 제공하며, 제 2 층은 탄탈륨 및 질소를 포함한다.
예 6은 예 3의 IC 디바이스를 제공하며, 라이너는 제 1 층과 제 2 층 사이에 제 3 층을 더 포함한다.
예 7은 예 6의 IC 디바이스를 제공하며, 제 2 층은 탄탈륨을 포함하고, 제 3 층은 탄탈륨 및 질소를 포함한다.
예 8은 예 6의 IC 디바이스를 제공하며, 제 2 층은 탄탈륨 및 질소를 포함하고, 제 3 층은 탄탈륨을 포함한다.
예 9는 예 1 내지 예 8 중 어느 하나의 IC 디바이스를 제공하며, 채널 재료는 산소를 포함한다.
예 10은 예 1 내지 예 9 중 어느 하나의 IC 디바이스를 제공하며, 채널 재료는 인듐을 포함한다.
예 11은 예 9 또는 예 10의 IC 디바이스를 제공하며, 채널 재료는 아연을 더 포함한다.
예 12는 예 11의 IC 디바이스를 제공하며, 채널 재료는 갈륨을 더 포함한다.
예 13은 예 1의 IC 디바이스를 제공하며, 채널 재료는 인듐, 갈륨, 아연 및 산소를 포함한다.
예 14는 예 1의 IC 디바이스를 제공하며, 라이너는 0.5 나노미터와 10 나노미터 사이의 두께를 갖는다.
예 15는 IC 디바이스를 제공하며, 이는 채널 재료를 포함하는 트랜지스터와, 채널 재료에 연결된 제 1 S/D 컨택트와, 채널 재료에 연결된 제 2 S/D 컨택트와, 제 2 S/D 컨택트에 연결된 커패시터와, 제 1 S/D 컨택트에 전기적으로 연결된 금속 상호 접속부와, S/D 컨택트와 금속 상호 접속부 사이의 라이너 - 라이너는 텅스텐을 포함함 - 를 포함한다.
예 16은 예 15의 IC 디바이스를 제공하며, 제 2 S/D 컨택트와 커패시터 사이에 연결된 제 2 금속 상호 접속부와, 제 2 금속 상호 접속부와 제 2 S/D 컨택트 사이의 제 2 라이너 - 제 2 라이너는 텅스텐을 포함함 - 를 더 포함한다.
예 17은 예 15 또는 예 16의 IC 디바이스를 제공하며, 라이너는 S/D 컨택트에 인접한 제 1 층 및 금속 상호 접속부에 인접한 제 2 층을 포함하고, 제 1 층은 텅스텐을 포함한다.
예 18은 예 17의 IC 디바이스를 제공하며, 제 2 층은 탄탈륨을 포함한다.
예 19는 예 17의 IC 디바이스를 제공하며, 제 2 층은 탄탈륨 및 질소를 포함한다.
예 20은 예 15 내지 예 19 중 어느 하나의 IC 디바이스를 제공하며, 채널 재료는 인듐, 갈륨, 아연 및 산소를 포함한다.
예 21은 IC 디바이스를 제조하는 방법을 제공하며, 지지 구조 위에 적어도 하나의 트랜지스터를 형성하는 단계와, 트랜지스터 위에 유전체 재료를 증착하는 단계와, 유전체 재료에 상호 접속부 영역을 패터닝하는 단계와, 상호 접속부 영역에 라이너를 증착하는 단계 - 라이너는 텅스텐을 포함함 - 와, 상호 접속부 영역에 및 라이너 위에 상호 접속부를 증착하는 단계를 포함한다.
예 22는 예 21의 방법을 제공하며, 상호 접속부에 연결된 커패시터를 형성하는 단계를 더 포함하고, 트랜지스터와 커패시터는 메모리 셀을 형성한다.
예 24는 예 23의 방법을 제공하며, 라이너를 증착하는 단계는, 텅스텐을 포함하는 제 1 라이너 층을 증착하는 단계와, 탄탈륨을 포함하는 제 2 라이너 층을 증착하는 단계를 포함한다.
예 25는 예 24의 IC 디바이스를 제공하며, 채널 재료는 제 1 S/D 영역 및 그 안에 형성된 제 2 S/D 영역을 포함하고, S/D 컨택트는 제 1 S/D 영역에 연결된다.
예 26은 예 24 또는 예 25의 IC 디바이스를 제공하며, 라이너는 S/D 컨택트에 인접한 제 1 층 및 금속 상호 접속부에 인접한 제 2 층을 포함하고, 제 1 층은 텅스텐을 포함한다.
예 27은 예 26의 IC 디바이스를 제공하며, 제 2 층은 탄탈륨을 포함한다.
예 28은 예 26의 IC 디바이스를 제공하며, 제 2 층은 탄탈륨 및 질소를 포함한다.
예 29는 예 26의 IC 디바이스를 제공하며, 라이너는 제 1 층과 제 2 층 사이에 제 3 층을 더 포함한다.
예 30은 예 29의 IC 디바이스를 제공하며, 제 2 층은 탄탈륨을 포함하고, 제 3 층은 탄탈륨 및 질소를 포함한다.
예 31은 예 29의 IC 디바이스를 제공하며, 제 2 층은 탄탈륨 및 질소를 포함하고, 제 3 층은 탄탈륨을 포함한다.
예 32는 예 24 내지 예 31 중 어느 하나의 IC 디바이스를 제공하며, 채널 재료는 산소를 포함한다.
예 33은 예 24 내지 예 32 중 어느 하나의 IC 디바이스를 제공하며, 채널 재료는 인듐을 포함한다.
예 34는 예 32 또는 예 33의 IC 디바이스를 제공하며, 채널 재료는 아연을 더 포함한다.
예 35는 예 34의 IC 디바이스를 제공하며, 채널 재료는 갈륨을 더 포함한다.
예 35은 예 24의 IC 디바이스를 제공하며, 채널 재료는 인듐, 갈륨, 아연 및 산소를 포함한다.
예 37은 예 1 내지 예 36 중 어느 하나의 IC 디바이스를 제공하며, 라이너는 0.5 나노미터와 10 나노미터 사이의 두께, 예를 들어 1 나노미터와 5 나노미터 사이의 두께를 갖는다.
예 38은 IC 디바이스를 제공하며, 이는 채널 재료를 포함하는 트랜지스터와, 채널 재료에 연결된 제 1 S/D 컨택트와, 채널 재료에 연결된 제 2 S/D 컨택트와, 제 2 S/D 컨택트에 연결된 커패시터와, 제 1 S/D 컨택트에 전기적으로 연결된 금속 상호 접속부와, S/D 컨택트와 금속 상호 접속부 사이의 라이너 - 라이너는 텅스텐을 포함함 - 를 포함한다.
예 39는 예 38의 IC 디바이스를 제공하며, 제 2 S/D 컨택트와 커패시터 사이에 연결된 제 2 금속 상호 접속부와, 제 2 금속 상호 접속부와 제 2 S/D 컨택트 사이의 제 2 라이너 - 제 2 라이너는 텅스텐을 포함함 - 를 더 포함한다.
예 40은 예 38 또는 예 39의 IC 디바이스를 제공하며, 라이너는 S/D 컨택트에 인접한 제 1 층 및 금속 상호 접속부에 인접한 제 2 층을 포함하고, 제 1 층은 텅스텐을 포함한다.
예 41은 예 40의 IC 디바이스를 제공하며, 제 2 층은 탄탈륨을 포함한다.
예 42는 예 40의 IC 디바이스를 제공하며, 제 2 층은 탄탈륨 및 질소를 포함한다.
예 43은 예 38 내지 예 42 중 어느 하나의 IC 디바이스를 제공하며, 채널 재료는 인듐, 갈륨, 아연 및 산소를 포함한다.
예 44는 IC 디바이스를 제조하는 방법을 제공하며, 지지 구조 위에 적어도 하나의 트랜지스터를 형성하는 단계와, 트랜지스터 위에 유전체 재료를 증착하는 단계와, 유전체 재료에 상호 접속부 영역을 패터닝하는 단계와, 상호 접속부 영역에 라이너를 증착하는 단계 - 라이너는 텅스텐을 포함함 - 와, 상호 접속부 영역에 및 라이너 위에 상호 접속부를 증착하는 단계를 포함한다.
예 45는 예 44의 방법을 제공하며, 상호 접속부에 연결된 커패시터를 형성하는 단계를 더 포함하고, 트랜지스터와 커패시터는 메모리 셀을 형성한다.
예 46는 예 44 또는 예 45의 방법을 제공하며, 라이너를 증착하는 단계는, 텅스텐을 포함하는 제 1 라이너 층을 증착하는 단계와, 탄탈륨을 포함하는 제 2 라이너 층을 증착하는 단계를 포함한다.
예 47은 이전 예 중 어느 하나 에 따른 IC 디바이스 중 하나 이상을 포함하는 IC 다이를 포함하는 IC 패키지를 제공한다. IC 패키지는 또한 IC 다이에 연결된 추가 구성요소를 포함할 수 있다.
예 48은 예 47 에 따른 IC 패키지를 제공하며, 추가 구성요소는 패키지 기판, 가요성 기판, 또는 인터포저 중 하나이다.
예 49는 예 47 또는 예 48 에 따른 IC 패키지를 제공하며, 추가 구성요소는 하나 이상의 제 1 레벨 상호 접속부를 통해 IC 다이에 연결된다.
예 50은 예 49 에 따른 IC 패키지를 제공하며, 여기서 하나 이상의 제 1 레벨 상호 접속부는 하나 이상의 땜납 범프, 땜납 포스트, 또는 본드 와이어를 포함한다.
예 51은 회로 기판과, 회로 기판에 연결된 IC 다이를 포함하는 컴퓨팅 디바이스를 제공하며, IC 다이는 이전 예 중 어느 하나에 따른 메모리/IC 디바이스(예를 들어, 예 1 내지 예 46 중 어느 하나에 따른 메모리/IC 디바이스)를 포함하고, 및/또는 IC 다이는 이전 예 중 어느 하나에 따른 IC 패키지(예를 들어, 예 47 내지 예 50 중 어느 하나에 따른 IC 패키지)에 포함된다.
예 52는 예 51에 따른 컴퓨팅 디바이스를 제공하며, 여기서 컴퓨팅 디바이스는 웨어러블 컴퓨팅 디바이스(예를 들어, 스마트 워치) 또는 핸드헬드 컴퓨팅 디바이스(예를 들어, 모바일 폰)이다.
예 53은 예 51 또는 예 52에 따른 컴퓨팅 디바이스를 제공하며, 여기서 컴퓨팅 디바이스는 서버 프로세서이다.
예 54는 예 51 또는 예 52에 따른 컴퓨팅 디바이스를 제공하며, 여기서 컴퓨팅 디바이스는 마더보드이다.
예 55는 예 51 내지 예 54 중 어느 하나에 따른 컴퓨팅 디바이스를 제공하며, 여기서 컴퓨팅 디바이스는 하나 이상의 통신 칩 및 안테나를 더 포함한다.
요약에 기술된 것을 포함해서, 본 개시의 예시된 구현예에 대한 설명은 완전한 것을 의도하고 있는 것이 아니며, 개시된 정확한 형태로 본 개시를 한정하도록 의도한 것은 아니다. 본 개시의 특정 구현예 및 예가 예시 목적으로 본 명세서에 설명되지만, 본 개시의 범위 내에서 다양한 등가 변형이 가능하다는 것을 당업자라면 이해할 것이다. 이들 변형은 위의 상세한 설명을 감안해서 본 개시에 대해 행해질 수 있다.

Claims (25)

  1. 집적 회로(IC) 디바이스로서,
    채널 재료를 포함하는 트랜지스터와,
    상기 채널 재료에 연결된 소스 또는 드레인(S/D) 컨택트와,
    상기 S/D 컨택트에 전기적으로 연결된 금속 상호 접속부와,
    상기 S/D 컨택트와 상기 금속 상호 접속부 사이의 라이너 - 상기 라이너는 텅스텐을 포함함 -
    를 포함하는,
    IC 디바이스.
  2. 제 1 항에 있어서,
    상기 채널 재료는 제 1 S/D 영역 및 그 안에 형성된 제 2 S/D 영역을 포함하고,
    상기 S/D 컨택트는 상기 제 1 S/D 영역에 연결되는,
    IC 디바이스.
  3. 제 1 항에 있어서,
    상기 라이너는 상기 S/D 컨택트에 인접한 제 1 층 및 상기 금속 상호 접속부에 인접한 제 2 층을 포함하고,
    상기 제 1 층은 텅스텐을 포함하는,
    IC 디바이스.
  4. 제 3 항에 있어서,
    상기 제 2 층은 탄탈륨을 포함하는,
    IC 디바이스.
  5. 제 3 항에 있어서,
    상기 제 2 층은 탄탈륨 및 질소를 포함하는,
    IC 디바이스.
  6. 제 3 항에 있어서,
    상기 라이너는 상기 제 1 층과 상기 제 2 층 사이에 제 3 층을 더 포함하는,
    IC 디바이스.
  7. 제 6 항에 있어서,
    상기 제 2 층은 탄탈륨을 포함하고,
    상기 제 3 층은 탄탈륨 및 질소를 포함하는,
    IC 디바이스.
  8. 제 6 항에 있어서,
    상기 제 2 층은 탄탈륨 및 질소를 포함하고, 상기 제 3 층은 탄탈륨을 포함하는,
    IC 디바이스.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 채널 재료는 산소를 포함하는,
    IC 디바이스.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 채널 재료는 인듐을 포함하는,
    IC 디바이스.
  11. 제 10 항에 있어서,
    상기 채널 재료는 아연을 더 포함하는,
    IC 디바이스.
  12. 제 11 항에 있어서,
    상기 채널 재료는 갈륨을 더 포함하는,
    IC 디바이스.
  13. 제 1 항에 있어서,
    상기 채널 재료는 인듐, 갈륨, 아연 및 산소를 포함하는,
    IC 디바이스.
  14. 제 1 항에 있어서,
    상기 라이너는 0.5 나노미터와 10 나노미터 사이의 두께를 갖는
    IC 디바이스.
  15. 집적 회로(IC) 디바이스로서,
    채널 재료를 포함하는 트랜지스터와,
    상기 채널 재료에 연결된 제 1 소스 또는 드레인(S/D) 컨택트와,
    상기 채널 재료에 연결된 제 2 S/D 컨택트와,
    상기 제 2 S/D 컨택트에 연결된 커패시터와,
    상기 제 1 S/D 컨택트에 전기적으로 연결된 금속 상호 접속부와,
    상기 S/D 컨택트와 상기 금속 상호 접속부 사이의 라이너 - 상기 라이너는 텅스텐을 포함함 -
    를 포함하는,
    IC 디바이스.
  16. 제 15 항에 있어서,
    상기 제 2 S/D 컨택트와 상기 커패시터 사이에 연결된 제 2 금속 상호 접속부와,
    상기 제 2 금속 상호 접속부와 상기 제 2 S/D 컨택트 사이의 제 2 라이너 - 상기 제 2 라이너는 텅스텐을 포함함 -
    를 더 포함하는,
    IC 디바이스.
  17. 제 15 항에 있어서,
    상기 라이너는 상기 S/D 컨택트에 인접한 제 1 층 및 상기 금속 상호 접속부에 인접한 제 2 층을 포함하고,
    상기 제 1 층은 텅스텐을 포함하고 상기 제 2 층은 탄탈륨을 포함하는,
    IC 디바이스.
  18. 제 17 항에 있어서,
    상기 제 2 층은 탄탈륨 및 질소를 포함하는,
    IC 디바이스.
  19. 제 17 항에 있어서,
    상기 라이너는 상기 제 1 층과 상기 제 2 층 사이에 제 3 층을 더 포함하는,
    IC 디바이스.
  20. 제 19 항에 있어서,
    상기 제 2 층은 탄탈륨을 포함하고,
    상기 제 3 층은 탄탈륨 및 질소를 포함하는,
    IC 디바이스.
  21. 제 19 항에 있어서,
    상기 제 2 층은 탄탈륨 및 질소를 포함하고,
    상기 제 3 층은 탄탈륨을 포함하는,
    IC 디바이스.
  22. 제 15 항 내지 제 21 항 중 어느 한 항에 있어서,
    상기 채널 재료는 인듐, 갈륨, 아연 및 산소를 포함하는,
    IC 디바이스.
  23. 집적 회로(IC) 디바이스를 제조하는 방법으로서,
    지지 구조 위에 적어도 하나의 트랜지스터를 형성하는 단계와,
    상기 트랜지스터 위에 유전체 재료를 증착하는 단계와,
    상기 유전체 재료에 상호 접속부 영역을 패터닝하는 단계와,
    상기 상호 접속부 영역에 라이너를 증착하는 단계 - 상기 라이너는 텅스텐을 포함함 - 와,
    상기 상호 접속부 영역에 및 상기 라이너 위에 상호 접속부를 증착하는 단계
    를 포함하는 방법.
  24. 제 23 항에 있어서,
    상기 라이너를 증착하는 단계는,
    텅스텐을 포함하는 제 1 라이너 층을 증착하는 단계와,
    탄탈륨을 포함하는 제 2 라이너 층을 증착하는 단계
    를 포함하는,
    방법.
  25. 제 23 항 또는 제 24 항에 있어서,
    상기 라이너를 증착하는 단계는,
    텅스텐을 포함하는 제 1 라이너 층을 증착하는 단계와,
    탄탈륨을 포함하는 제 2 라이너 층을 증착하는 단계
    를 포함하는,
    방법.
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