TW202310324A - 具有在前端處之玻璃支撐的背側電力輸送 - Google Patents

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Abstract

本發明之實施例基於使用具有背側接點的電晶體。此電晶體實現背側電力輸送至IC結構之IC組件(例如，電晶體等等)，其在一些實施方案中比前側電力輸送更具優點。本發明之實施例進一步基於認知到在具有背側電力輸送之IC結構之前側處使用玻璃支撐結構相較於例如在前端處使用基於矽的支撐結構係可有利地減少在該IC結構中的寄生效應。

Description

具有在前端處之玻璃支撐的背側電力輸送
本發明係有關具有在前端處之玻璃支撐的背側電力輸送。
在過去的數十年中，積體電路中的特徵縮放一直是不斷增長的半導體產業背後的驅動力。縮放到越來越小的特徵使得能夠在半導體晶片的有限面積上增加功能單元的密度。例如，縮小電晶體尺寸使得併入增加數量的晶片上的記憶體或邏輯裝置，導致製造具有增加的容量之產品。驅動了更大的容量，但也不是沒有問題。最佳化每個裝置及每個互連的效能的必要性變得日益顯著。
及
總覽
本揭示的系統、方法及裝置皆具有幾個創新態樣，沒有一單獨負責本文揭示的所有期望屬性。在以下描述及附圖中闡述本說明書中描述的標的的一或多種實施方案的細節。
為了繪示說明如本文中所描述之具有背側電力輸送及在前端處之玻璃支撐的IC總成，首先瞭解在特定IC配置中可能會起作用的現象是有用的。以下基本資訊可視為可由其適當闡述本發明之基礎。這些資訊被提供僅用於闡述的目的，因此，不應以任何方式解釋為限制本發明之廣義範疇及其可能的應用。
單片式IC通常包含若干電晶體，諸如金屬氧化物半導體(MOS)場效電晶體(FET)(MOSFET)，被製造在平坦基板(諸如矽晶圓)之上。儘管摩爾定律在數十年內於IC產業內仍適用，但IC尺寸之橫向縮放隨著MOSFET閘極尺寸目前低於20奈米而變成更為困難。隨著裝置尺寸持續縮減，未來將會來到變成無法繼續標準平面縮放的點。此拐點可能歸因於經濟或物理的因素，諸如過高的電容，或基於量子的變化性。電晶體在第三維度的堆疊(通常稱之為垂直縮放，或三維(3D)整合)因此成為朝向較大電晶體密度之有希望的路徑。
雖然3D整合能以封裝級達成，例如，藉由堆疊分別製造的晶片，但單片式3D方法提供最大層間互連密度，使得3D電路(諸如3D邏輯電路)能以最低層級及最緊密的電路密度被建構。實現單片式3D IC架構在功率、效能及佔用面積的方面具有有利的量度並非瑣碎的任務，且永遠都需要進一步改良。
本發明之實施例基於使用具有背側接點的電晶體。傳統前段製程(FEOL)電晶體在電晶體的一側，通常在背向基板的一側上具有源極及汲極接點兩者。與用這種傳統的FEOL電晶體來構建邏輯及記憶體裝置的方法相反，本發明之各項實施例提供電晶體，結合這種電晶體的各種IC裝置(例如，邏輯裝置，記憶體胞及陣列等)，及相關方法與更大的裝置，其中電晶體的一側具有至少一個源極或汲極(S/D)接點，且另一側具有另一S/D接點。電晶體的一側可被稱為“前側”，而另一側可以被稱為“背側”，其中在本發明的內容脈絡中，通常電晶體的一“側”稱為區域或層，其是在電晶體之通道材料層的上方或下方。因此，本文描述的電晶體在前側上具有S/D接點之一(這種接點稱為“前側接點”)，而在背側上具有其S/D接點中的另一接點(這樣的接點稱為“背側接點”)。在進一步實施例中，在本文中描述之IC總成中使用的至少一些電晶體的S/D接點兩者可位在電晶體之背側上。在下文中，具有一前側S/D接點和一背側S/D接點的電晶體，以及具有兩個背側S/D接點的電晶體，可簡稱為“具有背側接點的電晶體”。
使用具有背側接點的電晶體具有多個優點，並實現獨特的架構，而這是兩個S/D接點都在一側的傳統FEOL邏輯電晶體無法實現的。一個優點在於，此電晶體實現背側電力輸送至IC結構之IC組件(例如，電晶體等)，亦即，從IC結構之背側輸送電力。在一些實施方案中(例如，在單片式3D IC架構中)，背側電力輸送可以比前側電力輸送更具優勢。另一優點是可以將這種電晶體移動到先進的互補金屬氧化物半導體(CMOS)製程的後段製程(BEOL)層。另一優點是，實現至少一些具有在不同側上的S/D接點的電晶體允許在與這些電晶體形成電連接中具有很大的靈活性。所以，併入此電晶體之邏輯裝置及記憶體胞的至少部分可被提供在支撐結構上方的不同層，因此實現記憶體及邏輯裝置的3D整合，且尤其實現具有多層記憶體及/或邏輯裝置的堆疊架構。提供3D記憶體及/或邏輯裝置允許顯著增加具有給定佔用面積(佔用面積可被定義為在基板之平面中的面積，或平行於基板之平面的平面，亦即，在本發明圖式所示之實例座標系統的x-y平面)的這些裝置之密度(例如，在記憶體陣列中之記憶體胞的密度)，或者相反，在給定記憶體及邏輯裝置之密度的情況下，顯著減小結構的佔用面積。
當實施背側電力輸送時，除了用於輸送電力的互連外，背側電力輸送結構可包含各種不同IC裝置(例如，電容器、電感器、電阻器，等等)用於降低總成之寄生效應，例如，用於降低與用於電力輸送使用之互連有關的寄生效應。然而，由於愈來愈多IC組件被實施在IC結構之前側上，在背側處之電力互連的密度會增加到亦實施額外的IC裝置用於降低總成之寄生效應變成挑戰的點。
本發明進一步基於認知到在具有背側電力輸送之IC結構之前側處使用玻璃支撐結構相較於例如在前端處使用基於矽的支撐結構係可有利地減少在該IC結構中的寄生效應。如本文中所使用，術語“玻璃支撐結構”係指具有低於Si之介電常數(例如，低於約11)的任何支撐結構。在一些實施例中，此一玻璃支撐結構可包含任何類型的玻璃材料，因為玻璃具有範圍在約5至10.5之間的介電常數。然而，在一些實施例中，本文中描述的玻璃支撐結構可包含玻璃以外的材料，例如，雲母，只要這些材料具有夠低的介電常數。在IC結構之前端處配置具有低於Si之介電常數的支撐結構可有利地降低與IC結構相關聯的各種寄生效應，因為它們通常與周圍介質之介電常數成比例。此外，配置此一支撐結構實現了實施至少一些額外的IC裝置用於在IC結構之前端處降低總成之寄生效應，因此有利地增強背側電力輸送而不會排擠到背側電力互連之有用的有限面積。
一實例IC總成包含具有複數個FEOL裝置之FEOL層、具有電耦合至該複數個FEOL裝置之各者(例如，與其至少部分形成導電接觸)之複數個電力互連的背側電力輸送結構、具有電耦合至該複數個FEOL裝置之一或多者(例如，與其至少部分形成導電接觸)之複數個BEOL互連的BEOL層、及玻璃支撐結構(例如，玻璃晶圓的至少一部分)，其中，該FEOL層位在該背側電力輸送結構與該BEOL層之間，且該BEOL層位在該FEOL層與該玻璃支撐結構之間。
在本發明之內容脈絡中，用語“上方”可以指遠離IC裝置的支撐結構或FEOL，而用語“下方”是指更靠近IC裝置的支撐結構或FEOL。
在下文中，一些描述可以將電晶體的特定側稱為前側，將另一側稱為背側，以說明其具有S/D接點在不同側的電晶體的一般概念。然而，除非另有說明，否則將電晶體的哪一側視為前側且將哪一側視為背側並不重要。因此，本文提供的前側和背側的一些闡釋性實施例的描述適用於前側和背側的名稱可以顛倒的實施例，只要在通道層的一側提供一電晶體的S/D接點，而在另一側則提供另一接點。此外，一些描述可以關於特定的S/D區域或接點是源極區域/接點或汲極區域/接點。然而，除非另有說明，否則將電晶體的哪個區域/接點視為源極區域/接點，而將哪個區域/接點視為汲極區域/接點並不重要，因為在FET的領域中是很常見，源極和汲極的名稱通常可以互換。因此，本文提供的源極區域和汲極區域/接點的一些闡釋性實施例的描述適用於其中源極及汲極區域/接點的名稱可以顛倒的實施例。
儘管本文提供的一些描述可以將電晶體稱為頂閘極型電晶體，但是本發明的實施例不僅限於該設計，且包含各種其他架構或不同架構的混合的電晶體。例如，在各種實施例中，本文描述的具有背側S/D接點的電晶體可包含底閘極型電晶體，頂閘極型電晶體，鰭式FET，奈米線電晶體，平面電晶體等，所有這些都在本發明的範圍之內。此外，儘管本發明的描述可參考在給定層中提供的邏輯裝置或記憶體胞，但是本文描述的IC裝置的每一層除本文描述的邏輯或記憶體裝置之外亦可包含其他類型的裝置。例如，在一些實施例中，具有結合具有背側S/D接點的電晶體的邏輯裝置的IC裝置亦可在任何層中包含記憶體胞。
此外，在以下實施方式中，可以使用熟習此項技術者通常使用的用語來描述闡釋性實施方案的各種態樣，以將其工作的實質傳達給熟習此項技術者。
舉例而言，術語“互連”可用以描述由導電材料形成之任何元件，其用於提供電氣連接至與IC相關聯之一或多個組件及/或在各種此組件之間。一般而言，“互連”可指導電線/金屬線(有時亦稱為“線”或“金屬線”或“溝槽”)及導電通孔(有時亦稱為“通孔”或“金屬通孔”)兩者。一般而言，術語“導電線”可用以描述由介電質材料(通常包括層間低k介電質)隔離之導電元件，其被提供在IC晶片之平面中。此導電線通常配置在金屬化堆疊之若干階層或若干層。另一方面，術語“導電通孔”可用以描述導電元件，其互連金屬化堆疊之不同階層之兩個或更多個導電線。因此，通孔可被提供大致上垂直於IC晶片之平面或於其上提供IC結構之支撐結構且可互連在相鄰階層中之兩個導電線或在不相鄰階層中的兩個導電線。術語“金屬化堆疊”可用以指稱一或多個互連之堆疊，其用於提供IC晶片之不同電路組件的連接。
在另一實例中，術語“封裝”及“IC封裝”係同義的，如同術語“晶粒”及“IC晶粒”，術語“絕緣”表示“電氣絕緣”，術語“導電”表示“電氣傳導”，除非另有指定。雖然特定元件在本文中被稱為單數，但此元件可包含多個子元件。舉例而言，“一導電材料”可包含一或多個導電材料。若有使用，術語“氧化物”，“碳化物”，“氮化物”等是指分別包含氧，碳，氮等的化合物，用語“高k介電質”是指具有介電常數比氧化矽高之材料，而術語“低k介電質”是指具有比氧化矽低之介電常數的材料。此外，術語“連接”是指所連接的事物之間的直接電氣或磁性連接，而沒有任何中間裝置，而術語“耦合”是指所連接的事物之間的直接電氣或磁性連接或透過一或多個被動或主動中間裝置的間接連接。術語“電路”可用以描述一或多個被動及/或主動組件，其被配置為彼此協作以提供所要的功能。術語“大致上”，“接近”，“近似”，“附近”和“大約”通常指的是基於本文所述的特定值的內容脈絡在目標值的+/-20%之內或此項技術中已知的。類似地，指示各種元件的定向的術語，例如“共面”，“垂直”，“正交”，“平行”或元件之間的任何其他角度，通常是指基於本文所述或本領域已知的特定值的內容脈絡在目標值的+/-5-20%之內。
出於本揭示的目的，片語“A及/或B”是指(A)，(B)或(A及B)。為本揭示的目的，片語“A，B及/或C”表示(A)，(B)，(C)，(A及B)，(A及C)，(B及C)或(A，B及C)。當參考量測範圍使用時，用語“在...之間”包括量測範圍的末端。如本文所用，符號“A/B/C”是指(A)，(B)及/或(C)。
本描述可以使用片語“在一實施例中”或“在多項實施例中”，其可以分別指相同或不同實施例中的一或多個。此外，關於本發明的實施例使用的用語“包含”，“包括”，“具有”等是同義的。本發明可以使用基於視角的描述，例如“上方”，“下方”，“頂部”，“底部”和“側面”；如此的描述用於促進討論且不旨在限制所公開的實施例的應用。附圖不一定按比例繪製。除非另有說明，否則使用序數形容詞“第一”，“第二”和“第三”等來描述一共同的對象，僅表示要引用同類對象的不同實例，而無意於暗示這樣描述的對象必須在時間，空間，等級或任何其他方式上以給定的順序。
在以下的詳細描述中，參考形成其一部分的附圖，且在附圖中藉由繪示的方式示出可以實踐的實施例。應理解，在不脫離本發明的範圍的情況下，可以利用其他實施例，且可以進行結構或邏輯上的改變。因此，下面的詳細描述不應在限制的意義上進行。為方便起見，如果存在用不同字母指定的附圖的集合，例如，圖9A-9D，這樣的集合在本文中可以不帶字母而被稱為例如“圖9”。
在圖式中，本文所描述的各種裝置和總成的示例性結構的一些示意圖可以精確的直角及直線示出，但是應當理解，這種示意圖可能不能反映真實的程序限制，當使用例如掃描電子顯微鏡(SEM)影像或透射電子顯微鏡(TEM)影像檢查本文所述的任何結構時，可能會導致特徵看上去並非那麼“理想”。在這種真實結構的影像中，可能的處理缺陷也可能是可見的，例如，材料的邊緣不完全筆直，錐形通孔或其他開口，拐角無意的修圓或不同材料層的厚度變化，偶然的螺釘，邊緣或晶體區域內的複合位錯及/或單個原子或原子簇的偶然錯位缺陷。可能存在此處未列出但在裝置製造領域中很常見的其他缺陷。
可以以最有助於理解主張標的物的方式將各種操作依次描述為多個離散動作或操作。但是，描述的順序不應解釋為暗示這些操作必須與順序相關。特定而言，這些操作可能無法按顯示順序執行。可以以與所描述的實施例不同的順序來執行所描述的操作。在額外實施例中，可以執行各種額外操作，及/或可以省略所描述的操作。
如本文所描述，具有背側電力輸送及在前端處之玻璃支撐的IC總成可以在與一或多個與IC相關聯的組件中實現，或與一或多個與IC相關聯的組件相關聯，或/及可以在各種這樣的組件之間實現。在各項實施例中，與IC相關聯的組件包含例如電晶體，二極體，電源，電阻器，電容器，電感器，感測器，收發器，接收器，天線等。與IC相關聯的組件可包含安裝在IC上的那些組件或連接到IC的組件。取決於與IC關聯的組件，IC可以是類比的也可以是數位的，其可以用於許多應用中，例如微處理器、光電元件、邏輯方塊、音訊放大器等。該IC可以用作用於在電腦中執行一或多個相關功能的晶片組的一部分。 實例電晶體架構
圖1提供依照本發明之一些實施例具有背側接點之實例電晶體100(被實施為FET)的截面圖之示意圖。
在圖1中標記的許多元件及在隨後的至少一些圖式中，在這些圖式中以不同的圖案示出元件符號，在包含這些附圖的每個圖式頁的底部提供圖案，其示出元件符號與圖式之間的對應關係。例如，圖例說明圖1使用不同的圖案來示出通道材料102，S/D區域104，至S/D區域的接點104等。此外，儘管在圖1及至少在隨後的一些附圖中可以示出一定數目的給定元件，這也僅僅是為易於說明，且根據本揭示的各種實施例，在IC裝置中可以包含比該數目更多或更少的數目。又再者，各種IC裝置視圖在圖1及至少一些後續附圖中示出，旨在示出其中的各種元件的相對配置，且各種IC裝置或其一部分可以包括未示出的其他元件或組件(例如，任何其他材料，例如，可以圍繞電晶體100的閘極堆疊的間隔件材料，蝕刻停止材料等)。
一般而言，FET(例如，MOSFET)係三端子裝置，其包含源極，汲極及閘極端子，且使用電場來控制流過該裝置的電流。FET通常包含通道材料，在通道材料中提供的源極區域及汲極區域，及包含設置在源極區域及汲極區域之間的一部分通道材料上方的閘極電極材料(或者稱為“功函數”材料)的閘極堆疊，且可選地，進一步包含閘極電極材料與通道材料之間的閘極介電質材料。該整體結構顯示在圖1中，其繪示通道材料102、S/D區域104(顯示為第一S/D區域104-1，例如源極區域及第二S/D區域104-2，例如汲極區域)，至S/D區域的接點106(顯示為第一S/D接點106-1，提供與第一S/D區域104-1電接觸，及第二S/D接點106-2，提供與第二S/D區域104-2電接觸)，及閘極堆疊108，其至少包含閘極電極110，且進一步可以可選地包含閘極介電質112。
可以在支撐結構上形成或實施本發明的實施方案，該支撐結構可以係例如基板，晶粒，晶圓或晶片。基板可以例如是圖11A的晶圓2000，下文討論的，且可為或包含在晶粒中，例如下文討論的圖11B的單粒化晶粒2002。基板可以是由包含例如N型或P型材料系統的半導體材料系統組成的半導體基板。在一項實施方案中，半導體基板可以是使用本體矽或絕緣體上矽(SOI)子結構形成的晶體基板。在其他實施方式中，可以使用可與矽結合或不與矽結合的替代材料形成半導體基板，所述替代材料包含但不限於鍺，矽鍺，銻化銦，碲化鉛，砷化銦，磷化銦，砷化鎵，砷化鋁鎵，砷化鋁，砷化銦鋁，銻化鋁銦，砷化銦鎵，氮化鎵，氮化銦鎵，氮化鋁銦或銻化鎵或III-V族材料的其他組合(即元素週期表的III及V族)，II-VI族(即元素週期表的II及IV族的材料)或IV族材料(即元素週期表的IV族的材料)。在一些實施例中，基板可以是非晶的。在一些實施例中，基板可以是印刷電路板(PCB)基板。儘管本文描述可形成基板的材料的一些實例，但是可如本文所述構建可以用作具有背側電力輸送及在前端處之玻璃支撐的IC總成之基礎的任何材料，可以落入本發明的精神及範疇內。在各項實施例中，通道材料102可包含或可形成在提供用於形成電晶體100的合適表面的任何這種基板材料上。
在一些實施例中，通道材料102可由半導體材料系統組成，半導體材料系統包含例如N型或P型材料系統。在一些實施例中，通道材料102可包含高遷移率的氧化物半導體材料，例如氧化錫，氧化銻，氧化銦，氧化銦錫，氧化鈦，氧化鋅，氧化銦鋅，氧化鎵，氧氮化鈦，氧化釕或氧化鎢。在一些實施例中，通道材料102可以包含半導體材料的組合，其中一種半導體材料可以用於通道部分(例如，圖1中所示的部分114，其被認為是指通道材料102的最上部分)及有時被稱為“阻擋材料”的另一種材料可以在通道部分114及在其上提供電晶體100的支撐結構之間使用。在一些實施例中，通道材料102可以包含單晶半導體，諸如矽(Si)或鍺(Ge)。在一些實施例中，通道材料102可包含化合物半導體，該化合物半導體具有選自週期表的III族(例如，Al，Ga，In)的至少一元素的第一次晶格，及週期表V族(例如P，As，Sb)的至少一元素的第二次晶格。
對於一些示例性的N型電晶體實施例(即，對於其中電晶體100是N型金屬氧化物半導體(NMOS)的實施例)，通道材料102的通道部分114可有利地包含具有高電子遷移率的III-V族材料，諸如但不限於InGaAs，InP，InSb及InAs。對於一些這樣的實施例，通道材料102的通道部分114可以是三元III-V合金，例如InGaAs，GaAsSb，InAsP或InPSb。對於一些In xGa 1-xAs鰭片實施例，In含量(x)可以在0.6至0.9之間，且可有利地為至少0.7(例如，In 0.7Ga 0.3As)。在具有最高遷移率的一些實施例中，通道材料102的通道部分114可以是本徵III-V族材料，即，未刻意摻雜任何電活性雜質的III-V族半導體材料。在替代實施例中，標稱雜質摻雜劑程度可存在於通道材料102之通道部分114內，例如以進一步微調臨限電壓Vt，或提供環形佈植等。然而即使對於摻雜雜質的實施例，通道材料102的通道部分114內的雜質摻雜劑程度可以相對較低，例如低於每立方公分(cm -3)10 15個摻雜原子，且有利地低於10 13cm -3。
對於一些示例性P型電晶體實施例(即，對於其中電晶體100係P型金屬氧化物半導體(PMOS)的實施例)，通道材料102的通道部分114可以有利地是具有高電洞遷移率的IV族材料，例如，但不限於Ge或富Ge的SiGe合金。對於一些示例性實施例，通道材料102的通道部分114可以具有0.6至0.9之間的Ge含量，且有利地可以為至少0.7。在具有最高遷移率的一些實施例中，通道部分114可以是本徵III-V(或對於P型裝置為IV)材料，且不刻意摻雜任何電活性雜質。在替代實施例中，通道部分114內可存在一或多個標稱雜質摻雜劑程度，例如以進一步設置臨限電壓(Vt)，或提供環形佈植，等等。然而，即使對於摻雜雜質的實施例，通道部分內的雜質摻雜劑程度相對較低，例如低於10 15cm -3，及有利地低於10 13cm -3。
在一些實施例中，電晶體100可以是薄膜電晶體(TFT)。TFT是一種特殊的場效電晶體，其藉由在可能是非導電層的支撐層上沈積活性半導體材料的薄膜及介電層及金屬接點而製成的。活性半導體材料的至少一部分形成TFT的通道。若電晶體100是TFT，則通道材料102可包含高遷移率氧化物半導體材料，諸如氧化錫，氧化銻，氧化銦，氧化銦錫，氧化鈦，氧化鋅，氧化銦鋅，銦鎵鋅氧化物(IGZO)，氧化鎵，氮氧化鈦，氧化釕或氧化鎢。一般而言，若電晶體100是TFT，則通道材料102可包含氧化錫，氧化鈷，氧化銅，氧化銻，氧化釕，氧化鎢，氧化鋅，氧化鎵，氧化鈦，氧化銦，氮氧化鈦，氧化銦錫，氧化銦鋅，氧化鎳，氧化鈮，過氧化銅，IGZO，碲化銦，鉬鐵礦，二硒化鉬，二硒化鎢，二硫化鎢，N型或P型非晶或多晶矽，鍺，砷化銦鎵，矽鍺，氮化鎵，氮化鋁鎵，磷化銦及黑磷的一或多種，每種都可能摻雜有鎵，銦，鋁，氟，硼，磷，砷，氮，鉭，鎢及鎂等中的一或多種。在一些實施例中，通道材料102可具有約5至75奈米之間的厚度，包含其中的所有值及範圍。在一些實施例中，薄膜通道材料102可在相對較低的溫度下沈積，這允許在施加在後端製造上的熱預算內沈積通道材料102，以避免損壞其他組件，例如諸如邏輯裝置的前端組件。
如圖1所示，第一及第二S/D區域104-1、104-2(統稱為“S/D區域104”)可被包含在閘極堆疊108的任一側上，因而實現電晶體。如本技術中已知的，形成用於FET的閘極堆疊的源極及汲極區域(有時也可互換地稱為“擴散區域”)。在一些實施例中，電晶體100的S/D區域104可以是摻雜的半導體的區域，例如，摻雜有合適摻雜物的通道材料102(例如通道部分114)的多個區域達到合適的摻雜物濃度，從而為電晶體通道提供電荷載子。在一些實施例中，S/D區域104可以是高摻雜的，例如，為有利地與相應的S/D接點106形成歐姆接點，摻雜物濃度約為1･10 21cm -3，儘管在其他實施方式中，這些區域也可以具有較低的摻雜物濃度，且在一些實施方式中可以形成肖特基接點。不管確切的摻雜程度如何，電晶體100的S/D區域104可以是具有比其他區域中更高的摻雜物濃度的區域，例如，高於通道材料102在第一S/D區域104-1及第二S/D區域104-2之間的區域中的摻雜物濃度，及因此可被稱為“高摻雜”(HD)區域。在一些實施例中，通常可以使用佈植/擴散程序或蝕刻/沈積程序來形成S/D區域104。在前一種程序中，可以將諸如硼，鋁，銻，磷或砷的摻雜物離子佈植到通道材料102的上部分的一或多種半導體材料中，以形成S/D區域104。激活摻雜物並使它們進一步擴散到通道材料102中的回火程序可在離子佈植製程之後進行。在後一種程序中，可以首先蝕刻通道材料102的一或多種半導體材料，以在用於未來的S/D區域的位置處形成凹部。然後可以執行磊晶沈積程序以用用於製造S/D區域104的材料(其可包含不同材料的組合)填充凹部。在一些實施方式中，可以使用矽合金，例如矽鍺或碳化矽來製造S/D區域104。在一些實施方式中，磊晶沈積的矽合金可以原位摻雜有諸如硼，砷或磷的摻雜物。在其他實施例中，可使用一或多種替代半導體材料(例如鍺或III-V族材料或合金)形成S/D區域104。雖然圖1以單一圖案繪示第一及第二S/D區域104，這表明第一及第二S/D區域104的材料組成是相同的，在電晶體100的一些其他實施例中可能不是這種情況。因此，在一些實施例中，第一S/D區域104-1的材料成分可以不同於第二S/D區域104-2的材料成分。
進一步如圖1所示，由一或多種導電材料形成的S/D接點106-1及106-2(統稱為“S/D接點106”)可分別用於提供到S/D區域104-1及104-2的電連接性。在各項實施例中，可使用一或多層金屬及/或金屬合金來形成S/D接點106。例如，S/D接點106之導電材料可包含一或多種金屬或金屬合金，材料諸如銅，釕，鈀，鉑，鈷，鎳，鉿，鋯，鈦，鉭及鋁，氮化鉭，鎢，摻雜矽，摻雜鍺或它們的合金及其混合物。在一些實施例中，S/D接點106可包含一或多種金屬的一或多種導電合金，氧化物或碳化物。在一些實施例中，S/D接點106可包含摻雜半導體，例如矽或摻雜有N型摻雜物或P型摻雜物的另一種半導體。金屬可提供更高的電導率，而摻雜的半導體可能更易於在製造期間進行圖案化。雖然圖1以單一圖案繪示第一及第二S/D接點106，這表明第一及第二S/D接點106的材料組成是相同的，在電晶體100的一些其他實施例中可能不是這種情況。因此，在一些實施例中，第一S/D接點106-1的材料成分可以與第二S/D接點106-2的材料成分不同。
轉到閘極堆疊108，取決於電晶體100係PMOS電晶體或NMOS電晶體，閘極電極110可以包含至少一種P型功函數(WF)金屬或N型功函數(WF)金屬。對於PMOS電晶體，可以用於閘極電極110的金屬可包含但不限於釕、鈀、鉑、鈷、鎳及導電金屬氧化物(例如，氧化釕)。對於NMOS電晶體，可用於閘極電極110的金屬包含但不限於鉿、鋯、鈦、鉭、鋁、這些金屬的合金及這些金屬的碳化物(例如，碳化鉿，碳化鋯，碳化鈦，碳化鉭及碳化鋁)。在一些實施例中，閘極電極110可以包含兩個或更多個金屬層的堆疊，其中一或多個金屬層是WF金屬層，且至少一金屬層是填充金屬層。出於其他目的，可以包含其他金屬層，例如，用作擴散阻擋層，如下文所描述。
若有使用，則閘極介電質112可以至少橫向地圍繞通道部分114，且閘極電極110可以橫向地圍繞閘極介電質112，使得閘極介電質112被安置在閘極電極110及通道材料104之間。在各項實施例中，閘極介電質112可包含一或多種高k介電質材料，且可包含諸如鉿，矽，氧，鈦，鉭，鑭，鋁，鋯，鋇，鍶，釔，鉛，鈧，鈮及鋅的元素。可以在閘極介電質112中使用的高k材料的實例可包含但不限於氧化鉿，氧化矽鉿，氧化鑭，氧化鑭鋁，氧化鋯，氧化鋯矽，氧化鉭，氧化鈦，鋇鍶鈦氧化物，鋇鈦氧化物，鍶鈦氧化物，氧化釔，氧化鋁，氧化鉭，氧化鉭矽，氧化鉭鈧鉛及鈮酸鉛鋅。在一些實施例中，可以在電晶體100的製造期間在閘極介電質112上執行回火程序以改善閘極介電質112的品質。在一些實施例中，閘極介電質112的厚度可在大約0.5奈米至3奈米之間，包含其中的所有值及範圍，例如，在大約1至3奈米之間，或在大約1至2奈米之間。
在一些實施例中，閘極介電質112可以是多層閘極介電質，例如，其可在一層包含任何高k介電質材料及一層IGZO中。在一些實施例中，可以配置閘極堆疊108，使得IGZO被安置在高k介電質及通道材料104之間。在如此的實施例中，IGZO可與通道材料104接觸且可在通道材料104及多層閘極介電質112的其餘部分之間提供介面。IGZO可以具有1：1的鎵/銦比，鎵與銦的比例大於1(例如2：1、3：1、4：1、5：1、6：1、7：1、8：1、9：1或10：1)，及/或鎵與銦的比率小於1(例如1：2、1：3、1：4、1：5、1：6、1：7、1：8、1：9或1：10)。
在一些實施例中，閘極堆疊108可以被介電質間隔件圍繞，該介電質間隔件在圖1中未具體示出。介電質間隔件可被配置為在可以彼此相鄰設置的不同電晶體100的閘極堆疊108(例如，如果電晶體100是FinFET，則沿著單個鰭片提供不同的電晶體100)之間，及閘極堆疊108及安置在與閘極堆疊108相同的一側上的S/D接點106之一者之間提供分隔。此一介電質間隔件可包含一或多種低k介電質材料。可用作介電間隔物的低k介電質材料的示例包含但不限於二氧化矽，摻雜碳的氧化物，氮化矽，熔融石英玻璃(FSG)及有機矽酸鹽，例如倍半矽氧烷，矽氧烷，及有機矽玻璃。可用作介電質間隔件的低k介電質材料的其他實例包含有機聚合物，例如聚醯亞胺，聚降冰片烯，苯並環丁烯，全氟環丁烷或聚四氟乙烯(PTFE)。可以用作介電質間隔件的低k介電質材料的其他實例包含矽基聚合物介電質，諸如氫倍半矽氧烷(HSQ)及甲基倍半矽氧烷(MSQ)。可以用於介電質間隔件的低k值材料的其他實例包含各種多孔介電質材料，例如多孔二氧化矽或多孔摻雜碳的二氧化矽，其中在介電質中產生大的空隙或孔以減少層的總介電常數，因為空隙的介電常數接近1。
與傳統實施方案形成鮮明對比，在傳統實施方式中，S/D接點兩者通常都提供在電晶體的單側，通常是在前側，例如，在提供閘極堆疊108之處，兩個S/D接點106是提供在不同側。即，如圖1所示，第二S/D接點106-2設置在與閘極堆疊108相同的一側，閘極堆疊108可被認為是電晶體100的前側，而第一S/D接點106-1設置在相對側，其可以被認為是電晶體100的背側。因此，第一S/D接點106-1是電晶體100的背側接點，第二S/D接點106-2是電晶體100的前側接點。若考慮在構建整個電晶體100上方的支撐結構(圖1中未示出)其上的層，則可將第一S/D接點106-1視為在支撐結構上方的第一層120-1中，第二S/D接點106-2可被認為是在支撐結構上方的第二層120-2中，且第一S/D區域104-1及第二S/D區域104-2之間的通道材料102的一部分(例如，通道部分114)是位於支撐結構上方的第三層120-3中。從圖1可以看出，第三層120-3在第一層120-1及第二層120-2之間。閘極堆疊108的至少一部分或閘極堆疊108的接點(此閘極接點在圖1中未具體示出)可設置在與S/D接點106之一者相同的層中，例如如圖1所示，在第二層120-2中。在電晶體100之進一步實施例中，第一S/D接點106-1亦可被實施在第二層120-2中。
具有本文所述的背側S/D接點的電晶體，例如電晶體100，可以使用任何合適的電晶體架構來實現，例如平面或非平面架構。在圖2A至圖2B示出一實例結構，分別繪示根據本發明的一些實施例的示例性IC裝置200的透視圖及剖面圖，該示例性IC裝置200具有被實施為FinFET之具有至少一個背側接點的電晶體。因此，IC裝置200繪示電晶體100的一種示例性實施方案。因此，在圖2A至2B示出的一些元件符號與圖1中使用的相同，指示與參考圖1描述的元件相同或相似的元件，在圖2A至2B不再重複對它們的描述。
鰭式FET(FinFET)是指具有非平面架構的電晶體，其中由一或多種半導體材料形成的鰭片遠離基部延伸(其中用語“基部”是指可以在其上構建電晶體的任何合適的支撐結構，例如，基板)。鰭片的最接近基部的部分可以被絕緣體材料圍封。此絕緣體材料，通常是氧化物，通常被稱為“淺溝槽隔離”(STI)，且鰭片被STI圍封的部分通常被稱為“子鰭片部分”或簡稱為“子鰭片”。可以在鰭片的其餘上部的頂部及側面(即，上方且未被STI圍封的部分)上方提供至少包含閘極電極材料層及可選的閘極介電質層的閘極堆疊，因此纏繞在鰭片的最上部分。閘極堆疊環繞的鰭片部分通常稱為鰭片的“通道部分”，因為這是在電晶體操作期間形成導電通道的地方，且是鰭片主動區域的一部分。源極區域及汲極區域設置在閘極堆疊的相對側上，分別形成電晶體的源極及汲極端子。鰭式FET可實施為“三閘極電晶體”，其中名稱“三閘極”源於以下事實：在使用中，此類電晶體可以在鰭片的三個“側面”上形成導電通道。FinFET可能相對於單閘極電晶體及雙閘極電晶體提高效能。
根據本發明的一些實施例，圖2A是立體圖，圖2B是具有一前側及一背側S/D接點的IC裝置/FinFET 200的剖面側視圖。圖2A至2B繪示通道材料102，S/D區域104及閘極堆疊108，其展示如上所述的閘極電極110及閘極介電質112。如圖2A至2B所示，當電晶體100被實施為FinFET時，FinFET 200可以進一步包含基部202，鰭片204及圍封鰭片204的子鰭片部分的STI材料206。S/D接點106未具體地在圖2A-2B中示出，以不使附圖混亂。圖2B的側視剖面圖是圖2A所示的實例坐標系x-y-z在y-z平面中的視圖，以圖2B的橫截面橫過鰭片204(例如，沿著圖2A所示的平面為平面AA)。另一方面，圖1的側視剖面圖是圖2A所示的示例坐標系在x-z平面中的視圖，為沿著閘極堆疊108的一實例部分的鰭片204截取的橫截面(例如，沿著圖2A及圖2B中所示的平面為平面BB)。
如圖2A至2B所示，鰭片204可以遠離基部202延伸且可以大致上垂直於基部202。鰭片204可包含一或多種半導體材料，例如半導體材料堆疊，使得鰭片的最上部分(即，由閘極堆疊108圍封的鰭片204的部分)可用作FinFET 200的通道區域。因此，鰭片204的最上部分可以由如上所述的通道材料102形成，且可以包含通道部分114。
鰭片204的子鰭片可以是二元，三元或四元的III-V族化合物半導體，其是週期表的III及V族的兩個，三個或甚至四個元素的合金，包含硼，鋁，銦，鎵，氮，砷，磷，銻及鉍。對於一些實例N型電晶體實施例，鰭片204的子鰭片部分可以是III-V族材料，其具有相對於通道部分的帶偏移(例如，對於N型裝置的傳導帶偏移)。示例性材料包含但不限於GaAs，GaSb，GaAsSb，GaP，InAlAs，GaAsSb，AlAs，AlP，AlSb及AlGaAs。在FinFET 200的一些N型電晶體實施例中，鰭片204的通道部分(例如，通道部分114)是InGaAs，子鰭片可以是GaAs，且子鰭片的至少一部分也可以被摻雜有比通道部分更高的雜質程度的雜質(例如，P型)。在替代異質結實施例中，鰭片204的子鰭片及通道部分分別是或包含IV族半導體(例如，Si，Ge，SiGe)。鰭片204的子鰭片可以是第一元素半導體(例如，Si或Ge)或第一SiGe合金(例如，具有寬的能帶隙)。對於一些示例性P型電晶體實施例，鰭片204的子鰭片可以是IV族材料，該IV族材料具有相對於通道部分的帶偏移(例如，P型裝置的價帶偏移)。示例材料包含但不限於Si或富Si的SiGe。在一些P型電晶體實施例中，鰭片204的子鰭片是Si，且子鰭片的至少一部分也可以被摻雜有比通道部分更高的雜質程度的雜質(例如，N型)。
如圖2A-2B進一步所示，STI材料206可圍封鰭片204的側面的部分。鰭片204的被STI 106圍封的一部分形成子鰭片。在各項實施例中，STI材料206可以是低k值或高k介電質，包含但不限於諸如鉿，矽，氧，氮，鈦，鉭，鑭，鋁，鋯，鋇，鍶，釔，鉛，鈧，鈮及鋅的元素。可以在STI材料206中使用的介電質材料的進一步實例可包含但不限於氮化矽，氧化矽，二氧化矽，碳化矽，摻雜碳的氮化矽，氮氧化矽，氧化鉿，氧化矽鉿，氧化鑭，氧化鑭鋁，氧化鋯，氧化矽鋯，氧化鉭，氧化鈦，鋇鍶鈦氧化物，氧化鈦鋇，氧化鈦鍶，氧化釔，氧化鋁，氧化鉭，氧化矽鉭，氧化鉛鈧鉭，及鈮酸鉛鋅。
閘極堆疊108可包裹在鰭片204的上部分(STI 206上方的部分)周圍，如圖2A-2B所示，且鰭片204的通道部分(例如，上述通道部分114)與如圖2A-2B所示鰭片204的被閘極堆疊108包裹的部分相對應。特別地，閘極介電質112(如果使用的話)可包裹在鰭片204的最上部分周圍，而閘極電極110可包裹在閘極介電質112周圍。鰭片204的通道部分及子鰭片部分之間的介面位於靠近閘極電極110結束的位置。
在一些實施例中，FinFET 200可具有閘極長度GL(即，第一S/D區域104-1及第二S/D區域104-2之間的距離)，尺寸是沿著圖1及圖2A-2B所示的實例參考坐標系x-y-z的x軸線方向上的鰭片204來量測，在一些實施例中，可以在約5至40奈米之間，包含其中的所有值及範圍(例如，在約22至35奈米之間，或在約20至30奈米之間)。鰭片204可具有厚度，尺寸是沿著圖2A-2B所示的參考坐標系x-y-z的y軸線方向上的量測，在一些實施例中，可以在約5至30奈米之間，包含其中的所有值及範圍(例如，在約7至20奈米之間，或在約10至15奈米之間)。鰭片204可具有高度，尺寸是沿著圖1所示的參考坐標系x-y-z的z軸線方向上量測，在一些實施例中，其可以在約30至350奈米之間，包含其中的所有值及範圍(例如，在約30至200奈米之間，在約75至250奈米之間或在約150至300奈米之間)。
儘管在圖2A-2B中繪示的鰭片204被示為在所示的參考坐標系的y-z平面中具有矩形橫截面，但是鰭片204可替代地具有在鰭片204的“頂部”處變圓或傾斜的橫截面，且閘極堆疊108可符合該圓形或傾斜的鰭片204。在使用中，FinFET 200可以在鰭片204的通道部分的三個“側面”上形成相對於單閘極電晶體(其可以在通道材料或基板的一“側面”上形成導電通道)潛在地改善效能的導電通道及雙閘極電晶體(可以在通道材料或基板的兩個“側面”上形成導電通道)。
雖然在圖2A中未具體示出，S/D接點106可電連接到S/D區域104，但是相對於鰭片204在不同的垂直方向上延伸。例如，第一S/D接點106-1可電連接到第一S/D區域104-1，並從第一S/D區域104-1朝向基部202延伸，從而形成用於FinFET 200的背側S/D接點，類似於圖1所示。在此實施方案中，第二S/D接點106-2可電連接到第二S/D區域104-2且從第二S/D區域104-2延伸遠離基部202，從而形成FinFET 200的前側S/D接點，也類似於圖1所示。
雖然圖2A-2B繪示單個FinFET 200，在一些實施例中，複數個FinFET可以沿著鰭片204彼此相鄰地配置(在它們之間具有一定的間隔)。此外，在各種另外的實施例中，具有一前側及一背側S/D接點的電晶體100可以在除FinFET 200之外的許多其他電晶體架構中實現，例如平面電晶體，奈米線電晶體或奈米帶電晶體。 實例記憶體實施方案
嵌入式記憶體對於現代系統單晶片(SoC)技術的效能是重要的，尤其實現3D單片式整合。具有背側電力輸送及在前端處之玻璃支撐的IC總成可包含嵌入式記憶體。因此，現將描述關於記憶體的一些考量。
一些記憶體裝置可被視為“獨立”裝置，因為它們包括在不包括運算邏輯的晶片中(此處使用的用語“運算邏輯裝置”或簡稱為“運算邏輯”或“邏輯裝置”是指用於執行運算/處理操作的裝置，例如電晶體)。其他記憶體裝置可與運算邏輯一起被包含在晶片中，且可以被稱為“嵌入式”記憶體裝置。使用嵌入式記憶體來支持運算邏輯可藉由使記憶體及運算邏輯更加緊密並消除增加延遲的介面來提高效能。本發明的各種實施例關於嵌入式記憶體陣列及相應的方法及裝置。
本發明的一些實施例可關於動態隨機存取記憶體(DRAM)，尤其是嵌入式DRAM(eDRAM)，因為過去已經引入這種類型的記憶體來解決大型基於靜態隨機存取記憶體(SRAM)的快取的密度及待機功率的限制。然而，本發明的實施例同樣適用於實施其他技術的記憶體胞。因此，通常，本文描述的記憶體胞可以被實現為eDRAM胞，自旋轉移扭矩隨機存取記憶體(STTRAM)胞，電阻性隨機存取記憶體(RRAM)胞或任何其他非揮發性記憶體胞。
記憶體胞，例如eDRAM胞，可以包含用於儲存位元值或該胞的記憶體狀態(例如，邏輯“1”或“0”)的電容器，及控制對胞的存取的存取電晶體(例如，存取以向該胞寫入資訊或存取以從該胞讀取資訊)。這樣的記憶體胞可以稱為“1T-1C記憶體胞”，著重強調它使用一電晶體(即術語“1T-1C記憶體胞”中的“1T”)及一電容器(即術語“1T-1C記憶體胞”中的“1C”)。1T-1C記憶體胞的電容器的一電容器電極可以耦合至存取電晶體的一源極/汲極(S/D)端子(例如，耦合至存取電晶體的源極端子)，而存取電晶體的另一S/D端子可以耦合至位元線(BL)，且電晶體的閘極端子可以耦合至字線(WL)。由於這樣的記憶體胞可以用少至一存取電晶體來製造，因此在相同的製程技術中，與SRAM相比，它可以提供更高的密度及更低的待機功率。
傳統上，已經以存取電晶體是實施在半導體基板的最上層中的FEOL基於邏輯製程的電晶體實現各種1T-1C記憶體胞。本發明的發明人認識到，如果要使用傳統的邏輯電晶體來建立三維(3D)記憶體及邏輯裝置，則使用這種電晶體會帶來一些挑戰。
一挑戰是關於這種記憶體胞的電容器的位置。即，可能希望在金屬層中靠近其相應的存取電晶體的位置提供電容器。由於邏輯電晶體被實現為直接設置在半導體基板上的FEOL電晶體，因此必須將1T-1C記憶體胞的相應電容器嵌入下部金屬層中，以便與邏輯存取電晶體足夠接近。隨著下部金屬層的間距在先進技術節點中激增規模，將電容器嵌入下部金屬層中對1T-1C基的記憶體的縮放及三維記憶體裝置的建立提出重大挑戰。
另一挑戰在於，鑑於基板的可用表面積，在該區域中只能形成這麼多的FEOL電晶體，這極大地限制包括這種電晶體的記憶體胞或邏輯裝置的密度。
將記憶體胞之電晶體(例如，記憶體胞之存取電晶體)實施為具有背側接點之電晶體可改良上文描述之至少一些挑戰。舉例而言，將記憶體胞的存取電晶體移動到BEOL層(由背側接點架構實現)意味著可以在具有相應較厚的層間介電質(ILD)及較大的金屬間距的上金屬層中實現其相應的電容器，以實現更高的電容，這可以緩解藉由嵌入電容器而帶來的整合挑戰。
圖3提供根據本發明的一些實施例的實例記憶體胞300的截面圖的示意圖，該示例性記憶體胞300包含具有背側接點的電晶體。圖3繪示電晶體100可以如何用於形成1T-1C記憶體胞。特定言之，記憶體胞300繪示圖1的電晶體100的所有組件(其描述在此不再重複)，且進一步示意性地繪示，在一些實施例中，電容器302可耦合至電晶體100的背側S/D接點106-1。電容器302可以是任何合適的電容器，例如，用於儲存記憶體胞300的位元值或記憶體狀態(例如，邏輯“1”或“0”)的金屬-絕緣體-金屬(MIM)電容器，且電晶體100接著可用作存取電晶體，該存取電晶體控制對記憶體胞300的存取(例如，存取向該胞寫入資訊或從該胞讀取資訊的存取)。藉由將電容器302的耦合至S/D區域104-1，電容器302被組構成用以儲存記憶體胞300的記憶體狀態。在一些實施例中，電容器302可以經由耦合到S/D區域104-1的儲存節點(未在圖3中具體顯示)被耦合到S/D區域104-1。在一些實施例中，S/D接點106-1可被認為是儲存節點。
雖然在圖3中未具體示出，但記憶體胞300可以進一步包含位元線，以轉移記憶體狀態且耦合至電容器302未耦合的S/D區域104之一(例如，如圖3所示至S/D區域104-2)。此一位元線可以連接到感測放大器及位元線驅動器，該感測放大器及位元線驅動器可例如設置在與可以包含記憶體胞300的記憶體陣列相關聯的記憶體周邊電路中。此外，雖然在圖3中亦未具體繪示，但記憶體胞300可進一步包含字線，該字線耦合至電晶體100的閘極端子，例如，耦合至閘極堆疊108，以供應閘極信號。電晶體100可被組構成用以控制回應於閘極信號在位元線及儲存節點或電容器302之間的記憶體胞300的記憶體狀態的轉移。 具有在前端處之玻璃支撐的實例IC總成
具有背側接點之電晶體可實現具有背側電力輸送及在前端處之玻璃支撐之IC總成的3D整合。在圖4中展示實例IC總成，提供依照本發明之一些實施例具有背側電力輸送及在前端處之玻璃支撐的IC總成400之方塊圖。
如圖4所示，IC總成400可包含FEOL層420及在FEOL層420上方之BEOL層430。FEOL層420可包含複數個FEOL裝置，例如，被實施為具有背側接點之電晶體的FEOL電晶體。BEOL層430可包含至少複數個互連，其電耦合至FEOL層420之複數個FEOL裝置之一或多者(例如，與其之至少部分成導電接觸)。在一些實施例中，BEOL層430可進一步包含BEOL裝置，例如，後端電晶體，其至少一些可被實施為具有背側接點之電晶體。
在各項實施例中，實施在FEOL層420中具有背側接點之FEOL電晶體可以是運算邏輯之一部分及/或記憶體陣列之一部分。
舉例而言，在一些實施例中，FEOL層420之一些FEOL電晶體可以是記憶體陣列之記憶體胞之存取電晶體，例如，如上文描述之1T-1C記憶體胞。在如此的實施例中，此記憶體胞之電容器接著可被實施在BEOL層430中。在其他實施例中，FEOL層420之一些FEOL電晶體可以是1T-1C以外類型的記憶體胞之存取電晶體。在如此的實施例中，記憶體胞之其他部分(例如，儲存電晶體)可被實施在BEOL層430中。
在另一實例中，FEOL層420之一些FEOL電晶體可以是IC總成400之運算邏輯的一部分。舉例而言，此電晶體可負責與針對儲存在可被實施於BEOL層430中之記憶體胞中之資料之讀取/寫入操作相關之運算邏輯功能性。為此，FEOL層420之一些FEOL電晶體可以是被組構成用以控制(例如，控制存取(讀取/寫入)、儲存、刷新)實施在IC總成400中之記憶體胞(例如，實施在BEOL層430中之記憶體胞)的一或多個輸入/輸出(I/O) IC(例如，記憶體周邊電路)之部分。在一些實施例中，FEOL層420之一些FEOL電晶體可以是高效能運算邏輯之部分，被組構成用以執行針對儲存在實施於IC總成400中之記憶體胞中之資料的各種操作(例如，算術及邏輯操作，來自實施於IC總成400中之記憶體陣列之一或多者之資料及亦可能來自外部裝置/晶片之資料的管線化)。
如本文中所描述具有背側接點的電晶體，不論是單獨電晶體(例如，電晶體100)抑或包含作為記憶體胞之一部分(例如，記憶體胞300)可被包含在IC總成400中的各種不同區域/位置中。舉例而言，電晶體100可被使用作為例如運算邏輯中之邏輯電晶體(例如，包含在FEOL層420中)。在另一實例中，電晶體100可被使用作為例如在BEOL 430之一或多個記憶體層中之存取電晶體。提供具有背側接點之電晶體可藉由嵌入記憶體胞之儲存節點(例如，儲存電容器)，且建構具有許多層記憶體及/或運算邏輯之堆疊架構之三維記憶體及邏輯裝置，而簡化整合挑戰。
圖4之繪示係用以提供各種層相對於彼此的大致定向及配置，且除非在本發明中另有指定，包含IC裝置400之實施例，其中針對圖4所示之其中一層所描述的元件部分可延伸至或存在於其他層中之一或多者。舉例而言，用於IC總成400之各種IC組件的電源及信號互連可存在於圖4所示的任一層中，雖然未詳細繪示在圖4中。此外，雖然在圖4中展示單一BEOL層430，但在各項實施例中，該IC總成400之BEOL層430可包含複數個BEOL層。
在一些實施例中，BEOL層430可包含一或多個記憶體層，其可形成一或多個記憶體陣列。此一記憶體陣列可包含存取電晶體(例如，電晶體100)、儲存節點(例如，儲存電容器或儲存電晶體)、以及字線(例如，列選擇器)及位元線(例如，行選擇器)，組合成記憶體胞。在一些實施例中，BEOL層430之記憶體層可包含基於TFT之記憶體胞。另一方面，FEOL層420可包含各種邏輯層、電路、及裝置(例如，邏輯電晶體)以驅動及控制邏輯IC。舉例而言，FEOL層420之邏輯裝置可形成記憶體周邊電路以控制(例如，存取(讀取/寫入)、儲存、刷新)BEOL層430之記憶體胞。在IC總成400之一些實施例中，運算邏輯可被設置在FEOL 420中及在BEOL層430之一或多個最低金屬層中，而一或多個記憶體陣列可被設置在BEOL層430之較高層。在IC總成400之其他實施例中，參考FEOL層420所描述之運算邏輯可被設置在FEOL層420上方(例如，在BEOL層430中)、在BEOL層430之記憶體層之間，或與BEOL層430之記憶體層結合。
BEOL層430之各種BEOL層可以是/包含IC總成400之金屬化堆疊之金屬層。BEOL之各種金屬層可被用以互連FEOL層420之運算邏輯中之邏輯裝置及/或BEOL層430之記憶體層中的記憶體胞之各種輸入及輸出。大體而言，BEOL層430之金屬層的各者可包含通孔部分及溝槽/互連部分。金屬層之溝槽部分可被組構成用於延伸在x-y平面(例如，在x或y方向)沿著導電(例如，金屬)線(有時稱之為“溝槽”)轉移信號及電力，而金屬層之通孔部分被組構成用於轉移信號及電力通過延伸於z方向之導電通孔，例如至在上方或下方之任何相鄰金屬層。因此，通孔將來自一金屬層之金屬結構(例如，金屬線或通孔)連接至相鄰金屬層之金屬結構。雖然稱為“金屬層”，但BEOL層430之各種層可僅包含導電金屬之特定圖案，例如銅(Cu)、鋁(Al)、鎢(W)或鈷 (Co)，或金屬合金，或更一般而言，形成在絕緣介質中之導電材料之圖案，諸如ILD。絕緣介質可包含任何適當ILD材料，諸如氧化矽、摻雜碳之氧化矽、碳化矽、氮化矽、氧化鋁、及/或氮氧化矽。
FEOL層420可初始地被設置於半導體支撐結構(諸如基板、晶粒、晶圓或晶片)之上，且可包含參考圖1-3之實施例的支撐結構所描述之任何材料或材料之組合。然而，此半導體支撐結構可隨後被移除以曝露FEOL層420之FEOL裝置的背側部分，使得背側電力輸送結構410可被設置在FEOL層420之背側(因此，BEOL層430被設置在FEOL層420之前側處且背側電力輸送結構410被設置在FEOL層420之背側處)。
亦如圖4所示，IC總成400可進一步包含接合介面440及玻璃支撐結構450，其中接合介面440可以是BEOL層430之頂面接合至玻璃支撐結構450之一面的介面。因此，在IC總成400中，FEOL層420在背側電力輸送結構410與BEOL層430之間，而BEOL層430在FEOL層420與玻璃支撐結構450之間。
圖5-8提供依照本發明之各項實施例之IC總成400的實例實施方案的示意圖。
圖5提供依照本發明之一些實施例之具有背側電力輸送及在前端處之玻璃支撐之IC總成500的示意圖。IC總成400之其中顯示在圖4中的部分，諸如背側電力輸送結構410、FEOL 420等等，被標示在圖5之IC總成500中。IC總成500進一步繪示這些部分之各者的實例實施方案。
如圖5所示，背側電力輸送結構410可包含複數個電力互連512，配置在一或多個層中(三個這樣的層顯示在圖5中，由水平線分離，但在其他實施例中可不存在此分離，或其他實施例可包含與圖5所示者不同數目的層及/或電力互連512之不同配置)。電力互連512可包含通孔512-1及線512-2之任何適合組合，其一些被標示在圖5中且其一些未被標示以免使圖式雜亂。電力互連512可包含任何適當的導電材料，諸如如上文描述之任何導電金屬或金屬合金。電力互連512之各自不同部分可由絕緣體材料514圍封，其可包含上文描述之任何ILD材料。
如圖5進一步所示，FEOL層420可包含複數個FEOL裝置526。FEOL裝置526之一或多者可以是如上文描述的具有背側接點之電晶體，例如，電晶體100。在各項實施例中，FEOL裝置526可包含鰭式電晶體、奈米帶電晶體、及奈米線電晶體之一或多者，如此項技術中已知的，但具有如本文中所描述之一或多個背側接點。電力互連512之一或多者接著可耦合至具有背側接點之此電晶體的一或多個S/D區域(亦即，一或多個電力互連512可形成至FEOL裝置526之電晶體之一或多個S/D區域的背側接點)。
如圖5中亦展示，BEOL層430可包含複數個BEOL互連532，其可包含任何適當的導電材料，諸如如上文描述之任何導電金屬或金屬合金。BEOL互連532可包含通孔532-1及線532-2之任何適合組合，其中一些被標示在圖5中而其中一些未被標示以免使圖式雜亂。BEOL互連532之一或多者可電耦合至複數個FEOL裝置526之一或多者(例如與其至少部分成導電接觸)。BEOL互連532之至少部分可由絕緣體材料534圍封，其可包含上文描述之任何ILD材料。在一些實施例中，絕緣體材料(諸如絕緣體材料534)亦可至少部分地圍封FEOL裝置526之部分。圖5亦示意性地繪示該BEOL層430可包含一層記憶體胞536。記憶體胞536可以是上文描述的任何記憶體胞，例如基於TFT的記憶體胞，例如，記憶體胞300。在進一步實施例中，IC總成500可包含多層記憶體胞536。
在一些實施例中，BEOL互連532及電力互連512之橫截面側視圖由於BEOL互連532及電力互連512形成在FEOL層420的不同側上而具有特性差異。特定言之，在如此的實施例中，在垂直於FEOL層420之平面中，至少一些BEOL互連532及至少一些電力互連512之橫截面可為梯形。此梯形可包含兩平行邊，其中一者為短邊而另一者為長邊(亦即，長邊之長度大於短邊之長度)。由於BEOL互連532與電力互連512形成在FEOL層420之不同側的特性事實，針對BEOL互連532之梯形，長邊將比短邊較靠近玻璃支撐結構450而短邊將比長邊較靠近FEOL層420，然而針對電力互連512之梯形，短邊將比長邊較靠近玻璃支撐結構450及FEOL層420兩者。
圖5進一步繪示接合介面材料540，其可用以實施接合介面440，將BEOL層430之上部面接合至非半導體支撐結構550，其可用以實施如上文描述之玻璃支撐結構450。在一些實施例中，接合介面材料540可包含氧化物，例如氧化矽。如圖5所示，在一些實施例中，接合介面材料540之部分(例如，一面)可與玻璃支撐結構450之一或多個部分相接觸，而接合介面材料540之另一部分(例如，相反面)可與BEOL層430之一或多個部分相接觸。在一些實施例中，接合介面材料540可具有介於約1奈米與100奈米之間的厚度，例如，在約1至50奈米之間，或在1至20奈米之間。
在一些實施例中，非半導體支撐結構550可包含玻璃材料。玻璃材料之實例包含氧化矽材料，可摻雜有元素及化合物，諸如硼、碳、鋁、氧化鉿，例如介於約0.01%及10%之間的摻雜濃度。在其他實施例中，非半導體支撐結構550可包含具有低於Si之介電常數(例如低於10.5)的其他固體材料。在一些實施例中，非半導體支撐結構550可包含雲母。玻璃支撐結構450之厚度可為用於玻璃支撐結構450之任何值以提供IC總成400之機械穩定性，且可用以支撐包含各種不同裝置以進一步降低IC總成中之寄生效應(一些此等裝置顯示在圖6中且如上文描述)。在一些實施例中，玻璃支撐結構450可具有介於約0.2微米(micrometer)與100微米之間(例如，在約0.5至5微米之間，或在約1至3微米之間)的厚度。
圖6提供依照本發明之一些實施例之具有背側電力輸送及在前端處具有薄膜裝置之玻璃支撐之IC總成600的示意圖。IC總成400之其中顯示在圖4中的部分，諸如背側電力輸送結構410、FEOL 420等等，被標示在圖6之IC總成600中。IC總成600進一步繪示這些部分之各者的實例實施方案。特定言之，IC總成600可被實施為如上文描述之IC總成500(其在圖6中展示為IC總成600，包含一些相同元件，展示使用相同圖案，如包含在圖5中繪示之IC總成500中的那些)，除了IC總成600進一步包含安置在玻璃支撐結構450中之一或多個薄膜裝置556。為簡潔起見，針對IC總成600不重複IC總成500的詳細說明，且僅描述差異的部分。此外，為了不使圖6之圖式雜亂，電力互連512-1及512-2與BEOL互連532-1及532-2未詳細標示在圖6中，因為它們在圖5中有標示。
在各項實施例中，薄膜裝置556可為雙端子裝置，諸如薄膜電阻器、薄膜電容器、及薄膜電感器，其被組構成用以降低IC總成600內的寄生效應。此雙端子薄膜裝置556之第一端子可電耦合至複數個BEOL互連532之第一BEOL互連(例如，與其成導電接觸)，而第二端子可電耦合至複數個BEOL互連532之第二BEOL互連(例如，與其成導電接觸)。此雙端子耦合之一實例標示在圖6中，針對薄膜裝置556之一者(雖然在圖6之實例中顯示三個不同的薄膜裝置556)具有薄膜裝置556之第一端子顯示在IC總成600之右側，其被耦合至複數個BEOL互連532之第一BEOL互連612-1(該耦合在圖6中顯示在虛線輪廓652-1內)，且顯示在IC總成600之右側之薄膜裝置556之第二端子被耦合至複數個BEOL互連532之第二BEOL互連612-2(該耦合在圖6中顯示在虛線輪廓652-2內)。如圖6所示，在一些實施例中，薄膜裝置556之部分可延伸穿過接合介面450以電接觸至BEOL互連532之各自部分。
圖7提供依照本發明之一些實施例之具有背側電力輸送及在前端處具有主動層之玻璃支撐之IC總成700的示意圖。IC總成400之其中顯示在圖4中的部分，諸如背側電力輸送結構410、FEOL 420等等，被標示在圖7之IC總成700中。IC總成700進一步繪示這些部分之各者的實例實施方案。特定言之，IC總成700可被實施為如上文描述之IC總成500(其在圖7中展示為IC總成700，包含一些相同元件，展示使用相同圖案，如包含在圖5中繪示之IC總成500中的那些)，除了IC總成700進一步包含位在玻璃支撐結構450與BEOL層430之間的主動層650。為簡潔起見，針對IC總成700不重複IC總成500的詳細說明，且僅描述差異的部分。此外，為了不使圖7之圖式雜亂，電力互連512-1及512-2與BEOL互連532-1及532-2未詳細標示在圖7中，因為它們在圖5中有標示。
如圖7所示，主動層750可設置在玻璃支撐結構450與接合介面440之間，且接合介面440接著可位在主動層750與BEOL層430之間。在一些實施例中，接合介面440之一些部分可與主動層750之一或多個部分相接觸，且接合介面440之其他部分可與BEOL層430之一或多個部分相接觸。在此實施例中，接合介面440可為混合式接合介面，例如如下文參考圖10所描述。
如圖7所示，主動層750可包含複數個互連752，配置在一或多個層中(兩個這樣的層顯示在圖7中，由水平線分離，但在其他實施例中可不存在此分離，或其他實施例可包含與圖7所示者不同數目的層及/或互連752之不同配置)。互連752可包含通孔752-1及線512-2之任何適合組合，其一些被標示在圖7中且其一些未被標示以免使圖式雜亂。互連752可包含任何適當的導電材料，諸如如上文描述之任何導電金屬或金屬合金。互連752之各自不同部分可由絕緣體材料754圍封，其可包含上文描述之任何ILD材料。主動層750之互連752之一或多者可電耦合至複數個BEOL互連532之一或多者(例如，與其至少部分成導電接觸)。
如圖7進一步所示，IC總成700可進一步包含複數個裝置756，諸如電晶體或記憶體胞。圖7繪示裝置756作為玻璃支撐結構450之部分，雖然在IC總成700之其他實施例中，裝置756可為主動層750之部分。在一些實施例中，裝置756之一或多者可為如上文描述之電晶體，例如電晶體100。在一些實施例中，裝置756之一或多者可為如上文描述之記憶體胞，例如記憶體胞300或任何其他的嵌入式記憶體胞。互連752之一或多者接著可被耦合至裝置756之一或多個部分且至複數個BEOL互連532之一或多者。
在一些實施例中，互連752之橫截面側視圖由於互連752及BEOL互連532形成在接合介面440的不同側上而具有特性差異。特定言之，在如此的實施例中，在垂直於FEOL層420之平面中，至少一些互連752橫截面可為梯形，具有一短邊及一長邊。此梯形可包含兩平行邊，其中一者為短邊而另一者為長邊(亦即，長邊之長度大於短邊之長度)。由於互連732與BEOL互連532形成在接合介面440之不同側的特性事實，針對互連732之梯形，短邊將比長邊較靠近玻璃支撐結構450而長邊將比短邊較靠近接合介面440及FEOL層420，然而針對BEOL互連512之梯形，長邊將比短邊較靠近玻璃支撐結構450及接合介面440兩者。
圖8提供依照本發明之一些實施例之具有背側電力輸送及在前端處具有薄膜裝置及主動層之玻璃支撐之IC總成800的示意圖。IC總成400之其中顯示在圖4中的部分，諸如背側電力輸送結構410、FEOL 420等等，被標示在圖8之IC總成800中。IC總成800進一步繪示這些部分之各者的實例實施方案。特定言之，IC總成800可被實施為具有如上文描述安置在玻璃支撐結構450中之一或多個薄膜裝置556之IC總成600，且進一步包含如上文描述之IC總成700之主動層750。這顯示在圖8中，其中該IC總成800包含如在圖6中繪示之IC總成600中及圖7中繪示之IC總成700中所包含的一些相同元件，使用相同圖案顯示。具有安置在玻璃支撐結構450中之一或多個薄膜裝置556且具有主動層750之IC總成之描述(參考圖6及7)係可適用於圖8之IC總成800，因此，為簡潔起見，不再重複描述。 實例製造方法
如本文中所描述，具有背側電力輸送及在前端處之玻璃支撐的IC總成可利用任何適當的技術來製造，例如，減材、增材、鑲嵌、雙鑲嵌等等。這些技術中的一些可包含合適的沈積及圖案化技術。如本文所用，“圖案化”可以指使用任何合適的技術在一或多種材料中形成圖案(例如，施加抗蝕劑，使用微影圖案化抗蝕劑，然後使用乾式蝕刻、濕式蝕刻、或任何適當的技術蝕刻一或多種材料)。
圖9A-9D繪示依照本發明之一些實施例形成具有背側電力輸送及在前端處之玻璃支撐之IC總成的第一實例方法。圖10A-10D繪示依照本發明之一些實施例形成具有背側電力輸送及在前端處之玻璃支撐之IC總成的第二實例方法。在圖9及10中顯示之IC總成包含與包含在圖5-8中所示之IC總成中之一些相同元件，使用相同圖案顯示。為簡潔起見，這些元件之詳細描述可適用於在圖9及10中所示之IC總成，且因此不再重複描述。
圖9A繪示IC結構900A，其中顯示第一製造方法可由在半導體支撐結構902之上形成複數個FEOL裝置526開始，該半導體支撐結構可包含參考圖1-3所描述之任何支撐結構，接著在具有FEOL裝置526之FEOL層420之上形成BEOL 430，且接著在BEOL層430之最上表面之上提供一層接合介面材料540。圖9B繪示IC結構900B，其中顯示第一製造方法可接著進行，其中將圖9A之IC結構900A上下倒置且使IC結構900A之接合介面材料540與提供在玻璃支撐結構450之上表面處的接合介面材料相接觸，藉此執行IC結構900A與玻璃支撐結構450之接合。一般而言，如本文中所描述的接合可以是絕緣體-絕緣體接合，例如，氧化物-氧化物接合，其中接合介面材料可被施加至待接合之結構的一面或兩面，接著將結構放置在一起，可同時施加適當壓力且將該總成加熱至適當的溫度(例如，至適當高溫，例如在攝氏50至200度之間)達一段持續時間。在一些實施例中，接合介面材料540可以是黏著劑材料，其可確保IC結構900A與玻璃支撐結構450彼此附接，如圖9B及圖9C所示。在一些實施例中，接合介面材料540可以是蝕刻停止材料。在一些實施例中，接合介面材料540可為蝕刻停止材料且又具有適當黏著劑性質，以確保IC結構彼此附接，如本文中所描述。在一些實施例中，亦可使用未刻意添加黏著劑的接合材料，在此情況中，在本圖式中標示為“540”或“440”之層代表由各自IC結構彼此接合所形成之接合介面。此接合介面可識別為在本文中描述之IC總成中的接縫或薄層，例如使用選區繞射(SED)，即使接合在一起之IC結構之絕緣體的特定材料可為相同時，在此情況中，該接合介面仍將顯然為接縫或薄層，不同的是呈現為塊狀絕緣體(塊狀氧化物)層。如本文中所使用，除非另有指定，否則論及“接合介面材料540”或“接合介面440”可適用於針對沒有刻意添加黏著劑材料用於接合IC結構之實施例的“接合介面”。圖9C繪示IC結構900C，其中顯示，在已執行IC結構900A及玻璃支撐結構450接合之後，第一製造方法可繼續進行以移除半導體支撐結構902(例如，利用適當的拋光或研磨程序)以顯露FEOL 420之FEOL裝置526的背側。圖9D繪示IC結構900D，其中顯示在已顯露FEOL 420之FEOL裝置526的背側之後，第一製造方法可繼續進行以提供如上文描述的背側電力輸送結構410。
圖10A繪示IC結構1000A，其中顯示第二製造方法可用於在半導體支撐結構902之上形成複數個FEOL裝置526，其可包含參考圖1-3描述之任何支撐結構，且接著在具有FEOL裝置526之FEOL層420之上形成BEOL 430。圖10B繪示IC結構1000B，其中顯示第二製造方法可接著繼續進行，以將圖10A之IC結構1000A上下倒置且使IC結構1000A之BEOL層430與設置在玻璃支撐結構450之上之主動層750的上表面相接觸，藉此執行IC結構1000A與玻璃支撐結構450之混合接合。針對圖9A-9D所提供之接合的說明可適用於IC結構1000A與玻璃支撐結構450之接合，因此，為簡潔起見將不再重複說明。圖10C繪示IC結構1000C，其中顯示，在已執行IC結構900A之BEOL層430與主動層750之接合之後，在主動層750與BEOL層430之間可形成接合介面440。圖10D繪示隨後可進行第二製造方法，以移除半導體支撐結構902(例如，利用適當的拋光或研磨程序)以顯露FEOL 420之FEOL裝置526之背側，且之後，提供如上文描述的背側電力輸送結構410。 實例電子裝置
如本文中揭示之具有背側電力輸送及在前端處之玻璃支撐的IC總成可被包含在任何適當的電子裝置中。圖11-13繪示可包含如本文中揭示之具有背側電力輸送及在前端處之玻璃支撐的一或多個IC總成之裝置及組件之各種實例。
圖11係實例IC封裝2200之側面截面圖，其可包含一或多個依照本文中所揭示之任何實施例之具有背側電力輸送及在前端處之玻璃支撐的IC總成。在一些實施例中，IC封裝2200可以是系統級封裝(SiP)。
封裝基板2252可由介電質材料形成(例如，陶瓷、堆疊薄膜、具有過濾粒子於其中之環氧樹脂薄膜，等等)，且可具有延伸通過面2272與面2274之間、或在面2272之不同位置之間及/或在面2274之不同位置之間的介電質材料之導電通路。
封裝基板2252可包含導電接點2263，其通過封裝基板2252耦合至導電通路2262，從而允許晶粒2256及/或中介層2257內的電路電耦合至各種導電接點2264(或未圖示的封裝基板2252中所包含的其他裝置)。
IC封裝2200可包含經由中介層2257的導電接點2261、第一級互連2265及封裝基板2252的導電接點2263耦合至封裝基板2252的中介層2257。如圖13所示的第一級互連2265是焊料凸塊，但是可使用任何合適的第一級互連2265。在一些實施例中，在IC封裝2200中可不包含中介層2257；相反，晶粒2256可以藉由第一級互連2265在面2272處直接耦合至導電接點2263。
IC封裝2200可包含一或多個晶粒2256，其經由晶粒2256的導電接點2254、第一級互連2258及中介層2257的導電接點2260耦合至中介層2257。導電接點2260可透過中介層2257耦合至導電通路(未圖示)，從而允許晶粒2256內的電路電耦合至導電接點2261中的各個(或耦合至中介層2257中包含的其他裝置(未圖示))。圖11中繪示的第一級互連2258是焊料凸塊，但是可使用任何合適的第一級互連2258。如本文所使用的，“導電接點”可以指用作不同組件之間的介面的一部分導電材料(例如，金屬)；導電接點可以凹陷於組件的表面，與組件的表面齊平或遠離組件的表面延伸，且可採用任何合適的形式(例如，導電墊或插座)。
在一些實施例中，底膠材料2266可圍繞第一級互連2265安置在封裝基板2252及中介層2257之間，且模複合物2268可圍繞晶粒2256及中介層2257安置並與封裝基板2252相接觸。在一些實施例中，底膠材料2266可以與模複合物2268相同。適當地，可用於底膠材料2266及模複合物2268的實例材料是環氧樹脂模具材料。第二級互連2270可耦合至導電接點2264。圖11中所示的第二級互連2270是焊料球(例如，用於球狀柵格陣列配置)，但是可以使用任何合適的第二級互連2270(例如，針柵陣列配置中的引腳或焊盤柵格陣列配置中的焊盤)。第二級互連2270可用於將IC封裝2200耦合至另一組件，例如本領域中已知的且如下面參考圖12所討論的，諸如電路板(例如，母板)、中介層或另一IC封裝。
晶粒2256可採如本文中所討論之具有背側電力輸送及在前端處之玻璃支撐之IC總成之任何實施例之形式。在IC封裝2200包含多個晶粒2256的實施例中，IC封裝2200可以被稱為多晶片封裝(MCP)。晶粒2256可包含執行任何所要功能的電路。例如，晶粒2256之一或多者可以是邏輯晶粒(例如，矽基晶粒)，且晶粒2256之一或多者可以是記憶體晶粒(例如，高頻寬記憶體)，包含如本文所述的嵌入式邏輯及記憶體裝置。在一些實施例中，例如，如上所述，晶粒2256中的任何一個可包含具有背側電力輸送及在前端處之玻璃支撐之一或多個IC總成；在一些實施例中，至少一些晶粒2256可不包含具有背側電力輸送及在前端處之玻璃支撐之任何IC總成。
圖11中繪示的IC封裝2200包含覆晶封裝，儘管可以使用其他封裝架構。例如，IC封裝2200可以是球狀柵格陣列(BGA)封裝，諸如嵌入式晶圓級球狀柵格陣列(eWLB)封裝。在另一實例中，IC封裝2200可以是晶圓級晶片級封裝(WLCSP)或面板扇出(FO)封裝。儘管在圖11的IC封裝2200中繪示兩個晶粒2256，但是，IC封裝2200可包含任何所要數量的晶粒2256。IC封裝2200可包含附加的被動組件，諸如表面安裝的電阻器，電容器及電感器，其安置在封裝基板2252的第一面2272或第二面2274上，或者在中介層2257的任一面上。一般來說，IC封裝2200可包含本領域已知的任何其他主動或被動組件。
圖12係IC裝置總成2300之橫截面側視圖，其可包含一或多個依照本文中所揭示之任何實施例之具有背側電力輸送及在前端處之玻璃支撐的一或多個IC總成之組件。IC裝置總成2300包含安置在電路板2302(其可以例如是母板)上的多個組件。IC裝置總成2300包含安置在電路板2302的第一面2340及電路板2302的相對的第二面2342上的組件；通常，組件可安置在面2340及2342上之一或兩面上。特定言之，根據本文中所揭示之任何實施例，IC裝置總成2300的任何合適的組件可包含具有背側電力輸送及在前端處之玻璃支撐之一或多個IC總成的任一者；例如，下面參考IC裝置總成2300討論的任何IC封裝可以採取上面參考圖11討論的IC封裝2200的任何實施例的形式(例如，可包含被提供在晶粒2256上之具有背側電力輸送及在前端處之玻璃支撐之一或多個IC總成)。
在一些實施例中，電路板2302可以是包含多個金屬層的PCB，該多個金屬層藉由介電質材料層彼此分開且藉由導電通孔互連。可以以想要的電路圖案形成任何一或多個金屬層以在耦合至電路板2302的組件之間路由電信號(可選地與其他金屬層結合)。在其他實施例中，電路板2302可以是非PCB基板。
圖12繪示的IC裝置總成2300包含藉由耦合組件2316耦合至電路板2302的第一面2340的中介層上封裝結構2336。耦合組件2316可以將中介層上封裝結構2336電性及機械地耦合至電路板2302，且可包含焊料球(例如，如圖12所示)，插座的凸形及凹形部分，黏合劑，底膠材料及/或任何其他合適的電性及/或機械耦合結構。
中介層上封裝結構2336可包含藉由耦合組件2318耦合至中介層2304的IC封裝2320。耦合組件2318可針對應用而採用任何適合的形式，例如以上參考耦合組件2316所討論的形式。IC封裝2320包含如本文中所描述之具有背側電力輸送及在前端處之玻璃支撐的一或多個IC總成。雖然在圖12中顯示單一IC封裝2320，但多個IC封裝可耦合至中介層2304；實際上，額外的中介層可耦合至中介層2304。中介層2304可提供用於橋接電路板2302及IC封裝2320的中介基板。通常，中介層2304可以將連接擴展到更寬的間距，或者將連接重新佈線為不同的連接。例如，中介層2304可將IC封裝2320(例如，晶粒)耦合至耦合組件2316的BGA，以耦合至電路板2302。在圖12繪示的實施例中，將IC封裝件2320及電路板2302附接至中介層2304的相對側；在其他實施例中，IC封裝件2320及電路板2302可附接至中介層2304的同一側。在一些實施例中，三個或更多組件可以藉由中介層2304互連。
中介層2304可由環氧樹脂，玻璃纖維增強環氧樹脂，陶瓷材料或諸如聚醯亞胺的聚合物材料形成。在一些實施方案中，中介層2304可由替代的剛性或可撓性材料形成，其可包含上述用於半導體基板的相同材料，例如矽，鍺及其他III-V族及IV族材料。中介層2304可包含金屬互連2308及通孔2310，包含但不限於穿矽通孔(TSV)2306。中介層2304可進一步包含嵌入式裝置2314，包含被動及主動裝置。這樣的裝置可包含但不限於電容器，解耦電容器，電阻器，電感器，保險絲，二極體，變壓器，感測器，靜電放電(ESD)保護裝置及記憶體裝置。諸如射頻(RF)裝置，功率放大器，電源管理裝置，天線，陣列，感測器及微機電系統(MEMS)裝置之類的更複雜的裝置也可形成在中介層2304上。中介層上封裝結構2336可採取本領域已知的任何中介層上封裝結構的形式。
IC裝置總成2300可包含藉由耦合組件2322耦合至電路板2302的第一面2340的IC封裝2324。耦合組件2322可採用以上參考耦合組件2316所討論的任何實施例的形式，且IC封裝2324可以採用以上參考IC封裝2320所討論的任何實施例的形式。
圖12中繪示的IC裝置總成2300包含藉由耦合組件2328耦合至電路板2302的第二面2342的堆疊式封裝結構2334。堆疊式封裝結構2334可包含藉由耦合組件2330耦合在一起的IC封裝2326及IC封裝2332，使得IC封裝2326被安置在電路板2302及IC封裝2332之間。耦合組件2328及2330可採用上述耦合組件2316的任何實施例的形式，且IC封裝2326及2332可採用上述IC封裝2320的任何實施例的形式。可以根據本領域中已知的任何堆疊式封裝結構來組構堆疊式封裝結構2334。
圖13係實例運算裝置2400之方塊圖，其可包含一或多個具有依照本文中所揭示之任何實施例之具有背側電力輸送及在前端處之玻璃支撐的一或多個IC總成的組件。運算裝置2400的任何組件可包含如參考圖11描述的IC封裝2200。運算裝置2400的任何組件可包含如參考圖12描述的IC裝置總成2300。
圖13中繪示許多組件，其被包含在運算裝置2400中，但是這些組件中的任何一或多個可被省略或複製，以適合於該應用。在一些實施例中，運算裝置2400中包含的一些或全部組件可被附接在一或多個母板上。在一些實施例中，這些組件中的一些或全部被製造到單個SoC晶粒上。
另外，在各種實施例中，運算裝置2400可不包含圖13繪示的一或多個組件，但是運算裝置2400可包含用於耦合至一或多個組件的介面電路。例如，運算裝置2400可不包含顯示裝置2406，但是可包含可以將顯示裝置2406耦合至的顯示裝置介面電路(例如，連接器及驅動器電路)。在另一組實例中，運算裝置2400可不包含音訊輸入裝置2418或音訊輸出裝置2408，但是可包含音訊輸入裝置2418或音訊輸出裝置2408可耦合至的音訊輸入或輸出裝置介面電路(例如，連接器及支持電路)。
運算裝置2400可包含處理裝置2402(例如，一或多個處理裝置)。如本文所使用的，用語“處理裝置”或“處理器”可以指處理來自暫存器及/或記憶體的電子資料以將電子資料轉換成可儲存在暫存器及/或記憶體中的其他電子資料的任何裝置或裝置的一部分。處理裝置2402可包含一或多個數位信號處理器(DSP)，特殊應用積體電路(ASIC)，中央處理單元(CPU)，圖形處理單元(GPU)，密碼處理器(在硬體內執行密碼演算法的專用處理器)，伺服器處理器或任何其他合適的處理裝置。運算裝置2400可包含記憶體2404，其本身可以包含一或多個記憶體裝置，諸如揮發性記憶體(例如，DRAM)，非揮發性記憶體(例如，唯讀記憶體(ROM))，快閃記憶體，固態記憶體，及/或硬碟驅動器。在一些實施例中，記憶體2404可包含與處理裝置2402共享晶粒的記憶體。該記憶體可以用作快取記憶體且可包含如本文所述的具有背側電力輸送及在前端處之玻璃支撐的一或多個IC總成。
在一些實施例中，運算裝置2400可包含通信晶片2412(例如，一或多個通信晶片)。例如，通信晶片2412可被組構成用於管理無線通信，以用於運算裝置2400之間的傳輸資料。用語“無線”及其衍生詞可用於描述電路，裝置，系統，方法，技術，通信通道等，其可以透過使用經過非固體介質的調變電磁輻射來傳遞資料。該用語並不意味著關聯的裝置不包括任何電線，儘管在一些實施例中它們可能沒有。
通信晶片2412可實施許多無線標準或協定中的任何一種，包含但不限於電氣及電子工程師協會(IEEE)標準，包含Wi-Fi(IEEE 602.11系列)，IEEE 602.16標準(例如，IEEE 602.16-2005修訂)，長期演進(LTE)計劃及任何修訂，更新及/或改版(例如，進階LTE計劃，超行動寬頻(UMB)計劃(也稱為“3GPP2”)等)。相容IEEE 602.16的寬頻無線存取(BWA)網路通常被稱為WiMAX網路，該縮寫詞代表“微波存取的全球互操作性”，其是通過IEEE 602.16標準的一致性及互操作性測試的產品的認證標誌。通信晶片2412可根據全球行動通信系統(GSM)，通用封包無線電服務(GPRS)，通用行動電信系統(UMTS)，高速封包存取(HSPA)，演進型HSPA(E-HSPA)或LTE網路進行操作。通信晶片2412可根據用於GSM演進(EDGE)，GSM EDGE無線電存取網路(GERAN)，通用陸地無線電存取網路(UTRAN)或演進型UTRAN(E-UTRAN)的增強資料來操作。通信晶片2412可根據分碼多重存取(CDMA)，分時多工存取(TDMA)，數位增強無線通信(DECT)，演進資料優化(EV-DO)及其衍生來操作，及被指定為3G，4G，5G及更高版本的任何其他無線協定。在其他實施例中，通信晶片2412可根據其他無線協定進行操作。運算裝置2400可包含天線2422，以促進無線通信及/或接收其他無線通信(諸如AM或FM無線電傳輸)。
在一些實施例中，通信晶片2412可以管理有線通信，諸如電，光學或任何其他合適的通信協定(例如，乙太網路)。如上文所述，通信晶片2412可包含多個通信晶片。例如，第一通信晶片2412可專用於諸如Wi-Fi或藍牙的短距離無線通信，且第二通信晶片2412可專用於諸如全球定位系統(GPS)，EDGE，GPRS，CDMA，WiMAX，LTE，EV-DO或其他的遠距離無線通信。在一些實施例中，第一通信晶片2412可專用於無線通信，且第二通信晶片2412可專用於有線通信。
運算裝置2400可包含電池/電源電路2414。電池/電源電路2414可包含一或多個能量儲存裝置(例如，電池或電容器)及/或電路，用於將運算裝置2400的組件耦合至與運算裝置2400分開的能源(例如，AC線電源)。
運算裝置2400可包含顯示裝置2406(或如上所述的相應的介面電路)。顯示裝置2406可包含例如任何視覺指示器，例如抬頭顯示器，電腦監視器，投影機，觸控螢幕顯示器，液晶顯示器(LCD)，發光二極體顯示器或平板顯示器。
運算裝置2400可包含音訊輸出裝置2408 (或如上所述的相應的介面電路)。音訊輸出裝置2408可包含例如產生可聽指示器的任何裝置，例如揚聲器，耳機或耳塞。
運算裝置2400可包含音訊輸入裝置2418 (或如上所述的對應的介面電路)。音訊輸入裝置2418可包含產生代表聲音的信號的任何裝置，例如麥克風，麥克風陣列或數位樂器(例如，具有樂器數位介面(MIDI)輸出的樂器)。
運算裝置2400可包含GPS裝置2416(或如上所述相應的介面電路)。如本領域中已知的，GPS裝置2416可以與基於衛星的系統通信且可接收運算裝置2400的位置。
運算裝置2400可包含另一輸出裝置2410 (或如上所述的對應的介面電路)。另一輸出裝置2410的實例可包含音訊編解碼器，視訊編解碼器，印表機，用於向其他裝置提供資訊的有線或無線發送器，或其他儲存裝置。
運算裝置2400可包含另一輸入裝置2420 (或如上所述的對應的介面電路)。另一輸入裝置2420的實例可包含加速計、陀螺儀、指南針、影像擷取裝置、鍵盤、諸如滑鼠之類的游標控制裝置，手寫筆，觸控墊，條碼讀取器，快速反應(QR)代碼讀取器，任何感測器或射頻識別(RFID)讀取器。
運算裝置2400可具有任何所需的形狀因數，例如手持式或行動運算裝置(例如，行動電話，智慧型電話，行動網際網路裝置，音樂播放器，平板電腦，膝上型電腦，上網電腦，超薄型筆電，個人數位助理(PDA)，超便攜式(ultramobile)個人電腦等)，桌上型運算裝置，伺服器或其他聯網運算組件，印表機，掃描器，監視器，機上盒，娛樂控制單元，車輛控制單元，數位相機，數位視訊記錄器或穿戴式運算裝置。在一些實施例中，運算裝置2400可以是處理資料的任何其他電子裝置。 遴選實例
以下段落提供本文中所揭示之實施例之各種實例。
實例1提供一種IC總成，其包含具有複數個FEOL裝置之FEOL層、具有電耦合至該複數個FEOL裝置之各者(例如，與其至少部分形成導電接觸)之複數個電力互連的背側電力輸送結構、具有電耦合至該複數個FEOL裝置之一或多者(例如，與其至少部分形成導電接觸)之複數個BEOL互連的BEOL層、及玻璃支撐結構(例如，玻璃晶圓的至少一部分)，其中，該FEOL層位在該背側電力輸送結構與該BEOL層之間，且該BEOL層位在該FEOL層與該玻璃支撐結構之間。
實例2提供依照實例1之IC總成，其中，該複數個BEOL互連包含第一BEOL互連及第二BEOL互連(例如，第一及第二金屬線)，且該玻璃支撐結構包含雙端子薄膜裝置，其具有電耦合(例如，成導電接觸)至第一BEOL互連之第一端子且具有電耦合(例如，成導電接觸)至該第二BEOL互連之第二端子。
實例3提供依照實例2之IC總成，其中，該薄膜裝置係薄膜電阻器。
實例4提供依照實例2之IC總成，其中，該薄膜裝置係薄膜電容器。
實例5提供依照實例2之IC總成，其中，該薄膜裝置係薄膜電感器。
實例6提供依照先前實例之任一者之IC總成，其進一步包含在該BEOL層與該玻璃支撐結構之間的接合介面。
實例7提供依照實例6之IC總成，其中，該接合介面包含氧化物。
實例8提供依照實例7之IC總成，其中，該氧化物包含與該玻璃支撐結構之一或多個部分相接觸的部分，及與該BEOL層之一或多個部分相接觸的部分。
實例9提供依照實例1至7中任一者之IC總成，其進一步包含主動層，該主動層包含複數個IC裝置及互連，其中，該主動層在該玻璃支撐結構與該接合介面之間，該接合介面在該主動層與該BEOL層之間，且該主動層之該複數個IC裝置及互連之至少一者被電耦合至該複數個BEOL互連之一或多者(例如，與其至少部分成導電接觸)。
實例10提供依照實例9之IC總成，其中，該接合介面是混合式接合介面。
實例11提供依照實例9或10之IC總成，其中，該接合介面包含與該主動層之一或多個部分相接觸的部分，及與該BEOL層之一或多個部分相接觸的部分。
實例12提供依照實例9至11中任一者之IC總成，其中，該主動層之至少一個互連與該BEOL互連之至少一個互連之各者的橫截面係梯形，其包含兩個平行邊，其中一者為短邊而另一者為長邊，針對該主動層之該至少一個互連的該梯形，該短邊比該長邊較靠近於該玻璃支撐結構，且針對該BEOL互連之該至少一個互連的該梯形，該長邊比該短邊較靠近於該玻璃支撐結構。
實例13提供依照實例12之IC總成，其中，該電力互連之至少一個互連之橫截面係梯形，其包含兩個平行邊，其中一者為短邊而另一者為長邊，且針對該電力互連之該至少一個互連的該梯形，該短邊比該長邊較靠近於該玻璃支撐結構。
實例14提供依照先前實例之任一者的IC總成，其中，該複數個FEOL裝置包含具有源極區域及汲極區域之FEOL電晶體，且該複數個電力互連之至少一個電力互連被電耦合至該源極區域或汲極區域(例如，與其成導電接觸)。
實例15提供依照先前實例之任一者之IC總成，其中，該背側電力輸送結構包含絕緣體材料，其圍封該複數個電力互連之至少部分。
實例16提供依照先前實例之任一者之IC總成，其中，該BEOL層包含一或多個記憶體層，該一或多個記憶體層包含記憶體胞，該記憶體胞包含薄膜電晶體。
實例17提供依照先前實例中之任一者之IC總成，其中，該玻璃支撐結構由具有低於10之介電常數的材料之支撐結構替換，其可以是(但不一定是)玻璃。舉例而言，該支撐結構之材料可以是雲母。
實例18提供一種IC封裝，其包含依照先前實例中任一者之IC總成；及另一IC組件，其耦合至該IC總成。
實例19提供依照實例18之IC封裝，其中，該另一IC組件包含封裝基板、中介層或另一IC晶粒中之一者。
實例20提供依照實例18或20之IC封裝，其中，該IC總成包含記憶體裝置、運算裝置、穿戴式裝置、手持式電子裝置及無線通信裝置之至少一者或其一部分。
實例21提供一種電子裝置，其包含載體基板；及耦合至該載體基板之依照前述實例中任一者之IC總成及依照前述實例中任一者之IC封裝的一或多者。
實例22提供依照實例21之電子裝置，其中，該載體基板係主機板。
實例23提供依照實例21之電子裝置，其中，該載體基板係PCB。
實例24提供依照實例21至23中任一者之電子裝置，其中，該電子裝置係可穿戴式電子裝置(例如，智慧型手錶)或手持式電子裝置(例如，行動電話)。
實例25提供依照實例21至24中任一者之電子裝置，其中，該電子裝置進一步包含一或多個通信晶片及天線。
實例26提供依照實例21至25中任一者之電子裝置，其中，該電子裝置係RF收發器。
實例27提供依照實例21至25中任一者之電子裝置，其中，該電子裝置係RF通信裝置(例如，RF收發器)之開關、功率放大器、低雜訊放大器、濾波器、濾波器組、雙工器、升頻轉換器、降頻轉換器之一者。
實例28提供依照實例21至25中任一者之電子裝置，其中，該電子裝置係運算裝置。
實例29提供依照實例21至28中任一者之電子裝置，其中，該電子裝置被包含在無線通信系統之基地台中。
實例30提供依照實例21至28中任一者之電子裝置，其中，該電子裝置被包含在無線通信系統之使用者設備裝置(亦即，行動裝置)中。
實例31提供一種製造IC總成之方法，該方法包含：在半導體支撐結構之上提供FEOL裝置；在該FEOL裝置之上提供BEOL層，該BEOL層包含電耦合至該複數個FEOL裝置之一或多者(例如，與其至少部分成導電接觸)的複數個BEOL互連；將該BEOL層及該FEOL裝置之配置接合至非半導體支撐結構；藉由移除該半導體支撐結構之至少部分來執行背側顯露，以曝露該FEOL裝置之部分；及提供背側電力輸送結構，其包含電耦合至該FEOL裝置之該曝露部分(例如，與其至少部分成導電接觸)的複數個電力互連。
實例32提供依照實例31之方法，其中，將該BEOL層及該FEOL裝置之該配置接合至該非半導體支撐結構包含：在待接合至該非半導體支撐結構之該BEOL層之面及待接合至該BEOL層之該非半導體支撐結構之面之至少一者上提供一或多個接合材料，及將待接合至該非半導體支撐結構之該BEOL層之該面附接至待接合至該BEOL層之該非半導體支撐結構之該面。
實例33提供依照實例32之方法，其中，該一或多個接合材料包含氧化物。
實例34提供依照實例31至33中任一者之方法，其中，移除該半導體支撐結構之該至少部分以曝露該FEOL裝置之該部分包含拋光或研磨該半導體支撐結構直到該FEOL裝置之該部分被曝露。
實例35提供依照實例31至34中任一者之方法，其中，在將該BEOL層及該FEOL裝置之該配置接合至該非半導體支撐結構之後，移除該半導體支撐結構之該至少部分。
實例36提供依照實例31至35中任一者之方法，其中，該背側電力輸送結構包含絕緣體材料，其圍封該複數個電力互連之至少部分。
實例37提供依照實例31至36中任一者之方法，其中，該非半導體支撐結構包含玻璃。
實例38提供依照實例31至37中任一者之方法，其中，該非半導體支撐結構包含雲母。
實例39提供依照實例31至37中任一者之方法，其中，該非半導體支撐結構包含主動層，該主動層包含複數個IC裝置及互連，且將該BEOL層與該FEOL裝置之該配置接合至該非半導體支撐結構包含將該BEOL層及該FEOL裝置之該配置接合至該主動層以電耦合該主動層之該複數個IC裝置及互連之至少一者與該複數個BEOL互連之一或多者。
實例40提供依照實例31至39中任一者之方法，其進一步包含用於形成依照先前實例中任一者之IC總成(例如，用於形成依照實例1至17中任一者之IC總成)的程序。
以上對本揭示的繪示性實施方案的描述，包含摘要中描述的，並不旨在是詳盡的或將本揭示限制為所揭示的精確形式。儘管本文出於說明性目的描述本揭示的具體實施方案和實例，但是如相關領域的技術人員將認識到的，在本揭示的範圍內可以進行各種等效修改。可以根據以上詳細描述對本揭示進行這些修改。
100:電晶體 102:通道材料 104:S/D區域 104-1:第一S/D區域 104-2:第二S/D區域 106:S/D接點 106-1:第一S/D接點 106-2:第二S/D接點 108:閘極堆疊 110:閘極電極 112:閘極介電質 114:通道部分 120-1:第一層 120-2:第二層 120-3:第三層 200:IC裝置 202:基部 204:鰭片 206:STI材料 300:記憶體胞 302:電容器 400:IC總成 410:背側電力輸送結構 420:FEOL層 430:BEOL層 440:接合介面 450:玻璃支撐結構 500:IC總成 512:電力互連 514:絕緣體材料 526:FEOL裝置 532:BEOL互連 534:絕緣體材料 536:記憶體胞 540:接合介面材料 550:非半導體支撐結構 556:薄膜裝置 600:IC總成 612:第一BEOL互連 650:主動層 652:虛線輪廓 700:IC總成 732:互連 750:主動層 752:互連 754:絕緣體材料 756:裝置 800:IC總成 900A:IC結構 900B:IC結構 900C:IC結構 900D:IC結構 902:半導體支撐結構 1000A:IC結構 1000B:IC結構 1000C:IC結構 2000:晶圓 2002:單粒化晶粒 2200:IC封裝 2252:封裝基板 2254:導電接點 2256:晶粒 2257:中介層 2258:第一級互連 2260:導電接點 2261:導電接點 2262:導電通路 2263:導電接點 2264:導電接點 2265:第一級互連 2266:底膠材料 2268:模複合物 2270:第二級互連 2272:面 2274:面 2300:IC裝置總成 2302:電路板 2304:中介層 2306:穿矽通孔 2308:金屬互連 2310:通孔 2314:嵌入式裝置 2316:耦合組件 2318:耦合組件 2320:IC封裝 2322:耦合組件 2324:IC封裝 2326:IC封裝 2328:耦合組件 2330:耦合組件 2332:IC封裝 2334:堆疊式封裝結構 2336:中介層上封裝結構 2340:第一面 2342:第二面 2400:運算裝置 2402:處理裝置 2404:記憶體 2406:顯示裝置 2408:音訊輸出裝置 2410:輸出裝置 2412:通信晶片 2414:電池/電力電路 2416:GPS裝置 2418:音訊輸入裝置 2420:輸入裝置 2422:天線
實施例藉由下面的詳細描述與附圖結合將容易地理解。為便於描述，類似的元件符號表示類似的結構元件。在附圖中，藉由實例而非限制的方式繪示實施例。
[圖1]提供具有背側接點之實例電晶體的截面圖之示意圖，依照本發明之一些實施例。
[圖2A-2B]分別是實施為鰭式FET(FinFET)之具有背側接點之實例電晶體的透視圖及橫截面視圖，依照本發明之一些實施例。
[圖3]提供包含具有背側接點之電晶體之實例記憶體胞的截面圖之示意圖，依照本發明之一些實施例。
[圖4]提供具有背側電力輸送及在前端處之玻璃支撐之積體電路(IC)總成的方塊圖，依照本發明之一些實施例。
[圖5至8]提供具有背側電力輸送及在前端處之玻璃支撐之IC總成的示意圖，依照本發明之各項實施例。
[圖9A至9D]繪示形成具有背側電力輸送及在前端處之玻璃支撐之IC總成的第一實例方法，依照本發明之一些實施例。
[圖10A至10D]繪示形成具有背側電力輸送及在前端處之玻璃支撐之IC總成的第二實例方法，依照本發明之一些實施例。
[圖11]係IC封裝之橫截面側視圖，該IC封裝可包含依照本文中所揭示之實施例中之任何者之具有背側電力輸送及在前端處之玻璃支撐的IC總成。
[圖12]係IC裝置總成之橫截面側視圖，該IC裝置總成可包含依照本文中所揭示之實施例中之任何者之具有背側電力輸送及在前端處之玻璃支撐的IC總成。
[圖13]係實例運算裝置之方塊圖，該運算裝置可包含依照本文中所揭示之實施例中之任何者之具有背側電力輸送及在前端處之玻璃支撐的IC總成。
100:電晶體
102:通道材料
104:S/D區域
104-1:第一S/D區域
104-2:第二S/D區域
106:S/D接點
106-1:第一S/D接點
106-2:第二S/D接點
108:閘極堆疊
110:閘極電極
112:閘極介電質
114:通道部分
120-1:第一層
120-2:第二層
120-3:第三層

Claims (20)

  1. 一種積體電路(IC)總成，包括： 前段製程(FEOL)層，包括複數個FEOL裝置； 背側電力輸送結構，包括耦合至各個該複數個FEOL裝置之複數個電力互連； 後段製程(BEOL)層，包括複數個耦合至該複數FEOL裝置之一或多者的複數個BEOL互連；及 玻璃支撐結構， 其中： 該FEOL層介於該背側電力輸送結構與該BEOL層之間，且 該BEOL層介於該FEOL層與該玻璃支撐結構之間。
  2. 如請求項1之IC總成，其中： 該複數個BEOL互連包含第一BEOL互連及第二BEOL互連， 該玻璃支撐結構包含具有耦合至該第一BEOL互連之第一端子且具有耦合至該第二BEOL互連之第二端子的薄膜裝置。
  3. 如請求項2之IC總成，其中，該薄膜裝置係薄膜電阻器。
  4. 如請求項2之IC總成，其中，該薄膜裝置係薄膜電容器。
  5. 如請求項2之IC總成，其中，該薄膜裝置是薄膜電感器。
  6. 如請求項1之IC總成，其進一步包括在該BEOL層與該玻璃支撐結構之間的接合介面。
  7. 如請求項6之IC總成，其中，該接合介面包含氧化物。
  8. 如請求項7之IC總成，其中，該氧化物包含： 與該玻璃支撐結構之一或多個部分相接觸的部分，及 與該BEOL層之一或多個部分相接觸的部分。
  9. 如請求項1之IC總成，其進一步包括主動層，該主動層包含複數個IC裝置及互連，其中： 該主動層位在該玻璃支撐結構與該接合介面之間， 該接合介面位在該主動層與該BEOL層之間，且 該主動層之該複數個IC裝置及互連的至少一者被耦合至該複數個BEOL互連之一或多者。
  10. 如請求項9之IC總成，其中，該接合介面是混合式接合介面。
  11. 如請求項9之IC總成，其中，該接合介面包含： 與該主動層之一或多個部分相接觸的部分，及 與該BEOL層之一或多個部分相接觸的部分。
  12. 如請求項9之IC總成，其中： 該主動層之至少一個互連與該BEOL互連之至少一個互連的橫截面之各者係梯形，其包含兩個平行邊，其中一者為短邊而另一者為長邊， 針對該主動層之該至少一個互連的該梯形，該短邊比該長邊較靠近於該玻璃支撐結構，且 針對該BEOL互連之該至少一個互連的該梯形，該長邊比該短邊較靠近於該玻璃支撐結構。
  13. 如請求項12之IC總成，其中： 該電力互連之至少一個互連之橫截面係梯形，其包含兩個平行邊，其中一者為短邊而另一者為長邊，且 針對該電力互連之該至少一個互連的該梯形，該短邊比該長邊較靠近於該玻璃支撐結構。
  14. 如請求項1之IC總成，其中： 該複數個FEOL裝置包含FEOL電晶體，其具有源極區域及汲極區域，且 該複數個電力互連之至少一個電力互連被耦合至該源極區域或該汲極區域。
  15. 如請求項1之IC總成，其中，該背側電力輸送結構包含絕緣體材料，其圍封該複數電力互連之至少部分。
  16. 如請求項1之IC總成，其中，該BEOL層包含一或多個記憶體層，該一或多個記憶體層包含包括薄膜電晶體之記憶體胞。
  17. 一種積體電路(IC)封裝，包括： IC總成；及 另一IC組件，其耦合至該IC總成， 其中，該IC總成包含： 層，包括複數個電晶體，該複數個電晶體包含鰭式電晶體、奈米帶電晶體及奈米線電晶體之一或多者， 後端層，包括耦合至該複數個電晶體之一或多者的複數個後端互連， 背側電力輸送結構，包括耦合至該複數個電晶體之一或多者之複數個電力互連，及 玻璃支撐結構，且 其中： 包括該複數個電晶體之該層位在該背側電力輸送結構與該後端層之間，且 該後端層位在包括該複數個電晶體之該層與該玻璃支撐結構之間。
  18. 如請求項17之IC封裝，其中，該另一IC組件包含封裝基板、中介層或另一IC晶粒中之一者。
  19. 一種製造積體電路(IC)總成之方法，該方法包括： 在半導體支撐結構之上提供前段製程(FEOL)裝置； 在該FEOL裝置之上提供後段製程(BEOL)層，該BEOL層包含耦合至該複數個FEOL裝置之一或多者的複數個BEOL互連； 將該BEOL層及該FEOL裝置之配置接合至非半導體支撐結構； 移除該半導體支撐結構之至少部分以曝露該FEOL裝置之部分；及 提供背側電力輸送結構，其包括耦合至該FEOL裝置之該曝露部分的複數個電力互連。
  20. 如請求項19之方法，其中，將該BEOL層及該FEOL裝置之該配置接合至該非半導體支撐結構包含： 在待接合至該非半導體支撐結構之該BEOL層之面及待接合至該BEOL層之該非半導體支撐結構之面之至少一者上提供一或多個接合材料，及 將待接合至該非半導體支撐結構之該BEOL層之該面附接至待接合至該BEOL層之該非半導體支撐結構之該面。
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