TW202327096A - 具有介面費米能階調整層之接點 - Google Patents

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普森特 馬吉
安拿 莫希
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Abstract

過渡金屬二硫化物(TMD)單層定位在接觸金屬與半導體之間以將費米能階固定在金屬-半導體介面。與在接觸金屬-半導體介面處不存在TMD的情況相比，固定費米能階可以在接觸金屬和半導體之間提供更低的肖特基障壁高度。可以透過選擇用於單層的過渡金屬二硫化物來調整肖特基障壁的高度。過渡金屬二硫化物的化學式為MX 2，其中M是過渡金屬，X=硫、硒或碲。用於金屬接觸-半導體介面的過渡金屬二硫化物可以具有M=鈦、鉑、鉬、鎢、鉺、銠或鑭。較低的肖特基障壁高度可以降低接觸電阻，這可以提高電晶體性能，因為隨著電晶體幾何尺寸的不斷縮小，源極/汲極通道的寄生電阻接近電晶體通道的寄生電阻。

Description

具有介面費米能階調整層之接點
本發明涉及一種具有介面費米能階調整層之接點。
肖特基障壁可以在金屬-半導體介面形成，這可以阻礙電荷載體流動通過介面。金屬接點至電晶體的源極或汲極區的電阻取決於肖特基障壁高度，其中具有高肖特基障壁高度的接點具有較高電阻。
及
電晶體架構有望從FinFET發展為環繞式閘極(GAA)場效電晶體(FET)，並且隨著電晶體尺寸的不斷縮小，可能隨後會出現(N和P)電晶體的堆疊。雖然這些電晶體架構的進步有望透過增加有效電晶體寬度來改善靜電控制和提高電晶體驅動強度，但也存在與限制電晶體性能的寄生電阻相關的挑戰。隨著電晶體幾何尺寸在連續幾代半導體製造技術中不斷縮小，降低金屬接點至半導體源極/汲極區的寄生電阻變得越來越重要，因為源極/汲極接觸電阻變得與電晶體通道電阻相當。開發可降低源極/汲極接觸電阻的大批量製造程序(製程)是製程開發工程師必須應對的另一個挑戰。
現有的降低源極/汲極接觸電阻的方式包括：透過使用環繞式接點(如下所述)增加FinFET與GAAFET中源極/汲極區的金屬接觸區域，持續探索具有低肖特基障壁高度的金屬與其他材料(例如，矽化物)，以及增加源極/汲極區中摻雜劑層級(例如，透過閃光或雷射退火、電漿摻雜)以降低肖特基障壁高度。然而，由於存在複數個金屬誘發的間隙狀態，故環繞式接點可能會受到沿源極/汲極表面的非共形摻雜濃度的影響，並且由於在金屬半導體介面存在固定的費米能階的緣故，因此具有低肖特基障壁高度的材料的影響可能會受到限制。
本文描述的是至半導體區的金屬接點，該半導體區包含定位於金屬和半導體之間的過渡金屬二硫化物(TMD)單層。這種二維材料在金屬-半導體介面上的存在固定了介面費米能階。可以根據用於單層的TMD調整介面費米層(以及因此可調整肖特基障壁高度)。透過為單層選擇適當的TMD，金屬-半導體介面處的肖特基障壁高度可以小於沒有TMD單層時的高度。因此，透過選擇用於單層的適當TMD，金屬-半導體介面處TMD單層的存在可以降低金屬接點的電阻。如果被金屬接觸的半導體是電晶體的電晶體源極/汲極區的一部分，則減小的接觸電阻可導致改進的電晶體性能。本文揭露的金屬接點技術可用於平面FET、FinFET、環繞式閘極場效電晶體(GAAFET)、堆疊GAAFET和其他電晶體架構。選擇性處理允許在與n型和p型源極/汲極區的接觸中形成不同的TMD單層。
在以下說明中陳述數種特定細節，但本文描述技術實施例可以在無此等特定細節前提下進行實作。習知電路、結構及技術並未被詳細顯示以避免模糊對本說明之理解。諸如「一實施例」、「各種實施例」、「若干實施例」及類似者之短語可包括數特徵、結構、或特性，但並非所有實施例必須包括該等特定特徵、結構、或特性。
若干實施例可具有些許、全部、或完全沒有針對其他實施例所述之特徵。「第一」、「第二」、「第三」及類似者描述共用物件，並且表示所指稱的相似物件之不同個體。無論在時序上或空間上(排序上)或任何其他方式中，此類形容詞並未暗示所說明之物件必需在給定順序中。「連接」可指示元件彼此直接實體或電性接觸，且「耦合」可指示元件彼此合作或互動，但彼者可以或可以不直接實體或電性接觸。此外，關於本揭露的實施例所使用的術語「包含」、「包括」、「具有」等是同義詞。
由「基本上」一詞修飾的術語包括與未修飾術語的含義略有不同的排列、定向、間距或位置。例如，與第二層或特徵基本上垂直的第一層或特徵的部分可包括與第二層或特徵相差+/-20度的第一層或特徵，與第二表面基本上平行的第一表面可包括與第二表面平行相差幾度的第一表面，以及與第二邊緣基本上對準的第一邊緣可在數奈米量級上失配。
特定術語亦可用於本文中，僅用於參考之目的而因此目的不在於是限制性的。例如，諸如「上(upper)」、「下(lower)」、「上方(above)」、「下方(below)」、「底(bottom)」與「頂(top)」之術語參照參考圖式中的方向。進一步，諸如「前(front)」、「後(back)」、「背(rear)」、「側(side)」、「垂直(vertical)」與「水平(horizontal)」之術語在一致但任意的參考框架內描述組件部分的定向及/或位置，所述參考是透過參照描述所討論組件的內文與相關圖式而明確做出的。此等術語可包括以上明確提及之用字、其衍生字、以及相似意涵詞。
如本文所用，在第一層或組件位於第二層或組件上的上下文中的短語「位於」是指第一層或組件直接物理連接至第二部分或組件(在第一層或組件以及第二層或組件之間沒有層或組件)或透過一或多個中間層或組件物理連接到第二層或組件。例如，參照圖2B，源極接觸金屬217位於源極半導體層225上(具有中介TMD單層219)。
如本文所用，術語「相鄰」指的是彼此物理接觸的層或組件。亦即，在所述相鄰層或組件之間沒有層或組件。例如，與Y層相鄰的X層是指與Y層物理接觸的層。
如本文所用，術語「積體電路組件」是指封裝或未封裝的積體電路產品。封裝的積體電路組件包括安裝在封裝基板上的一或多個積體電路晶粒，其中積體電路晶粒和封裝基板封裝在諸如金屬、塑料、玻璃或陶瓷等外殼材料中。在一個實例中，封裝的積體電路組件包含安裝在基板上的一或多個處理器單元，該基板的外表面包含焊球柵陣列(BGA)。在未封裝的積體電路組件的一個實例中，單一單晶(monolithic)積體電路晶粒包含附接到晶粒上之接點的焊點凸塊。焊點凸塊允許晶粒直接連接至印刷電路板上。積體電路組件可包含本文所述或參照之一或多種任意計算系統組件或任何其他計算系統組件，諸如處理器單元(例如，系統單晶片(SoC)、處理器核心、圖形處理器單元(GPU)、加速器、晶片組處理器)、I/O控制器、記憶體、或網路介面控制器。
在以下說明中為了解釋之目的而陳述數種特定細節，以為了提供對其徹底理解。然而，清楚的是可在沒有此等特殊細節前提下實作新穎實施例。在其他情況中，已知結構及裝置被顯示為方塊圖形式，以促進對其說明。本發明試用以涵蓋請求項範圍內的所有的變體、等效物、以及替代方案。
現在參照圖式，其並不必然依照比例繪製，其中在不同圖式中的相似或相同編號可用以指示相同或相似部件。在不同圖式中使用相似或相同的編號並不意味著包括相似或相同編號的所有圖式構成單一或同個實施例。具有不同字母後綴之相似編號可代表相似組件之不同實例。一般而言，圖式透過例示方式而非透過限制方式描繪本文所討論之各種實施例。
圖1A、2A、3A及4A是例示性平面FET、FinFET、GAAFET、以及堆疊GAAFET的簡化透視圖，其包括具有過渡金屬二硫化物單層的源極/汲極接點。圖1B是沿通過電晶體100的源極接觸區的平面A截取的圖1A的電晶體100的橫截面圖。圖2A-2B是沿通過電晶體220的源極接觸區的平面B截取的圖2A的電晶體220的橫截面圖。圖3B-3C是沿通過電晶體340的源極接觸區的平面C截取的圖3A的電晶體340的橫截面圖。圖4B-4C是沿跨電晶體440的源極接觸區的平面D截取的圖4A的電晶體440的橫截面圖。
圖1A是包括閘極102、源極區104和汲極區106的例示性平面FET 100的透視圖。電晶體100形成在基板116上，基板116包括表面108、塊狀區118和將源極區104和汲極區106與其他電晶體分開的隔離區114。TMD單層119定位於源極區104和源極接觸金屬117之間，以及TMD單層121定位於汲極區106和汲極接觸金屬之間(源極接觸金屬117和汲極接觸金屬未在圖1A中示出)。電晶體100是平面的，其中源極區104及汲極區106相對於基板116的表面108是平面的。圖1B是沿電晶體100的源極接觸區截取的平面FET 100的橫截面圖。橫截面圖140示出定位於源極區104上的源極接觸金屬117，其中TMD單層119定位於源極接觸金屬117和源極區104之間。源極區104從基板116的表面108延伸到基板116內的深度122。
正如下面將更詳細討論的，平面FET源極和汲極接點中的TMD單層用於固定源極接觸金屬117和源極區104之間的介面以及汲極接觸金屬和汲極區106之間的介面的費米能階。
源極區104與汲極區106可包含矽、矽以及鍺或其他適當半導體。
圖2A是包括閘極222、源極區235和汲極區237以及鰭片230的例示性FinFET 220的透視圖。電晶體220形成在基板216上，基板216包括表面208、塊狀區218和將源極區235和汲極區237與其他電晶體分開的隔離區214。鰭片230從基板216的表面208延伸並且沿著長度231從鰭片230的第一端232延伸到鰭片230的第二端234。閘極222控制電流從鰭片230的源極部分224流向鰭片230的汲極部分226。電晶體220的通道區由被閘極222包圍的鰭片230的部分形成。
源極區235包括鰭片230的源極部分224以及源極半導體層225(圖2A中未示出)，該源極半導體層225定位相鄰於並包圍鰭片230的長度231的至少一部分(鰭片230的源極部分224)。源極半導體層225包括一或多個外表面239(源極半導體層225的表面不定位成相鄰於基板216的表面208)。源極接觸金屬217沿著源極半導體層225的至少一部分長度定位於外表面239的至少一部分上。TMD單層219定位於源極半導體層225與源極接觸金屬217之間。鰭片230的長度231與源極半導體層225的長度在與基板216的表面208平行的同一方向中延伸。
汲極區237包括鰭片230的汲極部分226以及汲極半導體層(圖2A中未示出)，該汲極半導體層定位相鄰於並包圍鰭片230的長度231的至少一部分(鰭片230的汲極部分)。汲極半導體層包括一或多個外表面，該一或多個外表面不定位相鄰於基板216的表面208。汲極接觸層(圖2A中未示出)沿著汲極半導體區的至少一部分長度定位於汲極半導體層的外表面的至少一部分上。TMD單層(圖2A中未示出)定位於汲極半導體層與汲極接觸金屬之間。鰭片230的長度231與汲極半導體層的長度在與基板216的表面208平行的同一方向中延伸。FinFET 220的汲極半導體層、汲極接觸金屬以及位於汲極接觸層與汲極接觸金屬之間的TMD單層未在圖2A-2C中示出，但他們類似於所示的源極對應物(源極半導體層225、源極接觸金屬217、TMD單層219)。
正如下面將更詳細討論的，圖2A中FinFET源極和汲極接點中的TMD單層用於固定源極接觸金屬117和源極區104之間的介面以及汲極接觸金屬和汲極區106之間的介面的費米能階。
電晶體220是非平面的，其中鰭片230從基板216的表面208延伸。由於閘極222包圍鰭片230的三側，因此電晶體220可被認為是三閘極電晶體。圖2A示出一個鰭片延伸穿過閘極222，但多個鰭片可延伸穿過FinFET電晶體的閘極。圖2B是沿源極區235截取的例示性FinFET 200的橫截面圖。橫截面圖240示出定位於源極半導體層225上的源極接觸金屬217，其中TMD單層219定位於源極接觸金屬217和源極半導體層225之間。
如圖2B所示，源極接觸金屬217包圍外表面239。在這樣的實施例中，接點可以被稱為環繞式接點。圖2C示出FinFET 220的變體的橫截面，其中源極接觸金屬217僅定位於源極半導體層225的外表面239的一部分上。在橫截面圖250中，源極接觸金屬217僅定位於源極半導體層225的兩個外表面239上，以及TMD單層219定位成僅相鄰於兩個外表面239。雖然圖2C中示出TMD單層219的程度為與源極接觸金屬217實質上對準，但在其他實施例中，TMD單層219可進一步延伸超過非環繞式接點中源極接觸金屬217的程度。例如，在一些實施例中，圖2C的TMD單層219如圖2B中所示可包圍源極半導體層225所有的外表面239。
雖然源極半導體層225在圖2B-2C中被示為具有五邊形橫截面形狀，但FinFET接點中的源極和汲極半導體層的形狀不限於此。在其他實施例中，FinFET接點中的源極和汲極半導體區的橫截面形狀可以具有不同於圖2B-2C所示的形狀。
鰭片230、源極半導體層225與汲極半導體層可包含矽、矽以及鍺、或其他適當半導體。
圖3A是包括閘極342、源極區335和汲極區337以及半導體層330的GAAFET 340的透視圖。電晶體340形成在基板316上，基板316包含表面308、塊狀區318、以及隔離區314。半導體層330定位在基板316上且自其分離，並且實質上平行於基板316的表面308。半導體層330從半導體層330的第一端332延伸至半導體層的第二端334。閘極342控制電流通過通道區從半導體層330的源極部分344流動到半導體層330的汲極部分346。通道區由閘極342建立，該閘極包圍一部分的半導體層330。
源極區335包括半導體層330的源極部分344以及源極半導體層325(圖3A中未示出)，該源極半導體層325定位相鄰於並包圍半導體層330的長度331的至少一部分(半導體層300的源極部分344)。源極接觸金屬317(圖3A中未示出)沿著源極半導體層325的至少一部分長度定位於源極半導體層325上並包圍源極半導體層325。TMD單層319定位於源極半導體層325與源極接觸金屬317之間。半導體層330的長度331與源極半導體層325的長度在與基板316的表面308平行的同一方向中延伸。
汲極區337包括半導體層330的汲極部分346以及汲極半導體層，該汲極半導體層定位相鄰於並包圍半導體層330的長度331的至少一部分(半導體層300的汲極部分346)。汲極接觸金屬沿著汲極半導體層的至少一部分長度定位於並包圍汲極半導體層上。TMD單層定位於汲極半導體層與汲極接觸金屬之間。GAAFET 340的汲極半導體層、汲極接觸金屬以及位於汲極半導體層與汲極接觸金屬之間的TMD單層未在圖3A中示出，但他們類似於所示的源極對應物(源極半導體層325、源極接觸金屬317、TMD單層319)。正如下面將更詳細討論的，GAAFET 340的源極和汲極接點的TMD單層用於固定源極接觸金屬317和源極半導體層325之間的介面以及汲極接觸金屬和汲極半導體層之間的介面的費米能階。
源極隔離區338定位於源極接觸金屬317與基板316之間以將源極接觸金屬317隔離自基板316，以及汲極隔離區(圖3A未示出)定位於汲極接觸金屬與基板316之間以將汲極接觸金屬隔離自基板。
電晶體340是非平面，其中半導體層330定位在基板316上並與其分離。電晶體340被視為是環繞式閘極電晶體，因為閘極342沿著半導體層330的長度331的部分包圍半導體層330所有四側。圖3B是沿源極接觸區截取的GAAFET 340的橫截面圖。橫截面350示出TMD單層319定位於源極接觸金屬317與源極半導體層325之間。
GAAFET 340可替代地稱為奈米線或奈米帶電晶體，這取決於相對於半導體層330的厚度延伸穿過閘極342的半導體層330的寬度348。當圖3B中半導體層330的寬度348大於半導體層330的厚度時，GAAFET 340可被稱作奈米線電晶體。圖3C示出一版本GAAFET 340的橫截面360，其中半導體層330的寬度與厚度相似。據此，具有橫截面360的該版本的GAAFET 340可被稱為奈米線電晶體。
雖然源極半導體層325在圖3A-3B中被示為具有菱形橫截面形狀，但GAAFET接點中的源極和汲極半導體層的形狀不限於此。在其他實施例中，GAAFET接點中的源極和汲極區半導體層的橫截面可以具有不同於圖3B-3C所示的形狀。
半導體層330、源極半導體層325與汲極半導體層可包含矽、矽以及鍺、或其他適當半導體。
圖4A是堆疊GAAFET 440的透視圖。堆疊的GAAFET 440類似於圖3A的GAAFET 340，但具有位於基板上方的多個半導體層430。電晶體440形成在基板416上，基板416包含表面408、塊狀區418、以及隔離區414。堆疊GAAFET 440包含閘極462、源極區435與汲極區437、以及多個半導體層430。個別半導體層430實質上平行於基板416的表面408並沿著長度431從個別半導體層430的第一端432延伸至個別半導體層430第二端434。半導體層430是相關於基板416的表面408垂直堆疊。閘極442控制電流通過多個通道區從半導體層430的源極部分464流動到半導體層430的汲極部分466。通道區由閘極442形成，該閘極包圍一部分的半導體層430。
源極區435包括半導體層430的源極部分464以及源極半導體層425，該源極半導體層425定位相鄰於並包圍個別半導體層430的長度431的至少一部分(半導體層430的源極部分464)。源極接觸金屬417沿著源極半導體層425的至少一部分長度定位於源極半導體層425上並包圍源極半導體層425。TMD單層419定位於源極半導體層425與源極接觸金屬417之間。半導體層430的長度431與源極半導體層425的長度在與基板416的表面408平行的同一方向中延伸。
汲極區437包括半導體層430的汲極部分466以及汲極半導體層，該汲極半導體層定位相鄰於並包圍個別半導體層430的長度431的至少一部分(半導體層430的汲極部分466)。汲極接觸金屬沿著汲極半導體層的至少一部分長度定位於並包圍汲極半導體層上。TMD單層定位於汲極半導體層與汲極接觸金屬之間。堆疊GAAFET 440的汲極半導體層、汲極接觸金屬以及位於汲極接觸層與汲極接觸金屬之間的TMD單層未在圖4A中示出，但他們類似於所示的源極對應物(源極半導體層425、源極接觸金屬417、TMD單層419)。正如下面將更詳細討論的，GAAFET 440的源極和汲極接點的TMD單層用於固定源極接觸金屬417和源極半導體層425之間的介面以及汲極接觸金屬和汲極半導體層之間的介面的費米能階。半導體層430的長度431與汲極半導體層的長度在與基板416的表面408平行的同一方向中延伸。
圖4B是沿源極接觸區截取的例示性堆疊GAAFET 440的橫截面圖。橫截面450示出TMD單層419定位於源極接觸金屬417與源極半導體層425之間。圖4C示出一版本GAAFET 440的橫截面460，其中半導體層430的寬度(例如，寬度468)與厚度相似。據此，具有橫截面460的該版本的GAAFET 440可被稱為奈米線電晶體。
雖然源極半導體層425在圖4B-4C中被示為具有堆疊菱形橫截面形狀，但堆疊GAAFET中的源極和汲極半導體區的形狀不限於此。在其他實施例中，堆疊GAAFET中的源極和汲極半導體層的橫截面形狀可以具有不同於圖4B-4C所示的形狀。
半導體層430、源極半導體層425與汲極半導體層可包含矽、矽以及鍺、或其他適當半導體。
圖5是垂直堆疊的一對例示性的堆疊GAAFET的橫截面圖。橫截面500是定位於第二堆疊GAAFET 504的源極接觸區上方之第一堆疊GAAFET 502的源極接觸區的橫截面圖。GAAFET 502與504定位在基板516上方，該基板516包含塊狀區518與隔離區514。第一GAAFET 502包括被源極半導體層525包圍的半導體層530。TMD單層519包圍源極半導體層525，以及源極接觸金屬517定位在源極半導體層525上並包圍源極半導體層525。第二GAAFET 504包括被源極半導體層527包圍的源極半導體層532。TMD單層521包圍源極半導體層527，以及源極接觸金屬537定位在源極半導體層527上並包圍源極半導體層527。隔離區538定位於第二GAAFET 504的源極接觸金屬537和基板516之間，以及隔離區539分別定位於第一和第二GAAFET 502和504的源極接觸金屬517和537之間。在一些實施例中，GAAFET 502與504中一者可以是n型電晶體且GAAFET 502與504中另一者可以是p型電晶體。在一些實施例中，GAAFET 502和504可以是屬於相同邏輯閘(例如，NAND閘、NOR閘)或不同邏輯閘的電晶體。
本文所述的TMD單層用於固定TMD單層所在的接觸金屬-半導體介面的費米能階。也就是說，金屬-半導體介面的費米能階可以透過TMD單層而不是透過接觸金屬進行判定。例如，實驗結果表明，單層二硫化鉬(MoS 2，一種包含鉬和硫的材料)可以將金屬-半導體介面的費米能階固定在大約4.48 eV，以及單層碲化鉬(MoTe 2)可以將金屬-半導體介面的費米能階固定在大約為4.77 eV。可以透過選擇用於單層的TMD來調整(或微調)金屬-半導體介面的費米能階。TMD的化學式為MX 2，其中M是過渡金屬，X是硫、硒或碲。過渡金屬二硫化物單層包含夾在兩層X原子之間的M原子中間層。在一些實施例中，本文揭露的單層是過渡金屬二硫化物，其中具有鈦、鉬、鎢、鉑、鉺、鑭和銠作為過渡金屬。亦即在一些實施例中，TMD單層可以是二硫化鉬(MoS 2)、二硒化鉬(MoSe 2)、二碲化鉬(MoTe 2)、二硫化鈦(TiS 2)、二硒化鈦(TiSe 2)、二碲化鈦(TiTe 2)、二硫化鎢(WS2)、二硒化鎢(WSe 2)、二硒化鎢(WTe 2)、二硫化鉑(PtS 2)、二硒化鉑(PtSe 2)、二碲化鉑(PtTe 2)、二硫化鉺(ErS 2)、二硒化鉺(ErSe 2)、二碲化鉺(ErTe 2)、二硫化銠(RhS 2)、二硒化銠(RhSe 2)、二碲化銠(RhTe 2)、二硫化鑭(LaS 2)、二硒化鑭(LaSe 2)或二碲化鑭(LaTe 2)。
透過為特定接觸金屬選擇適當的TMD單層材料，相對於沒有TMD單層的接觸金屬-半導體，可以降低具有TMD單層的接觸金屬-半導體介面的肖特基障壁高度。通常而言，將介面費米能階固定到較低值的TMD單層可以降低在接觸金屬介面處至n型半導體區(例如n型源極/汲極區)的電子的肖特基障壁高度。例如，將費米能階固定到接近矽源極/汲極區的導帶能級的值(例如4.2-4.4 eV)的TMD單層有利於用於在接觸金屬和n型矽源極/汲極區之間的介面。在一些實施例中，具有鉺、鑭和鈦作為過渡金屬的TMD單層用於對於n型矽源極/汲極區的金屬接點。將介面費米能階固定到較高值的TMD單層可以降低在接觸金屬介面處至p型半導體區(例如p型源極/汲極區)的電洞的肖特基障壁高度。例如，將費米能階固定到大約5.1 eV的值(或更大)的TMD單層有利於用於在接觸金屬和p型矽源極/汲極區之間的介面。在一些實施例中，具有鉑或銠作為過渡金屬的TMD單層用於對於p型矽源極/汲極區的金屬接點。
圖6A-6E示出用於形成包含TMD單層的FinFET源極/汲極金屬接點的例示性簡化製程順序。圖6A示出結構600，其包含從基板608的表面604延伸的鰭片602，該基板包含塊狀基板區612與隔離區616。鰭片602可包含矽、矽以及鍺、或其他適當半導體並且可包含一或多n型摻雜劑或一或多p型摻雜劑。圖6B說明在鄰近鰭片602定位的磊晶生長半導體層620的形成之後的結構600。半導體層620可利用一或多n型摻雜劑或一或多p型摻雜劑原位摻雜以磊晶生長。圖6C示出在形成介電層624和蝕刻介電層624以形成接觸開口628之後的結構600。圖6D示出形成TMD單層632之後的結構600。在一些實施例中，TMD單層可以透過形成(例如，沉積)單層的過渡金屬，並接著然後進行硒化、硫化或碲化製程以將該過渡金屬單層轉變成TMD單層以進行生長。例如，為了形成單層二硫化鉬(MoS 2)，可以先形成單層鉬，然後可以將該單層鉬進行硫化。圖6E示出在填充接觸孔638以產生接觸金屬層636之後的結構600。
過渡金屬二硫化物單層可以在積體電路組件的製造過程中選擇性地形成在接觸金屬-半導體介面處。亦即，過渡金屬二硫化物單層可以形成在積體電路組件中選定的半導體區上，而過渡金屬二硫化物單層不形成在其他半導體區上。在積體電路組件內選擇性形成過渡金屬二硫族化物單層的一個實例中，將形成鉬接點以接觸NMOS和PMOS電晶體的源極/汲極區。但是，由於鉬具有5.0eV的功函數(相對較高的金屬功函數)，因此希望僅在n型源極/汲極接點上形成單層二硫化鉬以降低接觸電阻。在實例中，沒有二硫化鉬單層形成在p型源極/汲極區處，因為鉬的較高功函數在接觸金屬和p型半導體之間的介面處可能是較佳的。
在選擇性TMD單層形成製程中，可以在n型和p型源極/汲極半導體區上形成鉬單層。透過使用光刻和刻蝕製程，可以在形成鉬單層後在p型源極/汲極區上方形成遮罩，其中露出形成在n型源極/汲極區上的鉬單層。在硫化步驟中，可以將暴露的鉬單層硫化以在n型源極/汲極區上形成單層二硫化鉬(MoS 2)。在p型源極/汲極區上方形成的鉬單層不受硫化步驟的影響。在去除遮罩後，可以執行後續的鉬金屬填充步驟，結果是在位於p型源極/汲極區上的鉬單層上和位於n型源極/汲極區上的二硫化鉬單層上形成塊狀鉬層。
選擇製程還允許在不同的半導體區上形成不同的過渡金屬二硫化物單層。例如，可以使用第一光刻和蝕刻製程在第一組半導體區上形成第一過渡金屬二硫化物單層，並且可以使用第二光刻和蝕刻製程在第二組半導體區上形成第二組過渡金屬二硫化物單層。
此處描述或引用的各種層、區、接點、電晶體和其他結構可以包括如下各種材料。包含TMD單層的接點位於基板之上或上方的該基板(例如，基板116、216、316、416、516)可以包含矽並且可以是例如塊狀矽基板、絕緣體上矽基板，或其他合適的基板。FinFET的鰭片(例如，230、602)或定位於基板上方並形成GAAFET (GAAFET半導體層)的通道區的任何半導體層(例如，330、430、530、532)可以包含矽、矽和鍺、或其他合適的半導體。FinFET的p型源極半導體層(例如，235)或p型汲極半導體層中的鰭片部分可包含矽鍺。GAAFET的p型源極區(例如335)或p型汲極區(例如337)中的GAAFET半導體層的部分也可以包含矽和鍺。鰭或GAAFET半導體層可包含一或多種n型摻雜劑，例如磷、砷或銻或其他合適的n型摻雜劑，或一或多種p型摻雜劑，例如硼、鎵、銦、或其他合適的p型摻雜劑。鰭片或GAAFET半導體層可以在鰭片或GAAFET半導體層的不同部分中包含一種或多種不同的n型或p型摻雜劑。舉例而言，鰭片的通道區或GAAFET半導體層可以包含與FinFET或GAAFET的源極與汲極區中鰭片的部分或GAAFET半導體層中不同的一或多種摻雜劑。
定位相鄰於鰭片或GAAFET半導體層的源極半導體層(225、325、425、525、620)與汲極半導體層可包含矽、矽以及鍺、或其他適當半導體。源極半導體層(225、325、425、525、620)與汲極半導體層可包含一或多種n型摻雜劑，例如磷、砷或銻或其他合適的n型摻雜劑，或一或多種p型摻雜劑，例如硼、鎵、銦、或其他合適的p型摻雜劑。在一些實施例中，源極半導體層與汲極半導體層可為磊晶生長。可以經由在磊晶生長的源極或汲極半導體層中原位摻雜來引入n型摻雜劑或p型摻雜劑。
源極接觸金屬(例如，117、217、317、417、517、537、632)或汲極接觸金屬可包含下述一或多者：鎢、鈷、鈦、金、鋁、鉬、鉻和鎳，或其他合適的金屬或合金。基板隔離區(例如，114、214、314、414、514、604)可以包含二氧化矽(SiO 2，一種包含矽和氧化物的材料)或任何其他合適的氧化物、氮化物或任何其他適合材料以提供相鄰電晶體之間的電隔離。
將源極接觸金屬或汲極接觸金屬從基板或其他接觸金屬分離開的隔離區可以是合適的氮化物或氧化物，例如二氧化矽(SiO 2)、碳摻雜(C摻雜)二氧化矽(C摻雜SiO 2，又稱CDO或有機矽酸鹽(organosilicate)玻璃，其是一種含有矽、氧和碳的材料)、摻氟二氧化矽(F摻雜 SiO 2，又稱氟矽酸鹽(fluorosilicate)玻璃，是一種含有氟、矽和氧的材料)、氫摻雜的二氧化矽(氫摻雜SiO 2，其是一種包含矽、氧和氫的材料)、或氮化矽(Si 3N 4，其是一種包含矽和氮的材料)。
在一些實施例中，一個或多個障壁層可以定位於源極接觸金屬或汲極接觸金屬與半導體之間，以限制從接觸金屬層擴散到TMD單層或到半導體層或區域的金屬量。障壁層可包含鈷(Co)、釕(Ru)、鉭(Ta)、氮化鉭(其為包含鈦和氮的材料(例如，TaN、Ta 2N、Ta 3N 5))、氧化銦(In 2O 3，其為包括銦和氧的材料)、氮化鎢(這是一種包括鎢和氮的材料(例如，W 2N、WN、WN 2))和氮化鈦(TiN，這是一種包括鈦和氮的材料)或其他合適的材料。
此處描述的接點可用於此處描述或引用的任何處理器單元、積體電路組件或計算系統。接點可以製造為積體電路結構的一部分。積體電路結構可以包含晶粒基板，例如包含矽的晶粒基板，以及一個或多個互連或金屬層。接點可以透過通孔或透過鄰近金屬層的線定位來連接到互連或金屬層的線。積體電路結構可以包括其他類型的裝置，例如電子電晶體(諸如CMOS電晶體之類的電晶體，其透過控制電流流動並且不依賴於層或組件的磁化切換來操作)及/或磁電自旋軌道(MESO)裝置，它們使用磁電開關將輸入電壓/電荷轉換成磁自旋狀態(例如，電荷至自旋轉換)並進一步使用自旋軌道轉換來轉換磁自旋狀態回到輸出電荷/電壓(例如，自旋至電荷轉換)。可將包含本文所述的具有TMD單層的任何接觸的積體電路組件附接至印刷電路板。在一些實施例中，一或多個額外的積體電路組件可附接到電路板。在一些實施例中，印刷電路板和積體電路組件可以位於計算裝置中，該計算裝置包含包圍印刷電路板和積體電路組件的外殼。
圖7是形成與包含過渡金屬二硫化物單層的半導體的金屬接點的例示性方法。在方法700中的710，形成半導體層或區。在720，形成包含過渡金屬和硫、硒或碲的單層，該單層鄰近於半導體層或區形成。在730，形成第一層。第一層位於單層上，該第一層包含金屬。
在一些實施例中，方法700可包含附加元件。例如，方法700還可以包括在形成半導體層或區之前形成鰭片，鰭片從基板的表面延伸，半導體層或區定位成相鄰於並包圍鰭片的長度的至少一部分，半導體層或區包括一個或多個外表面，該外表面不定位成相鄰於基板的表面，第一層沿著半導體層或區的長度的至少一部分定位於並包圍該一個或多個外表面，半導體層或區層的長度和鰭片的長度在平行於基板表面的相同方向上延伸，鰭片包含矽。
在另一實例中，還包含形成一個或多個第二層，該第二層位於基板之上並與基板分離，半導體層或區定位成相鄰於並且包圍該一個或多個第二層中的個別者的至少一部分，第一層位於半導體層或區的長度的一部分上並且包含半導體層或區域的長度的至少一部分，第一層的長度和個別一個或多個第二層的長度在平行於基板的表面的相同方向上延伸，一或多個第二層包含矽。
圖8是可以包括在本文揭露的任何積體電路組件中的晶圓800和晶粒802的頂視圖。晶圓800可由半導體材料構成並且可以包括具有形成在晶圓800的表面上的積體電路結構的一或多個晶粒802。個別晶粒802可以是包括任何適當積體電路的積體電路產品的重複單元。在半導體產品的製造完成之後，晶圓800可以經歷其中每個晶粒802與其他晶粒分離以提供積體電路產品的分立(discrete)「晶片」的分割製程。晶粒802可包括一或多個電晶體(下述圖9中電晶體940中的若干者)、支援電路，以將電性訊號路由至電晶體、被動組件(例如，訊號跡線、電阻器、電容器或電感器)及/或任何其他積體電路組件。在一些實施例中，晶圓800或晶粒802可包括記憶體裝置(例如，隨機存取記憶體(RAM)裝置，諸如靜態RAM(SRAM)裝置、磁性RAM(MRAM)裝置、電阻式RAM(RRAM)裝置、導電橋接RAM(CBRAM)裝置等等)、邏輯裝置(例如，AND、OR、NAND或NOR閘)或任何其他合適的電路元件。這些裝置中的多個裝置可以組合在單個晶粒802上。例如，由多個記憶體裝置形成的記憶體陣列可以與處理器單元(例如，圖11的處理器單元1102)或被組態為將資訊儲存在記憶體裝置中或執行記憶體陣列中儲存指令的其他邏輯形成在相同的晶粒802上。本文揭露的各種微電子總成可以使用晶粒到晶圓組裝技術製造，其中一些晶粒802附接到包括其他晶粒802的晶圓800，並且晶圓800隨後被分割。
圖9是可以包括在根據本文揭露微電子總成或積體電路組件中任何者內的積體電路裝置900的橫截面側視圖。一或多個積體電路裝置900可包括在一或多晶粒802中(圖8)。積體電路裝置900可形成在晶粒基板902上(例如，圖8的晶圓800)並且可包括在晶粒中(例如，圖8的晶圓802)。晶粒基板902可以是由半導體材料系統構成的半導體基板，該系統例如包括n型或p型材料系統(或其組合)。晶粒基板902可例如包括使用塊狀矽或絕緣體上矽(SOI)子結構形成的晶體基板。在若干實施例中，晶粒基板902可使用替代材料而形成，其可以或可以不與矽結合，該材料包括但不限於鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、或銻化鎵。也可使用分類為II-VI、III-V或IV族的其他材料來形成晶粒基板902。儘管這裡描述了可以形成晶粒基板902的材料的幾個實例，但是可以使用可用作積體電路裝置900的基礎的任何材料。晶粒基板902可以是切割晶粒(例如，圖8的晶粒802)或晶圓(例如，圖8的晶圓800)的一部分。
積體電路裝置900可包括一或多個設置在晶粒基板902上的裝置層904。裝置層904可以包括形成在晶粒基板902上的一個或多個電晶體940(例如，金屬氧化物半導體場效電晶體(MOSFET))的特徵。電晶體940可包括：例如一或多個源極及/或汲極(S/D)區920；閘極922，其用以控制在S/D區920之間的電流流動；一或多個S/D接點924，其用以將電性訊號路由至/自S/D區920。S/D接點924可以包含任何包含本文所述的過渡金屬二硫化物單層的接點。電晶體940可包括為了清晰目的未描繪的附加特徵，諸如裝置隔離區、閘極接點等。電晶體940並不限於圖9中描繪的類型和組態並且可包括各式各樣其他類型與組態，諸如平面電晶體、非平面電晶體或兩者之組合。 非平面電晶體可包括諸如雙閘極電晶體或三閘極電晶體之FinFET電晶體，及諸如奈米帶、奈米層片或奈米線電晶體之環繞式或全包覆式閘極電晶體。圖1A、2A、3A和4A分別是例示性平面、FinFET、環繞閘極和堆疊的包覆式電晶體的簡化透視圖，並且在上面更詳細地描述。
電晶體940包括由至少兩層(閘極介電質及閘極電極)所形成之閘極922。閘極介電質可包括一層或複數層的堆疊。該一或多層可包括氧化矽、二氧化矽、碳化矽及/或高k值介電材料。
高k值介電材料可包括諸如鉿、矽、氧、鈦、鉭、鑭、鋁、鋯、鋇、鍶、釔、鉛、鈧、鈮、及鋅之元素。可用於閘極介電質中的高k值材料之實例包括但不限於氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、鋇鍶鈦氧化物、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、鉛鈧鉭氧化物、及鈮酸鉛鋅。在若干實施例中，可在閘極介電質上執行退火處理以當使用高k值材料時改善該閘極介電層之品質。
閘極電極可被形成在閘極介電質上，且可取決於該電晶體940要成為p型金屬氧化物半導體(PMOS)電晶體或n型金屬氧化物半導體(NMOS)電晶體而包括至少一p型功函數金屬或n型功函數金屬。在若干實作中，閘極電極可由二或更多層金屬層之堆疊構成，其中一或更多層金屬層為功函數金屬層且至少一金屬層為填充金屬層。可包括另外的金屬層(諸如障壁層)用於其他目的。
針對PMOS電晶體，可用於閘極電極之金屬包括，但未限於，釕、鈀、鉑、鈷、鎳、導電金屬氧化物(例如，氧化釕)以及參照NMOS電晶體在下文所述金屬的任意者(例如，用於功函數調整)。針對NMOS電晶體，可用於閘極電極之金屬包括，但未限於，鉿、鋯、鈦、鉭、鋁、此些金屬之合金、此些金屬之碳化物(諸如碳化鉿、碳化鋯、碳化鈦、碳化鉭、及碳化鋁)，以及參照PMOS電晶體在下文所述金屬的任意者(例如，用於功函數調整)。
在若干實施例中，當視為電晶體940之橫截面並沿著源極-通道-汲極方向時，閘極電極可由U型結構所構成，該U型結構包括實質平行於晶粒基板902之表面的底部分以及實質垂直於晶粒基板902之頂表面的兩個側壁部分。在其他實施例中，形成閘極電極之金屬層的至少一層可僅為平面層，其實質平行於晶粒基板902之頂表面並不包括實質垂直於晶粒基板902之頂表面的側壁部分。在其他實施例中，閘極電極可由U型結構及平面非U型結構之組合所構成。舉例而言，閘極電極可由形成在一或多平面非U型層上的一或多U型金屬層構成。
在若干實施例中，一對側壁間隔件可形成在閘極堆疊之相對側上，以支撐該閘極堆疊。側壁間隔件可由諸如氮化矽、氧化矽、碳化矽、摻雜碳的氮化矽、及氮氧化矽之材料形成。用於形成側壁間隔件之製程在該技術領域中為廣為人知的，且通常包括沉積及蝕刻處理步驟。在若干實施例中，可使用複數個間隔件對；例如兩對、三對、或四對的側壁間隔件可被形成在閘極堆疊之相對側上。
S/D區920可形成在晶粒基板902內相鄰於個別電晶體940的閘極922。例如，可使用植入/擴散製程或蝕刻/沉積製程形成S/D區920。在前者製程中，諸如硼、鋁、銻、磷、或砷之摻雜物可被離子植入到晶粒基板902中以形成S/D區920。活化該等摻雜物並使其進一步擴散到晶粒基板902中的退火製程典型地在離子植入製程之後。在後者製程中，晶粒基板902可首先被蝕刻以在S/D區920之位置處形成凹陷。可接著執行磊晶沉積製程以使用用以製造S/D區920之材料填充該等凹陷。在若干實作中，S/D區920可使用諸如矽鍺或碳化矽之矽合金製造。在若干實施例中，磊晶沉積之矽合金可被原位摻雜有諸如硼、砷、或磷之摻雜物。在若干實施例中，可使用一或多替代半導體材料(諸如，鍺或III-V族材料或合金)形成S/D區920。在進一步實施例中，可使用金屬及/或金屬合金之一或多層形成S/D區920。
電性訊號(諸如電力及/或輸入/輸出(I/O)訊號)可透過沉積在裝置層904上的一或多互連層(在圖9中描繪如互連層906-910)而路由至及/或路由自裝置層904中的裝置(例如，電晶體940)。例如，裝置層904的導電特徵(例如，閘極922與S/D接點924)可以與互連層906-910的互連結構928電性耦合。一或多互連層906-910可形成積體電路裝置900的金屬化堆疊(也稱為ILD堆疊)919。
互連結構928可配置在互連層906-910內，以根據各式各樣設計將電性訊號路由；明確而言，該配置並不受限於圖9中所描繪互連結構928之特定組態。雖然在圖9中描繪特定數量的互連層906-910，但本揭露的實施例包括具有比所描繪者更多或更少的互連層之積體電路裝置。
在若干實施例中，互連結構928可包括線928a及/或通孔928b，其填充有諸如金屬之導電材料。線928a可以被配置成在晶粒基板902的表面實質上平行的平面方向上路由電性訊號，在該晶粒基板902的表面上形成裝置層904。例如，在圖11視角中，線928a可路由電性訊號於一進入與離開頁面的方向中及/或於一橫跨頁面的方向中。通孔928b可以被配置成在晶粒基板902的表面實質上垂直的平面方向上路由電性訊號，在該晶粒基板902的表面上形成裝置層904。在若干實施例中，通孔928b可將不同互連層906-910之線928a電性耦合在一起。
如圖9所描繪，互連層906-910可包括設置在互連結構928之間的介電材料926。在若干實施例中，設置在不同互連層906-910中互連結構928之間的介電材料926可具有不同組成物；但在其他實施例中，在不同互連層906-910之間的介電材料926的組成物可以是相同。裝置層904可包括設置在電晶體940之間的介電材料926以及金屬化堆疊的底層。裝置層904中包括的介電材料926可具有與互連層906-910中包括的介電材料926不同的組成物；在其他實施例中，裝置層904中介電材料926的組成物可與互連層906-910中包括的介電材料926的組成物相同。
第一互連層906(也被稱為金屬1或「M1」)可直接形成在裝置層904上。在若干實施例中，第一互連層906可包括線928a及/或通孔928b，如圖所示。第一互連層906的線928a可與裝置層904的接點(例如，S/D接點924)耦合。第一互連層906的通孔928b可與第二互連層908的線928a耦合。
第二互連層908(也被稱為金屬2或「M2」)可直接形成在第一互連層906上。在若干實施例中，第二互連層908可包括通孔928b，以將第二互連層908的線928與第三互連層910的線928a耦合。雖然為了清楚起見，在單獨互連層內以線在結構上標記出線928a和通孔928b，但在若干實施例中，線928a和通孔928b可以在結構上及/或材料上連續(例如，在雙鑲嵌製程中同時填充)。
第三互連層910(稱做金屬3或「M3」)(以及附加互連層，看情況而定)可根據相似技術與結合第二互連層908或第一互連層906所描述組態接續形成在第二互連層908上。在若干實施例中，在積體電路裝置900中金屬化堆疊919中更「上方」的互連層(亦即，更遠離裝置層904)可能比金屬化堆疊919中下方互連層更厚，其中較高互連層中線928a與通孔928b比較低互連層中者更粗。
積體電路裝置900可包括阻焊材料934(例如，聚醯亞胺或類似材料)和形成於互連層906-910上的一個或多個導電接點936。在圖9中，導電接點936被描繪成是銲墊的形式。導電接點936可與互連結構928電性耦合，並組態以路由電晶體940的電性訊號至外部裝置。例如，可以在一個或多個導電接點936上形成焊料接合以將包括積體電路裝置900的積體電路晶粒與另一組件(例如，印刷電路板)機械及/或電性耦合。積體電路裝置900可包括額外或替代結構以將電性訊號自互連層906-910進行路由，例如，導電接點936可包括其他類比特徵(例如，柱)以將電性訊號路由至外部組件。
在其中積體電路裝置900是雙側晶粒的若干實施例中，積體電路裝置900可在裝置層904相對側包括另一金屬化堆疊(未示出)。該金屬化堆疊可以包括多個互連層，如上文參考互連層906-910所討論的，以在裝置層904和在積體電路裝置900的導電接點936相對側上的額外的導電接點(未示出)之間形成導電路徑(例如，包括導線與通孔)。
在其中積體電路裝置900是雙側晶粒的其他實施例中，積體電路裝置900可包括穿過晶粒基板902的一或多個矽通孔(TSV)；此等TSV可以與裝置層904接觸，以及可在裝置層904和在積體電路裝置900與導電接點936相對側上的額外的導電接點(未示出)之間提供導電路徑。在若干實施例中，延伸穿過基板的TSV可用於將電力與接地訊號從積體電路裝置900相對側上的導電接點從導電接點936路由至電晶體940與整合到晶粒900內之任何其他組件，以及金屬化堆疊919可用以將I/O訊號從導電接點936路由至電晶體940與整合到晶粒900內之任何其他組件。
多個積體電路裝置900可以與單獨堆疊裝置中的一或多個TSV堆疊，提供裝置之一與堆疊中的任何其他裝置之間的連接。例如，一或多個高頻寬記憶體(HBM)積體電路晶粒可以堆疊在基礎積體電路晶粒的頂部上，並且HBM晶粒中的TSV可以提供單獨的HBM和基礎積體電路晶粒之間的連接。導電接點可以在堆疊中的相鄰積體電路晶粒之間提供額外的連接。在一些實施例中，導電接點可以是鰭片節距的焊料凸塊(微凸塊)。
圖10是可以包括本文揭露微電子總成中任何者的積體電路裝置總成1000的橫截面側視圖。積體電路裝置總成1000包括設置在電路板1002(其可以是主機板、系統板、母板)上的多個組件。積體電路裝置總成1000包括設置在電路板1002的第一面1040和電路板1002的相對的第二面1042上的組件；一般而言，組件可設置在一或兩面1040與1042上。以下參照積體電路裝置總成1000討論的積體電路組件中任一者可採取本文揭露微電子總成之實施例中任意適當形式的形體。
在一些實施例中，電路板1002可以是包括多個金屬(或互連)層的印刷電路板(PCB)，該多個金屬(或互連)層透過介電材料層彼此分離並且透過導電通孔互連。單獨的金屬層包括導電跡線。任何一或多個金屬層可以形成在期望的電路圖案中以在耦合到電路板1002的組件之間路由電性訊號(可選地與其他金屬層結合)。在其他實施例中，電路板1002可以是非PCB基板。在圖10中描繪的積體電路裝置總成1000包括透過耦合組件1016以與電路板1002的第一面1040耦合的中介層上封裝(package-on-interposer)結構1036。耦合組件1016可以將中介層上封裝結構1036電性和機械耦合至電路板1002，並且可以包括焊球(如圖10所示)、插針(例如，插針網格陣列(PGA)的部分)、接點(例如，地柵陣列(LGA)的部分)、插座的凸形和凹形部分、黏著劑、底部填充材料及/或任何其他合適的電性及/或機械耦合結構。
中介層上封裝結構1036可以包括透過耦合組件1018耦合至中介層1004的積體電路組件1020。耦合組件1018可以採用任何適合應用的形式，例如上面參考耦合組件1016討論的形式。儘管在圖10中示出單一積體電路組件1020，但多個積體電路組件可耦合至中介層1004，同理，附加中介層可耦合至中介層1004。中介層1004可以提供用於橋接電路板1002和積體電路組件1020的中間基板。
積體電路組件1020可以是封裝或未封裝的積體電路產品，其包括一或多積體電路晶粒(例如，圖8的晶粒802、圖9的積體電路裝置900)及/或一或多其他適當組件。封裝的積體電路組件包括安裝在封裝基板上的一或多個積體電路晶粒，其中積體電路晶粒和封裝基板封裝在諸如金屬、塑料、玻璃或陶瓷等外殼材料中。在未封裝的積體電路組件1020的一個實例中，單一單晶(monolithic)積體電路晶粒包含附接到晶粒上之接點的焊點凸塊。焊點凸塊允許晶粒直接附接至中介層1004。積體電路組件1020可包含一或多計算系統組件，諸如一或多處理器單元(例如，系統單晶片(SoC)、處理器核心、圖形處理器單元(GPU)、加速器、晶片組處理器)、I/O控制器、記憶體、或網路介面控制器。在一些實施例中，積體電路組件1020可包括一或多附加主動或被動裝置，諸如電容器、去耦電容器、電阻器、電感器、熔絲、二極體、變壓器、感測器、靜電放電(ESD)裝置、以及記憶體裝置。
在積體電路組件1020包括多個積體電路晶粒的實施例中，該等晶粒可以是相同類型(同質多晶粒積體電路組件)或兩種或更多種不同類型(異構多晶粒積體電路組件)。多晶粒積體電路組件可稱為多晶片封裝(MCP)或多晶片模組(MCM)。
除了包含一個或多個處理器單元之外，積體電路組件1020還可以包括附加組件，例如嵌入式DRAM、堆疊高頻寬記憶體(HBM)、共享快取記憶體、輸入/輸出(I/O)控制器或記憶體控制器。這些附加組件中的任何一個都可以定位於與處理器單元相同的積體電路晶粒上，或者位於與包含處理器單元的積體電路晶粒分離的一或多個積體電路晶粒上。這些分離的積體電路晶粒可被稱為「小晶片(chiplet)」。在積體電路組件包括多個積體電路晶粒的實施例中，晶粒之間的互連可以由封裝基板、一個或多個矽中介層、嵌入封裝基板中的一個或多個矽橋(例如英特爾®嵌入式多晶粒互連橋接器(EMIBs))，或其組合提供。
一般而言，中介層1004可擴展連結至更廣之節距，或重新路由一連結至一不同連結。例如，中介層1004可以將積體電路組件1020耦合至耦合組件1016的一組球柵陣列(BGA)導電接點以用於耦合至電路板1002。在圖10所描繪之實施例中，積體電路組件1020與電路板1002被附接至中介層1004之相對側；在其他實施例中，積體電路組件1020與電路板1002可附接至中介層1004之相同側。在若干實施例中，三或更多組件可藉由使用中介層1004互連。
在一些實施例中，中介層1004可以形成為包括多個金屬層的印刷電路板(PCB)，該多個金屬層透過介電材料層彼此分離並且透過導電通孔互連。在若干實施例中，中介層1004可由環氧樹脂、玻璃纖維強化環氧樹脂、具無機填充物之環氧樹脂、陶瓷材料、或諸如聚醯亞胺之聚合物材料所形成。在若干實施例中，中介層1004可由替代剛性或撓性材料所形成，該材料可包括上述用於半導體基板的相同材料(諸如矽、鍺、與其他第III-V族與第IV族材料)。中介層1004可以包括金屬互連1008和通孔1010，包括但不限於通孔1010-1(從中介層1004的第一面1050延伸到中介層1004的第二面1054)、盲孔1010-2(從中介層1004的第一或第二面1050或1054延伸到內部金屬層)、以及埋孔1010-3(連接內部金屬層)。
在一些實施例中，中介層1004可包含矽中介層。延伸穿過矽中介層的矽通孔(TSV)可以將矽中介層的第一面上的連接進行連接到矽中介層的相對的第二面上。在一些實施例中，包含矽中介層的中介層1004還可以包含一個或多個路由層以將中介層1004的第一面上的連接路由到中介層1004的相對的第二面。
中介層1004可另外包括嵌入式裝置1014，包括被動及主動裝置。此類裝置可包括，但不限於，電容器、去耦電容器、電阻器、電感器、熔絲、二極體、變壓器、感測器、靜電放電(ESD)裝置、以及記憶體裝置。諸如射頻裝置、功率放大器、功率管理裝置、天線、陣列、感測器、與微機電系統(MEMS)裝置等較複雜裝置亦可被形成在中介層1004上。中介層上封裝結構1036可以採用本技術領域中已知的中介層上封裝結構中的任何形式。在中介層是非印刷電路板的實施例中。
積體電路裝置總成1000可包括透過耦合組件1022與電路板1002的第一面1040耦合的積體電路組件1024。耦合組件1022可以採用上面參考耦合組件1016討論的任何實施例的形式，以及積體電路組件1024可以採用上面參考積體電路組件1020討論的任何實施例的形式。
在圖10中描繪的積體電路裝置總成1000包括透過耦合組件1028以與電路板1002的第二面1042耦合的封裝上封裝(package-on-package)結構1034。封裝上封裝結構1034可包括透過耦合組件1030耦合在一起的積體電路組件1026與積體電路組件1032，使得積體電路組件1026設置在電路板1002與積體電路組件1032之間。耦合組件1028與1030可採取上文討論耦合組件1016之任意實施例之形式，以及積體電路組件1026與1032可採取上文討論積體電路組件1020之任意實施例之形式。封裝上封裝結構1034可根據在本技術領域中習知之封裝上封裝中任意者進行組態。
圖11是例示性電子裝置1100的方塊圖，其可包括的積體電路組件包含本文揭露的一或多接點。例如，電子裝置1100的任何合適的組件可以包括本文揭露的積體電路裝置總成1000、積體電路組件1020、積體電路裝置900或積體電路晶粒802中的一個或多者。圖11中描繪的多個組件為包括在電子裝置1100中，但任一或多此等組件可被省略或複製，視應用適當而定。在一些實施例中，包括在電子裝置1100中的一些或所有組件可以附接到一個或多個母板、主機板或系統板。在一些實施例中，這些組件中的一或多組件可以被製造到單一系統單晶片(SoC)晶粒上。
此外，在各種實施例中，電子裝置1100可以不包括圖11中所示的一個或多個組件，但是電子裝置1100可以包括用於耦合到一個或多個組件的介面電路。例如，電子裝置1100可以不包括顯示裝置1106，但是可以包括顯示裝置介面電路(例如，連接器與驅動電路)，該顯示裝置介面電路可以耦合到顯示裝置1106。在另一組實例中，電子裝置1100可以不包括音訊輸入裝置1124或音訊輸出裝置1108，但是可以包括音訊輸入裝置1124或音訊輸出裝置1108所耦合到的音訊輸入或輸出裝置介面電路(例如，連接器和支援電路)。
電子裝置1100可包括一或多處理器單元1102(例如，一或多處理器單元)。如本文所述，術語「處理器單元」、「處理單元」或「處理器」可指處理來自暫存器及/或記憶體之電子資料以將該電子資料轉變成為可儲存於暫存器及/或記憶體之其他電子資料的任何裝置或裝置之部分。處理器單元1102可以包括一個或多個數位訊號處理器(DSP)、特定應用積體電路(ASIC)、中央處理單元(CPU)、圖形處理單元(GPU)、通用GPU(GPGPU)、加速處理單元(APU)、現場可程式閘陣列(FPGA)、神經網路處理單元(NPU)、資料處理器單元(DPU)、加速器(例如繪圖加速器、壓縮加速器、人工智慧加速器)、控制器加密處理器(在硬體內部執行加密演算法的專用處理器)、伺服器處理器、控制器或任何其他合適類型的處理單元。因此，處理器單元可以被稱為XPU(或xPU)。
電子裝置1100可以包括記憶體1104，其本身可以包括一或多個記憶體裝置，例如揮發性記憶體(例如，動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM))、非揮發性記憶體(例如，唯讀記憶體(ROM)、快閃記憶體、基於硫族化物的相變非揮發性記憶體)、固態記憶體及/或硬碟機。在一些實施例中，記憶體1104可以包括位於與處理器單元1102相同的積體電路晶粒上的記憶體。該記憶體可以用作快取記憶體(例如，第1級(L1)、第2級(L2)、第3級(L3)、第4級(L4)、末級快取(LLC))並且可以包括嵌入式動態隨機存取記憶體(eDRAM)或自旋轉移矩磁隨機存取記憶體(STT-MRAM)。
在若干實施例中，電子裝置1100可包含一或多處理器單元1102，該處理器單元與電子裝置1100中另一處理器單元1102異質或不對稱。在包括架構、微架構、熱、功耗特色等類似者之各種優點度量方面，系統中處理單元1102之間可具有各種不同之差異。此些差異可有效地在電子裝置1100中的處理器單元1102之間呈現為不對稱且異質的。
在一些實施例中，電子裝置1100可以包括通訊組件1112(例如，一個或多個通訊組件)。例如，通訊組件1112針對通往電子裝置1100以及來自電子裝置1100之資料傳輸的無線通訊。術語「無線」與其衍生詞可被用於描述其可透過使用經調變電磁輻射穿過非固體介質而通訊資料之電路、裝置、系統、方法、技術、通訊通道等。術語「無線」並不暗示相關裝置不包含任何線路，雖然在一些實施例中其可能沒有任何線路。
通訊組件1112可以實作多種無線標準或協定中的任一種，包括但不限於電性和電子工程師協會(IEEE)標準，包括Wi-Fi(IEEE 802.11系列)、IEEE 802.16標準(例如，IEEE 802.16-2005修正案)、長期演進(LTE)專案以及任何修正、更新及/或修訂(例如，高級LTE專案、超行動寬頻(UMB)專案(也稱為“3GPP2”)等)。與IEEE 802.16相容的寬頻無線存取(BWA)網路通常被稱為WiMAX網路，是代表Worldwide Interoperability for Microwave Access的首字母縮寫詞，其是針對IEEE 802.16標準的一致性和互操作性測試的產品的認證標識。通訊組件1112可以根據全球行動通訊系統(GSM)、通用封包無線電服務(GPRS)、通用行動電信系統(UMTS)、高速封包存取(HSPA)、演進的HSPA(E-HSPA)操作或LTE網路。通訊組件1112可以根據用於GSM演進的增強資料(EDGE)、GSM EDGE無線電存取網路(GERAN)、通用陸地無線電存取網路(UTRAN)或演進的UTRAN(E-UTRAN)來操作。通訊組件1112可以根據分碼多存取(CDMA)、分時多存取(TDMA)、數位增強型無纜線電信(DECT)、演進資料最佳化(EV-DO)及其衍生品以及指定為3G、4G、5G及更高版本的任何其他無線協定。在其他實施例中，通訊組件1112可以根據其他無線協定進行操作。電子裝置1100可以包括天線1122以促進無線通訊及/或接收其他無線通訊(例如AM或FM無線電傳輸)。
在一些實施例中，通訊組件1112可以管理有線通訊，例如電、光或任何其他合適的通訊協定(例如，IEEE 802.3乙太網路標準)。如上所述，通訊組件1112可以包括多個通訊組件。例如，第一通訊組件1112可專用於諸如Wi-Fi或藍牙等短程無線通訊，而第二通訊組件1112可專用於諸如全球定位系統(GPS)、EDGE、GPRS、CDMA、WiMAX、LTE或Ev-DO等長程無線通訊。在一些實施例中，第一通訊組件1112可以專用於無線通訊，以及第二通訊組件1112可以專用於有線通訊。
電子裝置1100可包括電池/電源電路1114。電池/電源電路1114可以包括一或多個能量儲存裝置(例如，電池或電容器)及/或用於將電子裝置1100的組件耦合到與電子裝置1100分離的能源(例如，AC線路電源)的電路。
電子裝置1100可包括顯示裝置1106(或對應的介面電路，如上所述)。顯示裝置1106可包括一或多嵌入式或有線或無線連接的外部視覺指示器，諸如抬頭顯示器、電腦螢幕、投影機、觸控螢幕顯示器、液晶顯示器(LCD)、發光二極體顯示器或平板顯示器。
電子裝置1100可包括音訊輸出裝置1108(或對應的介面電路，如上所述)。音訊輸出裝置1108可包括任何嵌入式或有線或無線連接的外部裝置，其是會產生可聽見指示符的裝置，諸如，揚聲器、手機或耳塞式耳機等。
電子裝置1100可包括音訊輸入裝置1124(或對應的介面電路，如上所述)。音訊輸入裝置1124可以包括任何嵌入式或有線或無線連接裝置，其產生代表聲音的訊號的任何裝置，例如麥克風、麥克風陣列或數位樂器(例如，具有樂器數位介面(MIDI)輸出的樂器)。電子裝置1100可包括全球衛星導航系統(GNSS)裝置1118(或對應的介面電路，如上所述)，諸如全球定位系統(GPS)裝置。GNSS裝置1118可以與基於衛星系統通訊並可基於從一或多GNSS衛星接收到的資訊判定電子裝置1100的地理位置，如在該技術領域中已知的。
電子裝置1100可包括其他輸出裝置1110(或對應的介面電路，如上所述)。其他輸出裝置1110的實例可以包括音訊編解碼器、視訊編解碼器、印表機、用於向其他裝置提供資訊的有線或無線發送器、或附加儲存裝置。
電子裝置1100可包括其他輸入裝置1120(或對應的介面電路，如上所述)。其他輸入裝置1120的實例可以包括加速度計、陀螺儀、羅盤、影像捕獲裝置(例如，單視場或立體相機)、軌跡球、觸控板、軌跡板、鍵盤、游標控制裝置(例如滑鼠)、觸控筆、觸控螢幕、接近感測器、麥克風、條形碼讀取器、快速回應(QR)代碼讀取器、心電圖(ECG)讀取器、PPG(光電體積描記圖)感測器、皮膚電反應感測器、任何其他感測器或射頻識別(RFID)讀取器。
電子裝置1100可具有任何期望的形狀因子，諸如手持或行動電子裝置(例如，蜂巢式電話、智慧型電話、行動網際網路裝置、音樂播放器、平板電腦、膝上型電腦、二合一可轉換電腦、可攜式全功能電腦、易網機電腦、超極筆記型電腦、個人數位助理(PDA)、超行動個人電腦、可攜式遊戲主機等)、桌上型電子裝置、伺服器、機架級計算方案(例如，刀片式、托盤式或雪橇式計算系統)、工作站或其他網路計算組件、印表機、掃描機、顯示器、機上盒、娛樂控制單元、靜態遊戲主機、智慧型電視、車輛控制單元、數位相機、數位視訊錄影機、可穿戴電子裝置或嵌入式計算系統(例如，為車輛一部分的計算系統、智慧家設備、消費者電子產品或設備、加工設備)。在若干實施例中，電子裝置1100可以是處理資料的任何其他電子裝置。在若干實施例中，電子裝置1100可包含多個離散物理組件。有鑑於電子裝置1100在各種實施例中可以表現為的裝置範圍，在一些實施例中，電子裝置1100可以被稱為計算裝置或計算系統。
如在本申請案中以及在申請專利範圍中所使用的，由術語「及/或」連接的項目列表可以表示所列出項目的任何組合。例如，短語「A、B及/或C」可代表A；B；C；A與B；A與C；B與C；或A、B及C。如在本申請案中以及在申請專利範圍中所使用的，由術語「至少一者」連接的項目列表可以表示所列出術語的任何組合。例如，短語「A、B或C中至少一者」可代表A；B；C；A與B；A與C；B與C；或A、B及C。此外，如在本申請案中以及在申請專利範圍中所使用的，由術語「一或多者」連接的項目列表可以表示所列出術語的任何組合。例如，短語「A、B及C中一或多者」可代表A；B；C；A與B；A與C；B與C；或A、B及C。
如在本申請案和申請專利範圍中所使用的，陳述或敘述為具有特性、特徵等的項目列表，前面帶有「個別」或「相應」一詞意味著列表中的所有項目都具有陳述或陳述的特質、特徵等。例如，短語「A、B或C中個別者包含側壁」或「A、B或C各自包含側壁」是指A包含側壁，B包含側壁，以及C包含側壁。
所揭露的方法、設備和系統不應被解釋為以任何方式進行限制。相反地，本揭露針對各種揭露的實施例的所有新穎的和具進步性的特徵和方面，單獨地以及以各種組合和子組合的方式相互組合。所揭露的方法、設備和系統不限於任何特定態樣或特徵或其組合，所揭露的實施例也不要求存在任何一個或多個特定優勢或待解決問題。
在本文參照本揭露設備或方法所闡述的操作理論、科學原理或其他理論描述是為了更好地理解而提供的，並不旨在限制範圍。所附申請專利範圍中的設備與方法並不受限於以這種操作理論所描述的方式所運作的該等設備與方法。
儘管一些揭露的方法的操作以特定的、連續的順序描述以便於呈現，但是應當理解這種描述方式包含重新排列，除非本文闡述的特定語言要求特定的順序。例如，順序描述的操作在某些情況下可以重新排列或同時執行。此外，為了簡單起見，附圖可能沒有示出所揭露的方法可以與其他方法結合使用的各種方式。
以下例示性涉及本文揭露技術的附加實施例。
實例1是一種設備，包含：基板，包含矽； 鰭片，從該基板的表面延伸，該鰭片包含矽；第一層，沿著該鰭片的長度的至少一部分定位相鄰於並包圍該鰭片，該第一層包含一或多外表面，該一或多外表面不定位相鄰於該基板的該表面，該第一層包含矽；第二層，沿著該第一層的長度的至少一部分設置在該一或多外表面上，該第一層的該長度延伸於與該基板的該表面平行的第一方向中，該鰭片的該長度延伸於該第一方向中，該第二層包含金屬；以及單層，定位於該第一層和該第二層之間，該單層包含：過渡金屬；以及硫、硒、碲。
實例2是一種設備，包含：基板，包含矽；一或多第一層，定位於該基板上方並與該基板分離，該一或多第一層包含矽；第二層，沿著該一或多第一層個別者的長度的至少一部分定位相鄰於並包圍該一或多第一層，該第二層包含矽；第三層，沿著該第二層的長度的至少一部分定位於該第二層上並包圍該第二層，該個別第一層的長度延伸於平行於該基板的表面的第一方向中，該第二層的長度延伸於該第一方向中，該第三層包含金屬；以及單層，定位於該第一層和該第二層之間，該單層包含：過渡金屬；以及硫、硒或碲。
實例3是一種設備，包含：基板，包含矽；第一層，位於該基板的第一區上，該第一區從該基板的表面延伸到該基板內一深度，該第一層包含金屬，該第一區包含n型摻雜劑或p型摻雜劑；以及單層，定位於該第一層和該第一區之間，該單層包含：過渡金屬；以及硫、硒或碲。
實例4包含實例1-3中任一者的設備，其中該單層包含過渡金屬二硫化物。
實例5包含實例1-3中任一者的設備，其中該單層包含碲並且該單層的該過渡金屬是鉬。
實例6包含實例1-3中任一者的設備，其中該單層包含硒並且該單層的該過渡金屬是鉬。
實例7包含實例1-3中任一者的設備，其中該單層包含硫並且該單層的該過渡金屬是鉬。
實例8包含實例1-3中任一者的設備，其中該單層包含碲並且該單層的該過渡金屬是鎢。
實例9包含實例1-3中任一者的設備，其中該單層包含硒並且該單層的該過渡金屬是鎢。
實例10包含實例1-3中任一者的設備，其中該單層包含硫並且該單層的該過渡金屬是鎢。
實例11包含實例1-3中任一者的設備，其中該單層包含碲並且該單層的該過渡金屬是鉑。
實例12包含實例1-3中任一者的設備，其中該單層包含硒並且該單層的該過渡金屬是鉑。
實例13包含實例1-3中任一者的設備，其中該單層包含硫並且該單層的該過渡金屬是鉑。
實例14包含實例1-3中任一者的設備，其中該單層包含碲並且該單層的該過渡金屬是鈦。
實例15包含實例1-3中任一者的設備，其中該單層包含硒並且該單層的該過渡金屬是鈦。
實例16包含實例1-3中任一者的設備，其中該單層包含硫並且該單層的該過渡金屬是鈦。
實例17包含實例1-3中任一者的設備，其中該單層包含碲並且該單層的該過渡金屬是鉺。
實例18包含實例1-3中任一者的設備，其中該單層包含硒並且該單層的該過渡金屬是鉺。
實例19包含實例1-3中任一者的設備，其中該單層包含硫並且該單層的該過渡金屬是鉺。
實例20包含實例1-3中任一者的設備，其中該單層包含碲並且該單層的該過渡金屬是鑭。
實例21包含實例1-3中任一者的設備，其中該單層包含硒並且該單層的該過渡金屬是鑭。
實例22包含實例1-3中任一者的設備，其中該單層包含硫並且該單層的該過渡金屬是鑭。
實例23包含實例1-3中任一者的設備，其中該單層包含鉺與碲並且該單層的該過渡金屬是銠。
實例24包含實例1-3中任一者的設備，其中該單層包含硒並且該單層的該過渡金屬是銠。
實例25包含實例1-3中任一者的設備，其中該單層包含硫並且該單層的該過渡金屬是銠。
實例26包含實例1、4-25中任意者之設備，其中該第二層包含下述一或多者：鎢、鈷、鈦、金、鋁、鉬、鉻及鎳。
實例27包含實例1、4-26中任一者的設備，其中該第一層包含n型摻雜劑。
實例28包含實例27的設備，其中該n型摻雜劑是磷、砷、或銻。
實例29包含實例27的設備，其中該單層的該過渡金屬是鉺、鑭、或鈦。
實例30包含實例1、4-25中的設備，其中該第一層包含p型摻雜劑。
實例31包含實例30的設備，其中該p型摻雜劑是硼、鎵、或銦。
實例32包含實例30的設備，其中該單層的該過渡金屬是鉑或銠。
實例33包含實例30的設備，其中該第一層進一步包含鍺。
實例34包含實例1、4-33中任一者的設備，該單層定位相鄰於該第一層的該一或多外表面。
實例35包含實例1、4-34中任一者的設備，其中包含矽的該第一層是電晶體的源極區或汲極區的至少一部分。
實例36包含實例1、4-35中任一者的設備，其中該第二層定位相鄰於該第一層。
實例37包含實例1、4-36中任一者的設備，其中第三層是定位在該第二層與該單層之間，該第三層包含：鉭；釕；鈦；鈦與氮；銦；或銦與氧。
實例38包含實例2、4-25中任一者之設備，其中該第三層包含下述一或多者：鎢、鈷、鈦、金、鋁、鉬、鉻及鎳。
實例39包含實例2、4-25、38中任一者的設備，其中該第二層包含n型摻雜劑。
實例40包含實例39的設備，其中該n型摻雜劑是磷、砷、或銻。
實例41包含實例39的設備，其中該單層的該過渡金屬是鉺、鑭、或鈦。
實例42包含實例2、4-25、38中任一者的設備，其中該第二層包含p型摻雜劑。
實例43包含實例42的設備，其中該p型摻雜劑是硼、鎵、或銦。
實例44包含實例42的設備，其中該單層的該過渡金屬是鉑或銠。
實例45包含實例42的設備，其中該第一層與該第二層進一步包含鍺。
實例46包含實例2、4-25、38-45中任一者的設備，其中該一或多第一層是電晶體的一或多源極區或一或多汲極區的至少一部分。
實例47包含實例2、4-25、38-46中任一者的設備，其中該一或多第一層是相關於該基板表面垂直堆疊的多個第一層。
實例48包含實例2、4-25、38-47中任一者的設備，其中該第三層定位相鄰於該第二層。
實例49包含實例2的設備，其中第四層是定位在該第三層與該單層之間，該第四層包含：鉭；釕；鈦；鈦與氮；銦；或銦與氧。
實例50包含實例3-25中任一者之設備，其中該第一層包含下述一或多者：鎢、鈷、鈦、金、鋁、鉬、鉻及鎳。
實例51包含實例3-25、50中任一者的設備，其中該第一區包含n型摻雜劑。
實例52包含實例51的設備，其中該n型摻雜劑是磷、砷、或銻。
實例53包含實例51的設備，其中該單層的該過渡金屬是鉺、鑭、或鈦。
實例54包含實例3-25、50中任一者的設備，其中該第一區包含p型摻雜劑。
實例55包含實例54的設備，其中該p型摻雜劑是硼、鎵、或銦。
實例56包含實例54的設備，其中該單層的該過渡金屬是鉑或銠。
實例57包含實例3-25、50-56中任一者的設備，其中該第一區更包含鍺。
實例58包含實例3-25、50-57中任一者的設備，其中該第一區是電晶體的源極區或汲極區的一部分。
實例59包含實例3-25、50-58中任一者的設備，其中該第一層定位相鄰於該第一區。
實例60包含實例3的設備，其中第二層是定位在該第一層與該單層之間，該第二層包含：鉭；釕；鈦；鈦與氮；銦；或銦與氧。
實例61包含實例1-60中任一者的設備，其中該設備是處理器單元。
實例62包含實例1-60中任一者的設備，其中該設備是積體電路組件。
實例63包含實例1、4-37中任一項之設備，其中該設備更包含：印刷電路板；以及附接至該印刷電路板的第一積體電路組件，該第一積體電路組件包含該基板、該鰭片、該第一層、該第二層以及該單層。
實例64包含實例63之設備，其中該設備更包含附接至該印刷電路板的一或多第二積體電路組件。
實例65包含實例63之設備，其中該設備更包含外殼，其封閉印刷電路板與該第一積體電路組件。
實例66是一種方法，包含：形成半導體層或區，該半導體層或區包含矽；形成單層，包含：過渡金屬；以及硫、硒或碲，該單層定位相鄰於該半導體層或區；以及形成第一層，該第一層定位在該單層上，該第一層包含金屬。
實例67包含實例66之方法，其中形成該半導體層或區包含磊晶生長該半導體層或區。
實例68包含實例66或67之方法，其中該過渡金屬包含鉑、鎢、鈦、鉬、鉺、鑭、或銠。
實例69包含實例66-68中任一者之方法，其中該第一層的該金屬包含下述一或多者：鎢、鈷、鈦、金、鋁、鉬、鉻及鎳。
實例70包含實例66-69中任一者之方法，其中該半導體層或區是基板一部分的半導體區，該半導體區從該基板的表面延伸到該基板內一深度，該基板包含矽。
實例71包含實例66-70中任一者之方法，其中該半導體層或區更包含鍺。
實例72包含實例66-71中任一者之方法，其中該半導體層或區包含n型摻雜劑。
實例73包含實例72之方法，其中該n型摻雜劑是磷、砷、或銻。
實例74包含實例66之方法，其中該單層的該過渡金屬是鉺、鑭、或鈦。
實例75包含實例66-71中任一者之方法，其中該半導體層或區包含p型摻雜劑。
實例76包含實例75之方法，其中該p型摻雜劑是硼、鎵、或銦。
實例77包含實例75之方法，其中該單層的該過渡金屬是鉑或銠。
實例78包含實例66-77中任一者之方法，其中該第一層定位相鄰於該半導體層或區。
實例79包含實例66-78中任一者之方法，更包含在形成該第一層之前形成第二層，該第二層定位在該半導體層或區與該第一層之間，該第二層包含：鉭；釕；鈦；鈦與氮；銦；或銦與氧。
實例80包含實例66-79中任一者之方法，更包括在形成半導體層或區之前形成鰭片，鰭片從基板的表面延伸，半導體層或區沿著鰭片的長度的至少一部分定位成相鄰於並包圍鰭片，半導體層或區包括一個或多個外表面，該外表面不定位成相鄰於基板的表面，第一層沿著半導體層或區的長度的至少一部分定位於並包圍該一個或多個外表面，半導體層或區的長度在平行於基板表面的第一方向上延伸，鰭片的長度延伸於該第一方向中，鰭片包含矽。
實例81包含實例80之方法，其中該鰭片進一步包含鍺。
實例82包含實例66-79中任一者的方法，還包含形成一個或多個第二層，該第二層位於基板之上並與基板分離，半導體層或區沿著該一或多第二層中個別者的長度的至少一部分定位成相鄰於並且包圍該一個或多個第二層，第一層位於半導體層或區的長度的至少一部分上並且包含半導體層或區域的長度的至少一部分，該第一層的長度延伸於與基板的表面平行的第一方向中，該個別一或多第二層的長度延伸於第一方向中，該一或多第二層包含矽。
實例83包含實例82之方法，其中該一或多第二層更包含鍺。
實例84包含實例82之方法，其中該一或多第二層是相關於該基板表面垂直堆疊的多個第二層。
100:電晶體 102:基板 104:源極區 106:汲極區 108:表面 114:隔離區 116:基板 117:源極接觸金屬 118:塊狀區 119:TMD單層 121:TMD單層 122:深度 140:橫截面圖 204:表面 208:表面 214:隔離區 216:基板 217:源極接觸金屬 218:塊狀區 219:TMD單層 220:電晶體 222:閘極 224:源極部分 225:源極半導體層 226:汲極部分 230:鰭片 231:長度 232:第一端 234:第二端 235:源極區 237:汲極區 239:外表面 240:橫截面圖 250:橫截面圖 304:表面 308:表面 314:隔離區 316:基板 317:源極接觸金屬 318:塊狀區 319:TMD單層 325:源極半導體層 330:半導體層 331:長度 332:第一端 334:第二端 335:源極區 337:汲極區 338:隔離區 340:電晶體 342:閘極 344:源極部分 346:汲極部分 348:寬度 350:橫截面 404:表面 408:表面 414:隔離區 416:基板 417:源極接觸金屬 418:塊狀區 419:TMD單層 425:源極半導體層 430:半導體層 431:長度 432:第一端 434:第二端 435:源極區 437:汲極區 438:隔離區 440:電晶體 450:橫截面 460:橫截面 462:閘極 464:源極部分 466:汲極部分 468:寬度 500:橫截面 502:第一堆疊GAAFET 504:第二堆疊GAAFET 514:隔離區 516:基板 517:源極接觸金屬 518:塊狀區 519:TMD單層 521:TMD單層 525:源極半導體層 530:半導體層 532:半導體層 537:源極接觸金屬 538:隔離區 539:隔離區 600:結構 602:鰭片 604:表面 608:基板 612:塊狀基板區 616:隔離區 620:半導體層 624:介電層 628:接觸開口 632:TMD單層 636:接觸金屬層 700:方法 710:步驟 720:步驟 730:步驟 800:晶圓 802:晶粒 900:積體電路裝置 902:晶粒基板 904:裝置層 906:互連層 908:互連層 910:互連層 919:金屬化堆疊 920:源極及/或汲極(S/D)區 922:閘極 924:S/D接點 926:介電材料 928:互連結構 928a:線 928b:通孔 934:阻焊材料 936:導電接點 940:電晶體 1000:積體電路裝置總成 1002:電路板 1004:中介層 1008:金屬互連 1010-1:通孔 1010-2:盲孔 1010-3:埋孔 1014:嵌入式裝置 1016:耦合組件 1018:耦合組件 1020:積體電路組件 1022:耦合組件 1024:積體電路組件 1026:積體電路組件 1028:耦合組件 1030:耦合組件 1032:積體電路組件 1034:封裝上封裝結構 1036:中介層上封裝結構 1040:第一面 1042:第二面 1050:第一面 1054:第二面 1100:電子裝置 1102:處理器單元 1104:記憶體 1106:顯示裝置 1108:音訊輸出裝置 1110:輸出裝置 1112:通訊組件 1114:電池/電源電路 1118:全球衛星導航系統(GNSS)裝置 1120:輸入裝置 1122:天線 1124:音訊輸入裝置 A:平面 B:平面 C:平面 D:平面
[圖1A]是例示性平面場效電晶體(FET)的簡化透視圖，其包括具有過渡金屬二硫化物單層的源極/汲極接點。
[圖1B]是沿源極接觸區截取的圖1A的例示性平面FET的橫截面圖。
[圖2A]是例示性FinFET的簡化透視圖，其包括具有過渡金屬二硫化物單層的源極/汲極接點。
[圖2B]是沿源極接觸區截取的圖2A的例示性FinFET的橫截面圖。
[圖2C]是沿源極接觸區截取的圖2A的例示性FinFET的一變體(variation)的橫截面圖。
[圖3A]是例示性環繞式閘極FET(GAAFET)的簡化透視圖，其包括具有過渡金屬二硫化物單層的源極/汲極接點。
[圖3B]是沿源極接觸區截取的圖3A的例示性GAAFET的橫截面圖。
[圖3C]是沿源極接觸區截取的圖3A的例示性GAAFET的變體的橫截面圖。
[圖4A]是例示性堆疊環繞式閘極FET (GAAFET)的簡化透視圖，其包括具有過渡金屬二硫化物單層的源極/汲極接點。
[圖4B]是沿源極接觸區截取的圖4A的例示性堆疊GAAFET的橫截面圖。
[圖4C]是沿源極接觸區截取的圖4A的例示性堆疊GAAFET的變體的橫截面圖。
[圖5]是垂直堆疊的一對例示性堆疊GAAFET的橫截面圖。
[圖6A-6E]示出用於形成包含TMD單層的FinFET源極/汲極金屬接觸的例示性簡化製程順序。
[圖7]是形成與包含過渡金屬二硫化物的半導體的金屬接點的例示性方法。
[圖8]是可以包括在根據本文揭露實施例的微電子總成中的晶圓和晶粒的頂視圖。
[圖9]是可以包括在根據本文揭露實施例的微電子總成中的積體電路裝置的橫截面側視圖。
[圖10]是可以包括根據本文揭露實施例的微電子總成的積體電路裝置總成的橫截面側視圖。
[圖11]是可以包括根據本文揭露實施例的微電子總成的例示性電子裝置的方塊圖。
100:電晶體
102:基板
104:源極區
106:汲極區
108:表面
114:隔離區
116:基板
118:塊狀區
119:TMD單層
121:TMD單層
A:平面

Claims (25)

  1. 一種設備，包含： 基板，包含矽； 鰭片，從該基板的表面延伸，該鰭片包含矽； 第一層，沿著該鰭片的長度的至少一部分定位相鄰於並包圍該鰭片，該第一層包含一或多外表面，該一或多外表面不定位相鄰於該基板的該表面，該第一層包含矽； 第二層，沿著該第一層的長度的至少一部分設置在該一或多外表面上，該第一層的該長度延伸於與該基板的該表面平行的第一方向中，該鰭片的該長度延伸於該第一方向中，該第二層包含金屬；以及 單層，定位於該第一層和該第二層之間，該單層包含： 過渡金屬；以及 硫、硒、碲。
  2. 如請求項1之設備，其中該單層包含過渡金屬二硫化物。
  3. 如請求項1之設備，其中該單層的該過渡金屬是鉬、鎢、鉑或鈦。
  4. 如請求項1之設備，其中該單層的該過渡金屬是鉺、鑭或銠。
  5. 如請求項1之設備，其中該第二層包含下述一或多者：鎢、鈷、鈦、金、鋁、鉬、鉻及鎳。
  6. 如請求項1之設備，其中該第一層包含磷、砷或銻，以及該單層的該過渡金屬是鉺、鑭或鈦。
  7. 如請求項1之設備，其中該第一層包含硼、鎵或銦，以及該單層的該過渡金屬是鉑或銠。
  8. 如請求項1之設備，其中該第一層更包含鍺。
  9. 如請求項1之設備，該單層定位相鄰於該第一層的該一或多外表面。
  10. 如請求項1之設備，其中該第二層定位相鄰於該第一層。
  11. 如請求項1之設備，其中該設備是積體電路組件。
  12. 如請求項1至11中任一項之設備，其中該設備更包含： 印刷電路板；以及 附接至該印刷電路板的第一積體電路組件，該第一積體電路組件包含該基板、該鰭片、該第一層、該第二層以及該單層。
  13. 如請求項12之設備，其中該設備更包含附接至該印刷電路板的一或多第二積體電路組件。
  14. 一種設備，包含： 基板，包含矽； 第一層，位於該基板的第一區上，該第一區從該基板的表面延伸到該基板內一深度，該第一層包含金屬，該第一區包含n型摻雜劑或p型摻雜劑；以及 單層，定位於該第一層和該第一區之間，該單層包含： 過渡金屬；以及 硫、硒或碲。
  15. 如請求項14之設備，其中該單層包含過渡金屬二硫化物。
  16. 如請求項14之設備，其中該單層的該過渡金屬是鉬、鎢、鉑或鈦。
  17. 如請求項14之設備，其中該單層的該過渡金屬是鉺、鑭或銠。
  18. 如請求項14之設備，其中該第一層包含下述一或多者：鎢、鈷、鈦、金、鋁、鉬、鉻及鎳。
  19. 如請求項14之設備，其中該第一區包含磷、砷或銻，以及該單層的該過渡金屬是鉺、鑭或鈦。
  20. 如請求項14之設備，其中該第一區包含硼、鎵或銦，以及該單層的該過渡金屬是鉑或銠。
  21. 如請求項14之設備，其中該第一區更包含鍺。
  22. 如請求項14之設備，其中該第一層定位相鄰於該第一區。
  23. 如請求項14至22中任一項之設備，其中該設備是積體電路組件。
  24. 如請求項14至22中任一項之設備，其中該設備更包含： 印刷電路板；以及 附接至該印刷電路板的第一積體電路組件，該第一積體電路組件包含該基板、該第一層以及該單層。
  25. 如請求項24之設備，其中該設備更包含附接至該印刷電路板的一或多第二積體電路組件。
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