CN116266609A - 具有界面费米能级调节层的接触部 - Google Patents

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Abstract

公开了具有界面费米能级调节层的接触部。过渡金属二硫属化物(TMD)单层定位在接触部金属与半导体之间以钉扎金属‑半导体界面处的费米能级。相较于在接触部金属‑半导体界面处不存在TMD的情况，钉扎的费米能级可在接触部金属与半导体之间提供更低的肖特基势垒高度。可以通过选择用于单层的过渡金属二硫属化物来调节肖特基势垒高度。过渡金属二硫属化物具有化学式MX2，其中M是过渡金属，并且X＝硫、硒或碲。用于金属接触部‑半导体界面的过渡金属二硫属化物可具有M＝钛、铂、钼、钨、铒、铑或镧。较低的肖特基势垒高度可降低接触部电阻，这可改进晶体管的性能，因为随着晶体管几何尺寸持续缩放，源极/漏极接触部的寄生电阻接近晶体管沟道的寄生电阻。

Description

具有界面费米能级调节层的接触部
背景技术
肖特基势垒可以形成在金属-半导体界面处，这可以阻止电荷载流子跨越界面的流动。金属接触部到晶体管的源极或漏极区域的电阻取决于肖特基势垒高度，其中具有较高肖特基势垒高度的接触部具有较高的电阻。
附图说明
图1A是包括具有过渡金属二硫属化物单层的源极/漏极接触部的示例性平面场效应晶体管(FET)的简化透视图。
图1B是沿源极接触部区域截取的图1A的示例性平面FET的横截面视图。
图2A是包括具有过渡金属二硫属化物单层的源极/漏极接触部的示例性FinFET的简化透视图。
图2B是沿源极接触部区域截取的图2A的示例性FinFET的横截面视图。
图2C是沿源极接触部区域截取的图2A的示例性FinFET的变体的横截面视图。
图3A是包括具有过渡金属二硫属化物单层的源极/漏极接触部的示例性全环绕栅极FET(GAAFET)的简化透视图。
图3B是沿源极接触部区域截取的图3A的示例性GAAFET的横截面视图。
图3C是沿源极接触部区域截取的图3A的示例性GAAFET的变体的横截面视图。
图4A是包括具有过渡金属二硫属化物单层的源极/漏极接触部的示例性堆叠全环绕栅极FET(GAAFET)的简化透视图。
图4B是沿源极接触部区域截取的图4A的示例性堆叠GAAFET的横截面视图。
图4C是沿源极接触部区域截取的图4A的示例性堆叠GAAFET的变体的横截面视图。
图5是一对垂直堆叠的示例性堆叠GAAFET的横截面视图。
图6A-图6E示出了用于形成包括TMD单层的FinFET源极/漏极金属接触部的示例性简化工艺序列。
图7是形成包括过渡金属二硫属化物的到半导体的金属接触部的示例性方法。
图8是根据本文中所公开的任何实施例的可以被包括在微电子组件中的晶圆和管芯的俯视图。
图9是根据本文中所公开的任何实施例的可以被包括在微电子组件中的集成电路装置的横截面侧视图。
图10是根据本文中所公开的任何实施例的可以包括微电子组件的集成电路装置组件的横截面侧视图。
图11是根据本文中所公开的任何实施例的可以包括微电子组件的示例性电装置的框图。
具体实施方式
预计晶体管架构将从FinFET发展到全环绕栅极(GAA)场效应晶体管(FET)，并且随着晶体管缩放继续进行，可能接着是(N型和P型)晶体管的堆叠。虽然这些晶体管架构的发展通过增加的有效晶体管宽度，对于改进的静电控制和更高的晶体管驱动强度而言具有是有希望的，但是存在与可以限制晶体管性能的寄生电阻相关的挑战。随着晶体管几何尺寸在相继的半导体制造技术世代中继续缩小，降低金属接触部到半导体源极/漏极区域的寄生电阻变得越来越重要，因为源极/漏极接触部电阻变得与晶体管沟道电阻相当。允许降低源极/漏极接触部电阻的高容量制造工艺的开发是工艺开发工程师必定遇到的额外挑战。
降低源极/漏极接触部电阻的现有努力包括通过使用环绕接触部(wrap-around-contact)(在下文中更详细地讨论)来增加FinFET和GAAFET中的源极/漏极区域的金属接触面积、持续探索具有低肖特基势垒高度的金属和其它材料(例如，硅化物)以及(通过例如闪速或激光退火、等离子体掺杂)增加源极/漏极区域中的掺杂剂水平以降低肖特基势垒高度。然而，环绕接触部可能遭受沿源极/漏极表面的非共形掺杂浓度，并且由于金属诱导带隙态的存在导致的金属-半导体界面处的费米能级钉扎，对具有低肖特基势垒高度的材料的影响可能是有限的。
本文中描述了到半导体区域的金属接触部，该金属接触部包括被定位在金属与半导体之间的过渡金属二硫属化物(TMD)单层。该2D材料在金属-半导体界面处的存在将界面费米能级钉扎。可以基于用于单层的TMD来调节界面费米层(并且因此，肖特基势垒高度)。通过用于单层的适当的TMD的选择，金属-半导体界面处的肖特基势垒高度可以低于不存在TMD单层的情况下的肖特基势垒高度。因此，通过选择用于单层的适当的TMD，TMD单层在金属-半导体界面处的存在可以降低金属接触部的电阻。如果正被金属接触的半导体是晶体管的晶体管源极/漏极区域的部分，则降低的接触部电阻可以得到改进的晶体管性能。本文中所公开的金属接触部技术可以用在平面FET、FinFET、全环绕栅极场效应晶体管(GAAFET)、堆叠GAAFET以及其它晶体管架构中。选择性处理允许不同的TMD单层形成在n型和p型源极/漏极区域的接触部中。
在以下描述中，阐述了具体细节，但是可以在没有这些具体细节的情况下实践本文描述的技术的实施例。没有详细示出公知的电路、结构和技术以免模糊对本描述的理解。诸如“实施例”、“各种实施例”、“一些实施例”等短语可以包括特征、结构或特性，但不是每个实施例都必须包括特定特征、结构或特性。
一些实施例可以具有针对其它实施例所描述的特征中的一些、所有特征，或者不具有这些特征。“第一”、“第二”、“第三”等描述共同对象，并且指示正在提及相似对象的不同实例。这样的形容词并不暗示被这样描述的对象必须在时间上或空间上、排序上或以任何其它方式处于给定的顺序。“连接”可以指示元件处于彼此直接物理或电接触，并且“耦合”可以指示元件彼此协作或相互作用，但是它们可以处于也可以不处于直接物理或电接触。此外，关于本公开的实施例所使用的术语“包含”、“包括”、“具有”等是同义的。
由词语“基本上”修饰的术语包括与未修饰的术语的含义略微变化的布置、取向、间距或位置。例如，第一层或特征的基本上垂直于第二层或特征的部分可以包括与第二层或特征偏离+/-20度的第一层或特征，基本上平行于第二表面的第一表面可以包括在偏离平行于第二表面的若干度的范围内的第一表面，并且基本上与第二边缘对准的第一边缘可以在纳米的量级上错位。
某些术语也可以在本文中仅用于参考的目的，并且因此不旨在是限制性的。例如，诸如“上部”、“下部”、“上方”、“下方”、“底部”和“顶部”的术语是指图中的所参考的方向。此外，诸如“前”、“后”、“背”、“侧”、“垂直的”和“水平的”的术语描述部件的部分在一致但任意的参照系内的取向和/或位置，这通过参考描述所讨论的部件的文本和相关联的图而变得清楚。这样的术语可以包括上文具体提及的词语、其派生词以及类似含义的词语。
如本文中所使用的，在位于第二层或部件上的第一层或部件的语境中的短语“位于……上”是指第一层或部件直接物理附接到第二层或部件(在第一层或部件和第二层或部件之间没有层或部件)，或者利用一个或多个居间层或部件而物理附接到第二层或部件。例如，参考图2B，源极接触部金属217位于源极半导体层225上(具有居间TMD单层219)。
如本文中所使用的，术语“相邻的”是指彼此物理接触的层或部件。就是说，在所述相邻的层或部件之间没有层或部件。例如，与层Y相邻的层X是指与层Y物理接触的层。
如本文中所使用的，术语“集成电路部件”是指封装的或未封装的集成电路产品。封装的集成电路部件包括安装在封装衬底上的一个或多个集成电路管芯，其中集成电路管芯和封装衬底被包封在壳体材料(例如，金属、塑料、玻璃或陶瓷)中。在一个示例中，封装的集成电路部件含有安装在衬底上的一个或多个处理器单元，其中衬底的外表面包括焊料球栅阵列(BGA)。在未封装的集成电路部件的一个示例中，单一的单片集成电路管芯包括附接到管芯上的接触部的焊料凸块。焊料凸块允许管芯直接附接到印刷电路板。集成电路部件可以包括本文中所描述或提及的任何计算系统部件或任何其它计算系统部件中的一种或多种，例如处理器单元(例如，片上系统(SoC)、处理器核心、图形处理器单元(GPU)、加速器、芯片组处理器)、I/O控制器、存储器或网络接口控制器。
在以下描述中，出于解释的目的，阐述了许多具体细节以提供对其的透彻理解。然而，可能是显然的是，可以在没有这些具体细节的情况下实践新颖的实施例。在其它实例中，以框图形式示出了公知的结构和装置以便于对其的描述。意图是涵盖在权利要求范围内的所有修改、等同物和替代物。
现在参考附图，附图不一定是按比例绘制的，其中，相似或相同的数字可以用于指代不同的图中的相同或相似的部分。在不同的图中使用相似或相同的数字并不表示包括相似或相同数字的所有的图构成单一或相同的实施例。具有不同字母后缀的相似的数字可以代表相似部件的不同实例。附图一般通过示例而非限制的方式示出了本文件中讨论的各种实施例。
图1A、图2A、图3A和图4A是包括具有过渡金属二硫属化物单层的源极/漏极接触部的示例性平面FET、FinFET、GAAFET和堆叠GAAFET的简化透视图。图1B是沿穿过晶体管100的源极接触部区域的平面A截取的图1A的晶体管100的横截面视图。图2B-图2C是沿穿过晶体管220的源极接触部区域的平面B截取的图2A的晶体管220的横截面视图。图3B-图3C是沿穿过晶体管340的源极接触部区域的平面C截取的图3A的晶体管340的横截面视图。图4B-图4C是沿跨越晶体管440的源极接触部区域的平面D截取的图4A的晶体管440的横截面视图。
图1A是包括栅极102、源极区域104和漏极区域106的示例性平面FET 100的透视图。晶体管100形成在衬底116上，衬底116包括表面108、体区域118以及将源极区域104和漏极区域106与其它晶体管分隔开的隔离区域114。TMD单层119被定位在源极区域104与源极接触部金属117之间，并且TMD单层121被定位在漏极区域106与漏极接触部金属之间(在图1A中未示出源极接触部金属117和漏极接触部金属)。晶体管100是平面的，因为源极区域104和漏极区域106相对于衬底116的表面108是平面的。图1B是沿晶体管100的源极接触部区域截取的平面FET 100的横截面视图。横截面视图140示出了位于源极区域104上的源极接触部金属117，其中TMD单层119被定位在源极接触部117与源极区域104之间。源极区域104从衬底116的表面108延伸到衬底116内的深度122。
如将在下文中更详细地讨论的，平面FET源极和漏极接触部中的TMD单层起到将源极接触部金属117与源极区域104之间的界面以及漏极接触部金属与漏极区域106之间的界面的费米能级钉扎的作用。
源极区域104和漏极区域106可以包括硅、硅和锗或另一适当的半导体。
图2A是包括栅极222、源极区域235、漏极区域237和鳍状物230的示例性FinFET220的透视图。晶体管220形成在衬底216上，衬底216包括表面208、体区域218以及将源极区域235和漏极区域237与其它晶体管分隔开的隔离区域214。鳍状物230从衬底216的表面208延伸，并且沿长度231从鳍状物230的第一端部232延伸到鳍状物230的第二端部234。栅极222控制从鳍状物230的源极部分224到鳍状物230的漏极部分226的电流流动。晶体管220的沟道区域是由鳍状物230的被栅极222围绕的部分形成的。
源极区域235包括鳍状物230的源极部分224，并且源极半导体层225(在图2A中未示出)被定位为相邻于并且围绕鳍状物230的长度231的至少一部分(鳍状物230的源极部分224)。源极半导体层225包括一个或多个外表面239(源极半导体层225的未被定位为相邻于衬底216的表面208的表面)。源极接触部金属217沿源极半导体层225的长度的至少一部分位于外表面239的至少一部分上。TMD单层219被定位在源极半导体层225与源极接触部金属217之间。鳍状物230的长度231和源极半导体层225的长度在平行于衬底216的表面208的同一方向上延伸。
漏极区域237包括鳍状物230的漏极部分226，并且漏极半导体层(在图2A中未示出)被定位为相邻于并且围绕鳍状物230的长度231的至少一部分(鳍状物230的漏极部分)。漏极半导体层包括未被定位为相邻于衬底216的表面208的一个或多个外表面。漏极接触部层(在图2A中未示出)位于沿漏极半导体区域的长度的至少一部分的漏极半导体层的外表面的至少一部分上。TMD单层(在图2A中未示出)被定位在漏极半导体层与漏极接触部金属之间。鳍状物230的长度231和漏极半导体层的长度在平行于衬底216的表面208的同一方向上延伸。FinFET 220的漏极半导体层、漏极接触部金属以及位于漏极接触部层与漏极接触部金属之间的TMD单层在图2A-图2C中未被示出，但是类似于它们的被示出的源极的对应部分(源极半导体层225、源极接触部金属217、TMD单层219)。
如将在下文中更详细地讨论的，图2A中的FinFET源极和漏极接触部中的TMD单层起到将源极接触部金属117与源极区域104之间的界面以及漏极接触部金属与漏极区域106之间的界面的费米能级钉扎的作用。
晶体管220是非平面的，因为鳍状物230从衬底216的表面208延伸。由于栅极222围绕鳍状物230的三个侧面，因此晶体管220可以被视为三栅极晶体管。图2A示出了一个鳍状物延伸穿过栅极222，但是多个鳍状物可以延伸穿过FinFET晶体管的栅极。图2B是沿源极区域235截取的示例性FinFET 200的横截面视图。横截面240示出了位于源极半导体层225上的源极接触部金属217，其中TMD单层219被定位在源极接触部金属217与源极半导体层225之间。
在图2B中可以看出，源极接触部金属217围绕外表面239。在这样的实施例中，接触部可以被称为环绕接触部。图2C示出FinFET 220的变体的横截面，其中，源极接触部金属217位于源极半导体层225的外表面239的仅一部分上。在横截面250中，源极接触部金属217位于源极半导体层225的仅两个外表面239上，并且TMD单层219被定位为相邻于仅两个外表面239。虽然图2C中所示的TMD单层219的范围被示为与源极接触部金属217的范围基本上对准，但是在其它实施例中，在非环绕接触部中，TMD单层219可以进一步延伸超过源极接触部金属217的范围。例如，在一些实施例中，如图2B中所示，图2C的TMD单层219可以围绕源极半导体层225的外表面239中的所有外表面。
虽然源极半导体层225在图2B-图2C中被示为具有五边形横截面形状，但是FinFET接触部中的源极和漏极半导体层的形状不限于此。在其它实施例中，FinFET接触部中的源极和漏极半导体区域的横截面形状可以具有不同于图2B-图2C中所示的形状的形状。
鳍状物230、源极半导体层225和漏极半导体层可以包括硅、硅和锗或另一适当的半导体。
图3A是包括栅极342、源极区域335、漏极区域337和半导体层330的GAAFET 340的透视图。晶体管340形成在衬底316上，衬底316包括表面308、体区域318以及隔离区域314。半导体层330位于衬底316上方且与衬底316分隔开，并且基本上平行于衬底316的表面308。半导体层330从半导体层330的第一端部332延伸到半导体层的第二端部334。栅极342控制经过沟道区域的从半导体层330的源极部分344到半导体层330的漏极部分346的电流流动。沟道区域是由围绕半导体层330的一部分的栅极342生成的。
源极区域335包括半导体层330的源极部分344，并且源极半导体层325(在图3A中未示出)被定位为相邻于并且围绕半导体层330的长度331的至少一部分(半导体层300的源极部分344)。源极接触部金属317(在图3A中未示出)位于源极半导体层325上，并且沿源极半导体层325的长度的至少一部分围绕源极半导体层325。TMD单层319被定位在源极半导体层325与源极接触部金属317之间。半导体层330的长度331和源极半导体层325的长度在平行于衬底316的表面308的同一方向上延伸。
漏极区域337包括半导体层330的漏极部分346，并且漏极半导体层被定位为相邻于并且围绕半导体层330的长度331的至少一部分(半导体层300的漏极部分346)。漏极接触部金属位于漏极半导体层上，并且沿漏极半导体层的长度的至少一部分围绕漏极半导体层。TMD单层被定位在漏极半导体层与漏极接触部金属之间。GAAFET 340的漏极半导体层、漏极接触部金属以及位于漏极半导体层与漏极接触部金属之间的TMD单层在图3A中未被示出，但是类似于它们的被示出的源极的对应部分(源极半导体层325、源极接触部金属317、TMD单层319)。如将在下文中更详细地讨论的，GAAFET 340的源极和漏极接触部的TMD单层起到将源极接触部金属317与源极半导体层325之间的界面以及漏极接触部金属与漏极半导体层之间的界面的费米能级钉扎的作用。
源极隔离区域338被定位在源极接触部金属317与衬底316之间，以将源极接触部金属317与衬底316隔离，并且漏极隔离区域(在图3A中未示出)被定位在漏极接触部金属与衬底316之间，以将漏极接触部金属与衬底隔离。
晶体管340是非平面的，因为半导体层330位于衬底316上方并且与衬底316分隔开。晶体管340被视为全环绕栅极晶体管，因为栅极342沿半导体层330的长度331的部分围绕半导体层330的所有四个侧面。图3B是沿源极接触部区域截取的GAAFET 340的横截面视图。横截面350示出了被定位在源极接触部金属317与源极半导体层325之间的TMD单层319。
取决于相对于半导体层330的厚度的延伸穿过栅极342的半导体层330的宽度348，GAAFET340可以替代地被称为纳米线或纳米带晶体管。因为图3B中的半导体层330的宽度348大于半导体层330的厚度，因此GAAFET 340可以被称为纳米带晶体管。图3C示出了其中半导体层330的宽度和厚度相似的版本的GAAFET 340的横截面360。据此，具有横截面360的版本的GAAFET 340可以被称为纳米线晶体管。
虽然源极半导体层325在图3B-图3C中被示为具有菱形横截面形状，但是GAAFET接触部中的源极和漏极半导体层的形状不限于此。在其它实施例中，GAAFET接触部中的源极和漏极半导体层的横截面可以具有不同于图3B-图3C中所示的形状的形状。
半导体层330、源极半导体层325和漏极半导体层可以包括硅、硅和锗或另一适当的半导体。
图4A是堆叠GAAFET 440的透视图。堆叠GAAFET 440类似于图3A的GAAFET 340，但是具有位于衬底上方的多个半导体层430。晶体管440形成在衬底416上，衬底416包括表面408、体区域418以及隔离区域414。堆叠GAAFET 440包括栅极462、源极区域435和漏极区域437以及多个半导体层430。单个半导体层430基本上平行于半导体416的表面408，并且沿长度431从单个半导体层430的第一端部432延伸到单个半导体层430的第二端部434。半导体层430相对于衬底416的表面408垂直堆叠。栅极442控制经过多个沟道区域的从半导体层430的源极部分464到半导体层430的漏极部分466的电流流动。沟道区域是由围绕半导体层430的一部分的栅极442形成的。
源极区域435包括半导体层430的源极部分464，并且源极半导体层425被定位为相邻于并且围绕单个半导体层430的长度431的至少一部分(半导体层430的源极部分464)。源极接触部金属417位于源极半导体层425上，并且沿源极半导体层425的长度的至少一部分围绕源极半导体层425。TMD单层419被定位在源极半导体层425与源极接触部金属417之间。半导体层430的长度431和源极半导体层425的长度在平行于衬底416的表面408的同一方向上延伸。
漏极区域437包括半导体层430的漏极部分466，并且漏极半导体层被定位为相邻于并且围绕单个半导体层430的长度431的至少一部分(半导体层430的漏极部分466)。漏极接触部金属位于漏极半导体层上，并且沿漏极半导体层的长度的至少一部分围绕漏极半导体层。TMD单层被定位在漏极半导体层与漏极接触部金属之间。堆叠GAAFET 440的漏极半导体层、漏极接触部金属以及位于漏极接触部层与漏极接触部金属之间的TMD单层在图4A中未被示出，但是类似于它们的被示出的源极的对应部分(源极半导体层425、源极接触部金属417、TMD单层419)。如将在下文中更详细地讨论的，GAAFET 440的源极和漏极接触部的TMD单层起到将源极接触部金属417与源极半导体层425之间的界面以及漏极接触部金属与漏极半导体层之间的界面的费米能级钉扎的作用。半导体层430的长度431和漏极半导体层的长度在平行于衬底416的表面408的同一方向上延伸。
图4B是沿源极接触部区域截取的示例性堆叠GAAFET 440的横截面视图。横截面450示出了被定位在源极接触部金属417与源极半导体层425之间的TMD单层419。图4C示出了其中半导体层430的宽度(例如，宽度468)和厚度相似的版本的GAAFET 440的横截面460。据此，具有横截面460的版本的GAAFET 440可以被称为纳米线晶体管。
虽然源极半导体层425在图4B-图4C中被示为具有堆叠的菱形横截面形状，但是堆叠GAAFET中的源极和漏极半导体区域的形状不限于此。在其它实施例中，堆叠GAAFET中的源极和漏极半导体层的横截面形状可以具有不同于图4B-图4C中所示的形状的形状。
半导体层430、源极半导体层425和漏极半导体层可以包括硅、硅和锗或另一适当的半导体。
图5是一对示例性的垂直堆叠的堆叠GAAFET的横截面视图。横截面500是位于第二堆叠GAAFET 504的源极接触部区域上方的第一堆叠GAAFET 502的源极接触部区域的横截面视图。GAAFET 502和504位于衬底516上方，衬底516包括体区域518和隔离区域514。第一GAAFET 502包括由源极半导体层525围绕的半导体层530。TMD单层519围绕源极半导体层525，并且源极接触部金属517位于源极半导体层525上并且围绕源极半导体层525。第二GAAFET 504包括由源极半导体层527围绕的源极半导体层532。TMD单层521围绕源极半导体层527，并且源极接触部金属537位于源极半导体层527上并且围绕源极半导体层527。分别地，隔离区域538被定位在第二GAAFET 504的源极接触部金属537与衬底516之间，并且隔离区域539被定位在第一GAAFET 502和第二GAAFET 504的源极接触部金属517和537之间。在一些实施例中，GAAFET 502和504中的一个可以是n型晶体管，并且GAAFET 502和504中的另一个可以是p型晶体管。在一些实施例中，GAAFET 502和504可以是属于相同逻辑门(例如，NAND门、NOR门)或不同逻辑门的晶体管。
本文中描述的TMD单层起到将TMD单层所位于的接触部金属-半导体界面的费米能级钉扎的作用。就是说，可以由TMD单层而不是接触部金属来确定金属-半导体界面的费米能级。例如，实验结果指示，二硫化钼(MoS2，包括钼和硫的材料)的单层可以将金属-半导体界面的费米能级钉扎在大约4.48eV处，并且碲化钼(MoTe2)的单层可以将金属-半导体界面的费米能级钉扎在大约4.77eV处。可以通过选择用于单层的TMD来调节(或调整)金属-半导体界面的费米能级。TMD具有化学式MX2，其中，M是过渡金属，并且X是硫、硒或碲。过渡金属二硫属化物单层包括被夹在X原子的两层之间的M原子的中间层。在一些实施例中，本文中所公开的单层是具有以钛、钼、钨、铂、铒、镧和铑作为过渡金属的过渡金属二硫属化物。就是说，在一些实施例中，TMD单层可以是二硫化钼(MoS2)、二硒化钼(MoSe2)、二碲化钼(MoTe2)、二硫化钛(TiS2)、二硒化钛(TiSe2)、二碲化钛(TiTe2)、二硫化钨(WS2)、二硒化钨(WSe2)、二碲化钨(WTe2)、二硫化铂(PtS2)、二硒化铂(PtSe2)、二碲化铂(PtTe2)、二硫化铒(ErS2)、二硒化铒(ErSe2)、二碲化铒(ErTe2)、二硫化铑(RhS2)、二硒化铑(RhSe2)、二碲化铑(RhTe2)、二硫化镧(LaS2)、二硒化镧(LaSe2)或二碲化镧(LaTe2)。
通过为特定的接触部金属选择适当的TMD单层材料，具有TMD单层的接触部金属-半导体界面的肖特基势垒高度可以相对于不具有TMD单层的接触部金属-半导体而被降低。一般而言，将界面费米能级钉扎到较低值的TMD单层可以降低在至n型半导体区域(例如，n型源极/漏极区域)的接触部金属界面处的对于电子的肖特基势垒高度。例如，将费米能级钉扎到接近硅源极/漏极区域的导带能级的值(例如，4.2-4.4eV)的值的TMD单层对于在接触部金属与n型硅源极/漏极区域之间的界面中的使用是有利的。在一些实施例中，具有以铒、镧和钛作为过渡金属的TMD单层被用在n型硅源极/漏极区域的金属接触部中。将界面费米能级钉扎到较高值的TMD单层可以降低在至p型半导体区域(例如，p型源极/漏极区域)的接触部金属界面处的对于空穴的肖特基势垒高度。例如，将费米能级钉扎到大约5.1eV(或更大)的值的TMD单层对于在接触部金属与p型硅源极/漏极区域之间的界面中的使用是有利的。在一些实施例中，具有以铂或铑作为过渡金属的TMD单层被用在p型硅源极/漏极区域的金属接触部中。
图6A-图6E示出了用于形成包括TMD单层的FinFET源极/漏极金属接触部的示例性简化工艺序列。图6A示出了结构600，结构600包括从衬底608的表面604延伸的鳍状物602，衬底608包括体衬底区域612以及隔离区域616。鳍状物602可以包括硅、硅和锗或另一适当的半导体，并且可以包括一种或多种n型掺杂剂或一种或多种p型掺杂剂。图6B示出了在形成被定位为相邻于鳍状物602的外延生长的半导体层620之后的结构600。可以采用一种或多种n型掺杂剂或一种或多种p型掺杂剂的原位掺杂来外延生长半导体层620。图6C示出了在形成电介质层624以及对电介质层624进行蚀刻以形成接触部开口628之后的结构600。图6D示出了在形成TMD单层632之后的结构600。在一些实施例中，可以通过形成(例如，沉积)过渡金属的单层并且然后执行硒化、硫化或碲化工艺以将过渡金属单层转换成TMD单层来生长TMD单层。例如，为了形成二硫化钼(MoS2)的单层，可以首先形成钼的单层，并且然后可以对钼的单层进行硫化。图6E示出了在填充接触部孔638以生成接触部金属层636之后的结构600。
在集成电路部件的制作期间，过渡金属二硫属化物单层可以选择性地形成在接触部金属-半导体界面处。就是说，过渡金属二硫属化物单层可以形成在集成电路部件中选择的半导体区域上，而过渡金属二硫属化物单层不形成在其它半导体区域上。在选择性地在集成电路部件内形成过渡金属二硫属化物单层的一个示例中，需要形成钼接触部以接触NMOS和PMOS晶体管的源极/漏极区域。但是，由于钼具有5.0eV的功函数(相对高的金属功函数)，期望二硫化钼的单层仅形成在n型源极/漏极接触部上，以降低接触部电阻。在该示例中，没有二硫化钼单层形成在p型源极/漏极区域，因为在接触部金属与n型半导体之间的界面处钼的较高的功函数可能更适合。
在选择性的TMD单层形成工艺中，钼单层可以形成在n型和p型源极/漏极半导体区域上。使用光刻和蚀刻工艺，在形成钼单层之后可以在p型源极/漏极区域之上形成掩膜，其中形成在n型源极/漏极区域上的钼单层被暴露。在硫化步骤中，暴露的钼单层可以被硫化，以在n型源极/漏极区域之上形成二硫化钼(MoS2)的单层。形成在p型源极/漏极区域上的钼单层被保护免受硫化步骤的影响。在移除掩膜之后，可以执行随后的钼金属填充步骤，结果是体钼层形成在位于p型源极/漏极区域上的钼单层上以及位于n型源极/漏极区域上的二硫化钼单层上。
选择处理还允许不同的过渡金属二硫属化物单层可以被形成在不同的半导体区域上。例如，第一过渡金属二硫属化物单层可以使用第一光刻和蚀刻工艺形成在第一组半导体区域上，并且第二组过渡金属二硫属化物单层可以使用第二光刻和蚀刻工艺形成在第二组半导体区域上。
本文中所描述或提及的各个层、区域、接触部、晶体管或其它结构可以包括如下的各种材料。包括TMD单层的接触部位于衬底(例如，衬底116、216、316、416、516)上或上方的衬底可以包括硅，并且可以是例如体硅衬底、绝缘体上硅衬底或另一适当的衬底。FinFET的鳍状物(例如，230、602)或被定位在衬底上方并且形成GAAFET(GAAFET半导体层)的沟道区域的半导体层(例如，330、430、530、532)中的任何半导体层可以包括硅、硅和锗或另一适当的半导体。鳍状物在FinFET的p型源极半导体层(例如，235)或p型漏极半导体层中的部分可以包括硅和锗。GAAFET半导体层在GAAFET的p型源极区域(例如，335)或p型漏极区域(例如，337)中的部分也可以包括硅和锗。鳍状物或GAAFET半导体层可以包括一种或多种n型掺杂剂(诸如，磷、砷或锑或另一适当的n型掺杂剂)或一种或多种p型掺杂剂(诸如，硼、镓、铟或另一适当的p型掺杂剂)。鳍状物或GAAFET半导体层可以在鳍状物或GAAFET半导体层的不同部分中包括一种或多种不同的n型或p型掺杂剂。例如，鳍状物或GAAFET半导体层的沟道区域可以包括与鳍状物或GAAFET半导体层的在FinFET或GAAFET的源极和漏极区域中的部分不同的一种或多种掺杂剂。
被定位为相邻于鳍状物或GAAFET半导体层的源极半导体层(225、325、425、525、620)和漏极半导体层可以包括硅、硅和锗或另一适当的半导体。源极半导体层(225、325、425、525、620)和漏极半导体层可以包括一种或多种n型掺杂剂(诸如，磷、砷或锑或另一适当的n型掺杂剂)或一种或多种p型掺杂剂(诸如，硼、镓、铟或另一适当的p型掺杂剂)。在一些实施例中，可以外延生长源极半导体层和漏极半导体层。可以经由在外延生长的源极或漏极半导体层中进行原位掺杂来引入n型掺杂剂或p掺杂剂。
源极接触部金属(例如，117、217、317、417、517、537、632)或漏极接触部金属可以包括钨、钴、钛、金、铝、钼、铬和镍或另一适当的金属或合金。衬底隔离区域(例如，114、214、314、414、514、604)可以包括二氧化硅(SiO2，包括硅和氧化物的材料)或任何其它适当的氧化物、氮化物或适于在相邻的晶体管之间提供电隔离的任何其它材料。
将源极接触部金属或漏极接触部金属与衬底或其它接触部金属隔离的隔离区域可以是适当的氮化物或氧化物，诸如二氧化硅(SiO2)、碳掺杂(C掺杂)的二氧化硅(C掺杂的SiO2，也称为CDO或有机硅酸盐玻璃，其是包括硅、氧和碳的材料)、氟掺杂的二氧化硅(F掺杂的SiO2，也称为氟硅酸盐玻璃，其是包括氟、硅和氧的材料)、氢掺杂的二氧化硅(H掺杂的SiO2，其是包括硅、氧和氢的材料)或氮化硅(Si3N4，其是包括硅和氮的材料)。
在一些实施例中，一个或多个阻挡层可以被定位在源极接触部金属或漏极接触部金属至半导体之间，以限制从接触部金属层扩散到TMD单层或者半导体层或区域的金属的量。阻挡层可以包括钴(Co)、钌(Ru)、钽(Ta)、氮化钽(其是包括钽和氮的材料(例如，TaN、Ta2N、Ta3N5))、氧化铟(In2O3，其是包括铟和氧的材料)、氮化钨(其是包括钨和氮的材料(例如，W2N、WN、WN2))以及氮化钛(TiN，其是包括钛和氮的材料)或另一适当的材料。
本文中所描述的接触部可以用在本文中所描述或提及的任何处理器单元、集成电路部件或计算系统中。接触部可以被制作为集成电路结构的部分。集成电路结构可以包括管芯衬底(例如包括硅的管芯衬底)和一个或多个互连或金属层。接触部可以通过过孔或通过被定位为相邻于金属层的线来连接到互连或金属层的线。集成电路结构可以包括其它类型的装置，例如电子晶体管(通过控制电流的流动来操作并且不依赖于层或部件的磁化的切换来操作的例如CMOS晶体管的晶体管)和/或使用磁电切换来将输入电压/电荷变换成磁自旋态(例如，电荷至自旋变换)并且进一步使用自旋轨道转导将磁自旋态变换回到输出电荷/电压(例如，自旋至电荷变换)的磁电自旋轨道(MESO)装置。包括具有本文中描述的TMD单层的接触部中的任何接触部的集成电路部件可以附接到印刷电路板。在一些实施例中，一个或多个额外的集成电路部件可以附接到电路板。在一些实施例中，印刷电路板和集成电路部件可以位于包括包围印刷电路板和集成电路部件的外壳的计算装置中。
图7是形成到包括过渡金属二硫属化物单层的半导体的金属接触部的示例性方法。在方法700中的710处，形成半导体层或区域。在720处，形成包括过渡金属和硫、硒或碲的单层，该单层形成为相邻于半导体层或区域。在730处，形成第一层。第一层位于单层上，第一层包括金属。
在一些实施例中，方法700可以包括额外的要素。例如，方法700还可以包括在形成半导体层或区域之前形成鳍状物，该鳍状物从衬底的表面延伸，半导体层或区域被定位为相邻于并且围绕鳍状物的长度的至少一部分，半导体层或区域包括未被定位为相邻于衬底的表面的一个或多个外表面，第一层位于一个或多个外表面上并且沿半导体层或区域的长度的至少一部分围绕一个或多个外表面，半导体层或区域的长度以及鳍状物的长度在平行于衬底的表面的同一方向上延伸，鳍状物包括硅。
在另一示例中，还包括形成一个或多个第二层，该一个或多个第二层位于衬底上方并且与衬底分隔开，半导体层或区域被定位为相邻于并且围绕一个或多个第二层中的单个第二层的至少一部分，第一层位于半导体层或区域的长度的至少一部分上并且围绕半导体层或区域的长度的至少一部分，第一层的长度和一个或多个第二层中的单个第二层的长度在平行于衬底的表面的同一方向上延伸，一个或多个第二层包括硅。
图8是可以被包括在本文中所公开的任何集成电路部件中的晶圆800和管芯802。晶圆800可以由半导体材料构成，并且可以包括具有形成在晶圆800的表面上的具有集成电路结构的一个或多个管芯802。单个管芯802可以是包括任何适当的集成电路的集成电路产品的重复单元。在完成半导体产品的制作之后，晶圆800可以经历单个化(singulation)工艺，其中，管芯802被彼此分隔开以提供集成电路产品的分立的“芯片”。管芯802可以包括一个或多个晶体管(例如，下文讨论的图9的晶体管940中的一些晶体管)、将电信号布线到晶体管的支持电路系统、无源部件(例如，信号迹线、电阻器、电容器或电感器)，和/或任何其它集成电路部件。在一些实施例中，晶圆800或管芯802可以包括存储器装置(例如，随机存取存储器(RAM)装置，例如静态RAM(SRAM)装置、磁性RAM(MRAM)装置、电阻式RAM(RRAM)装置、导电桥接式RAM(CBRAM)装置等)、逻辑装置(例如，AND、OR、NAND或NOR门)或任何其它适当的电路元件。这些装置中的多个装置可以被组合在单一管芯802上。例如，由多个存储器装置形成的存储器阵列可以与处理器单元(例如，图11的处理器单元1102)或被配置为将信息存储在存储器装置中或执行存储在存储器阵列中的指令的其它逻辑单元形成在同一管芯802上。可以使用管芯到晶圆组装技术来制造本文中所公开的微电子组件中的各种微电子组件，在管芯到晶圆组装技术中，一些管芯802附接到包括管芯802中的其它管芯的晶圆800，并且晶圆800随后被单个化。
图9是可以被包括在本文中所公开的任何微电子组件或集成电路部件中的集成电路装置900的横截面侧视图。集成电路装置900中的一个或多个集成电路装置可以被包括在一个或多个管芯802(图8)中。集成电路装置900可以形成在管芯衬底902(例如，图8的晶圆800)上，并且可以被包括在管芯(例如，图8的管芯802)中。例如，管芯衬底902可以是由包括n型或p型材料系统(或两者的组合)的半导体材料系统构成的半导体衬底。例如，管芯衬底902可以包括使用体硅或绝缘体上硅(SOI)子结构形成的晶体衬底。在一些实施例中，可以使用替代材料形成管芯衬底902，所述替代材料可以与硅组合或可以不与硅组合，包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。也可以使用被分类为II-VI、III-V或IV族的其它材料形成管芯衬底902。尽管这里描述了可以形成管芯衬底902的材料的一些示例，但是可以使用可以充当集成电路装置900的基础的任何材料。管芯衬底902可以是单个化的管芯(例如，图8的管芯802)或晶圆(例如，图8的晶圆800)的部分。
集成电路装置900可以包括设置在管芯衬底902上的一个或多个装置层904。装置层904可以包括形成在管芯衬底902上的一个或多个晶体管940(例如，金属氧化物半导体场效应晶体管(MOSFET))的特征。晶体管940可以包括例如一个或多个源极和/或漏极(S/D)区域920、用于控制在S/D区域920之间的电流流动的栅极922，以及用于将电信号布线到S/D区域920/对来自S/D区域920电信号进行布线的一个或多个S/D接触部924。S/D接触部924可以包括包含本文中描述的过渡金属二硫属化物单层接触部中的任何接触部。晶体管940可以包括为了清楚起见未描绘的额外的特征，例如装置隔离区域、栅极接触部等。晶体管940不限于图9中描绘的类型和构造，并且可以包括多种多样的其它类型和构造(例如平面晶体管、非平面晶体管或两者的组合)。非平面晶体管可以包括FinFET晶体管(例如双栅极晶体管或三栅极晶体管)以及环绕栅极晶体管或全环绕栅极晶体管(例如纳米带、纳米片或纳米线晶体管)。图1A、图2A、图3A和图4A分别是示例性平面晶体管、FinFET晶体管、全环绕栅极晶体管以及堆叠的全环绕晶体管的简化透视图，并且在上文中被更详细地描述。
晶体管940可以包括由至少两个层(栅极电介质和栅极电极)形成的栅极922。栅极电介质可以包括一个层或层的堆叠体。一个或多个层可以包括氧化硅、二氧化硅、碳化硅和/或高k电介质材料。
高k电介质材料可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌的元素。可以用在栅极电介质中的高k材料的示例包括但不限于：氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌。在一些实施例中，可以对栅极电介质执行退火工艺以在使用高k材料时改进其质量。
栅极电极可以形成在栅极电介质上，并且可以包括至少一种p型功函数金属或n型功函数金属，这取决于晶体管940将是p型金属氧化物半导体(PMOS)还是n型金属氧化物半导体(NMOS)晶体管。在一些实施方式中，栅极电极可以由两个或更多个金属层的堆叠体组成，其中一个或多个金属层是功函数金属层，并且至少一个金属层是填充金属层。可以出于其它目的包括其它金属层，例如阻挡层。
对于PMOS晶体管来说，可以用于栅极电极的金属包括但不限于：钌、钯、铂、钴、镍、导电金属氧化物(例如，氧化钌)以及下文参考NMOS晶体管讨论的金属中的任何金属(例如，用于功函数调节)。对于NMOS晶体管来说，可以用于栅极电极的金属包括但不限于：铪、锆、钛、钽、铝、这些金属的合金、这些金属的碳化物(例如，碳化铪、碳化锆、碳化钛、碳化钽和碳化铝)以及上文参考PMOS晶体管讨论的金属中的任何金属(例如，用于功函数调节)。
在一些实施例中，当从晶体管940的沿源极-沟道-漏极方向的横截面观察时，栅极电极可以由U形结构组成，该U形结构包括基本上平行于管芯衬底902的表面的底部和基本上垂直于管芯衬底902的顶表面的两个侧壁部分。在其它实施例中，形成栅极电极的金属层中的至少一个可以简单地是基本上平行于管芯衬底902的顶表面的平面层，并且不包括基本上垂直于管芯衬底902的顶表面的侧壁部分。在其它实施例中，栅极电极可以由U形结构与平面非U形结构的组合组成。例如，栅极电极可以由在一个或多个平面非U形层的顶部形成的一个或多个U形金属层组成。
在一些实施例中，一对侧壁间隔体可以形成在栅极堆叠体的相对侧上，以将栅极堆叠体夹在其间。侧壁间隔体可以由诸如氮化硅、氧化硅、碳化硅、掺杂碳的氮化硅和氮氧化硅的材料形成。用于形成侧壁间隔体的工艺是本领域中公知的，并且一般包括沉积和蚀刻工艺步骤。在一些实施例中，可以使用多个间隔体对；例如，可以在栅极堆叠体的相对侧上形成两对、三对或四对侧壁间隔体。
S/D区域920可以形成在管芯衬底902内，与单个晶体管940的栅极922相邻。例如，可以使用注入/扩散工艺或蚀刻/沉积工艺来形成S/D区域920。在前一种工艺中，诸如硼、铝、锑、磷或砷的掺杂剂可以被离子注入到管芯衬底902中以形成S/D区域920。退火工艺可以在离子注入工艺之后，退火工艺将掺杂剂激活并使它们向管芯衬底902中扩散得更远。在后一种工艺中，可以首先对管芯衬底902进行蚀刻，以在S/D区域920的位置处形成凹陷。接下来可以执行外延沉积工艺以采用用于制作S/D区域920的材料填充该凹陷。在一些实施方式中，S/D区域920可以是使用硅合金(例如硅锗或碳化硅)制作的。在一些实施例中，可以采用诸如硼、砷或磷的掺杂剂对外延沉积的硅合金进行原位掺杂。在一些实施例中，可以使用一种或多种替代性半导体材料(例如锗或III-V族材料或合金)来形成S/D区域920。在其它实施例中，可以使用一层或多层的金属和/或金属合金来形成S/D区域920。
可以通过设置在装置层904上的一个或多个互连层(在图9中被示为互连层906-910)将电信号(例如功率和/或输入/输出(I/O)信号)布线到装置层904的装置(例如，晶体管940)和/或从装置层904的装置对电信号进行布线。例如，装置层904的导电特征(例如，栅极922和S/D接触部924)可以与互连层906-910的互连结构928电耦合。一个或多个互连层906-910可以形成集成电路装置900的金属化堆叠体(也称为“ILD堆叠体”)919。
互连结构928可以布置在互连层906-910内以根据多种多样的设计来对电信号进行布线；具体而言，该布置不限于图9中描绘的互连结构928的特定构造。虽然图9中描绘了特定数量的互连层906-910，但是本公开的实施例包括具有比所描绘的更多或更少的互连层的集成电路装置。
在一些实施例中，互连结构928可以包括填充有导电材料(例如金属)的线928a和/或过孔928b。线928a可以被布置为在与管芯衬底902的其上形成装置层904的表面基本上平行的平面的方向上对电信号进行布线。例如，线928a可以在从图11的视角进出页面的方向上和/或跨越页面的方向上对电信号进行布线。过孔928b可以被布置为在与管芯衬底902的其上形成装置层904的表面基本上垂直的平面的方向上对电信号进行布线。在一些实施例中，过孔928b可以将不同互连层906-910的线928a电耦合在一起。
如图9所示，互连层906-910可以包括设置在互连结构928之间的电介质材料926。在一些实施例中，设置在互连层906-910中的不同互连层中的互连结构928之间的电介质材料926可以具有不同的成分；在其它实施例中，在不同互连层906-910之间的电介质材料926的成分可以相同。装置层904也可以包括设置在晶体管940和金属化堆叠体的底层之间的电介质材料926。装置层904中包括的电介质材料926可以具有与互连层906-910中包括的电介质材料926不同的成分；在其它实施例中，装置层904中的电介质材料926的成分可以与互连层906-910中的任何一者中包括的电介质材料926相同。
第一互连层906(被称为金属1或“M1”)可以直接形成在装置层904上。在一些实施例中，如图所示，第一互连层906可以包括线928a和/或过孔928b。第一互连层906的线928a可以与装置层904的接触部(例如，S/D接触部924)耦合。第一互连层906的过孔928b可以与第二互连层908的线928a耦合。
第二互连层908(被称为金属2或“M2”)可以直接形成在第一互连层906上。在一些实施例中，第二互连层908可以包括过孔928b以将第二互连层908的线928与第三互连层910的线928a耦合。虽然为了清楚起见在单个互连层内用线在结构上绘出了线928a和过孔928b，但是在一些实施例中，线928a和过孔928b在结构上和/或材料上可以是连续的(例如，在双镶嵌工艺期间被同时填充)。
第三互连层910(被称为金属3或“M3”)(以及额外的互连层，依据需要)可以根据结合第二互连层908或第一互连层906描述的类似技术和构造接连形成在第二互连层908上。在一些实施例中，在集成电路装置900中的金属化堆叠体919中“层级更高”(即，距装置层904更远)的互连层可以比在金属化堆叠体919中更低的互连层厚，其中更高的互连层中的线928a和过孔928b比更低的互连层中的线928a和过孔928b厚。
集成电路装置900可以包括阻焊剂材料934(例如，聚酰亚胺或类似材料)和形成在互连层906-910上的一个或多个导电接触部936。在图9中，导电接触部936被示为采取接合焊盘的形式。导电接触部936可以与互连结构928电耦合，并且被配置为将(多个)晶体管940的电信号布线到外部装置。例如，焊料接合部可以形成在一个或多个导电接触部936上，以将包括集成电路装置900的集成电路管芯与另一个部件(例如，印刷电路板)机械和/或电耦合。集成电路装置900可以包括额外的或替代的结构来对来自互连层906-910的电信号进行布线；例如，导电接触部936可以包括将电信号布线到外部部件的其它类似特征(例如，柱)。
在集成电路装置900是双侧管芯的一些实施例中，集成电路装置900可以包括位于(多个)装置层904的相对侧上的另一金属化堆叠体(未示出)。该金属化堆叠体可以包括如上文参考互连层906-910所讨论的多个互连层，以在(多个)装置层904与位于集成电路装置900的与导电接触部936相对的一侧上的额外的导电接触部(未示出)之间提供导电通路(例如，包括导电线和过孔)。
在集成电路装置900是双侧管芯的其它实施例中，集成电路装置900可以包括穿过管芯衬底902的一个或多个贯穿硅过孔(TSV)；这些TSV可以与(多个)装置层904接触，并且可以在(多个)装置层904与位于集成电路装置900的与导电接触部936相对的一侧上的额外的导电接触部(未示出)之间提供导电通路。在一些实施例中，延伸穿过衬底的TSV可以用于将来自位于集成电路装置900的与导电接触部936相对的一侧上的导电接触部的电源和接地信号布线到晶体管940和被集成到管芯900中的任何其它部件，并且金属化堆叠体919可以用于将I/O信号从导电接触部936布线到晶体管940和被集成到管芯900中的任何其它部件。
多个集成电路装置900可以被堆叠，其中单个堆叠的装置中的一个或多个TSV在装置中的一个与堆叠体中的任何其它装置之间提供连接。例如，一个或多个高带宽存储器(HBM)集成电路管芯可以被堆叠在基底集成电路管芯的顶部上，并且HBM管芯中的TSV可以在单个HBM和基底集成电路管芯之间提供连接。导电接触部可以在堆叠体中的相邻集成电路管芯之间提供额外的连接。在一些实施例中，导电接触部可以是精细间距焊料凸块(微凸块)。
图10是集成电路装置组件1000的横截面侧视图，集成电路装置组件1000可以包括本文中所公开的微电子组件中的任何微电子组件。集成电路装置组件1000包括设置在电路板1002(其可以是母板、系统板、主板等)上的多个部件。集成电路装置组件1000包括设置在电路板1002的第一面1040和电路板1002的相对的第二面1042上的部件；一般而言，部件可以设置在面1040和1042中的一者或两者上。下文参考集成电路装置组件1000讨论的任何集成电路部件可以采取本文中所公开的微电子组件的实施例中的任何适当的实施例的形式。
在一些实施例中，电路板1002可以是印刷电路板(PCB)，其包括由电介质材料层彼此分隔开并且由导电过孔互连的多个金属(或互连)层。单个金属层包括导电迹线。可以依照期望的电路图案形成金属层中的任何一个或多个金属层，以在耦合到电路板1002的部件之间对电信号进行布线(可选地，结合其它金属层)。在其它实施例中，电路板1002可以是非PCB衬底。图10中示出的集成电路装置组件1000包括通过耦合部件1016耦合到电路板1002的第一面1040的内插器上封装结构1036。耦合部件1016可以将内插器上封装结构1036电和机械耦合到电路板1002，并且可以包括焊料球(如图10中所示)、引脚(例如，作为引脚栅格阵列(PGA)的部分)、接触部(例如，作为连接盘栅格阵列(LGA)的部分)、插座的公部分和母部分、粘合剂、底部填充材料和/或任何其它适当的电和/或机械耦合结构。
内插器上封装结构1036可以包括通过耦合部件1018耦合到内插器1004的集成电路部件1020。耦合部件1018可以针对应用采取任何适当的形式，例如上文参考耦合部件1016所讨论的形式。尽管图10中示出了单一集成电路部件1020，但是可以将多个集成电路部件耦合到内插器1004；实际上，可以将额外的内插器耦合到内插器1004。内插器1004可以提供用于将电路板1002和集成电路部件1020桥接的居间衬底。
集成电路部件1020可以是封装的或未封装的集成电路产品，其包括一个或多个集成电路管芯(例如，图8的管芯802、图9的集成电路装置900)和/或一个或多个其它适当的部件。封装的集成电路部件包括安装在封装衬底上的一个或多个集成电路管芯，其中集成电路管芯和封装衬底被包封在诸如金属、塑料、玻璃或陶瓷的外壳材料中。在未封装的集成电路部件1020的一个示例中，单一的单片集成电路管芯包括附接到管芯上的接触部的焊料凸块。焊料凸块允许管芯直接附接到内插器1004。集成电路部件1020可以包括一个或多个计算系统部件，例如一个或多个处理器单元(例如，片上系统(SoC)、处理器核心、图形处理器单元(GPU)、加速器、芯片组处理器)、I/O控制器、存储器或网络接口控制器。在一些实施例中，集成电路部件1020可以包括一个或多个额外的有源或无源装置，例如电容器、去耦电容器、电阻器、电感器、熔断器、二极管、变压器、传感器、静电放电(ESD)装置和存储器装置。
在集成电路部件1020包括多个集成电路管芯的实施例中，管芯可以是相同类型的(同构的多管芯集成电路部件)或者是两种或更多种不同类型的(异构的多管芯集成电路部件)。多管芯集成电路部件可以被称为多芯片封装(MCP)或多芯片模块(MCM)。
除了包括一个或多个处理器单元之外，集成电路部件1020还可以包括额外的部件，例如嵌入式DRAM、堆叠的高带宽存储器(HBM)、共享高速缓存存储器、输入/输出(I/O)控制器或存储器控制器。这些额外的部件中的任何部件可以位于与处理器单元相同的集成电路管芯上，或者位于与包括处理器单元的集成电路管芯分隔开的一个或多个集成电路管芯上。这些分隔开的集成电路管芯可以被称为“小芯片”。在集成电路部件包括多个集成电路管芯的实施例中，可以由封装衬底、一个或多个硅内插器、嵌入在封装衬底中的一个或多个硅桥接(例如
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嵌入式多管芯互连桥接(EMIB))或它们的组合来提供管芯之间的互连。
一般而言，内插器1004可以将连接扩展到更宽的间距或者将连接重新布线到不同的连接。例如，内插器1004可以将集成电路部件1020耦合到耦合部件1016的一组球栅阵列(BGA)导电接触部，以便耦合到电路板1002。在图10中所示的实施例中，集成电路部件1020和电路板1002附接到内插器1004的相对侧；在其它实施例中，集成电路部件1020和电路板1002可以附接到内插器1004的同一侧。在一些实施例中，三个或更多个部件可以通过内插器1004互连。
在一些实施例中，内插器1004可以被形成为PCB，该PCB包括由电介质材料层彼此分隔开并且通过导电过孔而互连的多个金属层。在一些实施例中，内插器1004可以由环氧树脂、玻璃纤维增强环氧树脂、具有无机填料的环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在一些实施例中，内插器1004可以由替代性的刚性或柔性材料形成，所述刚性或柔性材料可以包括与上文描述的用于半导体衬底中的材料相同的材料，例如硅、锗和其它III-V族和IV族材料。内插器1004可以包括金属互连1008和过孔1010，其包括但不限于通孔过孔1010-1(其从内插器1004的第一面1050延伸到内插器1004的第二面1054)、盲过孔1010-2(其从内插器1004的第一面1050或第二面1054延伸到内部金属层)以及掩埋过孔1010-3(其连接内部金属层)。
在一些实施例中，内插器1004可以包括硅内插器。在硅内插器的第一面上的连接可以被延伸穿过硅内插器的贯穿硅过孔(TSV)连接到硅内插器的相对的第二面。在一些实施例中，包括硅内插器的内插器1004还可以包括一个或多个布线层，以将在内插器1004的第一面上的连接布线到内插器1004的相对的第二面。
内插器1004还可以包括嵌入式装置1014，其包括无源和有源装置两者。这样的装置可以包括但不限于：电容器、去耦电容器、电阻器、电感器、熔断器、二极管、变压器、传感器、静电放电(ESD)装置和存储器装置。还可以在内插器1004上形成更复杂的装置，例如射频装置、功率放大器、功率管理装置、天线、阵列、传感器和微机电系统(MEMS)装置。内插器上封装结构1036可以采取任何本领域中已知的内插器上封装结构的形式。
集成电路装置组件1000可以包括通过耦合部件1022耦合到电路板1002的第一面1040的集成电路部件1024。耦合部件1022可以采取上文参考耦合部件1016讨论的任何实施例的形式，并且集成电路部件1024可以采取上文参考集成电路部件1020讨论的任何实施例的形式。
图10中示出的集成电路装置组件1000包括通过耦合部件1028耦合到电路板1002的第二面1042的封装上封装结构1034。封装上封装结构1034可以包括通过耦合部件1030耦合在一起的集成电路部件1026和集成电路部件1032，使得集成电路部件1026设置在电路板1002与集成电路部件1032之间。耦合部件1028和1030可以采取上文讨论的耦合部件1016的任何实施例的形式，并且集成电路部件1026和1032可以采取上文讨论的集成电路部件1020的任何实施例的形式。可以根据本领域已知的任何封装上封装结构来构造封装上封装结构1034。
图11是可以包括集成电路部件的示例性电装置1100的框图，所述集成电路部件包括本文中所公开的接触部中的一个或多个接触部。例如，电装置1100的部件中的任何适当的部件可以包括本文中所公开的集成电路装置组件1000、集成电路部件1020、集成电路装置900或集成电路管芯802中的一个或多个。在图11中多个部件被示出为包括在电装置1100中，但是这些部件中的任何一个或多个部件可以被省略或复制，以适于应用。在一些实施例中，包括在电装置1100中的部件中的一些或所有部件可以附接到一个或多个母板、主板或系统板。在一些实施例中，这些部件中的一个或多个部件被制作在单一的片上系统(SoC)管芯上。
另外，在各种实施例中，电装置1100可以不包括图11中所示的部件中的一个或多个部件，但是电装置1100可以包括用于耦合到所述一个或多个部件的接口电路系统。例如，电装置1100可以不包括显示装置1106，但是可以包括显示装置1106可以耦合到的显示装置接口电路系统(例如，连接器和驱动器电路系统)。在另一组示例中，电装置1100可以不包括音频输入装置1124或音频输出装置1108，但是可以包括音频输入装置1124或音频输出装置1108可以耦合到的音频输入或输出装置接口电路系统(例如，连接器和支持电路系统)。
电装置1100可以包括一个或多个处理器单元1102(例如，一个或多个处理器单元)。如本文中所使用的，术语“处理器单元”、“处理单元”或“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其它电子数据的任何装置或装置的部分。处理器单元1102可以包括一个或多个数字信号处理器(DSP)、专用集成电路(ASIC)、中央处理单元(CPU)、图形处理单元(GPU)、通用GPU(GPGPU)、加速处理单元(APU)、现场可编程门阵列(FPGA)、神经网络处理单元(NPU)、数据处理器单元(DPU)、加速器(例如，图形加速器、压缩加速器、人工智能加速器)、控制器密码处理器(在硬件内执行密码算法的专用处理器)、服务器处理器、控制器或任何其它适当类型的处理器单元。同样，处理器单元可以被称为XPU(或xPU)。
电装置1100可以包括存储器1104，所述存储器1104自身可以包括一个或多个处理器装置，诸如易失性存储器(例如，动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM))、非易失性存储器(例如，只读存储器(ROM)、闪存存储器、基于硫属化物的相变非电压存储器)、固态存储器和/或硬盘驱动器。在一些实施例中，存储器1104可以包括与处理器单元1102位于同一集成电路管芯上的存储器。该存储器可以用作高速缓存存储器(例如，1级(L1)、2级(L2)、3级(L3)、4级(L4)、末级高速缓存(LLC))，并且可以包括嵌入式动态随机存取存储器(eDRAM)或者自旋转移矩磁性随机存取存储器(STT-MRAM)。
在一些实施例中，电装置1100可以包括与电装置1100中的另一个处理器单元1102异构的或不对称的一个或多个处理器单元1102。就包括架构、微架构、热、功耗特性等的一系列品质标准而言，系统中的处理单元1102之间可能存在多种差异。这些差异自身可以有效地显现为电装置1100中的处理器单元1102之间的不对称性和异构性。
在一些实施例中，电装置1100可以包括通信部件1112(例如，一个或多个通信部件)。例如，通信部件1112可以管理用于向和从电装置1100传输数据的无线通信。术语“无线”及其派生词可以用于描述可以通过使用经调制的电磁辐射通过非固态介质来传送数据的电路、装置、系统、方法、技术、通信信道等。术语“无线”不暗示相关联的装置不含有任何引线，尽管在一些实施例中它们可能不含有。
通信部件1112可以实施多种无线标准或协议中的任何无线标准或协议，包括但不限于电气和电子工程师协会(IEEE)标准，其包括Wi-Fi(IEEE 802.11系列)、IEEE 802.16标准(例如，IEEE802.16-2005修订版)、长期演进(LTE)项目以及任何修订版、更新版和/或修正版(例如，高级LTE项目、超移动宽带(UMB)项目(也被称为“3GPP2”)等)。兼容IEEE 802.16的宽带无线接入(BWA)网络一般被称为WiMAX网络，WiMAX是代表全球微波接入互操作性的首字母缩写词，是通过了针对IEEE 802.16标准的一致性和互操作性测试的产品的认证标志。通信部件1112可以根据全球移动通信系统(GSM)、通用分组无线电服务(GPRS)、通用移动电信系统(UMTS)、高速分组接入(HSPA)、演进型HSPA(E-HSPA)或LTE网络进行操作。通信部件1112可以根据GSM演进的增强数据(EDGE)、GSM EDGE无线电接入网(GERAN)、通用陆地无线电接入网(UTRAN)或演进型UTRAN(E-UTRAN)进行操作。通信部件3712可以根据码分多址(CDMA)、时分多址(TDMA)、数字增强无绳电信(DECT)、演进数据优化(EV-DO)及其衍生物以及任何其它被指定为3G、4G、5G和更高版本的无线协议进行操作。在其它实施例中，通信部件1112可以根据其它无线协议进行操作。电装置1100可以包括天线1122以便于无线通信和/或接收其它无线通信(例如AM或FM无线电传输)。
在一些实施例中，通信部件1112可以管理有线通信，例如电、光或任何其它适当的通信协议(例如，IEEE 802.3以太网标准)。如上所述，通信部件1112可以包括多个通信部件。例如，第一通信部件1112可以专用于较短程的无线通信，例如Wi-Fi或蓝牙，并且第二通信部件1112可以专用于较长程的无线通信，例如全球定位系统(GPS)、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO，或者其它。在一些实施例中，第一通信部件1112可以专用于无线通信，并且第二通信部件1112可以专用于有线通信。
电装置1100可以包括电池/电源电路系统1114。电池/电源电路系统1114可以包括一个或多个能量存储装置(例如，电池或电容器)和/或用于将电装置1100的部件耦合到与电装置1100分隔开的能量源(例如，AC线路电源)的电路系统。
电装置1100可以包括显示装置1106(或如上所讨论的对应的接口电路系统)。显示装置1106可以包括一个或多个嵌入式或者有线或无线连接的外部视觉指示物，例如平视显示器、计算机监视器、投影仪、触摸屏显示器、液晶显示器(LCD)、发光二极管显示器或平板显示器。
电装置1100可以包括音频输出装置1108(或如上所讨论的对应的接口电路系统)。音频输出装置1108可以包括生成可听指示的任何嵌入式或有线或无线连接的外部装置，诸如扬声器、耳机或耳塞。
电装置1100可以包括音频输入装置1124(或如上所讨论的对应的接口电路系统)。音频输入装置1124可以包括生成代表声音的信号的任何嵌入式或者有线或无线连接的装置，例如麦克风、麦克风阵列或数字乐器(例如，具有音乐乐器数字接口(MIDI)输出的乐器)。电装置1100可以包括全球导航卫星系统(GNSS)装置1118(或如上所讨论的对应的接口电路系统)，例如全球定位系统(GPS)装置。如本领域已知的，GNSS装置1118可以与基于卫星的系统通信，并且可以基于从一个或多个GNSS卫星接收的信息来确定电装置1100的地理位置。
电装置1100可以包括其它输出装置1110(或如上所讨论的对应的接口电路系统)。其它输出装置1110的示例可以包括音频编码解码器、视频编码解码器、打印机、用于向其它装置提供信息的有线或无线发射器，或者额外的存储装置。
电装置1100可以包括其它输入装置1120(或如上所讨论的对应的接口电路系统)。其它输入装置1120的示例可以包括加速度计、陀螺仪、罗盘、图像捕获装置(例如，单视场或立体视场相机)、轨迹球、轨迹板、触摸板、键盘、光标控制装置(例如鼠标、触控笔)、触摸屏、接近传感器、麦克风、条形码读取器、快速响应(QR)码读取器、心电图(ECG)传感器、PPG(光电容积描记图)传感器、电流皮肤响应传感器、任何其它传感器或者射频识别(RFID)读取器。
电装置1100可以具有任何期望的形状因子，例如手持或移动电装置(例如，手机、智能电话、移动互联网装置、音乐播放器、平板计算机、膝上型计算机、2合1可变形计算机、便携一体式计算机、上网本计算机、超级本计算机、个人数字助理(PDA)、超级移动个人计算机、便携游戏控制台等)、台式电装置、服务器、机架级计算解决方案(例如，刀片、托盘或雪橇计算系统)、工作站或其它联网的计算部件、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、固定式游戏控制台、智能电视、车辆控制单元、数码相机、数码录像机、可穿戴电装置或嵌入式计算系统(例如，作为车辆、智能家居电器、消费者电子产品或设备、制造设备的部分的计算系统)。在一些实施例中，电装置1100可以是处理数据的任何其它电子装置。在一些实施例中，电装置1100可以包括多个分立的物理部件。考虑到电装置1100在各种实施例中可以显现出的装置的范围，在一些实施例中，电装置1100可以被称为计算装置或计算系统。
如本申请以及权利要求书中所使用的，由术语“和/或”结合的项目的列表可以表示所列项目的任何组合。例如，短语“A、B和/或C”可以表示A；B；C；A和B；A和C；B和C；或者A、B和C。如本申请以及权利要求书中所使用的，由术语“……中的至少一个”结合的项目的列表可以表示所列术语的任何组合。例如，短语“A、B或C中的至少一个”可以表示A；B；C；A和B；A和C；B和C；或者A、B和C。此外，如本申请以及权利要求书中所使用的，由术语“……中的一个或多个”结合的项目的列表可以表示所列术语的任何组合。例如，短语“A、B或C中的一个或多个”可以表示A；B；C；A和B；A和C；B和C；或者A、B和C。
如本申请以及权利要求书中所使用的，陈述或引述为具有在以词语“单个”或“相应”开头的特点、特征等的项目的列表表示列表中的所有项目拥有所陈述或所引述的特点、特征等。例如，短语“A、B或C中的单个个体包括侧壁”或“A、B或C中的相应个体包括侧壁”表示A包括侧壁、B包括侧壁和C包括侧壁。
不应当以任何方式将所公开的方法、设备和系统解释为是限制性的。相反，本公开针对各种公开的实施例的(单独的和在彼此的各种组合和子组合中的)所有新颖且非显而易见的特征和方面。所公开的方法、设备和系统不限于任何具体的方面或特征或者它们的组合，而且所公开的实施例也不需要存在任何一个或多个具体的优点或解决任何一个或多个具体的问题。
出于更好的理解的目的并且不是旨在范围上进行限制，本文中已经参考本公开的设备或方法呈现了操作理论、科学原理或其它理论描述。所附权利要求书中的设备和方法不限于以这样的操作理论所描述的方式起作用的那些设备和方法。
尽管为了便于呈现，以特定序列顺序描述了一些所公开的方法的操作，但是应当理解，除非本文中所阐述的具体语言要求特定的排序，否则该描述的方式涵盖重新排列。例如，在一些情况下，按序描述的操作可以被重新排列或同时执行。此外，为了简单起见，附图可能没有示出所公开的方法可以结合其它方法使用的各种方式。
以下示例涉及本文中所公开的技术的额外的实施例。
示例1是一种设备，包括：衬底，衬底包括硅；鳍状物，鳍状物从衬底的表面延伸，鳍状物包括硅；第一层，第一层被定位为相邻于鳍状物并且沿鳍状物的长度的至少一部分围绕鳍状物，第一层包括未被定位为相邻于衬底的表面的一个或多个外表面，第一层包括硅；第二层，第二层位于沿第一层的长度的至少一部分的一个或多个外表面上，第一层的长度在平行于衬底的表面的第一方向上延伸，鳍状物的长度在第一方向上延伸，第二层包括金属；以及单层，单层被定位在第一层与第二层之间，单层包括：过渡金属；以及硫、硒、碲。
示例2是一种设备，包括：衬底，衬底包括硅；一个或多个第一层，一个或多个第一层位于衬底上方并且与衬底分隔开，一个或多个第一层包括硅；第二层，第二层被定位为相邻于一个或多个第一层并且沿一个或多个第一层中的单个第一层的长度的至少一部分围绕一个或多个第一层，第二层包括硅；第三层，第三层位于第二层上并且沿第二层的长度的至少一部分围绕第二层，单个第一层的长度在平行于衬底的表面的第一方向上延伸，第二层的长度在第一方向上延伸，第三层包括金属；以及单层，单层被定位在第一层与第二层之间，单层包括：过渡金属以及硫、硒或碲。
示例3是一种设备，包括：衬底，衬底包括硅；第一层，第一层位于衬底的第一区域上，第一区域从衬底的表面延伸到衬底内的深度，第一层包括金属，第一区域包括n型掺杂剂或p型掺杂剂；以及单层，单层被定位在第一层与第一区域之间，单层包括：过渡金属以及硫、硒或碲。
示例4包括示例1-3中的任何一项的设备，其中，单层包括过渡金属二硫属化物。
示例5包括示例1-3中的任何一项的设备，其中，单层包括碲，并且单层的过渡金属是钼。
示例6包括示例1-3中的任何一项的设备，其中，单层包括硒，并且单层的过渡金属是钼。
示例7包括示例1-3中的任何一项的设备，其中，单层包括硫，并且单层的过渡金属是钼。
示例8包括示例1-3中的任何一项的设备，其中，单层包括碲，并且单层的过渡金属是钨。
示例9包括示例1-3中的任何一项的设备，其中，单层包括硒，并且单层的过渡金属是钨。
示例10包括示例1-3中的任何一项的设备，其中，单层包括硫，并且单层的过渡金属是钨。
示例11包括示例1-3中的任何一项的设备，其中，单层包括碲，并且单层的过渡金属是铂。
示例12包括示例1-3中的任何一项的设备，其中，单层包括硒，并且单层的过渡金属是铂。
示例13包括示例1-3中的任何一项的设备，其中，单层包括硫，并且单层的过渡金属是铂。
示例14包括示例1-3中的任何一项的设备，其中，单层包括碲，并且单层的过渡金属是钛。
示例15包括示例1-3中的任何一项的设备，其中，单层包括硒，并且单层的过渡金属是钛。
示例16包括示例1-3中的任何一项的设备，其中，单层包括硫，并且单层的过渡金属是钛。
示例17包括示例1-3中的任何一项的设备，其中，单层包括碲，并且单层的过渡金属是铒。
示例18包括示例1-3中的任何一项的设备，其中，单层包括硒，并且单层的过渡金属是铒。
示例19包括示例1-3中的任何一项的设备，其中，单层包括硫，并且单层的过渡金属是铒。
示例20包括示例1-3中的任何一项的设备，其中，单层包括碲，并且单层的过渡金属是镧。
示例21包括示例1-3中的任何一项的设备，其中，单层包括硒，并且单层的过渡金属是镧。
示例22包括示例1-3中的任何一项的设备，其中，单层包括硫，并且单层的过渡金属是镧。
示例23包括示例1-3中的任何一项的设备，其中，单层包括铒和碲，并且单层的过渡金属是铑。
示例24包括示例1-3中的任何一项的设备，其中，单层包括硒，并且单层的过渡金属是铑。
示例25包括示例1-3中的任何一项的设备，其中，单层包括硫，并且单层的过渡金属是铑。
示例26包括示例1、4-25中的任何一项的设备，其中，第二层包括钨、钴、钛、金、铝、钼、铬和镍中的一种或多种。
示例27包括示例1、4-26中的任何一项的设备，其中，第一层包括n型掺杂剂。
示例28包括示例27的设备，其中，n型掺杂剂是磷、砷或锑。
示例29包括示例27的设备，其中，单层的过渡金属是铒、镧或钛。
示例30包括示例1、4-25的设备，其中，第一层包括p型掺杂剂。
示例31包括示例30的设备，其中，p型掺杂剂是硼、镓或铟。
示例32包括示例30的设备，其中，单层的过渡金属是铂或铑。
示例33包括示例30的设备，其中，第一层还包括锗。
示例34包括示例1、4-33中的任何一项的设备，单层被定位为相邻于第一层的一个或多个外表面。
示例35包括示例1、4-34中的任何一项的设备，其中，包括硅的第一层是晶体管的源极区域或漏极区域的至少一部分。
示例36包括示例1、4-35中的任何一项的设备，其中，第二层被定位为相邻于第一层。
示例37包括示例1、4-36中的任何一项的设备，其中，第三层被定位在第二层与单层之间，第三层包括：钽；钌；钛；钛和氮；铟；或者铟和氧。
示例38包括示例2、4-25中的任何一项的设备，其中，第三层包括钨、钴、钛、金、铝、钼、铬和镍中的一种或多种。
示例39包括示例2、4-25、38中的任何一项的设备，其中，第二层包括n型掺杂剂。
示例40包括示例39的设备，其中，n型掺杂剂是磷、砷或锑。
示例41包括示例39的设备，其中，单层的过渡金属是铒、镧或钛。
示例42包括示例2、4-25、38中的任何一项的设备，其中，第二层包括p型掺杂剂。
示例43包括示例42的设备，其中，p型掺杂剂是硼、镓或铟。
示例44包括示例42的设备，其中，单层的过渡金属是铂或铑。
示例45包括示例42的设备，其中，第一层和第二层还包括锗。
示例46包括示例2、4-25、38-45中的任何一项的设备，其中，一个或多个第一层是晶体管的一个或多个源极区域或一个或多个漏极区域的至少一部分。
示例47包括示例2、4-25、38-46中的任何一项的设备，其中，一个或多个第一层是相对于衬底的表面垂直堆叠的多个第一层。
示例48包括示例2、4-25、38-47中的任何一项的设备，其中，第三层被定位为相邻于第二层。
示例49包括示例2的设备，其中，第四层被定位在第三层与单层之间，第四层包括：钽；钌；钛；钛和氮；铟；或者铟和氧。
示例50包括示例3-25中的任何一项的设备，其中，第一层包括钨、钴、钛、金、铝、钼、铬和镍中的一种或多种。
示例51包括示例3-25、50中的任何一项的设备，其中，第一区域包括n型掺杂剂。
示例52包括示例51的设备，其中，n型掺杂剂是磷、砷或锑。
示例53包括示例51的设备，其中，单层的过渡金属是铒、镧或钛。
示例54包括示例3-25、50中的任何一项的设备，其中，第一区域包括p型掺杂剂。
示例55包括示例54的设备，其中，p型掺杂剂是硼、镓或铟。
示例56包括示例54的设备，其中，单层的过渡金属是铂或铑。
示例57包括示例3-25、50-56中的任何一项的设备，其中，第一区域还包括锗。
示例58包括示例3-25、50-57中的任何一项的设备，其中，第一区域是晶体管的源极区域或漏极区域的部分。
示例59包括示例3-25、50-58中的任何一项的设备，其中，第一层被定位为相邻于第一区域。
示例60包括示例3的设备，其中，第二层被定位在第一层与单层之间，第二层包括：钽；钌；钛；钛和氮；铟；或者铟和氧。
示例61包括示例1-60中的任何一项的设备，其中，设备是处理器单元。
示例62包括示例1-60中的任何一项的设备，其中，设备是集成电路部件。
示例63包括示例1、4-37中的任何一项的设备，其中，设备包括：印刷电路板；以及第一集成电路部件，第一集成电路部件附接到印刷电路板，第一集成电路部件包括衬底、鳍状物、第一层、第二层以及单层。
示例64包括示例63的设备，其中，设备还包括附接到印刷电路板的一个或多个第二集成电路部件。
示例65包括示例63的设备，其中，设备还包括包围印刷电路板和第一集成电路部件的外壳。
示例66是一种方法，包括：形成半导体层或区域，半导体层或区域包括硅；形成单层，单层包括：过渡金属；以及硫、硒或碲，单层被定位为相邻于半导体层或区域；以及形成第一层，第一层位于单层上，第一层包括金属。
示例67包括示例66的方法，其中，形成半导体层或区域包括外延生长半导体层或区域。
示例68包括示例66或67的方法，其中，过渡金属包括铂、钨、钛、钼、铒、镧或铑。
示例69包括示例66-68中的任何一项的方法，其中，第一层的金属包括钨、钴、钛、金、铝、钼、铬和镍中的一种或多种。
示例70包括示例66-69中的任何一项的方法，其中，半导体层或区域是作为衬底的部分的半导体区域，半导体区域从衬底的表面延伸到衬底内的深度，衬底包括硅。
示例71包括示例66-70中的任何一项的方法，其中，半导体层或区域还包括锗。
示例72包括示例66-71中的任何一项的方法，其中，半导体层或区域包括n型掺杂剂。
示例73包括示例72的方法，其中，n型掺杂剂是磷、砷或锑。
示例74包括示例66的方法，其中，单层的过渡金属是铒、镧或钛。
示例75包括示例66-71中的任何一项的方法，其中，半导体层或区域包括p型掺杂剂。
示例76包括示例75的方法，其中，p型掺杂剂是硼、镓或铟。
示例77包括示例75的方法，其中，单层的过渡金属是铂或铑。
示例78包括示例66-77中的任何一项的方法，其中，第一层被定位为相邻于半导体层或区域。
示例79包括示例66-78中的任何一项的方法，还包括：在形成第一层之前形成第二层，第二层被定位在半导体层或区域与第一层之间，第二层包括：钽；钌；钛；钛和氮；铟；或者铟和氧。
示例80包括示例66-79中的任何一项的方法，还包括：在形成半导体层或区域之前形成鳍状物，鳍状物从衬底的表面延伸，半导体层或区域被定位为相邻于鳍状物并且沿鳍状物的长度的至少一部分围绕鳍状物，半导体层或区域包括未被定位为相邻于衬底的表面的一个或多个外表面，第一层位于一个或多个外表面上并且沿半导体层或区域的长度的至少一部分围绕一个或多个外表面，半导体层或区域的长度在平行于衬底的表面的第一方向上延伸，鳍状物的长度在第一方向上延伸，鳍状物包括硅。
示例81包括示例80的方法，其中，鳍状物还包括锗。
示例82包括示例66-79中的任何一项的方法，还包括：形成一个或多个第二层，一个或多个第二层位于衬底上方并且与衬底分隔开，半导体层或区域被定位为相邻于一个或多个第二层并且沿一个或多个第二层中的单个第二层的长度的至少一部分围绕一个或多个第二层，第一层位于半导体层或区域的长度的至少一部分上并且围绕半导体层或区域的长度的至少一部分，第一层的长度在平行于衬底的表面的第一方向上延伸，一个或多个第二层中的单个第二层的长度在第一方向上延伸，一个或多个第二层包括硅。
示例83包括示例82的方法，其中，一个或多个第二层还包括锗。
示例84包括示例82中的方法，其中，一个或多个第二层是相对于衬底的表面垂直堆叠的多个第二层。

Claims (25)

1.一种设备，包括：
衬底，所述衬底包括硅；
鳍状物，所述鳍状物从所述衬底的表面延伸，所述鳍状物包括硅；
第一层，所述第一层被定位为相邻于所述鳍状物并且沿所述鳍状物的长度的至少一部分围绕所述鳍状物，所述第一层包括未被定位为相邻于所述衬底的所述表面的一个或多个外表面，所述第一层包括硅；
第二层，所述第二层沿所述第一层的长度的至少一部分位于所述一个或多个外表面上，所述第一层的所述长度在平行于所述衬底的所述表面的第一方向上延伸，所述鳍状物的所述长度在所述第一方向上延伸，所述第二层包括金属；以及
单层，所述单层被定位在所述第一层与所述第二层之间，所述单层包括：
过渡金属；以及
硫、硒、碲。
2.根据权利要求1所述的设备，其中，所述单层包括过渡金属二硫属化物。
3.根据权利要求1所述的设备，其中，所述单层的所述过渡金属是钼、钨、铂或钛。
4.根据权利要求1所述的设备，其中，所述单层的所述过渡金属是铒、镧或铑。
5.根据权利要求1所述的设备，其中，所述第二层包括钨、钴、钛、金、铝、钼、铬和镍中的一种或多种。
6.根据权利要求1所述的设备，其中，所述第一层包括磷、砷或锑，并且所述单层的所述过渡金属是铒、镧或钛。
7.根据权利要求1所述的设备，其中，所述第一层包括硼、镓或铟，并且所述单层的所述过渡金属是铂或铑。
8.根据权利要求1所述的设备，其中，所述第一层还包括锗。
9.根据权利要求1所述的设备，所述单层被定位为相邻于所述第一层的所述一个或多个外表面。
10.根据权利要求1所述的设备，其中，所述第二层被定位为相邻于所述第一层。
11.根据权利要求1所述的设备，其中，所述设备是集成电路部件。
12.根据权利要求1-11中的任何一项所述的设备，其中，所述设备还包括：
印刷电路板；以及
第一集成电路部件，所述第一集成电路部件附接到所述印刷电路板，所述第一集成电路部件包括所述衬底、所述鳍状物、所述第一层、所述第二层以及所述单层。
13.根据权利要求12所述的设备，其中，所述设备还包括附接到所述印刷电路板的一个或多个第二集成电路部件。
14.一种设备，包括：
衬底，所述衬底包括硅；
第一层，所述第一层位于所述衬底的第一区域上，所述第一区域从所述衬底的表面延伸到所述衬底内的深度，所述第一层包括金属，所述第一区域包括n型掺杂剂或p型掺杂剂；以及
单层，所述单层被定位在所述第一层与所述第一区域之间，所述单层包括：
过渡金属；以及
硫、硒或碲。
15.根据权利要求14所述的设备，其中，所述单层包括过渡金属二硫属化物。
16.根据权利要求14所述的设备，其中，所述单层的所述过渡金属是钼、钨、铂或钛。
17.根据权利要求14所述的设备，其中，所述单层的所述过渡金属是铒、镧或铑。
18.根据权利要求14所述的设备，其中，所述第一层包括钨、钴、钛、金、铝、钼、铬和镍中的一种或多种。
19.根据权利要求14所述的设备，其中，所述第一区域包括磷、砷或锑，并且所述单层的所述过渡金属是铒、镧或钛。
20.根据权利要求14所述的设备，其中，所述第一区域包括硼、镓或铟，并且所述单层的所述过渡金属是铂或铑。
21.根据权利要求14所述的设备，其中，所述第一区域还包括锗。
22.根据权利要求14所述的设备，其中，所述第一层被定位为相邻于所述第一区域。
23.根据权利要求14-22中的任何一项所述的设备，其中，所述设备是集成电路部件。
24.根据权利要求14-22中的任何一项所述的设备，其中，所述设备还包括：
印刷电路板；以及
第一集成电路部件，所述第一集成电路部件附接到所述印刷电路板，所述第一集成电路部件包括所述衬底、所述第一层以及所述单层。
25.根据权利要求24所述的设备，其中，所述设备还包括附接到所述印刷电路板的一个或多个第二集成电路部件。
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