JP2022035991A - トランジスタキャップ－チャネル配置 - Google Patents

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Abstract

【課題】製造工程中のしきい値電圧ＶＴシフトを低減するバックエンドトランジスタ及びそれを含むコンピューティングデバイスを提供する。【解決手段】トランジスタキャップ－チャネル配置１００を含むトランジスタ１２０において、導電型を有するチャネル材料１０２、絶縁材料１１２、チャネル材料と絶縁材料の間の第１のキャップ材料１０８及び第２のキャプ材料１１０を含む。キャップ材料は、チャネル材料及び絶縁材料とは異なり、チャネル材料と同一の導電型を有する。【選択図】図２

Description

薄膜トランジスタは、ゲートと層間絶縁膜との間に半導体チャネルを含み得る。ソース／ドレインコンタクトは、半導体チャネルとコンタクトするように層間絶縁膜を通って延在し得る。
実施形態は、添付図面と共に、以下の詳細な説明によって容易に理解されるであろう。この説明を容易にするように、類似の参照符号は類似の構造要素を指す。実施形態は、添付図面の図において、限定によってではなく、例示によって示される。
様々な実施形態による、トランジスタキャップ－チャネル配置の側面断面図である。
様々な実施形態による、トランジスタキャップ－チャネル配置を含む例示的なトランジスタの側面断面図である。 様々な実施形態による、トランジスタキャップ－チャネル配置を含む例示的なトランジスタの側面断面図である。 様々な実施形態による、トランジスタキャップ－チャネル配置を含む例示的なトランジスタの側面断面図である。 様々な実施形態による、トランジスタキャップ－チャネル配置を含む例示的なトランジスタの側面断面図である。 様々な実施形態による、トランジスタキャップ－チャネル配置を含む例示的なトランジスタの側面断面図である。 様々な実施形態による、トランジスタキャップ－チャネル配置を含む例示的なトランジスタの側面断面図である。 様々な実施形態による、トランジスタキャップ－チャネル配置を含む例示的なトランジスタの側面断面図である。 様々な実施形態による、トランジスタキャップ－チャネル配置を含む例示的なトランジスタの側面断面図である。 様々な実施形態による、トランジスタキャップ－チャネル配置を含む例示的なトランジスタの側面断面図である。
様々な実施形態による、トランジスタキャップ－チャネル配置を製造する例示的な方法のフロー図である。
本明細書に開示される実施形態のいずれかによる、トランジスタキャップ－チャネル配置を含み得るウェハおよびダイの上面図である。
本明細書に開示される実施形態のいずれかによる、トランジスタキャップ－チャネル配置を含み得る集積回路（ＩＣ）デバイスの側面断面図である。
様々な実施形態による、トランジスタキャップ－チャネル配置を含み得るＩＣパッケージの側面断面図である。
本明細書に開示される実施形態のいずれかによるトランジスタキャップ－チャネル配置を含み得る、ＩＣデバイスアセンブリの側面断面図である。
本明細書に開示される実施形態のいずれによるトランジスタキャップ－チャネル配置を含み得る、例示的な電気デバイスのブロック図である。
トランジスタキャップ－チャネル配置、および関連する方法およびデバイスが本明細書において開示される。例えば、いくつかの実施形態において、トランジスタキャップ－チャネル配置は、導電型を有するチャネル材料、絶縁材料、およびチャネル材料と絶縁材料との間のキャップ材料を含み得、キャップ材料はチャネル材料および絶縁材料とは異なり、キャップ材料はチャネル材料と同一の導電型である導電型を有する。
薄膜トランジスタ（ＴＦＴ）の電気的特性は、後続の製造作業によって影響され得る。例えば、ＴＦＴが集積回路（ＩＣ）デバイスにおいて最初に製造されたとき、ｎ型ＴＦＴの閾値電圧（ＶＴ）は初期値を有し得るが、ＶＴは後続の熱処理のために減少し得る。ＶＴのこの減少は、デバイス性能に有害であり得、例えば、メモリセル（例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セル）の一部であるＴＦＴに関して、負のＶＴがＴＦＴ内の高い電流リークをもたらし得、故に、メモリセルのより短い保持時間をもたらし得る。同様に、ｐ型ＴＦＴの性能は、後続の処理において損なわれ得（すなわち、ｐ型ＴＦＴのＶＴは望ましくない増加をし得る）、ＶＴに関するそれらの結果は、バックエンドが特に鋭い（または、「バックエンドオブライン」（ＢＥＯＬ））ＴＦＴとなり得る。
本明細書で開示されるトランジスタキャップ－チャネル配置は、一方向（すなわち、正または負）にトランジスタのＶＴをシフトさせて、後続の処理の最中に発生し得る反対方向のシフトを補償し得るキャッピング層を含み得、故に、従来のトランジスタに対して向上した電気的特性を有するトランジスタをもたらし得る。例えば、ｎ型ＴＦＴは、ＴＦＴが従来のＴＦＴの初期ＶＴより正である初期ＶＴを有するようにするキャッピング層を含み得、後続の処理の最中に、ＴＦＴのＶＴは初期値から減少し得るが、正であり続け、故に、従来の手法を用いては達成できない電気的性能を達成し得る。
以下の詳細な説明においては、本明細書の一部を成す添付図面への参照がなされる。添付図面中に、実施してよい実施形態が例示によって示される。他の実施形態が用いられてよいこと、および本開示の範囲から逸脱することなく、構造的または論理的変更がなされ得ることを理解されたい。従って、以下の詳細な説明は、限定的な意味において解釈されないものとする。
様々な動作が、請求項に記載の主題を理解する際に最も役立つ態様で、複数の別個のアクションまたは動作として順番に説明され得る。しかしながら、説明の順序は、これらの動作が必ず順序に依存することを示唆するものとして解釈されるべきではない。特に、これらの動作は、提示された順序で実行されなくてもよい。説明された動作は、説明された実施形態とは異なる順序で実行されてもよい。様々な追加の動作が実行されてよく、および／または、説明された動作は追加の実施形態において省略されてよい。
本開示の目的において、「Ａおよび／またはＢ」という文言は、（Ａ）、（Ｂ）、または（ＡおよびＢ）を意味する。本開示の目的において、「Ａ、Ｂおよび／またはＣ」という文言は、（Ａ）、（Ｂ）、（Ｃ）、（ＡおよびＢ）、（ＡおよびＣ）、（ＢおよびＣ）または（Ａ、ＢおよびＣ）を意味する。本開示の目的のために、「Ａ、Ｂ、またはＣ」という文言は、（Ａ）、（Ｂ）、（Ｃ）、（ＡおよびＢ）、（ＡおよびＣ）、（ＢおよびＣ）、または（Ａ、Ｂ、およびＣ）を意味する。「間」という用語が測定範囲を参照して用いられるとき、測定範囲の両端の値が含まれる。
説明は、「一実施形態において」または「実施形態において」という文言を用いるが、これらのそれぞれは、同一のまたは異なる実施形態のうちの１または複数を指してよい。さらに、本開示の実施形態に関して用いられる「備える（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、「有する（ｈａｖｉｎｇ）」等の用語は、同義語である。本開示は、「上方」、「下方」、「上」、「底」および「側」などの視点に基づく説明を用いてよいが、そのような説明は、説明を容易化するため用いられており、開示された実施形態の用途を限定する意図ではない。添付図面は必ずしも縮尺通り描画されていない。本明細書で用いられる「ｈｉｇｈ‐ｋ誘電体」とは、酸化ケイ素よりも高い誘電率を有する材料を指す。本明細書で用いられる「導電型」とは、材料のｐ型導電性またはｎ型導電性を指す。
図１は、様々な実施形態による、チャネル材料１０２およびキャップスタック１５０を含むトランジスタキャップ－チャネル配置１００の側面断面図である。キャップスタック１５０は、第１のキャップ材料１０８および第２のキャップ材料１１０を含み得、第１のキャップ材料１０８はチャネル材料１０２と第２のキャップ材料１１０の間にある。キャップスタック１５０は、絶縁材料１１２とチャネル材料１０２との間にあり得る。また、トランジスタキャップ－チャネル配置１００はゲート電極材料１０６、および、ゲート電極材料１０６とチャネル材料１０２との間に配置されるゲート誘電体１０４をも含み得る。
チャネル材料１０２は、例えばｎ型またはｐ型材料系を含む半導体材料系で構成され得る。チャネル材料１０２は半導体材料（例えば、酸化半導体材料）を含み得る。いくつかの実施形態において、チャネル材料１０２は、インジウム、ガリウム、亜鉛、および酸素（例えば、インジウムガリウム亜鉛酸化物（ＩＧＺＯ）の形態）を含み得、そのようなチャネル材料１０２はｎ型導電性を有し得る。いくつかの実施形態において、チャネル材料１０２は、スズおよび酸素（例えば、酸化スズの形態）、アンチモンおよび酸素（例えば、酸化アンチモンの形態）、インジウムおよび酸素（例えば、酸化インジウムの形態）、インジウム、スズ、および酸素（例えば、酸化インジウムスズの形態）、チタンおよび酸素（例えば、酸化チタンの形態）、亜鉛および酸素（例えば、酸化亜鉛の形態）、インジウム、亜鉛および酸素（例えば、酸化インジウム亜鉛の形態）、ガリウムおよび酸素（例えば、酸化ガリウムの形態）、チタン、酸素および窒素（例えば、酸窒化チタンの形態）、ルテニウムおよび酸素（例えば、酸化ルテニウムの形態）、または、タングステンおよび酸素（例えば、酸化タングステンの形態）を含み得る。チャネル材料１０２は厚さ１１３を有し得る。いくつかの実施形態において、厚さ１１３は５ナノメートルと３０ナノメートルの間であり得る。
上記のとおり、トランジスタキャップ－チャネル配置１００は、第１のキャップ材料１０８および第２のキャップ材料１１０を含むキャップスタック１５０を含み得る。第１のキャップ材料１０８は、トランジスタキャップ－チャネル配置１００のＶＴを（例えば、ＶＴを反対方向にシフトさせる後続の処理が、所望の最後のＶＴをもたらすように）所望の方向にシフトさせるＶＴ調整層として機能し得る。このＶＴシフトが達成され得る機構は、追加のダイポール形成、空乏層領域の形成、蓄積領域の形成、および／または、第１のキャップ材料１０８の存在により新たに固定された電荷の導入を含み得る。いくつかの実施形態において、第１のキャップ材料１０８の厚さ１４８は、１オングストロームと１ナノメートルの間であり得る。
いくつかの実施形態において、第１のキャップ材料１０８は、チャネル材料１０２と同一の導電型であり得る（すなわち、チャネル材料１０２および第１のキャップ材料１０８は両者ともｎ型導電性を有し得、または、チャネル材料１０２および第１のキャップ材料１０８は両者ともｐ型導電性を有し得る）。例えば、チャネル材料１０２がｎ型導電性（例えば、チャネル材料１０２はＩＧＺＯを含む）を有するとき、第１のキャップ材料１０８は、銅および酸素（例えば、酸化銅の形態）、ニッケルおよび酸素（例えば、酸化ニッケルの形態）、鉄および酸素（例えば、酸化鉄の形態）、コバルトおよび酸素（例えば、酸化コバルトの形態）、イリジウムおよび酸素（例えば、酸化イリジウムの形態）、ルテニウムおよび酸素（例えば、酸化ルテニウムの形態）、ランタンおよび酸素（例えば、酸化ランタンの形態）、ベリリウムおよび酸素（例えば、酸化ベリリウムの形態）、リチウムおよび酸素（例えば、酸化リチウムの形態）、または、カルシウムおよび酸素（例えば、酸化カルシウムの形態）を含み得る。いくつかのそのような実施形態において、第１のキャップ材料１０８の使用は、トランジスタキャップ－チャネル配置１００のＶＴを正方向にシフトさせ得る（例えば、いくつかの実施形態において０．４ボルト）。別の例において、チャネル材料１０２がｐ型導電性を有するとき（例えば、チャネル材料１０２は、インジウム、亜鉛、ガリウム、ハフニウム、マグネシウム、アルミニウム、シリコン、ランタン、またはジルコニウムのいずれかの酸化物を含む）、第１のキャップ材料１０８は、銅、ニッケル、コバルト、リチウム、または銀のいずれかの酸化物を含み得る。
上記のとおり、キャップスタック１５０は、第１のキャップ材料１０８と絶縁材料１１２との間に（例えば、第１のキャップ材料１０８および絶縁材料１１２と接触して）第２のキャップ材料１１０を含み得る。第２のキャップ材料１１０は保護機能を果たし得、後続の処理動作の最中、近くの材料（例えば、チャネル材料１０２）の劣化を軽減する。いくつかの実施形態において、第２のキャップ材料１１０は酸素（例えば、酸化物材料の形態）または窒素（例えば、窒化物材料の形態）を含み得る。いくつかの実施形態において、第２のキャップ材料１１０は、ガリウムおよび酸素（例えば、酸化ガリウムの形態）、アルミニウムおよび酸素（例えば、酸化アルミニウムの形態）、ハフニウムおよび酸素（例えば、酸化ハフニウムの形態）、ジルコニウムおよび酸素（例えば、酸化ジルコニウムの形態）、シリコンおよび酸素（例えば、酸化ケイ素の形態）、または、シリコンおよび窒素（例えば、窒化ケイ素の形態）を含み得る。いくつかの実施形態において、第２のキャップ材料１１０の厚さ１５４は、５オングストロームと２ナノメートルの間であり得る。いくつかの実施形態において、第２のキャップ材料１１０は、キャップスタック１５０内に存在しなくてもよい。
絶縁材料１１２は、任意の適切な誘電体材料を含み得る。いくつかの実施形態において、絶縁材料１１２は層間絶縁膜（ＩＬＤ）を含み得、それはケイ素および酸素（例えば、酸化ケイ素の形態）、ケイ素および窒素（例えば、窒化ケイ素の形態）、アルミニウムおよび酸素（例えば、酸化アルミニウムの形態）、および／または、ケイ素、酸素および窒素（例えば、ケイ素酸窒化物の形態）を含み得る。
ゲート電極材料１０６は、トランジスタキャップ－チャネル配置１００がｐ型金属酸化物半導体（ＰＭＯＳ）トランジスタに含まれるかｎ型金属酸化物半導体（ＮＭＯＳ）トランジスタに含まれるかに応じて、少なくとも１つのｐ型仕事関数金属またはｎ型仕事関数金属を含み得る。ＰＭＯＳトランジスタの場合、ゲート電極材料１０６に用いられ得る金属は、限定されるものではないが、ルテニウム、パラジウム、プラチナ、コバルト、ニッケル、および導電性金属酸化物（例えば、酸化ルテニウム）を含む。ＮＭＯＳトランジスタの場合、ゲート電極材料１０６に用いられ得る金属は、限定されるものではないが、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、これらの金属の合金、およびこれらの金属の炭化物（例えば、炭化ハフニウム、炭化ジルコニウム、炭化チタン、炭化タンタルおよび炭化アルミニウム）を含む。いくつかの実施形態において、ゲート電極材料１０６は、１または複数の金属層が仕事関数金属層であり、少なくとも１つの金属層が充填金属層である２またはより多くの金属層のスタックからなり得る。バリア層として作用するものなどのさらなる金属層が、他の目的で含まれ得る。
ゲート誘電体１０４は、チャネル材料１０２とゲート電極材料１０６との間にあり得る（例えば、チャネル材料１０２およびゲート電極材料１０６と接触し得る）。ゲート誘電体１０４はｈｉｇｈ‐ｋ誘電であり得、材料の１または複数の層を含み得る。ゲート誘電体１０４は、ハフニウム、ケイ素、酸素、チタン、タンタル、ランタン、アルミニウム、ジルコニウム、バリウム、ストロンチウム、イットリウム、鉛、スカンジウム、ニオブおよび亜鉛などの元素を含み得る。ゲート誘電体１０４において用いられ得るｈｉｇｈ‐ｋ材料の例は、限定されるものではないが、酸化ハフニウム、酸化ハフニウムケイ素、酸化ランタン、酸化ランタンアルミニウム、酸化ジルコニウム、酸化ジルコニウムケイ素、酸化タンタル、酸化チタン、酸化バリウムストロンチウムチタン、酸化バリウムチタン、酸化ストロンチウムチタン、酸化イットリウム、酸化アルミニウム、酸化タンタル、酸化ケイ素タンタル、酸化鉛スカンジウムタンタル、及び亜鉛ニオブ酸鉛を含む。いくつかの実施形態において、ゲート誘電体１０４の品質を向上させるように、トランジスタキャップ－チャネル配置１００の製造の最中に、ゲート誘電体１０４上でアニール処理が実行され得る。ゲート誘電体１０４は厚さ１１４を有し得る。いくつかの実施形態において、厚さ１１４は０．５ナノメートルと３ナノメートルの間（例えば、１ナノメートルと３ナノメートルの間、または１ナノメートルと２ナノメートルの間）であり得る。
トランジスタキャップ－チャネル配置１００は、任意の適切なトランジスタ構造内に含まれ得る。例えば、図２から図８は、トランジスタキャップ－チャネル配置１００を含む例示的なトランジスタ１２０（例えば、ＴＦＴ）の側面断面図であり、図９から図１０は、トランジスタキャップ－チャネル配置１００を含むトランジスタ１２０の例示的なアレイの側面断面図である。図２から図１０に示されるトランジスタ１２０は、トランジスタキャップ－チャネル配置１００が含まれ得るトランジスタ構造の完全なセットを表すものではなく、そのようなトランジスタ構造の例を提供するものである。図２から図１０は、その中のコンポーネントの相対的な配置を示すことが意図されており、トランジスタ１２０は、示されない他のコンポーネント（例えば、トランジスタ１２０に入出する電流を搬送するソース／ドレイン（Ｓ／Ｄ）材料１１６への電気コンタクト、ゲート電極材料１０６への電気コンタクト等）を含み得ることに留意する。図２から図１０を参照して下に述べられるトランジスタ１２０のコンポーネントのいずれも、図１を参照して上に述べられたそれらのコンポーネントの実施形態の任意の形態を取り得る。追加的に、図２から図１０において、トランジスタ１２０の様々なコンポーネントが平面的な長方形として示されている、または長方形の実線で形成されているが、それは単に図示を容易にするためであり、トランジスタ１２０の実施形態は、曲面である、丸みを帯びた、または、トランジスタ１２０を製造するために用いられる製造プロセスによって指示される、別の方法で不規則な形であり得る。
図２は、トランジスタキャップ－チャネル配置１００を含み、ゲート電極材料１０６およびゲート誘電体１０４によって提供される「トップ（ｔｏｐ）」ゲートを有するトランジスタ１２０を示す。ゲート誘電体１０４は、ゲート電極材料１０６とチャネル材料１０２の間に配置され得る。図２の実施形態において、トランジスタキャップ－チャネル配置１００は基板１２２上に配置されるものとして示される。基板１２２は、トランジスタキャップ－チャネル配置１００またはトランジスタ１２０の他の要素が上に配置される、任意の構造であり得る。いくつかの実施形態において、基板１２２はシリコンなどの半導体を含み得る。いくつかの実施形態において、基板１２２は、酸化孤立層、またはメタライゼーションスタック（例えば、トランジスタ１２０がバックエンドトランジスタである場合、図１３を参照して下に述べられるような）の１または複数の層などの絶縁層を含み得る。例えば、基板１２２は、半導体材料（例えば、図１３の基板１６０２を参照して下に述べられる材料のいずれか）と、半導体材料とＳ／Ｄ材料１１６とチャネル材料１０２との間に配置された１または複数のメタライゼーション層（例えば、図１３を参照して下に述べられる）におけるＩＬＤとを含み得る。図２を参照して説明される基板１２２の実施形態のうち任意の適切なものが、本明細書で開示されるトランジスタ１２０の他の基板１２２のために用いられ得る。
上記のとおり、図２のトランジスタ１２０は、チャネル材料１０２の少なくともいくらかが、Ｓ／Ｄ材料１１６の少なくともいくらかと同一平面にあるように、チャネル材料１０２がＳ／Ｄ材料１１６の間に配置される状態で、基板１２２上のＳ／Ｄ材料１１６を含み得る。さらに、キャップスタック１５０は完全にＳ／Ｄ材料１１６の間にあり得る（すなわち、第１のキャップ材料１０８は、Ｓ／Ｄ材料１１６とチャネル材料１０２との間に延在しなくてよく、第１のキャップ材料１０８および第２のキャップ材料１１０は、Ｓ／Ｄ材料１１６の間にあり得る）。故に、図２のトランジスタ１２０において、Ｓ／Ｄ材料１１６は、チャネル材料１０２に直接「接触（ｌａｎｄ）」し得る。Ｓ／Ｄ材料１１６は厚さ１２４を有し得、チャネル材料１０２は厚さ１２６を有し得、示されるように、厚さ１２４は厚さ１２６より大きくなり得る。Ｓ／Ｄ材料１１６は、例えば２０ナノメートルと３０ナノメートルの間（例えば、２２ナノメートルと２８ナノメートルの間、またはおよそ２５ナノメートル）であり得る距離１２５だけ隔てられ得る。
Ｓ／Ｄ材料１１６は、当技術分野で既知の任意の適切なプロセスを用いて形成され得る。例えば、金属および／または金属合金の１または複数の層が、半導体酸化物システム上のＴＦＴ系として既知なものとして、Ｓ／Ｄ材料１１６を形成するように、堆積され得、またはさもなければ提供され得る。図２を参照して上で説明されたＳ／Ｄ材料１１６の実施形態のうち任意の適切なものが、本明細書で説明されるＳ／Ｄ材料１１６のいずれに関して用いられ得る。
図３は、トランジスタキャップ－チャネル配置１００を含み、ゲート電極材料１０６およびゲート誘電体１０４によって提供される「トップ」ゲートを有する別のトランジスタ１２０を示す。図３のトランジスタ１２０は、図２のトランジスタ１２０と多くのフィーチャを共有するが、図３のトランジスタ１２０において、キャップスタック１５０は完全にＳ／Ｄ材料１１６の間になくともよい。特に、図３のトランジスタ１２０において、第１のキャップ材料１０８はＳ／Ｄ材料１１６とチャネル材料１０２の間に延在し得、第２のキャップ材料１１０はＳ／Ｄ材料１１６の間にあり得る（そして、Ｓ／Ｄ材料１１６の間に延在しなくともよい）。示されるように、図３のトランジスタ１２０において、第１のキャップ材料１０８がＳ／Ｄ材料１１６とチャネル材料１０２の間にあるように、Ｓ／Ｄ材料１１６は第１のキャップ材料１０８に「接触」し得る。故に、様々な実施形態において、トランジスタ１２０のＳ／Ｄ材料１１６はチャネル材料１０２に直接接触し得（例えば、図２を参照して上に述べられ、図４から図５に示されて下に述べられるように）、または、第１のキャップ材料１０８がＳ／Ｄ材料１１６とチャネル材料１０２の間にあるように（例えば、図３を参照して上に述べられ、図６から図７に示されて下に述べられるように）、第１のキャップ材料１０８に接触し得る。
図４は、トランジスタキャップ－チャネル配置１００を含み、ゲート電極材料１０６およびゲート誘電体１０４によって提供される「ボトム（ｂｏｔｔｏｍ）ゲート」を有するトランジスタ１２０を示す。ゲート誘電体１０４は、ゲート電極材料１０６とチャネル材料１０２の間に配置され得る。図４の実施形態において、ゲート電極材料１０６は、基板１２２とチャネル材料１０２の間に配置され得る。トランジスタ１２０は、Ｓ／Ｄ材料１１６がチャネル材料１０２と同一平面にならないように、チャネル材料１０２に配置されたＳ／Ｄ材料１１６を含み得る。さらに、上で述べられたように、図２を参照して、キャップスタック１５０は完全にＳ／Ｄ材料１１６の間にあり得る（すなわち、第１のキャップ材料１０８がＳ／Ｄ材料１１６とチャネル材料１０２の間に延在しなくてよく、第１のキャップ材料１０８および第２のキャップ材料１１０がＳ／Ｄ材料１１６の間にあり得る）。故に、図４のトランジスタ１２０において、Ｓ／Ｄ材料１１６はチャネル材料１０２に直接「接触」し得る。
図５は、図４のトランジスタ１２０の構造を有するトランジスタ１２０を示す。特に、図５のトランジスタ１２０はトランジスタキャップ－チャネル配置１００を含み、ゲート電極材料１０６およびゲート誘電体１０４によって提供される単一の「ボトム」ゲートを有し、Ｓ／Ｄ材料１１６はチャネル材料１０２と接触する（キャップスタック１５０がＳ／Ｄ材料１１６の間にある）。図５のトランジスタ１２０もまた、ゲート電極材料１０６が基板１２２とゲート誘電体１０４の間に配置されるように配置された基板１２２（示されない）を含み得る。トランジスタ１２０は、Ｓ／Ｄ材料１１６がチャネル材料１０２と同一平面にならないように、チャネル材料１０２に配置されたＳ／Ｄ材料１１６を含み得る。
図６は、トランジスタキャップ－チャネル配置１００を含み、ゲート電極材料１０６およびゲート誘電体１０４によって提供される「ボトム」ゲートを有するトランジスタ１２０を示す。ゲート誘電体１０４は、ゲート電極材料１０６とチャネル材料１０２の間に配置され得る。図６の実施形態において、ゲート電極材料１０６は、基板１２２とチャネル材料１０２の間に配置され得る。トランジスタ１２０は、Ｓ／Ｄ材料１１６がチャネル材料１０２と同一平面にならないように、チャネル材料１０２に配置されたＳ／Ｄ材料１１６を含み得る。さらに、上で述べられたように、図２を参照して、キャップスタック１５０は完全にＳ／Ｄ材料１１６の間になくてもよい。特に、図６のトランジスタ１２０において、第１のキャップ材料１０８はＳ／Ｄ材料１１６とチャネル材料１０２の間に延在し得、第２のキャップ材料１１０はＳ／Ｄ材料１１６の間にあり得る（そして、Ｓ／Ｄ材料１１６の間に延在しなくともよい）。示されるように、図６のトランジスタ１２０において、Ｓ／Ｄ材料１１６は第１のキャップ材料１０８に「接触」し得る。
図７は、図６のトランジスタ１２０の構造を有するトランジスタ１２０を示す。特に、図７のトランジスタ１２０はトランジスタキャップ－チャネル配置１００を含み、ゲート電極材料１０６およびゲート誘電体１０４によって提供される単一の「ボトム」ゲートを有し、第１のキャップ材料１０８がＳ／Ｄ材料１１６とチャネル材料１０２の間にあるように、Ｓ／Ｄ材料１１６はキャップスタック１５０の第１のキャップ材料１０８と接触する（第２のキャップ材料１１０がＳ／Ｄ材料１１６の間にある）。図７のトランジスタ１２０もまた、ゲート電極材料１０６が基板１２２とゲート誘電体１０４の間に配置されるように配置された基板１２２（示されない）を含み得る。トランジスタ１２０は、Ｓ／Ｄ材料１１６がチャネル材料１０２と同一平面にならないように、第１のキャップ材料１０８に配置されたＳ／Ｄ材料１１６を含み得る。
図８は、トランジスタキャップ－チャネル配置１００を含み、ゲート電極材料１０６およびゲート誘電体１０４によって提供される「ボトム」ゲートを有するトランジスタ１２０を示す。ゲート誘電体１０４は、ゲート電極材料１０６とチャネル材料１０２の間に配置され得る。図８の実施形態において、ゲート電極材料１０６は基板１２２とチャネル材料１０２の間に配置され得る。トランジスタ１２０は、Ｓ／Ｄ材料１１６の少なくともいくらかがチャネル材料１０２の少なくともいくらかと同一平面になるように、Ｓ／Ｄ材料１１６に配置されたチャネル材料１０２を含み得る。いくつかの実施形態において、図８に示されるように、Ｓ／Ｄ材料１１６はチャネル材料１０２のいくらかと基板１２２の間に個別に配置され得るが、他の実施形態において、チャネル材料１０２は、Ｓ／Ｄ材料１１６の「上」には延在しなくともよい。いくつかの実施形態において、チャネル材料１０２はＳ／Ｄ材料１１６の周囲と形が合ってよい。Ｓ／Ｄ材料１１６が、キャップスタック１５０とゲート電極材料１０６の間にある（および、いくつかの実施形態において、チャネル材料１０２の少なくともいくらかはキャップスタック１５０とＳ／Ｄ材料１１６の間にある）ように、キャップスタック１５０は、チャネル材料１０２の上に配置され得る。
本明細書に開示されるトランジスタ１２０のいずれも、トランジスタ１２０のアレイに含まれ得る。トランジスタ１２０のそのようなアレイは、それらのトランジスタ１２０を含むメモリセルのアレイ（例えば、示されないが、コンデンサも含むＤＲＡＭセルのアレイ）の一部であり得る。例えば、図９および１０は、トランジスタ１２０のアレイの側面断面図である。特に、図９に含まれるトランジスタ１２０は図４および５のトランジスタ１２０であり、図１０に含まれるトランジスタ１２０は図６および７のトランジスタ１２０である。隣接するトランジスタ１２０は絶縁材料１５２によって分離されてよく、それは適切な誘電体材料（例えば、ＩＬＤまたは他の絶縁材料）であってよい。
本明細書に開示されるトランジスタキャップ－チャネル配置１００は、任意の適切な技術を用いて製造され得る。例えば、図１１は、様々な実施形態による、トランジスタキャップ－チャネル配置を製造する例示的な方法１１００のフロー図である。方法１１００のオペレーションはひとたびそれぞれの、特定の順序で示されるが、オペレーションは、任意の適切な順序で実行されてよく、所望に応じて繰り返されてよい。例えば、１または複数のオペレーションが、実質的に同時に複数のトランジスタキャップ－チャネル配置を製造するように、並行して実行されてよい。別の例において、オペレーションは、トランジスタキャップ－チャネル配置が含まれるであろうトランジスタの構造を反映する異なる順序で実行されてよい（例えば、図２のトランジスタ１２０のキャップスタック１５０は、チャネル材料１０２の前に提供されてよく、図４のトランジスタ１２０のキャップスタック１５０は、チャネル材料１０２の後に提供されてよい）。
１１０２で、チャネル材料が提供され得る。１１０２で提供されるチャネル材料は、本明細書で開示されるチャネル材料１０２の実施形態のいずれか（例えば、トランジスタ１２０を参照して本明細書に述べられた実施形態のいずれか）の形態を取り得る。チャネル材料は、当技術分野で既知の任意の適切な堆積およびパターン形成技術（例えば、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、または原子層堆積（ＡＬＤ））を用いて１１０２で提供され得る。
１１０４で、閾値電圧調整層が提供され得る。１１０４で提供される閾値電圧調整層は、閾値電圧調整層が含まれるトランジスタの閾値電圧（ＶＴ）を調整し得、いくつかの実施形態において、本明細書で開示される、例えば第１のキャップ材料１０８のいずれかの形態（例えば、トランジスタ１２０を参照して本明細書で述べられた実施形態のいずれか）を取り得る。閾値電圧調整層は、当技術分野で既知の任意の適切な堆積およびパターン形成技術を用いて、１１０４で提供され得る。閾値電圧調整層が酸素を含むいくつかの実施形態において、閾値電圧調整層は後続の製造作業の最中に酸化される金属膜を堆積することによって（例えば、第２のキャップ材料１１０および／または絶縁材料１１２の堆積によって）、１１０４で提供され得る。
１１０６で、閾値電圧調整層がチャネル材料と絶縁材料の間にあるように、絶縁材料が提供され得る。１１０４で提供される絶縁材料は、例えば、本明細書で開示される絶縁材料１１２の実施形態のいずれかの形態を取り得、および／または、本明細書で開示される第２のキャップ材料１１０の実施形態のいずれかの形態（例えば、トランジスタ１２０を参照して本明細書で述べられる実施形態のいずれか）を取り得る。絶縁材料は、当技術分野で既知の任意の適切な堆積およびパターン形成技術を用いて１１０６で提供され得る。
方法１１００はさらに、トランジスタ１２０の他のコンポーネントの製造に関連する他の製造オペレーションを含み得る。例えば、方法１１００は、（例えば、上で述べられるＳ／Ｄ材料１１６の実施形態のうち任意の適切な１つによる）Ｓ／Ｄ材料を提供すること、トランジスタチャネル配置の様々な部分に導電性コンタクトを形成すること、等を含み得る。
本明細書に開示されるトランジスタキャップ－チャネル配置１００およびトランジスタ１２０は、任意の適切な電子コンポーネントに含まれ得る。図１２から図１６は、本明細書で開示されるトランジスタキャップ－チャネル配置１００およびトランジスタ１２０のいずれを含み得る装置の様々な例を示す。
図１２は、本明細書に開示される実施形態のいずれかによる１または複数のトランジスタキャップ－チャネル配置１００を含み得るウェハ１５００およびダイ１５０２の上面図である。ウェハ１５００は半導体材料で構成されてよく、ウェハ１５００の表面に形成された複数のＩＣ構造を有する１または複数のダイ１５０２を含み得る。ダイ１５０２のそれぞれは、任意の適切なＩＣ（例えば、本明細書に開示されるトランジスタ１２０のいずれかの１または複数を含むＩＣ）を含む半導体製品の繰り返し単位を含み得る。半導体製品の製造が完了した後、ウェハ１５００は、ダイ１５０２が互いに分離されて、半導体製品の別個の「チップ」を提供する単体化プロセスを経てよい。特に、本明細書で開示されるトランジスタキャップ－チャネル配置１００を含むデバイスは、ウェハ１５０２（例えば、単体化されない）の形態を取り得、または、ダイ１５０２（例えば、単体化される）の形態を取り得る。ダイ１５０２は、１または複数のトランジスタ（例えば、図１３を参照して下に述べるトランジスタ１２０またはトランジスタ１６４０のうちの１または複数）、および／または電気信号をトランジスタおよび任意の他のＩＣコンポーネントへと転送するための支持回路を含み得る。いくつかの実施形態において、ウェハ１５００またはダイ１５０２は、メモリデバイス（例えば、スタティックＲＡＭ（ＳＲＡＭ）デバイス、磁気ＲＡＭ（ＭＲＡＭ）デバイス、抵抗ＲＡＭ（ＲＲＡＭ（登録商標））デバイス、導電性ブリッジＲＡＭ（ＣＢＲＡＭ）デバイスなどのランダムアクセスメモリ（ＲＡＭ）デバイス等）、ロジックデバイス（例えば、ＡＮＤ、ＯＲ、ＮＡＮＤまたはＮＯＲゲート）または任意の他の適切な回路要素を含み得る。これらのデバイスのうち複数のものが、単一のダイ１５０２上で組み合わされてよい。例えば、複数のメモリデバイスにより形成されるメモリアレイが、処理デバイス（例えば、図１６の処理デバイス１８０２）または情報をメモリデバイスに格納するように、またはメモリアレイに格納された命令を実行するように構成された他のロジックとして同じダイ１５０２上に形成され得る。
図１３は、本明細書で開示されされる実施形態のいずれによる、１または複数のトランジスタキャップ－チャネル配置１００および／またはトランジスタ１２０を含み得るＩＣデバイス１６００の側面断面図である。ＩＣデバイス１６００のうちの１または複数は、１または複数のダイ１５０２（図１２）に含まれ得る。ＩＣデバイス１６００が基板１６０２（例えば、図１２のウェハ１５００）上に形成され得、ダイ（例えば、図１２のダイ１５０２）に含まれ得る。基板１６０２は、例えば、ｎ型またはｐ型材料系（またはこれら両方の組み合わせ）を含む半導体材料系で構成される半導体基板であり得る。基板１６０２は、例えば、バルクシリコンまたはシリコンオンインシュレータ（ＳＯＩ）基礎構造を用いて形成された結晶性基板を含み得る。いくつかの実施形態において、基板１６０２は、シリコンと組み合わされてよいまたは組み合わされなくてよい代替的な材料を用いて形成されてよく、代替的な材料としては、限定されるものではないが、ゲルマニウム、アンチモン化インジウム、テルル化鉛、ヒ化インジウム、リン化インジウム、ヒ化ガリウムまたはアンチモン化ガリウムが含まれる。さらに、ＩＩ－ＶＩ、ＩＩＩ‐ＶまたはＩＶ族として分類される材料も基板１６０２の形成に用いられ得る。基板１６０２が形成され得る材料の少数の例が本明細書に説明されているが、ＩＣデバイス１６００のための基礎として機能し得る任意の材料が用いられ得る。基板１６０２は、単体化されたダイ（例えば、図１２のダイ１５０２）またはウェハ（例えば、図１２のウェハ１５００）の一部であり得る。
ＩＣデバイス１６００は、基板１６０２上に配置された１または複数のデバイス層１６０４を含み得る。デバイス層１６０４は、基板１６０２上に形成された１または複数のトランジスタ１６４０（例えば、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ））の特徴部を含み得る。デバイス層１６０４は、例えば、１または複数のソースおよび／またはドレイン（Ｓ／Ｄ）領域１６２０と、Ｓ／Ｄ領域１６２０間のトランジスタ１６４０内の電流の流れを制御するためのゲート１６２２と、電気信号をＳ／Ｄ領域１６２０へ／から転送するための１または複数のＳ／Ｄコンタクト１６２４とを含み得る。トランジスタ１６４０は、明確さのために図示しない、デバイス絶縁領域、ゲートコンタクトなどの追加の特徴部を含み得る。トランジスタ１６４０は、図１３に示される種類および構成に限定されるものではなく、例えば、プレーナ型トランジスタ、非プレーナ型トランジスタまたは両方の組み合わせなどの多様な他の種類および構成を含み得る。プレーナ型トランジスタは、バイポーラ接合トランジスタ（ＢＪＴ）、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）、または高電子移動度トランジスタ（ＨＥＭＴ）を含んでよい。非プレーナ型トランジスタは、ダブルゲートトランジスタまたはトライゲートトランジスタなどのＦｉｎＦＥＴトランジスタならびにナノリボントランジスタおよびナノワイヤトランジスタなどのラップアラウンドゲートトランジスタまたはオールアラウンドゲートトランジスタを含み得る。いくつかの実施形態において、１または複数のトランジスタ１６４０は、本明細書に開示される実施形態のいずれによる１または複数のトランジスタキャップ－チャネル配置１００を含み得る。例えば、トランジスタ１６４０は、本明細書に開示されるトランジスタ１２０のいずれの形態を取り得る。Ｓ／Ｄ領域１６２０は、Ｓ／Ｄ材料１１６を含み得る。本明細書に開示されるトランジスタキャップ－チャネル配置１００を含むトランジスタ１２０は、アナログ回路、論理回路、またはメモリ回路のためのマイクロプロセッサデバイスの金属層に用いられるときに特に有利であり得、また、存在する相補的金属酸化半導体（ＣＭＯＳ）プロセスと共に形成され得る。
各トランジスタ１６４０は、少なくとも２つの層、すなわちゲート誘電体層およびゲート電極層で形成されるゲート１６２２を含み得る。ゲート電極層は、本明細書で開示されるゲート電極材料１０６の実施形態のいずれかの形態を取り得る。ゲート誘電体層は、本明細書で開示されるゲート誘電体１０４の実施形態のいずれの形態を取り得る。一般的に、トランジスタ１６４０のゲート誘電体層は、１つの層または層のスタックを含み得、１または複数の層は、酸化ケイ素、二酸化ケイ素、炭化ケイ素、および／または、ｈｉｇｈ－ｋ誘電体材料を含み得る。
いくつかの実施形態において、ソース－チャネル－ドレイン方向に沿って、トランジスタ１６４０の断面として見た場合、ゲート電極は、基板の表面と実質的に平行な底部分と、基板の上面と実質的に垂直な２つの側壁部分とを含むＵ字形構造からなり得る。他の実施形態において、ゲート電極を形成する金属層の少なくとも１つは、単に、基板の上面と実質的に平行であり、且つ、基板の上面に対し実質的に垂直である側壁部分を含まないなプレーナ型層でありえる。他の実施形態において、ゲート電極は、Ｕ字形構造とプレーナ型の非Ｕ字形構造との組み合わせからなり得る。例えば、ゲート電極は、１または複数のプレーナ型の非Ｕ字形層の上に形成される１または複数のＵ字形金属層からなり得る。いくつかの実施形態において、ゲート電極は、Ｖ形構造（例えば、フィンが「平らな」上部表面を有さず、代わりに丸みを帯びたピークを有するとき）からなり得る。
いくつかの実施形態において、側壁スペーサの対が、ゲートスタックを囲むよう、ゲートスタックの対向する面上に形成され得る。側壁スペーサは、窒化ケイ素、酸化ケイ素、炭化ケイ素、炭素ドープされた窒化ケイ素、およびケイ素酸窒化物などの材料から形成されてよい。側壁スペーサを形成するプロセスは、当技術分野において既知であり、一般的に、堆積およびエッチングプロセスのステップを含む。いくつかの実施形態において、複数のスペーサの対が用いられてよい。例えば、側壁スペーサの２つの対、３つの対、または４つの対が、ゲートスタックの対向する面上に形成されてよい。
Ｓ／Ｄ領域１６２０は、各トランジスタ１６４０のゲート１６２２に隣接する基板１６０２内に形成され得る。Ｓ／Ｄ領域１６２０は、トランジスタ１２０を参照して上で述べたＳ／Ｄ材料１１６の実施形態のいずれかの形態を取り得る。他の実施形態において、Ｓ／Ｄ領域１６２０は、当技術分野で既知の任意の適切なプロセスを用いて形成され得る。例えば、Ｓ／Ｄ領域１６２０は、例えば、注入／拡散プロセスまたはエッチング／堆積プロセスを用いて形成され得る。前者のプロセスでは、ホウ素、アルミニウム、アンチモン、リンまたはヒ素などのドーパントが基板１６０２へイオン注入され、Ｓ／Ｄ領域１６２０が形成され得る。ドーパントを活性化し、ドーパントを基板１６０２にさらに拡散させるアニール処理が、イオン注入プロセスの後に続き得る。後者のプロセスにおいては、基板１６０２はまず、Ｓ／Ｄ領域１６２０の位置にリセスを形成するためにエッチングされ得る。その後、エピタキシャル堆積プロセスが実行され、リセスをＳ／Ｄ領域１６２０を製造するために用いられる材料で充填し得る。いくつかの実装において、Ｓ／Ｄ領域１６２０は、シリコンゲルマニウムまたは炭化ケイ素などのシリコン合金を用いて製造され得る。いくつかの実施形態において、エピタキシャル堆積されたシリコン合金はｉｎ ｓｉｔｕで、ホウ素、ヒ素またはリンなどのドーパントでドーピングされ得る。いくつかの実施形態において、Ｓ／Ｄ領域１６２０は、ゲルマニウムまたはＩＩＩ－Ｖ族材料もしくは合金などの１または複数の代替的な半導体材料を用いて形成され得る。さらなる実施形態において、金属および／または金属合金の１または複数の層が、Ｓ／Ｄ領域１６２０を形成するために用いられ得る。
電力および／または入力／出力（Ｉ／Ｏ）信号などの電気信号が、デバイス層１６０４に配置された１または複数の相互接続層（図１３に示される相互接続層１６０６‐１６１０のような）を通して、デバイス層１６０４のデバイス（例えば、トランジスタ１６４０）へ、および／または、当該デバイスから、転送され得る。例えば、デバイス層１６０４の導電性特徴部（例えば、ゲート１６２２およびＳ／Ｄコンタクト１６２４）は、相互接続層１６０６‐１６１０の相互接続構造体１６２８に電気的に結合され得る。１または複数の相互接続層１６０６－１６１０は、ＩＣデバイス１６００のメタライゼーションスタック（「ＩＬＤ」スタックとも称される）１６１９を形成し得る。いくつかの実施形態において、１または複数のトランジスタ１２０は、本明細書で開示された技術のいずれによる、１または複数の相互接続層１６０６－１６１０に配置され得る。図１３は、示す目的で、相互接続層１６０８における単一のトランジスタ１２０を示すが、任意の数および構造のトランジスタ１２０が、メタライゼーションスタック１６１９における１または複数の層に含まれ得る（例えば、図９から図１０に示されるような、トランジスタ１２０のアレイ）。メタライゼーションスタック１６１９に含まれるトランジスタ１２０は、「バックエンド」デバイスと称され得る。メタライゼーションスタック１６１９における１または複数のトランジスタ１２０は、デバイス層１６０４におけるデバイスの任意の適切なものに、他のコンポーネント（例えば、ＤＲＡＭセルの一部としてのメタライゼーションスタック１６１９におけるコンデンサ）に、および／または、１または複数の導電性コンタクト１６３６（下に述べる）に結合され得る。
相互接続構造体１６２８は、多様な設計に従って電気信号を転送するよう相互接続層１６０６－１６１０内に配置され得る（特に、当該配置は、図１３に示される相互接続構造体１６２８の特定の構成に限定されるものではない）。図１３には特定の数の相互接続層１６０６－１６１０が示されているが、本開示の実施形態は、図示されたものより多いまたは少ない数の相互接続層を有するＩＣデバイスを含む。
いくつかの実施形態において、相互接続構造体１６２８は、金属などの導電性材料で充填されたライン１６２８ａおよび／またはビア１６２８ｂを含んでよい。ライン１６２８ａは、デバイス層１６０４が形成される基板１６０２の表面と実質的に平行である面の方向に電気信号を転送するように配置され得る。例えば、線１６２８ａは、図１３の視点から当該頁の内側および外側の方向に電気信号を転送し得る。ビア１６２８ｂは、デバイス層１６０４が形成されている基板１６０２の表面と実質的に垂直である面の方向に電気信号を転送するように配置され得る。いくつかの実施形態において、ビア１６２８ｂは、異なる相互接続層１６０６－１６１０の線１６２８ａを共に電気的に結合させ得る。
図１３に示されるように、相互接続層１６０６－１６１０は、相互接続構造体１６２８間に配置された誘電体材料１６２６を含み得る。いくつかの実施形態において、相互接続層１６０６－１６１０の異なるそれぞれのものにおける相互接続構造体１６２８間に配置された誘電体材料１６２６は、異なる組成を有し得る。他の実施形態において、異なる相互接続層１６０６－１６１０間の誘電体材料１６２６の組成は、同一であり得る。
第１の相互接続層１６０６は、デバイス層１６０４の上に形成され得る。示されるように、いくつかの実施形態において、第１の相互接続層１６０６は、線１６２８ａおよび／またはビア１６２８ｂを含み得る。第１の相互接続層１６０６の線１６２８ａは、デバイス層１６０４のコンタクト（例えば、Ｓ／Ｄコンタクト１６２４）と結合され得る。
第２の相互接続層１６０８は、第１の相互接続層１６０６の上に形成され得る。いくつかの実施形態において、第２の相互接続層１６０８は、第２の相互接続層１６０８の線１６２８ａを第１の相互接続層１６０６の線１６２８ａと結合させるためのビア１６２８ｂを含み得る。線１６２８ａおよびビア１６２８ｂは、明確さのために、各相互接続層内の（例えば、第２の相互接続層１６０８内の）線で構造的に描かれているが、いくつかの実施形態において、線１６２８ａおよびビア１６２８ｂは、構造的におよび／または物質的に連続し（例えば、デュアルダマシンプロセス中に同時に充填され）得る。
第３の相互接続層１６１０（および所望に応じて追加の相互接続層）は、第２の相互接続層１６０８または第１の相互接続層１６０６に関連して説明したものと同様の技術および構成に従って、第２の相互接続層１６０８上に連続的に形成され得る。いくつかの実施形態において、ＩＣデバイス１６００のメタライゼーションスタック１６１９において「より高い」（すなわち、デバイス層１６０４からより離れた）相互接続層は、より厚くなり得る。
ＩＣデバイス１６００は、相互接続層１６０６－１６１０上に形成されたはんだレジスト材料１６３４（例えば、ポリイミドまたは同様の材料）および１または複数の導電性コンタクト１６３６を含み得る。図１３中、導電性コンタクト１６３６は接合パッドの形態を取るように図示されている。導電性コンタクト１６３６は、相互接続構造体１６２８と電気的に結合されてよく、トランジスタ１６４０の電気信号を他の外部デバイスへと転送するように構成され得る。例えば、ＩＣデバイス１６００を含むチップを別のコンポーネント（例えば、回路基板）と機械的および／または電気的に結合させるために、はんだ接合が、１または複数の導電性コンタクト１６３６上に形成され得る。ＩＣデバイス１６００は、相互接続層１６０６－１６１０からの電気信号を転送するための追加のまたは代替的な構造を含み得る。例えば、導電性コンタクト１６３６は、電気信号を外部コンポーネントへ転送する他の類似のフィーチャ（例えば、ポスト）を含み得る。
図１４は、本明細書において開示される実施形態のいずれかによる１または複数のトランジスタキャップ－チャネル配置１００、および／またはトランジスタ１２０を含み得る例示的なＩＣパッケージ１６５０の側面断面図である。いくつかの実施形態において、ＩＣパッケージ１６５０は、システムインパッケージ（ＳｉＰ）であってよい。
パッケージ基板１６５２は、誘電体材料（例えば、セラミック、ビルドアップ膜、充填剤粒子を中に有するエポキシ膜、ガラス、有機物、無機物、有機物と無機物との組み合わせ、異なる材料で形成された埋め込み部分等）で形成され得、誘電体材料を通って面１６７２と面１６７４との間に、または面１６７２上の異なる位置間に、および／または面１６７４上の異なる位置間に延在する導電性経路を有し得る。これらの導電性経路は、図１３を参照して上述した相互接続構造体１６２８のいずれかの形態を取り得る。
パッケージ基板１６５２は、パッケージ基板１６５２を通じて導電性経路（示されない）に結合されることでダイ１６５６および／またはインターポーザ１６５７内の回路が導電性コンタクト１６６４の様々なものに（またはパッケージ基板１６５２に含まれる他のデバイス（示されない）に）電気的に結合することを可能にする導電性コンタクト１６６３を含み得る。
ＩＣパッケージ１６５０は、インターポーザ１６５７の導電性コンタクト１６６１と、第１レベル相互接続１６６５と、パッケージ基板１６５２の導電性コンタクト１６６３とを介してパッケージ基板１６５２に結合されたインターポーザ１６５７を含み得る。図１４に示される第１レベル相互接続１６６５ははんだバンプであるが、任意の適切な第１レベル相互接続１６６５が用いられ得る。いくつかの実施形態において、インターポーザ１６５７がＩＣパッケージ１６５０に含まれないことがあり、代わりに、ダイ１６５６が、第１レベル相互接続１６６５により、面１６７２における導電性コンタクト１６６３に直接結合され得る。より一般的には、１または複数のダイ１６５６が、任意の適切な構造（例えば、シリコンブリッジ、有機ブリッジ、１または複数の導波路、１または複数のインターポーザ、ワイヤボンド等）を介してパッケージ基板１６５２に結合され得る。
ＩＣパッケージ１６５０は、ダイ１６５６の導電性コンタクト１６５４と、第１レベル相互接続１６５８と、インターポーザ１６５７の導電性コンタクト１６６０とを介してインターポーザ１６５７に結合された１または複数のダイ１６５６を含み得る。導電性コンタクト１６６０は、インターポーザ１６５７を通じて導電性経路（示されない）に結合されることでダイ１６５６内の回路が導電性コンタクト１６６１の様々なものに（またはインターポーザ１６５７に含まれる他のデバイス（示されない）に）電気的に結合することを可能にし得る。図１４に示される第１レベル相互接続１６５８ははんだバンプであるが、任意の適切な第１レベル相互接続１６５８が用いられ得る。本明細書において用いられる場合、「導電性コンタクト」は、異なるコンポーネント間のインタフェースとして機能する導電性材料（例えば、金属）の一部分を指し得る。導電性コンタクトは、あるコンポーネントの表面内へ窪んでいてもよく、当該表面と同一平面上にあってもよく、当該表面から離れて延在してもよく、かつ、任意の適切な形態（例えば、導電性パッドまたはソケット）を取ってよい。
いくつかの実施形態において、アンダーフィル材料１６６６が、第１レベル相互接続１６６５の周囲のパッケージ基板１６５２とインターポーザ１６５７との間に配置されてよく、モールド化合物１６６８が、ダイ１６５６およびインターポーザ１６５７の周囲に配置され、パッケージ基板１６５２と接触してよい。いくつかの実施形態において、アンダーフィル材料１６６６は、モールド化合物１６６８と同一であり得る。アンダーフィル材料１６６６およびモールド化合物１６６８に用いられ得る例示的な材料は適切な場合、エポキシモールド材料である。第２レベル相互接続１６７０が、導電性コンタクト１６６４に結合され得る。図１４に示される第２レベル相互接続１６７０は、（例えば、ボールグリッドアレイ配置用の）はんだボールであるが、任意の適切な第２レベル相互接続１６７７０（例えば、ピングリッドアレイ配置におけるピンまたはランドグリッドアレイ配置におけるランド）が用いられ得る。第２レベル相互接続１６７０は、回路基板（例えば、マザーボード）、インターポーザ、または当技術分野において既知であり、かつ、図１５を参照して下に述べられる別のＩＣパッケージなどの別のコンポーネントにＩＣパッケージ１６５０を結合させるために用いられ得る。
ダイ１６５６は、本明細書で述べるダイ１５０２の実施形態のいずれかの形態を取り得る（例えば、ＩＣデバイス１６００の実施形態のいずれかを含み得、本明細書に開示されるトランジスタキャップ－チャネル配置１００および／またはトランジスタ１２０のいずれかを含み得る）。ＩＣパッケージ１６５０が複数のダイ１６５６を含む実施形態において、ＩＣパッケージ１６５０は、マルチチップパッケージ（ＭＣＰ）と称され得る。ダイ１６５６は、任意の所望の機能を実行するための回路を含み得る。例えば、ダイ１６５６のうちの１または複数は、ロジックダイ（例えば、シリコン系ダイ）であり得、ダイ１６５６のうちの１または複数は、メモリダイ（例えば、高帯域幅メモリ）であり得る。
図１４に示されているＩＣパッケージ１６５０はフリップチップパッケージであるが、他のパッケージアーキテクチャが用いられ得る。例えば、ＩＣパッケージ１６５０は、埋め込みウェハレベルボールグリッドアレイ（ｅＷＬＢ）パッケージなどのボールグリッドアレイ（ＢＧＡ）パッケージであってよい。別の例において、ＩＣパッケージ１６５０は、ウェハレベルチップスケールパッケージ（ＷＬＣＳＰ）またはパネルファンアウト（ＦＯ）パッケージであってよい。２つのダイ１６５６が図１４のＩＣパッケージ１６５０内に示されているが、ＩＣパッケージ１６５０は、任意の所望の数のダイ１６５６を含み得る。ＩＣパッケージ１６５０は、パッケージ基板１６５２の第１の面１６７２もしくは第２の面１６７４またはインターポーザ１６５７のいずれかの面上に配置された表面実装型の抵抗器、コンデンサおよびインダクタなど、追加のパッシブコンポーネントを含み得る。より一般的には、ＩＣパッケージ１６５０は、当技術分野において既知である任意の他のアクティブコンポーネントまたはパッシブコンポーネントを含み得る。
図１５は、本明細書において開示される実施形態のいずれかによる１または複数のトランジスタキャップ－チャネル配置１００、および／またはトランジスタ１２０を含む１または複数のＩＣパッケージまたは他の電子コンポーネント（例えば、ダイ）を含み得るＩＣデバイスアセンブリ１７００の側面断面図である。ＩＣデバイスアセンブリ１７００は、（例えば、マザーボードであり得る）回路基板１７０２上に配置された多数のコンポーネントを含む。ＩＣデバイスアセンブリ１７００は、回路基板１７０２の第１の面１７４０上および回路基板１７０２の対向する第２の面１７４２上に配置された複数のコンポーネントを含み、一般的にコンポーネントは面１７４０および１７４２のうちの一方または両方に配置され得る。ＩＣデバイスアセンブリ１７００を参照して下に述べられるＩＣパッケージのいずれも、図１４を参照して上述したＩＣパッケージ１６５０の実施形態のいずれかの形態を取り得る（例えば、ダイにおける１または複数のトランジスタキャップ－チャネル配置１００および／またはトランジスタ１２０を含み得る）。
いくつかの実施形態において、回路基板１７０２は、誘電体材料の層により互いに分離され、かつ、導電性ビアにより相互接続された複数の金属層を含むプリント回路基板（ＰＣＢ）であり得る。金属層の任意の１または複数が、所望の回路パターンにおいて、回路基板１７０２に結合されたコンポーネント間で電気信号を転送するように（任意選択的、他の金属層と併せて）形成され得る。他の実施形態において、回路基板１７０２は非ＰＣＢ基板であり得る。
図１５中に図示されたＩＣデバイスアセンブリ１７００は、結合コンポーネント１７１６により回路基板１７０２の第１の面１７４０に結合されたパッケージ－オン－インターポーザ構造１７３６を含む。結合コンポーネント１７１６は、パッケージ－オン－インターポーザ構造１７３６を回路基板１７０２へ電気的にかつ機械的に結合させてよく、はんだボール（図１５に示される）、ソケットの雄部分および雌部分、接着剤、アンダーフィル材料、および／または任意の他の適切な電気的および／または機械的な結合構造を含み得る。
パッケージ－オン－インターポーザ構造１７３６は、結合コンポーネント１７１８によりパッケージインターポーザ１７０４に結合されたＩＣパッケージ１７２０を含み得る。結合コンポーネント１７１８は、結合コンポーネント１７１６を参照して上述した形態など、当該用途での任意の適切な形態を取り得る。単一のＩＣパッケージ１７２０が図１５に示されているが、複数のＩＣパッケージがパッケージインターポーザ１７０４に結合されてよく、実際には、追加のインターポーザがパッケージインターポーザ１７０４に結合されてよい。パッケージインターポーザ１７０４は、回路基板１７０２およびＩＣパッケージ１７２０をブリッジするために用いられる介在基板を提供し得る。ＩＣパッケージ１７２０は、例えば、ダイ（図１２のダイ１５０２）、ＩＣデバイス（例えば、図１３のＩＣデバイス１６００）または任意の他の適切なコンポーネントであってよく、またはそれらを含んでよい。一般的に、パッケージインターポーザ１７０４は、接続をより広いピッチへ広げてもよく、ある接続を異なる接続へ再転送してもよい。例えば、パッケージインターポーザ１７０４は、回路基板１７０２に結合するために、ＩＣパッケージ１７２０（例えば、ダイ）を結合コンポーネント１７１６のＢＧＡ導電性コンタクトのセットに結合させてよい。図１５に示される実施形態において、ＩＣパッケージ１７２０および回路基板１７０２は、パッケージインターポーザ１７０４の対向する面に取り付けられる。他の実施形態において、ＩＣパッケージ１７２０および回路基板１７０２は、パッケージインターポーザ１７０４の同じ側に取り付けられ得る。いくつかの実施形態において、３またはより多くのコンポーネントが、パッケージインターポーザ１７０４により相互接続され得る。
いくつかの実施形態において、パッケージインターポーザ１７０４は、誘電体材料の層により互いに分離され、かつ、導電性ビアにより相互接続された複数の金属層を含むＰＣＢとして形成され得る。いくつかの実施形態において、パッケージインターポーザ１７０４は、エポキシ樹脂、グラスファイバ強化エポキシ樹脂、無機充填剤を含むエポキシ樹脂、セラミック材料、またはポリイミドなどのポリマー材料で形成され得る。いくつかの実施形態において、パッケージインターポーザ１７０４は、代替的な強固または柔軟な材料で形成され得る。当該材料は、シリコン、ゲルマニウムならびに他のＩＩＩ－Ｖ族材料およびＩＶ族材料など、半導体基板に用いられる上に説明されたものと同じ材料を含み得る。パッケージインターポーザ１７０４は、金属ライン１７１０、およびシリコン貫通ビア（ＴＳＶ）１７０６を含むがこれに限定されるものではないビア１７０８を含んでよい。パッケージインターポーザ１７０４は、パッシブデバイスおよびアクティブデバイスの両方を含む埋め込みデバイス１７１４をさらに含み得る。そのようなデバイスは、限定されるものではないが、コンデンサ、デカップリングコンデンサ、抵抗器、インダクタ、ヒューズ、ダイオード、変圧器、センサ、静電気放電（ＥＳＤ）デバイスおよびメモリデバイスを含み得る。無線周波数デバイス、電力増幅器、電力管理デバイス、アンテナ、アレイ、センサおよび微小電気機械システム（ＭＥＭＳ）デバイスなどのより複雑なデバイスもパッケージインターポーザ１７０４上に形成され得る。パッケージ－オン－インターポーザ構造１７３６は、当技術分野において既知のパッケージ－オン－インターポーザ構造のいずれかの形態を取り得る。
ＩＣデバイスアセンブリ１７００は、結合コンポーネント１７２２によって回路基板１７０２の第１の面１７４０に結合されるＩＣパッケージ１７２４を含み得る。結合コンポーネント１７２２は、結合コンポーネント１７１６を参照して上述した任意の実施形態の形態を取ってよく、ＩＣパッケージ１７２４は、ＩＣパッケージ１７２０を参照して上述した任意の実施形態の形態を取ってよい。
図１５中に図示されたＩＣデバイスアセンブリ１７００は、結合コンポーネント１７２８により回路基板１７０２の第２の面１７４２に結合されたパッケージ－オン－パッケージ構造１７３４を含む。パッケージ－オン－パッケージ構造１７３４は、ＩＣパッケージ１７２６が回路基板１７０２とＩＣパッケージ１７３２との間に配置されるように、結合コンポーネント１７３０によって共に結合されるＩＣパッケージ１７２６およびＩＣパッケージ１７３２を含み得る。結合コンポーネント１７２８および１７３０は、上述の結合コンポーネント１７１６の実施形態のいずれかの形態を取ってよく、ＩＣパッケージ１７２６および１７３２は、上述のＩＣパッケージ１７２０の実施形態のいずれかの形態を取ってよい。パッケージ－オン－パッケージ構造１７３４は、当技術分野において既知のパッケージ－オン－パッケージ構造のいずれかに従って構成され得る。
図１６は、本明細書において開示される実施形態のいずれかによる１または複数のトランジスタキャップ－チャネル配置１００および／またはトランジスタ１２０を含み得る例示的な電気デバイス１８００のブロック図である。例えば、電気デバイス１８００のコンポーネントのうちの任意の適切ないくつかは、本明細書において開示されるＩＣデバイスアセンブリ１７００、ＩＣパッケージ１６５０、ＩＣデバイス１６００またはダイ１５０２のうちの１または複数を含み得る。多数のコンポーネントが電気デバイス１８００に含まれるものとして図１６に示されているが、これらのコンポーネントのうちのいずれか１または複数は、当該用途に適切な場合、省略または重複され得る。いくつかの実施形態において、電気デバイス１８００に含まれるコンポーネントのいくつかまたは全ては、１または複数のマザーボードに取り付けられ得る。いくつかの実施形態において、これらのコンポーネントのいくつかまたは全ては、単一のシステムオンチップ（ＳｏＣ）ダイ上に製造される。
追加的に、様々な実施形態において、電気デバイス１８００は、図１６に示されるコンポーネントのうちの１または複数を含まなくてよいが、電気デバイス１８００は、１または複数のコンポーネントを結合させるためのインタフェース回路を含んでよい。例えば、電気デバイス１８００は、ディスプレイデバイス１８０６を含まなくてよいが、ディスプレイデバイス１８０６が結合され得るディスプレイデバイスインタフェース回路（例えば、コネクタおよびドライバ回路）を含んでよい。別の一連の例において、電気デバイス１８００は、オーディオ入力デバイス１８２４またはオーディオ出力デバイス１８０８を含まなくてよいが、オーディオ入力デバイス１８２４またはオーディオ出力デバイス１８０８が結合され得るオーディオ入力または出力デバイスインタフェース回路（例えば、コネクタおよび支持回路）を含んでよい。
電気デバイス１８００は、処理デバイス１８０２（例えば、１または複数の処理デバイス）を含み得る。本明細書において用いられる場合、「処理デバイス」または「プロセッサ」という用語は、レジスタおよび／またはメモリからの電子データを処理して、当該電子データをレジスタおよび／またはメモリに格納され得る他の電子データへ変換する任意のデバイスまたはデバイスの一部を指し得る。処理デバイス１８０２は、１または複数のデジタル信号プロセッサ（ＤＳＰ）、特定用途向けＩＣ（ＡＳＩＣ）、中央処理装置（ＣＰＵ）、グラフィックス処理ユニット（ＧＰＵ）、暗号プロセッサ（ハードウェア内で暗号アルゴリズムを実行する専用プロセッサ）、サーバプロセッサまたは任意の他の適切な処理デバイスを含み得る。電気デバイス１８００はメモリ１８０４を含んでよく、メモリ１８０４はそれ自身が、揮発性メモリ、（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、リードオンリメモリ（ＲＯＭ））、フラッシュメモリ、ソリッドステートメモリ、および／またはハードドライブなどの１または複数のメモリデバイスを含んでよい。いくつかの実施形態において、メモリ１８０４は、処理デバイス１８０２とダイを共有するメモリを含み得る。このメモリは、キャッシュメモリとして用いられてよく、埋め込みＤＲＡＭ（ｅＤＲＡＭ）またはスピントランスファトルク磁気ＲＡＭ（ＳＴＴ－ＭＲＡＭ）を含んでよい。
いくつかの実施形態において、電気デバイス１８００は、通信チップ１８１２（例えば、１または複数の通信チップ）を含み得る。例えば、通信チップ１８１２は、電気デバイス１８００との間でのデータの転送のための無線通信を管理するために構成され得る。用語「無線」およびその派生語は、非固体媒体を通して変調された電磁放射を用いて、データを通信し得る回路、デバイス、システム、方法、技術、通信チャネル等を記載するために用いられ得る。関連するデバイスがいくつかの実施形態において配線を含まないことがあるが、当該用語は、関連するデバイスが任意の配線を含まないことを示唆しているわけではない。
通信チップ１８１２は、限定されるものではないが、Ｗｉ－Ｆｉ（登録商標）（ＩＥＥＥ８０２．１１ファミリ）、ＩＥＥＥ８０２．１６規格（例えば、ＩＥＥＥ８０２．１６－２００５修正）、あらゆる修正、更新および／または改訂（例えば、アドバンストＬＴＥプロジェクト、ウルトラモバイルブロードバンド（ＵＭＢ）プロジェクト（「３ＧＰＰ２」とも称される）等）を伴うロングタームエボリューション（ＬＴＥ）プロジェクトを含む米国電気電子技術者協会（ＩＥＥＥ）規格を含む、多数の無線規格またはプロトコルのいずれかを実装し得る。ＩＥＥＥ８０２．１６と互換性のある広帯域無線アクセス（ＢＷＡ）ネットワークは一般的にＷｉＭＡＸ（登録商標）ネットワークとして称される。この頭字語はＷｏｒｌｄｗｉｄｅ Ｉｎｔｅｒｏｐｅｒａｂｉｌｉｔｙ ｆｏｒ Ｍｉｃｒｏｗａｖｅ Ａｃｃｅｓｓを表わし、これはＩＥＥＥ ８０２．１６規格の準拠性テストおよび相互運用性テストを通過した製品の認証マークである。通信チップ１８１２は、移動通信用グローバルシステム（ＧＳＭ（登録商標））、汎用パケット無線サービス（ＧＰＲＳ）、ユニバーサル移動体通信システム（ＵＭＴＳ）、高速パケットアクセス（ＨＳＰＡ）、進化型ＨＳＰＡ（Ｅ－ＨＳＰＡまたはＬＴＥネットワーク）に従って動作し得る。通信チップ１８１２は、ＧＳＭ（登録商標）エボリューション用エンハンストデータ（ＥＤＧＥ）、ＧＳＭ（登録商標） ＥＤＧＥ無線アクセスネットワーク（ＧＥＲＡＮ）、ユニバーサル地上波無線アクセスネットワーク（ＵＴＲＡＮ）または進化型ＵＴＲＡＮ（Ｅ－ＵＴＲＡＮ）に従って動作し得る。通信チップ１８１２は、符号分割多重アクセス（ＣＤＭＡ）、時分割多重アクセス（ＴＤＭＡ）、デジタルエンハンストコードレス電気通信（ＤＥＣＴ）、エボリューションデータオプティマイズド（ＥＶ－ＤＯ）およびそれらの派生物、ならびに３Ｇ、４Ｇ、５Ｇおよびそれ以降のものとして指定される任意の他の無線プロトコルに従って動作し得る。他の実施形態において、通信チップ１８１２は、他の無線プロトコルに従って動作し得る。電気デバイス１８００は、無線通信を容易にするための、および／または他の無線通信（ＡＭまたはＦＭ無線伝送など）を受信するためのアンテナ１８２２を含み得る。
いくつかの実施形態において、通信チップ１８１２は、電気、光または任意の他の適切な通信プロトコル（例えば、Ｅｔｈｅｒｎｅｔ（登録商標））などの有線通信を管理し得る。上記のとおり、通信チップ１８１２は、複数の通信チップを含み得る。例えば、第１の通信チップ１８１２は、Ｗｉ－Ｆｉ（登録商標）またはＢｌｕｅｔｏｏｔｈ（登録商標）などのより短距離の無線通信専用であってよく、第２の通信チップ１８１２は、全地球測位システム（ＧＰＳ）、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ（登録商標）、ＬＴＥ、ＥＶ－ＤＯまたは他のものなどのより長距離の無線通信専用であってよい。いくつかの実施形態において、第１の通信チップ１８１２は、無線通信専用であってよく、第２の通信チップ１８１２は、有線通信専用であってよい。
電気デバイス１８００は、バッテリ／電源回路１８１４を含み得る。バッテリ／電源回路１８１４は、１または複数のエネルギー格納デバイス（例えば、バッテリまたはコンデンサ）、および／または電気デバイス１８００とは別個のエネルギー源（例えば、ＡＣ線電力）に電気デバイス１８００の結合コンポーネントのための回路を含み得る。
電気デバイス１８００は、ディスプレイデバイス１８０６（または上述の対応するインタフェース回路）を含み得る。ディスプレイデバイス１８０６は、ヘッドアップディスプレイ、コンピュータモニタ、プロジェクタ、タッチスクリーンディスプレイ、液晶ディスプレイ（ＬＣＤ）、発光ダイオードディスプレイまたはフラットパネルディスプレイなどの任意の視覚インジケータを含み得る。
電気デバイス１８００は、オーディオ出力デバイス１８０８（または上述の対応するインタフェース回路）を含み得る。オーディオ出力デバイス１８０８は、スピーカ、ヘッドセットまたはイヤバッドなど、可聴インジケータを生成する任意のデバイスを含み得る。
電気デバイス１８００は、オーディオ入力デバイス１８２４（または上述の対応するインタフェース回路）を含み得る。オーディオ入力デバイス１８２４は、マイク、マイクアレイ、またはデジタル機器（例えば、楽器デジタルインタフェース（ＭＩＤＩ）出力を有する機器）など、音を表す信号を生成する任意のデバイスを含み得る。
電気デバイス１８００は、ＧＰＳデバイス１８１８（または上述の対応するインタフェース回路）を含み得る。ＧＰＳデバイス１８１８は、衛星系システムと通信してよく、当技術分野において既知の方法で電気デバイス１８００の位置を受信し得る。
電気デバイス１８００は、他の出力デバイス１８１０（または上述の対応するインタフェース回路）を含み得る。他の出力デバイス１８１０の例は、オーディオコーデック、ビデオコーデック、プリンタ、情報を他のデバイスに提供するための有線式もしくは無線式のトランスミッタ、または追加の格納デバイスを含み得る。
電気デバイス１８００は、他の入力デバイス１８２０（または上述の対応するインタフェース回路）を含み得る。他の入力デバイス１８２０の例は、加速度計、ジャイロスコープ、コンパス、撮像デバイス、キーボード、マウスなどのカーソル制御デバイス、スタイラス、タッチパッド、バーコードリーダ、クイックレスポンス（ＱＲ）コードリーダ、任意のセンサ、または無線周波数識別（ＲＦＩＤ）リーダを含み得る。
電気デバイス１８００は、ハンドヘルド電気デバイスもしくはモバイル電気デバイス（例えば、携帯電話、スマートフォン、モバイルインターネットデバイス、音楽プレーヤ、タブレットコンピュータ、ラップトップコンピュータ、ネットブックコンピュータ、ウルトラブックコンピュータ、パーソナルデジタルアシスタント（ＰＤＡ）、ウルトラモバイルパーソナルコンピュータ等）、デスクトップ電気デバイス、サーバデバイスもしくは他のネットワーク接続されたコンピューティングコンポーネント、プリンタ、スキャナ、モニタ、セットトップボックス、エンタテインメント制御ユニット、車両制御ユニット、デジタルカメラ、デジタルビデオレコーダまたはウェアラブル電気デバイスなど、任意の所望の形態のファクタを有し得る。いくつかの実施形態において、電気デバイス１８００は、データを処理する任意の他の電子デバイスであってよい。
以下の段落では、本明細書において開示される実施形態の様々な例を提供する。
例１は、チャネル材料、絶縁材料、およびチャネル材料と絶縁材料の間のキャップ材料を含むバックエンドトランジスタであり、キャップ材料は、銅、ニッケル、鉄、コバルト、イリジウム、ルテニウム、ランタン、ベリリウム、リチウムまたはカルシウムを含む。
例２は、例１に記載の主題を含み、上記キャップ材料がさらに酸素を含むことをさらに規定する。
例３は、例１－２のいずれかの主題を含み、キャップ材料が第１のキャップ材料であり、バックエンドトランジスタが第１のキャップ材料と異なる第２のキャップ材料をさらに含み、第１のキャップ材料がチャネル材料と第２のキャップ材料の間にあり、第２のキャップ材料が第１のキャップ材料と絶縁材料の間にあり、第２のキャップ材料が絶縁材料と異なることを、さらに規定する。
例４は、例３に記載の主題を含み、第２のキャップ材料が酸素を含むことをさらに規定する。
例５は、例４の主題を含み、第２のキャップ材料がガリウム、アルミニウム、ハフニウム、またはジルコニウムを含むことをさらに規定する。
例６は、例３の主題を含み、第２のキャップ材料が窒素を含むことをさらに規定する。
例７は、例６の主題を含み、第２のキャップ材料がシリコンを含むことをさらに規定する。
例８は、例３－７のいずれかの主題を含み、第２のキャップ材料の厚さが５オングストロームと２ナノメートルの間であることをさらに規定する。
例９は、例３－８のいずれかの主題を含み、絶縁材料を通ってチャネル材料に向けて延在するソース／ドレインコンタクトをさらに含み、第２のキャップ材料はソース／ドレインコンタクトとチャネル材料の間にない。
例１０は例１－９のいずれかの主題を含み、キャップ材料の厚さが１オングストロームと１ナノメートルの間であることをさらに規定する。
例１１は例１－１０のいずれかの主題を含み、チャネル材料が半導体材料を含むことをさらに規定する。
例１２は例１－１１のいずれかの主題を含み、チャネル材料がインジウムガリウム亜鉛酸化物（ＩＧＺＯ）を含むことをさらに規定する。
例１３は例１－１２のいずれかの主題を含み、絶縁材料が層間絶縁膜を含むことをさらに規定する。
例１４は例１－１３のいずれかの主題を含み、絶縁材料が酸素を含むことをさらに規定する。
例１５は例１－１４のいずれかの主題を含み、絶縁材料がシリコンまたはアルミニウムを含むことをさらに規定する。
例１６は例１－１３のいずれかの主題を含み、絶縁材料が窒素を含むことをさらに規定する。
例１７は例１６の主題を含み、絶縁材料がシリコンを含むことをさらに規定する。
例１８は例１７の主題を含み、絶縁材料が酸素を含むことをさらに規定する。
例１９は例１－１８のいずれかの主題を含み、絶縁材料を通ってチャネル材料に向けて延在するソース／ドレインコンタクトをさらに含む。
例２０は例１９の主題を含み、キャップ材料がソース／ドレインコンタクトとチャネル材料の間に延在することをさらに規定する。
例２１は例１９の主題を含み、キャップ材料がソース／ドレインコンタクトとチャネル材料の間に延在しないことをさらに規定する。
例２２は例１－２１のいずれかの主題を含み、キャップ材料がチャネル材料と接触することをさらに規定する。
例２３は例１－２２のいずれかの主題を含み、ゲート誘電体およびゲート電極をさらに含み、ゲート誘電体はチャネル材料とゲート電極との間にある。
例２４は例１－２３のいずれかの主題を含み、バックエンドトランジスタが集積回路（ＩＣ）デバイスのメタライゼーションスタックにあることをさらに規定する。
例２５は例１－２４のいずれかの主題を含み、バックエンドトランジスタがメモリセルの一部であることをさらに規定する。
例２６は例２５の主題を含み、メモリセルがダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルであることをさらに規定する。
例２７はバックエンドトランジスタであり、導電型を有するチャネル材料、絶縁材料、およびチャネル材料と絶縁材料の間のキャップ材料を含み、キャップ材料はチャネル材料および絶縁材料とは異なり、キャップ材料はチャネル材料と同一の導電型である導電型を有する。
例２８は例２７の主題を含み、チャネル材料およびキャップ材料の導電型がｎ型であることをさらに規定する。
例２９は例２８の主題を含み、キャップ材料が銅、ニッケル、鉄、コバルト、イリジウム、ルテニウム、ランタン、ベリリウム、リチウムまたはカルシウムを含むことをさらに規定する。
例３０は例２９の主題を含み、キャップ材料がさらに酸素を含むことをさらに規定する。
例３１は例２８－３０のいずれかの主題を含み、キャップ材料が第１のキャップ材料であり、バックエンドトランジスタは、第１のキャップ材料と異なる第２のキャップ材料をさらに含み、第１のキャップ材料はチャネル材料と第２のキャップ材料の間にあり、第２のキャップ材料は第１のキャップ材料と絶縁材料の間にあり、第２のキャップ材料は絶縁材料と異なることを、さらに規定する。
例３２は例３１の主題を含み、第２のキャップ材料が酸素を含むことをさらに規定する。
例３３は例３２の主題を含み、第２のキャップ材料がガリウム、アルミニウム、ハフニウム、またはジルコニウムを含むことをさらに規定する。
例３４は例３１の主題を含み、第２のキャップ材料が窒素を含むことをさらに規定する。
例３５は例３４の主題を含み、第２のキャップ材料がシリコンを含むことをさらに規定する。
例３６は例３１－３５のいずれかの主題を含み、第２のキャップ材料の厚さは５オングストロームと２ナノメートルの間であることをさらに規定する。
例３７は例３１－３６のいずれかの主題を含み、絶縁材料を通ってチャネル材料に向けて延在するソース／ドレインコンタクトをさらに含み、第２のキャップ材料はソース／ドレインコンタクトとチャネル材料の間にない。
例３８は例２８－３７のいずれかの主題を含み、チャネル材料がインジウムガリウム亜鉛酸化物（ＩＧＺＯ）を含むことをさらに規定する。
例３９は例２７の主題を含み、チャネル材料およびキャップ材料の導電型がｐ型であることをさらに規定する。
例４０は例３９の主題を含み、キャップ材料が酸素および、銅、ニッケル、コバルト、リチウム、または銀のいずれかを含むことをさらに規定する。
例４１は例３９－４０のいずれかの主題を含み、キャップ材料が第１のキャップ材料であり、バックエンドトランジスタが第１のキャップ材料と異なる第２のキャップ材料をさらに含み、第１のキャップ材料がチャネル材料と第２のキャップ材料の間にあり、第２のキャップ材料が第１のキャップ材料と絶縁材料の間にあり、第２のキャップ材料が絶縁材料と異なることを、さらに規定する。
例４２は例４１の主題を含み、第２のキャップ材料が酸素または窒素を含むことをさらに規定する。
例４３は例４１－４２のいずれかの主題を含み、第２のキャップ材料の厚さが５オングストロームと２ナノメートルの間であることをさらに規定する。
例４４は例４１－４３のいずれかの主題を含み、絶縁材料を通ってチャネル材料に向けて延在するソース／ドレインコンタクトをさらに含み、第２のキャップ材料はソース／ドレインコンタクトとチャネル材料の間にない。
例４５は例３９－４４のいずれかの主題を含み、チャネル材料が酸素および、インジウム、亜鉛、ガリウム、ハフニウム、マグネシウム、アルミニウム、シリコン、ランタン、またはジルコニウムのいずれかを含むことをさらに規定する。
例４６は例２７－４５のいずれかの主題を含み、チャネル材料が半導体材料を含むことをさらに規定する。
例４７は例２７－４６のいずれかの主題を含み、キャップ材料の厚さが１オングストロームと１ナノメートルの間であることをさらに規定する。
例４８は例２７－４７のいずれかの主題を含み、絶縁材料が層間絶縁膜を含むことをさらに規定する。
例４９は例２７－４８のいずれかの主題を含み、絶縁材料が酸素を含むことをさらに規定する。
例５０は例２７－４９のいずれかの主題を含み、絶縁材料がシリコンまたはアルミニウムを含むことをさらに規定する。
例５１は例２７－４８のいずれかの主題を含み、絶縁材料が窒素を含むことをさらに規定する。
例５２は例５１の主題を含み、絶縁材料がシリコンを含むことをさらに規定する。
例５３は例５２の主題を含み、絶縁材料が酸素を含むことをさらに規定する。
例５４は例２７－５３のいずれかの主題を含み、絶縁材料を通ってチャネル材料に向けて延在するソース／ドレインコンタクトをさらに含む。
例５５は例５４の主題を含み、キャップ材料がソース／ドレインコンタクトとチャネル材料の間に延在することをさらに規定する。
例５６は例５４の主題を含み、キャップ材料がソース／ドレインコンタクトとチャネル材料の間に延在しないことをさらに規定する。
例５７は例２７－５６のいずれかの主題を含み、キャップ材料がチャネル材料と接触することをさらに規定する。
例５８は例２７－５７のいずれかの主題を含み、ゲート誘電体およびゲート電極をさらに含み、ゲート誘電体はチャネル材料とゲート電極の間にある。
例５９は例２７－５８のいずれかの主題を含み、バックエンドトランジスタが集積回路（ＩＣ）デバイスのメタライゼーションスタックにあることをさらに規定する。
例６０は例２７－５９のいずれかの主題を含み、バックエンドトランジスタがメモリセルの一部であることをさらに規定する。
例６１は例６０の主題を含み、メモリセルがダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルであることをさらに規定する。
例６２は、基板と、基板に結合される集積回路（ＩＣ）ダイとを含むコンピューティングデバイスであって、ＩＣダイはチャネル材料と、絶縁材料と、チャネル材料とは異なり、チャネル材料と絶縁材料の間にある第１のキャップ材料と、第１のキャップ材料とは異なり、第１のキャップ材料と絶縁材料の間にある第２のキャップ材料と、ソース／ドレインコンタクトとを有するトランジスタを含み、第２のキャップ材料はソース／ドレインコンタクトの間にある。
例６３は例６２の主題を含み、第２のキャップ材料がソース／ドレインコンタクトとチャネル材料の間にないことをさらに規定する。
例６４は例６２－６３のいずれかの主題を含み、第１のキャップ材料がチャネル材料と同一の導電型である導電型を有することをさらに規定する。
例６５は例６２－６４のいずれかの主題を含み、チャネル材料と第１のキャップ材料の導電型がｎ型であることをさらに規定する。
例６６は例６５の主題を含み、第１のキャップ材料が銅、ニッケル、鉄、コバルト、イリジウム、ルテニウム、ランタン、ベリリウム、リチウム、またはカルシウムを含むことをさらに規定する。
例６７は例６６の主題を含み、第１のキャップ材料がさらに酸素を含むことをさらに規定する。
例６８は例６５－６７のいずれかの主題を含み、第２のキャップ材料が酸素を含むことをさらに規定する。
例６９は例６８の主題を含み、第２のキャップ材料がガリウム、アルミニウム、ハフニウム、またはジルコニウムを含むことをさらに規定する。
例７０は例６５－６７のいずれかの主題を含み、第２のキャップ材料が窒素を含むことをさらに規定する。
例７１は例７０の主題を含み、第２のキャップ材料がシリコンを含むことをさらに規定する。
例７２は例６５－７１のいずれかの主題を含み、第２のキャップ材料の厚さが５オングストロームと２ナノメートルの間であることをさらに規定する。
例７３は例６５－７２のいずれかの主題を含み、チャネル材料がインジウムガリウム亜鉛酸化物（ＩＧＺＯ）を含むことをさらに規定する。
例７４は例６２－６４のいずれかの主題を含み、チャネル材料および第１のキャップ材料の導電型がｐ型であることをさらに規定する。
例７５は例７４の主題を含み、第１のキャップ材料が酸素および、銅、ニッケル、コバルト、リチウム、または銀のいずれかを含むことをさらに規定する。
例７６は例７４－７５のいずれかの主題を含み、第２のキャップ材料が酸素または窒素を含むことをさらに規定する。
例７７は例７４－７６のいずれかの主題を含み、第２のキャップ材料の厚さが５オングストロームと２ナノメートルの間であることをさらに規定する。
例７８は例７４－７７のいずれかの主題を含み、チャネル材料が酸素および、インジウム、亜鉛、ガリウム、ハフニウム、マグネシウム、アルミニウム、シリコン、ランタン、またはジルコニウムのいずれかを含むことをさらに規定する。
例７９は例６２－７８のいずれかの主題を含み、チャネル材料が半導体材料を含むことをさらに規定する。
例８０は例６２－７９のいずれかの主題を含み、第１のキャップ材料の厚さが１オングストロームと１ナノメートルの間であることをさらに規定する。
例８１は例６２－８０のいずれかの主題を含み、絶縁材料が層間絶縁膜を含むことをさらに規定する。
例８２は例６２－８１のいずれかの主題を含み、絶縁材料が酸素を含むことをさらに規定する。
例８３は例６２－８２のいずれかの主題を含み、絶縁材料がシリコンまたはアルミニウムを含むことをさらに規定する。
例８４は例６２－８１のいずれかの主題を含み、絶縁材料が窒素を含むことをさらに規定する。
例８５は例８４の主題を含み、絶縁材料がシリコンを含むことをさらに規定する。
例８６は例８５の主題を含み、絶縁材料が酸素を含むことをさらに規定する。
例８７は例６２－８６のいずれかの主題を含み、第１のキャップ材料がソース／ドレインコンタクトとチャネル材料の間に延在することをさらに規定する。
例８８は例６２－８６のいずれかの主題を含み、第１のキャップ材料がソース／ドレインコンタクトとチャネル材料の間に延在しないことをさらに規定する。
例８９は例６２－８８のいずれかの主題を含み、第１のキャップ材料がチャネル材料と接触することをさらに規定する。
例９０は例６２－８９のいずれかの主題を含み、ゲート誘電体およびゲート電極をさらに含み、ゲート誘電体はチャネル材料とゲート電極の間にある。
例９１は例６２－９０のいずれかの主題を含み、トランジスタが集積回路（ＩＣ）デバイスのメタライゼーションスタックにあることをさらに規定する。
例９２は例６２－９１のいずれかの主題を含み、トランジスタがメモリセルの一部であることをさらに規定する。
例９３は例９２の主題を含み、メモリセルがダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルであることをさらに規定する。
例９４は例６２－９３のいずれかの主題を含み、コンピューティングデバイスがウェアラブルまたはハンドヘルドコンピューティングデバイスであることをさらに規定する。
例９５は例６２－９４のいずれかの主題を含み、コンピューティングデバイスがさらに１または複数の通信チップおよびアンテナを含むことをさらに規定する。
例９６は例６２－９５のいずれかの主題を含み、基板が回路基板を含むことをさらに規定する。
例９７は例９６の主題を含み、回路基板がマザーボードであることをさらに規定する。

Claims (25)

  1. チャネル材料、絶縁材料、および前記チャネル材料と前記絶縁材料の間のキャップ材料を備えるバックエンドトランジスタであって、前記キャップ材料は、銅、ニッケル、鉄、コバルト、イリジウム、ルテニウム、ランタン、ベリリウム、リチウム、またはカルシウムを含む、バックエンドトランジスタ。
  2. 前記キャップ材料がさらに酸素を含む、請求項１に記載のバックエンドトランジスタ。
  3. 前記キャップ材料が第１のキャップ材料であり、前記バックエンドトランジスタがさらに、前記第１のキャップ材料と異なる第２のキャップ材料を含み、前記第１のキャップ材料が前記チャネル材料と前記第２のキャップ材料の間にあり、前記第２のキャップ材料が前記第１のキャップ材料と前記絶縁材料の間にあり、前記第２のキャップ材料が前記絶縁材料と異なる、請求項１または２に記載のバックエンドトランジスタ。
  4. 前記第２のキャップ材料が酸素を含む、請求項３に記載のバックエンドトランジスタ。
  5. 前記第２のキャップ材料がガリウム、アルミニウム、ハフニウム、またはジルコニウムを含む、請求項４に記載のバックエンドトランジスタ。
  6. 前記第２のキャップ材料が窒素を含む、請求項３に記載のバックエンドトランジスタ。
  7. 前記第２のキャップ材料がシリコンを含む、請求項６に記載のバックエンドトランジスタ。
  8. 前記第２のキャップ材料の厚さが５オングストロームから２ナノメートルの間である、請求項３から７のいずれか一項に記載のバックエンドトランジスタ。
  9. 前記絶縁材料を通って前記チャネル材料に向けて延在するソース／ドレインコンタクトをさらに含み、前記第２のキャップ材料は前記ソース／ドレインコンタクトと前記チャネル材料の間にない、
    請求項３から８のいずれか一項に記載のバックエンドトランジスタ。
  10. 前記キャップ材料の厚さは１オングストロームから１ナノメートルの間である、請求項１から９のいずれか一項に記載のバックエンドトランジスタ。
  11. 前記チャネル材料が半導体材料を含む、請求項１から１０のいずれか一項に記載のバックエンドトランジスタ。
  12. 前記チャネル材料がインジウムガリウム亜鉛酸化物（ＩＧＺＯ）を含む、請求項１から１１のいずれか一項に記載のバックエンドトランジスタ。
  13. 前記絶縁材料が層間絶縁膜を含む、請求項１から１２のいずれか一項に記載のバックエンドトランジスタ。
  14. 前記絶縁材料が酸素を含む、請求項１から１３のいずれか一項に記載のバックエンドトランジスタ。
  15. 前記絶縁材料がシリコンまたはアルミニウムを含む、請求項１から１４のいずれか一項に記載のバックエンドトランジスタ。
  16. 導電型を有するチャネル材料、絶縁材料、および前記チャネル材料と前記絶縁材料の間のキャップ材料を備え、前記キャップ材料は前記チャネル材料および前記絶縁材料とは異なり、前記キャップ材料は前記チャネル材料と同一の導電型である導電型を有する、バックエンドトランジスタ。
  17. 前記絶縁材料を通って前記チャネル材料に向けて延在するソース／ドレインコンタクトをさらに含む、
    請求項１６に記載のバックエンドトランジスタ。
  18. 前記キャップ材料が前記ソース／ドレインコンタクトと前記チャネル材料の間に延在する、請求項１７に記載のバックエンドトランジスタ。
  19. 前記キャップ材料が前記ソース／ドレインコンタクトと前記チャネル材料の間に延在しない、請求項１７に記載のバックエンドトランジスタ。
  20. 前記キャップ材料が前記チャネル材料と接触する、請求項１６から１９のいずれか一項に記載のバックエンドトランジスタ。
  21. 前記バックエンドトランジスタが集積回路（ＩＣ）デバイスのメタライゼーションスタックにある、請求項１６から２０のいずれか一項に記載のバックエンドトランジスタ。
  22. 前記バックエンドトランジスタがメモリセルの一部である、請求項１６から２１のいずれか一項に記載のバックエンドトランジスタ。
  23. 前記メモリセルがダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルである、請求項２２に記載のバックエンドトランジスタ。
  24. 基板と、
    前記基板に結合される集積回路（ＩＣ）ダイとを含むコンピューティングデバイスであって、
    前記ＩＣダイは、
    チャネル材料と、
    絶縁材料と、
    前記チャネル材料とは異なり、前記チャネル材料と前記絶縁材料の間にある第１のキャップ材料と、
    前記第１のキャップ材料とは異なり、前記第１のキャップ材料と前記絶縁材料の間にある第２のキャップ材料と、
    ソース／ドレインコンタクトであって、前記第２のキャップ材料は前記ソース／ドレインコンタクトの間にある、ソース／ドレインコンタクトと、
    を有するトランジスタを含む、
    コンピューティングデバイス。
  25. 前記コンピューティングデバイスが、１または複数の通信チップと、アンテナとをさらに含む、請求項２４に記載のコンピューティングデバイス。
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