FR3072211A1 - Procede de detection d'une injection de fautes et d'un amincissement du substrat dans un circuit integre, et circuit integre associe - Google Patents
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Abstract
Circuit intégré, comprenant un substrat semi-conducteur (S) ayant une face arrière (Fr) et comportant au moins un premier caisson semi-conducteur (C1) comportant des composants et au moins un deuxième caisson semi-conducteur (C2) isolé du premier caisson semi-conducteur et du reste du substrat, le deuxième caisson semi-conducteur (C2) comportant un dispositif (DIS) de détection configurable et adapté pour, dans une première configuration, détecter un amincissement du substrat par sa face arrière (Fr), et dans une deuxième configuration, détecter une injection de faute dans le circuit intégré.
Description
Procédé de détection d’une injection de fautes et d’un amincissement du substrat dans un circuit intégré, et circuit intégré associé
Des modes de mise en œuvre et de réalisation de l’invention concernent les circuits intégrés, et plus particulièrement la détection d’un éventuel amincissement du substrat d’un circuit intégré depuis sa face arrière ainsi que la détection d’une attaque par injection de faute.
Parmi les attaques possibles effectuées par des fraudeurs pour extraire des données confidentielles d’une mémoire d’un circuit intégré, par exemple une mémoire protégée d’une carte à puce, on peut citer des attaques dites par injection de faute (DFA, ou « Differential Fault Analysis ») qui prévoient de perturber le fonctionnement et/ou le contenu de la mémoire, ou encore de modifier le fonctionnement logique du circuit, par exemple au moyen d’un rayonnement (laser, infrarouge, rayons X, etc.) émis à travers la face arrière de la puce.
Une telle attaque possible peut ainsi par exemple être effectuée par un faisceau d’ions focalisés (FIB, « Focus Ion Beam » selon l’acronyme anglo-saxon bien connu de l’homme du métier), par exemple au moyen d’un faisceau laser.
Il est donc particulièrement utile de chercher à protéger le circuit électronique contre une attaque laser face arrière.
L’efficacité d’une telle attaque augmente lorsque le substrat du circuit intégré est aminci par l’attaquant, depuis sa face arrière de façon à se rapprocher le plus possible des composants du circuit intégré, réalisés au niveau de sa face avant.
Il existe des moyens de détection d’un amincissement du substrat, permettant de protéger les circuits intégrés contre ce type d’attaques.
Il existe un besoin de pouvoir détecter de façon simple à la fois un amincissement du substrat par la face arrière et une injection de fautes.
Selon un mode mise en œuvre et de réalisation, il est par conséquent proposé de répondre à ce besoin avec une mise en œuvre simple, un encombrement surfacique réduit, tout en offrant une protection contre les interférences éventuelles provoquées par des composants du circuit intégré.
Selon un aspect, il est proposé un procédé de détection d’une attaque d’un circuit intégré comportant un substrat ayant une face arrière, le procédé comprenant
- une réalisation dans le substrat d’un premier caisson semi-conducteur comportant des composants et au moins un deuxième caisson semi-conducteur isolé du premier caisson semi-conducteur et du reste du substrat,
- une détection d’un amincissement du substrat par sa face arrière par une détection d’une absence de courant circulant dans le deuxième caisson et, en cas de détection d’un non amincissement du substrat,
- une détection d’une attaque par injection de fautes par la détection de la circulation d’un courant circulant dans le deuxième caisson.
Selon un autre aspect, il est proposé un circuit électronique intégré comprenant un substrat semi-conducteur ayant une face arrière et comportant au moins un premier caisson semi-conducteur comportant des composants, par exemple des transistors, et au moins un deuxième caisson semi-conducteur isolé du premier caisson semiconducteur et du reste du substrat, le deuxième caisson comportant un dispositif de détection configurable et adapté pour, dans une première configuration, détecter un amincissement du substrat par sa face arrière, et dans une deuxième configuration, détecter une injection de faute dans le circuit intégré.
Ainsi, on réalise par des mêmes moyens une protection du circuit intégré contre les attaques comprenant un amincissement du substrat et contre les attaques par injection de fautes.
Cela permet avantageusement un gain de surface par rapport à un circuit intégré comprenant deux dispositifs de détection distincts.
En outre, la réalisation du dispositif de détection dans un deuxième caisson électriquement isolé du premier caisson comportant des composants permet d’être protégé contre des interférences provenant de ces composants et donc de s’affranchir de moyens éventuels de désactivation des composants lors de la détection, et permet donc un gain de surface supplémentaire.
Selon un mode de réalisation, le substrat possède une face avant, opposée à la face arrière, et le dispositif comporte
- un groupe d’au moins une première tranchée isolante s’étendant dans ledit deuxième caisson entre deux endroits de la périphérie du deuxième caisson, depuis ladite face avant jusqu’à un emplacement situé à distance du fond dudit au moins un deuxième caisson, et
- des moyens de détection configurés pour, dans la première configuration, mesurer une grandeur physique représentative de la résistance électrique du deuxième caisson entre deux zones de contact respectivement situées de part et d’autre dudit groupe d’au moins une première tranchée, et dans la deuxième configuration détecter la présence d’un courant électrique circulant entre lesdites deux zones de contact.
Les moyens de détection peuvent comporter
- des moyens de polarisation configurés pour appliquer une différence de potentiel entre lesdites deux zones de contact,
- des moyens de comparaison configurés pour mesurer le courant circulant entre lesdites deux zones de contact, et
- des moyens de commande configurés pour placer initialement le dispositif dans sa première configuration en activant les moyens de polarisation, et pour faire passer le dispositif de sa première configuration à sa deuxième configuration après une détection d’un non amincissement du substrat en désactivant les moyens de polarisation, les moyens de comparaison restant activés dans la première configuration et dans la deuxième configuration.
Selon un mode de réalisation, le substrat a un premier type de conductivité, le premier caisson a un deuxième type de conductivité, et le deuxième caisson a le premier type de conductivité et est isolé du premier caisson
- par une première région isolante comportant au moins une tranchée d’isolation s’étendant depuis la face avant du substrat jusqu’à une première distance du fond du deuxième caisson, et
- par la jonction PN entre le premier caisson et le deuxième caisson et est isolé du reste du substrat
- par une couche semi-conductrice du deuxième type de conductivité enterrée dans le substrat sous le premier caisson et sous le deuxième caisson, et par une deuxième région isolante comportant
- la tranchée d’isolation,
- une tranchée additionnelle isolante configurée pour assurer une continuité d’isolation électrique entre ladite tranchée d’isolation et ladite couche semi-conductrice enterrée.
Selon un mode de réalisation, le substrat a un premier type de conductivité, le premier caisson a un deuxième type de conductivité, et le deuxième caisson a le deuxième type de conductivité et est isolé du premier caisson par une première région isolante comportant :
- au moins une tranchée d’isolation s’étendant depuis la face avant du substrat jusqu’à la première distance du fond du premier caisson,
- une tranchée additionnelle isolante configurée pour assurer une continuité d’isolation électrique entre ladite tranchée d’isolation et le fond du deuxième caisson, et est isolé du reste du substrat
- par une deuxième région isolante comportant ladite au moins une tranchée d’isolation, et
- par la jonction PN entre le deuxième caisson et le reste du substrat.
Ainsi, selon ces deux modes de réalisation, le deuxième caisson peut avoir au choix une conductivité de type P, ou une conductivité de type N.
Le groupe d’au moins une première tranchée peut comporter un matériau isolant et s’étendre depuis la face avant du substrat jusqu’à une première distance du fond du deuxième caisson. Une telle première tranchée peut être du type tranchée peu profonde (STI : « Shallow Trench Isolation » en langue anglaise)
Le groupe d’au moins une première tranchée peut comporter au moins une première tranchée comportant une région centrale semiconductrice et une enveloppe isolante et qui s’étend transversalement dans le deuxième caisson depuis la face avant jusqu’à une deuxième distance du fond du caisson inférieure à la première distance.
La première tranchée peut donc avoir l’aspect d’une électrode verticale isolée. Cela permet avantageusement la réutilisation du procédé de fabrication d’électrodes verticales isolées réalisées ailleurs dans le circuit intégré, et donc l’économie d’étapes de fabrication propres au groupe d’au moins une première tranchée.
En outre, ces tranchées s’étendant plus profondément dans le substrat, un amincissement du substrat peut être détecté plus tôt, et l’efficacité du dispositif est donc améliorée.
Selon un autre aspect, il est proposé un circuit intégré comportant une pluralité de premiers caissons semi-conducteurs, chacun associé à un deuxième caisson semi-conducteur comportant un dispositif de détection tel que défini précédemment, les dispositifs étant couplés en série de façon à former une chaîne de dispositifs électriquement couplés en série, la zone de contact d’entrée du premier dispositif de la chaîne formant une zone de contact d’entrée de chaîne, la zone de contact de sortie du dernier dispositif de la chaîne formant une zone de contact de sortie de chaîne, les moyens de détection étant couplés entre la zone de contact d’entrée de chaîne et la zone de contact de sortie de chaîne.
Selon un autre aspect, il est proposé un système comprenant un circuit intégré tel que décrit précédemment, ce système pouvant être par exemple une carte à puce.
D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de réalisation de l’invention, nullement limitatifs, et des dessins annexés sur lesquels
- les figures 1 à 16 illustrent des modes de réalisation de Γ invention.
Sur la figure 1, dont la figure 2 est une vue en coupe selon la ligne de couple II-II, et dont la figure 3 est une vue en coupe selon la ligne de coupe III-III, la référence CI désigne un circuit intégré comportant un substrat semi-conducteur S dans lequel sont réalisés plusieurs caissons semi-conducteurs isolés du reste du substrat, dont un premier caisson Cl et un deuxième caisson C2 sont représentés.
Le substrat S a un premier type de conductivité, ici par exemple une conductivité de type P, et le premier caisson Cl a un deuxième type de conductivité, ici donc par exemple une conductivité de type N. Le deuxième caisson C2 est du premier type de conductivité, ici P.
Le premier caisson Cl est électriquement isolé du reste du substrat par une tranchée d’isolation 2, délimitant les bords du premier caisson Cl selon une forme rectangulaire et s’étendant depuis la face avant Fv du substrat jusqu’à une première distance dl du fond du premier caisson Cl, définissant ainsi une zone 7 entre le groupe G d’au moins une première tranchée et le fond du premier caisson Cl et par la jonction PN entre le premier caisson et le reste du substrat.
Une couche semi-conductrice enterrée 1 du deuxième type de conductivité, plus fortement dopée que le premier caisson Cl, est réalisée dans le substrat, sous le premier caisson Cl et sous le deuxième caisson C2.
A titre indicatif, la couche semi-conductrice enterrée 1 a ici un niveau de dopage deux fois supérieur à celui du premier caisson Cl.
Il serait toutefois possible que la couche semi-conductrice enterrée 1 soit moins fortement dopée que le premier caisson semiconducteur Cl, par exemple deux fois moins dopée.
Le premier caisson semi-conducteur Cl comporte par exemple une pluralité de transistors dont les lignes de grille s’étendent longitudinalement sur le premier caisson, dont certains au moins forment des cellules mémoires, et dont certains au moins sont configurés pour réaliser des opérations de chiffrement.
Le deuxième caisson C2 est à coté du premier caisson semiconducteur Cl.
Le deuxième caisson C2 est isolé du premier caisson Cl par une première région isolante RI comportant une première partie 21 de la tranchée d’isolation 2, et par la jonction PN entre le deuxième caisson et le premier caisson, et est isolé du reste du substrat par une deuxième région d’isolation R2, et par ladite couche semi-conductrice enterrée 1.
La deuxième région d’isolation R2 comporte la première partie 21 de la tranchée d’isolation 2 qui délimite les bords du deuxième caisson C2, et une tranchée additionnelle isolante 3 réalisée au travers de la première partie 21 de la tranchée d’isolation, délimitant les bords du deuxième caisson C2 selon une forme rectangulaire, et qui s’étend depuis la face avant Fv jusqu’à la couche semi-conductrice enterrée 1, de façon à assurer une continuité d’isolation électrique entre la tranchée d’isolation 2 et la couche semi-conductrice enterrée 1.
La tranchée additionnelle isolante 3 comporte une paroi isolante 31, par exemple en oxyde de silicium, et est remplie d’un matériau semi-conducteur 30, par exemple ici du polysilicium.
La tranchée additionnelle isolante 3 a donc ici l’aspect d’une électrode verticale isolée. Bien qu’elle ne soit pas utilisée en tant que telle, la réalisation de cette électrode est particulièrement avantageuse du point de vue du procédé de fabrication.
En effet, le circuit intégré CI comportant des cellules mémoires, des électrodes verticales isolées utilisées en tant que telles sont réalisées dans le circuit intégré CI, par exemple dans le premier caisson Cl, et permettent la sélection des cellules mémoires lors du fonctionnement normal du circuit intégré CI.
Ainsi, réaliser la tranchée additionnelle isolante 3 selon le même procédé de fabrication que les électrodes verticales isolées permet de s’affranchir de la mise en œuvre d’une étape spécifique de fabrication, qui permettrait par exemple la réalisation de tranchées additionnelles d’aspect différent.
Il serait par ailleurs possible de réaliser une deuxième région d’isolation R2 comprenant seulement une tranchée d’isolation 2 s’étendant plus profondément dans le substrat, de façon à venir en contact avec la couche isolante enterrée. Cela étant, la réalisation d’une telle tranchée d’isolation nécessiterait des étapes de fabrication spécifiques.
Le circuit intégré CI comporte en outre un dispositif de détection DIS, qui permet dans une première configuration une détection d’un amincissement du substrat S par sa face arrière Fr, et dans une deuxième configuration une détection d’injection de fautes.
Le dispositif DIS est ici réalisé dans le deuxième caisson C2, et comporte un groupe G d’au moins une première tranchée, la première tranchée comprenant ici la première partie 21 de la tranchée d’isolation 2 qui s’étend longitudinalement dans le deuxième caisson C2 en occupant toute la surface du deuxième caisson C2 au niveau de la face avant Fv du substrat.
Le deuxième caisson C2 comporte une zone de contact d’entrée Ze, réalisée à une première extrémité de la partie 2 de la tranchée par des procédés classiques de dopage et de siliciuration, au dessus d’une première cavité traversant la tranchée d’isolation 2, et sur laquelle est réalisé un contact électrique.
Le deuxième caisson C2 comporte une zone de contact de sortie Zs, réalisée à une deuxième extrémité de la partie 2 de la tranchée par des procédés classiques de dopage et de siliciuration, au dessus d’une deuxième cavité traversant la tranchée d’isolation 2, et sur laquelle est réalisé un contact électrique.
Ainsi, puisque la tranchée d’isolation 2 ne s’étend que jusqu’à la première distance dl de la couche semi-conductrice enterrée 1, la zone de contact d’entrée Ze et la zone de contact de sortie Zs sont électriquement couplées (ou connectées).
Le dispositif DIS comporte en outre des moyens de détection D couplés entre la zone de contact d’entrée Ze et la zone de contact de sortie Zs, configurés pour, dans une première configuration, mesurer une grandeur électrique représentative de la résistance électrique du deuxième caisson C2, et dans une deuxième configuration, détecter un courant circulant entre la zone de contact d’entrée Ze et la zone de contact de sortie Zs.
Les moyens de détection D comprennent des moyens de commande MCM, par exemple un circuit logique, qui permettent de placer les moyens de détection dans leur première configuration ou dans leur deuxième configuration.
A l’initialisation du circuit intégré, les moyens de détection D sont dans la première configuration, puis, si aucun amincissement du substrat n’est détecté, ou en d’autres termes si un non amincissement du substrat est détecté, les moyens de commande MCM font passer les moyens de détection D dans la deuxième configuration et le circuit intégré s’active selon son fonctionnement normal.
Dans la première configuration, si le substrat S a été aminci audelà de la couche semi-conductrice enterrée 1, la résistance électrique du deuxième caisson va augmenter proportionnellement à la diminution de l’épaisseur de la zone 7 du deuxième caisson C2 située sous la tranchée d’isolation 2, jusqu’à devenir quasiment infinie lorsque l’amincissement aura atteint l’extrémité inférieure de la tranchée d’isolation 2, c’est à dire que la zone 7 aura été totalement amincie.
A cet égard, les moyens de détection D peuvent comporter des moyens de polarisation MPL configurés pour appliquer une différence de potentiel entre les deux zones de contact Ze et Zs, par exemple en appliquant une tension positive sur la zone de contact d’entrée Ze et en connectant la zone de contact de sortie Zs à la masse. Les moyens de commande D peuvent comporter également des moyens de comparaison CMP configurés pour comparer la valeur du courant circulant entre les deux zones de contact Ze et Zs avec une valeur de référence correspondant à la valeur du courant en l’absence d’un amincissement du caisson.
Par exemple ici, les moyens de comparaison CMP sont configurés pour générer une première valeur si la valeur du courant est inférieure à la valeur de référence, et pour générer une deuxième valeur si la valeur du courant est supérieure ou égale à la valeur de référence.
Les moyens de détection D comportent en outre une unité de contrôle UC du circuit intégré CI configurée pour, dans cette première configuration, à la réception de la première valeur, réinitialiser ou désactiver le circuit intégré CI.
Si une attaque par injection de faute est réalisée, classiquement à l’aide d’un laser, un photo-courant est généré dans le deuxième caisson C2, au niveau des jonctions P-N qui se comportent alors comme des photodiodes.
Ainsi à cet égard, dans la deuxième configuration, l’unité de contrôle UC est configurée pour réinitialiser le circuit intégré à la réception de la deuxième valeur, c’est à dire si un courant, ou photocourant, est détecté dans le caisson semi-conducteur C2.
Les moyens de commande MCM font passer le dispositif DIS de la première configuration à la deuxième configuration en désactivant les moyens de polarisation.
L’isolation du deuxième caisson C2 permet avantageusement d’éviter les interférences des transistors du premier caisson Cl avec le dispositif DIS, et permet donc de s’affranchir de la réalisation de moyens de désactivation des transistors du premier caisson Cl.
L’économie de la réalisation de moyens de désactivation permet avantageusement un gain de surface.
La figure 4 illustre le circuit intégré CI, dans lequel le substrat a été partiellement aminci. A la suite de cet amincissement, le substrat S comporte une cavité Cv s’étendant depuis la face arrière Fr du substrat, jusque dans le deuxième caisson semi-conducteur C2, de façon à atteindre l’extrémité inférieure du groupe G d’au moins une première tranchée.
La cavité Cv passe donc au travers de la couche semiconductrice 1 et de la zone 7, et le couplage entre les deux zones de contact Ze et Zs n’est plus assuré.
A titre indicatif, la cavité s’étend sur une surface de vingt-cinq micromètres carrés environ, soit une surface supérieure à la surface de la couche semi-conductrice 1 située sous le premier caisson, qui est ici d’environ neuf micromètres carrés.
Ainsi, même si les moyens de polarisation MPL appliquent une différence de potentiel entre les deux zones de contact Ze et Zs, aucun courant ne peut circuler entre les deux zones de contacts Ze et Zs, et les moyens de comparaison CMP génèrent la première valeur.
A la réception de la première valeur, l’unité de contrôle UC réinitialise ou désactive le circuit intégré CI.
Ainsi, le circuit intégré CI est protégé contre les attaques comportant un amincissement du substrat.
La figure 5, dont la figure 6 est une vue en coupe selon la ligne de coupe V-V, et dont la figure 7 est une vue en coupe selon la ligne de coupe VI-VI, illustre une variante du mode de réalisation décrit précédemment en lien avec les figures 1 à 3.
Dans ce mode de réalisation, la première partie 21 de la tranchée d’isolation n’occupe pas toute la surface du deuxième caisson C2 au niveau de la face avant Fv, mais s’étend en périphérie du deuxième caisson C2 de façon à en délimiter les bords.
Ainsi, le deuxième caisson C2 comporte une partie centrale PC dans laquelle le groupe G d’au moins une première tranchée comporte une pluralité de premières tranchées 4 s’étendant transversalement dans le deuxième caisson C2, depuis la face avant Fv jusqu’à une deuxième distance d2 du fond du caisson, la deuxième distance d2 étant inférieure à la première distance dl.
Les premières tranchées 4 sont réalisées de façon à être parallèles entre elles et sont réparties entre la zone de contact d’entrée Ze et la zone de contact de sortie Zs.
Par exemple ici, chaque première tranchée 4 comporte une paroi isolante, par exemple en oxyde de silicium 41, et est remplie d’un matériau semi-conducteur 40, par exemple ici du polysilicium.
Les premières tranchées 4 ont donc ici l’aspect d’électrodes verticales isolées, mais ne sont pas utilisées en tant que telles.
La réalisation de ces premières tranchées 4 permet avantageusement d’obtenir un groupe G de premières tranchées qui descend plus profondément dans le substrat, et qui permet donc une détection plus efficace d’un amincissement du substrat.
En effet, plus le groupe G d’au moins une tranchée descend profondément dans le substrat, moins il sera nécessaire de réaliser un amincissement important depuis la face arrière Fr pour atteindre les extrémités inférieures des tranchées 4, c’est à dire pour rompre la zone 7, et donc plus cet amincissement sera détecté tôt.
Il convient de noter qu’il serait possible de réaliser une unique tranchée d’isolation analogue à celle décrite précédemment en lien avec les figures 1 à 3 et qui descende plus profondément dans le substrat, mais cela nécessiterait des étapes de fabrication spécifiques.
Ainsi, pour cette raison également, la réalisation des premières tranchées 4 permet d’optimiser le procédé de fabrication du dispositif DIS, et donc de réduire les coûts de fabrication.
En outre, il serait également possible, comme l’illustre la figure 8, de réaliser une région implantée 40 de type de conductivité N, entre l’extrémité inférieure de chaque première tranchée 4 et la couche semi-conductrice enterrée 1, de façon à ce que la zone implantée 40 forme un prolongement de la première tranchée 4 associée, qui s’étend alors jusqu’à une troisième distance d3 de la couche isolante enterrée 1, inférieure à deuxième distance d2.
Cela permet d’augmenter encore d’avantage l’efficacité du dispositif DIS.
La figure 9, dont la figure 10 est une vue en coupe selon la ligne de coupe IX-IX et dont la figure 11 est une vue en coupe selon la ligne de coupe X-X, illustre un mode de réalisation de l’invention dans lequel le deuxième caisson C2 est du deuxième type de conductivité.
Dans ce mode de réalisation, le dispositif est analogue au dispositif DIS décrit précédemment en lien avec les figures 1 à 3.
Le circuit intégré CI ne comporte pas la couche semiconductrice enterrée 1, et la deuxième région isolante R2 comprend ici une deuxième partie 22 de la tranchée d’isolation 2, et le deuxième caisson C2 est ici isolé du reste du substrat par la deuxième région isolante R2 et par la jonction PN latérale entre le deuxième caisson et le reste du substrat, et la jonction PN horizontale entre le fond du deuxième caisson C2 et le reste du substrat.
La première région isolante RI comprend ici une deuxième partie 22 de la tranchée d’isolation 2, et la tranchée additionnelle isolante 3 réalisée ici au travers de ladite deuxième partie 22.
La tranchée additionnelle 3 s’étend ici depuis la face avant Fv jusqu’au delà du fond du premier caisson Cl, dans le substrat S, de façon à assurer une continuité d’isolation électrique entre la deuxième partie 22 de la tranchée d’isolation 2 et le fond du deuxième caisson C2.
La figure 12, dont la figure 13 est une vue en coupe selon la ligne de coupe XII-XII, et dont la figure 14 est une vue en coupe selon la ligne de coupe XIII-XIII, illustre un mode de réalisation analogue au mode de réalisation décrit précédemment en lien avec les figures 5 à 8, dans lequel le premier caisson Cl et le deuxième caisson C2 sont du deuxième type de conductivité.
Dans ce mode de réalisation, la deuxième partie 22 de la tranchée d’isolation 2 n’occupe pas toute la surface du deuxième caisson C2 au niveau de la face avant Fv, mais s’étend en périphérie du deuxième caisson C2 de façon à en délimiter les bords.
Ainsi, le deuxième caisson C2 comporte une partie centrale PC dans laquelle le groupe G d’au moins une première tranchée comporte une pluralité de premières tranchées 4 s’étendant transversalement dans le deuxième caisson C2, depuis la face avant Fv jusqu’à la deuxième distance d2 du fond du caisson.
Dans ce mode de réalisation, la première région isolante RI comprend ici la deuxième partie 22 de la tranchée d’isolation 2, et la tranchée additionnelle isolante 3 réalisée ici au travers de ladite deuxième partie 22.
La figure 15 illustre un circuit intégré CI comportant une pluralité de premiers caissons Cl, dans et sur lesquels sont réalisés plusieurs transistors, chaque premier caisson semi-conducteur Cl étant associé à un deuxième caisson C2 comportant un dispositif DIS selon l’un quelconque des modes de réalisation décrits précédemment en lien avec les figures 1 à 14.
Dans ce mode de réalisation, les dispositifs de détection DIS sont couplés en série de façon à former une chaîne 5 de dispositifs électriquement couplés en série.
Sur la figure 15, les connexions 50 entre les dispositifs sont représentées de façon schématique, mais sont en pratique réalisées classiquement par des pistes métalliques et des vias réalisés dans la partie d’interconnexion du circuit intégré CI.
La zone de contact d’entrée du premier dispositif DIS de la chaîne forme ici une zone de contact d’entrée ZCe pour la chaîne de dispositif, et la zone de contact de sortie du dernier dispositif de la chaîne forme ici une zone de contact de sortie ZCs pour la chaîne de dispositifs.
Ainsi, les moyens de détection D sont ici couplés entre la zone de contact d’entrée ZCe de la chaîne et la zone de contact de sortie ZCs de la chaîne de dispositifs, et sont donc communs à tous les dispositifs de la chaîne. Cela permet avantageusement un gain de place dans le circuit intégré CI.
Dans ce mode de réalisation, la chaîne peut comporter un nombre quelconque de dispositifs selon des modes de réalisation pouvant être différents, parmi ceux décrits précédemment en lien avec les figures 1 à 13.
Un circuit intégré CI tel que décrit précédemment en lien avec les figures 1 à 15 peut être incorporé dans tout type d’objet, notamment une carte à puce CP, comme illustré schématiquement sur la figure 16.
Claims (12)
1. Procédé de détection d’une attaque d’un circuit intégré comprenant un substrat (S) ayant une face arrière (Fr), le procédé comprenant
- une réalisation dans le substrat d’un premier caisson semi-conducteur (Cl) comportant des composants et au moins un deuxième caisson semi-conducteur (C2) isolé du premier caisson semi-conducteur (Cl) et du reste du substrat,
- une détection d’un amincissement du substrat (S) par sa face arrière (Fr) par un dispositif de détection configurable réalisé dans le deuxième caisson et,
- en cas de détection d’un non amincissement du substrat (S), une détection d’une attaque par injection de fautes par ledit dispositif de détection configurable réalisé dans le deuxième caisson (C2).
2. Procédé selon la revendication 1, dans lequel la détection de l’amincissement du substrat est réalisée par une détection d’une absence de courant circulant dans le deuxième caisson, et la détection d’une attaque par injection de fautes est réalisée par une détection d’une circulation d’un courant circulant dans le deuxième caisson.
3. Circuit intégré, comprenant un substrat semi-conducteur (S) ayant une face arrière (Fr) et comportant au moins un premier caisson semi-conducteur (Cl) comportant des composants et au moins un deuxième caisson semi-conducteur (C2) isolé du premier caisson semiconducteur et du reste du substrat, le deuxième caisson semiconducteur (C2) comportant un dispositif (DIS) de détection configurable et adapté pour, dans une première configuration, détecter un amincissement du substrat par sa face arrière (Fr), et dans une deuxième configuration, détecter une injection de faute dans le circuit intégré.
4. Circuit intégré selon la revendication 3, dans lequel le substrat possède une face avant (Fv) opposée à la face arrière et ledit dispositif (DIS) comporte
- un groupe (G) d’au moins une première tranchée isolante s’étendant dans ledit deuxième caisson (C2) entre deux endroits de la périphérie du deuxième caisson (C2), depuis ladite face avant (Fv) jusqu’à un emplacement situé à distance du fond dudit deuxième caisson (C2), et
- des moyens de détection (D) configurés pour, dans la première configuration, mesurer une grandeur physique représentative de la résistance électrique du deuxième caisson (C2) entre deux zones de contact (Ze, Zs) respectivement situées de part et d’autre dudit groupe (G) d’au moins une première tranchée, et dans la deuxième configuration, détecter la présence d’un courant électrique circulant entre lesdites deux zones de contact (Ze, Zs).
5. Circuit intégré selon la revendication 4, dans lequel les moyens de détection comportent des moyens de polarisation (MPL) configurés pour appliquer une différence de potentiel entre lesdites deux zones de contact et des moyens de comparaison (CMP) configurés pour mesurer le courant circulant entre lesdites deux zones de contact, et des moyens de commande (MCM) configurés pour placer initialement le dispositif (DIS) dans sa première configuration en activant les moyens de polarisation, et pour faire passer le dispositif (DIS) de sa première configuration à sa deuxième configuration après une détection d’un non amincissement du substrat en désactivant les moyens de polarisation (MPL), les moyens de comparaison (CMP) restant activés dans la première configuration et dans la deuxième configuration.
6. Circuit intégré selon la revendication 4 ou 5, dans lequel le substrat (S) a un premier type de conductivité, le premier caisson (Cl) a un deuxième type de conductivité, et le deuxième caisson (C2) a le premier type de conductivité et est isolé du premier caisson
- par une première région isolante (RI) comprenant au moins une tranchée d’isolation (2) s’étendant depuis la face avant (Fv) du substrat jusqu’à une première distance (dl) du fond du deuxième caisson, et
- par la jonction PN entre le premier caisson et deuxième caisson, et est isolé du reste du substrat (S) par
- une couche semi-conductrice (1) du deuxième type de conductivité enterrée dans le substrat (S) sous le premier caisson (C2) et sous le deuxième caisson (Cl), et par une deuxième région isolante (R2) comportant
- la tranchée d’isolation (2),
- une tranchée additionnelle isolante (3) configurée pour assurer une continuité d’isolation électrique entre ladite tranchée d’isolation (2) et ladite couche semiconductrice (1) enterrée (1).
7. Circuit intégré selon la revendication 4 ou 5, dans lequel le substrat (S) a un premier type de conductivité, le premier caisson (Cl) a un deuxième type de conductivité, et le deuxième caisson (C2) a le deuxième type de conductivité et est isolé du premier caisson (Cl) par une première région isolante (RI) comportant *
- au moins une tranchée d’isolation (2) s’étendant depuis la face avant (Fv) du substrat jusqu’à une première distance (dl) du fond du caisson,
- une tranchée additionnelle isolante (3) configurée pour assurer une continuité d’isolation électrique entre ladite tranchée d’isolation (2) le fond du deuxième caisson C2, et est isolé du reste du substrat
- par une deuxième région isolante (R2) comportant ladite au moins une tranchée d’isolation (2), et
- par la jonction PN entre le deuxième caisson et le reste du substrat.
8. Circuit intégré selon la revendication 6 ou 7, dans lequel le groupe (G) d’au moins une première tranchée comporte une première tranchée comprenant un matériau isolant et s’étendant depuis la face avant du substrat jusqu’à la première distance (dl) du fond du deuxième caisson.
9. Circuit selon la revendication 6 ou 7 dans lequel le groupe (G) d’au moins une première tranchée comporte au moins une première tranchée (4) comportant une région centrale semi-conductrice et une enveloppe isolante et qui s’étend transversalement dans le deuxième caisson (C2) depuis la face avant jusqu’à une deuxième distance (d2) du fond du deuxième caisson inférieure à la première distance (dl).
10. Circuit intégré comportant une pluralité de premiers caissons semi-conducteurs (Cl) chacun associé à un deuxième caisson semi-conducteur (C2) comportant un dispositif de détection (DIS) selon l’une quelconque des revendications 3 à 9, les dispositifs (DIS) étant couplés en série de façon à former une chaîne de dispositifs électriquement couplés en série, la zone de contact d’entrée du premier dispositif de la chaîne formant une zone de contact d’entrée de chaîne (ZCe), la zone de contact de sortie du dernier dispositif de la chaîne formant une zone de contact de sortie de chaîne (ZCs), les moyens de détection (D) étant couplés entre la zone de contact d’entrée de chaîne et la zone de contact de sortie de chaîne.
11. Système comportant un circuit intégré selon l’une quelconque des revendications 3 à 10.
12. Système selon la revendication 11, le système étant une carte à puce.
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