CN209045528U - 集成电路 - Google Patents

集成电路 Download PDF

Info

Publication number
CN209045528U
CN209045528U CN201821642927.5U CN201821642927U CN209045528U CN 209045528 U CN209045528 U CN 209045528U CN 201821642927 U CN201821642927 U CN 201821642927U CN 209045528 U CN209045528 U CN 209045528U
Authority
CN
China
Prior art keywords
semiconductor
semiconductor well
integrated circuit
isolated
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn - After Issue
Application number
CN201821642927.5U
Other languages
English (en)
Inventor
A·萨拉菲亚诺斯
A·马扎基
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics Rousset SAS
Original Assignee
STMicroelectronics Rousset SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics Rousset SAS filed Critical STMicroelectronics Rousset SAS
Application granted granted Critical
Publication of CN209045528U publication Critical patent/CN209045528U/zh
Withdrawn - After Issue legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/57—Protection from inspection, reverse engineering or tampering
    • H01L23/576—Protection from inspection, reverse engineering or tampering using active circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/50—Monitoring users, programs or devices to maintain the integrity of platforms, e.g. of processors, firmware or operating systems
    • G06F21/55—Detecting local intrusion or implementing counter-measures
    • G06F21/556—Detecting local intrusion or implementing counter-measures involving covert channels, i.e. data leakage between processes
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/78—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/86—Secure or tamper-resistant housings
    • G06F21/87—Secure or tamper-resistant housings by means of encapsulation, e.g. for integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0646—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/002—Countermeasures against attacks on cryptographic mechanisms
    • H04L9/004—Countermeasures against attacks on cryptographic mechanisms for fault attacks
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L2209/00—Additional information or applications relating to cryptographic mechanisms or cryptographic arrangements for secret or secure communication H04L9/00
    • H04L2209/12—Details relating to cryptographic hardware or logic circuitry

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computer Security & Cryptography (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Software Systems (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Engineering & Computer Science (AREA)
  • Ceramic Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本公开的实施例涉及一种集成电路。该集成电路包括具有背面的半导体衬底。衬底内的第一半导体阱包括电路部件。衬底内的第二半导体阱与第一半导体阱和衬底的其余部分绝缘。第二半导体阱提供了检测设备，该检测设备是可配置的并且被设计为在第一配置中检测经由衬底的背面对衬底的减薄，并且在第二配置中检测通过向集成电路中的故障注入而进行的DFA攻击。

Description

集成电路
技术领域
各种实施例及其实现涉及集成电路，更具体地，涉及检测从集成电路的衬底背面对集成电路的衬底的潜在减薄以及检测通过故障注入进行的差分故障分析(DFA)攻击。
背景技术
在欺诈者为了从集成电路的存储器(例如智能卡的受保护的存储器)中提取机密数据而进行的可能攻击中，可以提及使用故障注入进行的已知差分故障分析(DFA)攻击。这些攻击的目的是干扰存储器的操作和/或内容，或者其它的，以例如借助于通过芯片背面传输的一种辐射(激光、红外线、X射线等)来修改电路的逻辑操作。
因此，这种可能的攻击例如可以通过使用聚焦离子束(FIB)的聚焦离子束，或者例如借助于激光束来执行。
因此，寻求保护电子电路免受背面激光攻击是特别有益的。
当攻击者从集成电路的衬底的背面开始对集成电路的衬底进行减薄以便尽可能接近集成电路的在其正面上形成的部件时，这样的攻击的有效性增加。
存在用于检测对衬底的减薄的装置，其允许集成电路被保护以免受该类型的攻击。
存在能够以简单的方式检测经由背面对衬底的减薄和DFA攻击两者的需要。
实用新型内容
本公开的目的是提供一种集成电路，以至少部分地解决现有技术中存在的上述问题。
根据一个实施例及其实现，该需要得以通过简单的实现、减小的表面积来满足，并且同时提供保护以免由集成电路的部件造成的潜在干扰影响。
根据一个方面，提供了用于检测对集成电路的攻击的方法，该集成电路包括具有背面的衬底，该方法包括：在衬底中形成包括部件的第一半导体阱以及与第一半导体阱和衬底的其余部分绝缘的至少第二半导体阱；通过检测不存在在第二阱中流动的电流，来检测经由衬底的背面对衬底的减薄；以及在检测到衬底的未减薄的情况下，通过检测在第二阱中流动的电流的流动来检测DFA攻击。
根据另一方面，提供了电子集成电路，其包括具有背面的半导体衬底，并且包括至少第一半导体阱以及至少第二半导体阱，第一半导体阱包括部件(例如晶体管)，第二半导体阱与第一半导体阱和衬底的其余部分绝缘，第二阱包括可配置的检测设备，该可配置的检测设备被设计成在第一配置中检测经由衬底的背面对衬底的减薄，并且在第二配置中检测用于DFA的向集成电路中的故障注入。
根据本公开的一个方面，提供了一种集成电路，包括：半导体衬底，其具有背面；第一半导体阱，位于所述半导体衬底中，所述第一半导体阱包括电路部件；第二半导体阱，位于所述半导体衬底中，所述第二半导体阱与所述第一半导体阱以及所述衬底的其余部分绝缘；其中，所述第二半导体阱包括检测设备，所述检测设备可配置成在第一配置中操作以检测经由所述背面对所述半导体衬底的减薄，并且在第二配置中操作以检测通过向所述集成电路中的故障注入而进行的差分故障分析(DFA)攻击。
在一个实施例中，所述检测设备的所述第一配置通过检测不存在响应于所施加的偏置而在所述第二半导体阱中流动的电流，来检测经由所述背面对所述半导体衬底的减薄；以及所述检测设备的所述第二配置通过在不存在所施加的偏置的情况下检测在所述第二半导体阱中流动的电流，来检测所述差分故障分析攻击，其中没有检测到对所述半导体衬底的所述减薄。
在一个实施例中，所述半导体衬底具有与所述背面相对的正面，并且所述检测设备包括：第一隔离沟槽，其在所述第二半导体阱的外围的两个位置之间延伸到所述第二半导体阱中，所述第一隔离沟槽具有距所述正面的深度，所述第一隔离沟槽与所述第二半导体阱的底部相隔一定距离；以及检测电路，其在所述第一配置中操作，以测量表示分别位于所述第一沟槽的相对侧上的两个接触区域之间的所述第二半导体阱的电阻的物理量，并且在所述第二配置中操作，以检测在所述两个接触区域之间流动的电流的存在。
在一个实施例中，所述检测电路包括：偏置电路，其被配置为在所述两个接触区域之间施加电位差；以及比较电路，其被配置为测量在所述两个接触区域之间流动的所述电流。
在一个实施例中，所述检测电路包括控制电路，所述控制电路被配置为通过启用所述偏置电路来将所述检测设备初始地置于所述第一配置中，并且随后在检测到所述半导体衬底的未减薄之后从所述第一配置切换到所述第二配置。
在一个实施例中，所述切换包括：禁用所述偏置电路，并且使用所述比较电路来测量所述第一配置和所述第二配置中的电流。
在一个实施例中，所述半导体衬底具有第一导电类型，所述第一半导体阱具有第二导电类型，并且所述第二半导体阱具有所述第一导电类型。
在一个实施例中，所述第二半导体阱与所述第一半导体阱通过第一隔离区以及通过所述第一阱和所述第二阱之间的PN结隔离，所述第一隔离区包括至少一个隔离沟槽，所述至少一个隔离沟槽从所述衬底的所述正面延伸至距所述第二阱的所述底部第一距离处。
在一个实施例中，所述第二半导体阱与所述半导体衬底的所述其余部分通过所述第二导电类型的半导体层以及通过第二隔离区隔离，所述第二导电类型的半导体层在所述第一半导体阱之下和所述第二半导体阱之下埋置在所述半导体衬底中，所述第二隔离区包括：所述隔离沟槽以及附加的隔离沟槽，所述附加的隔离沟槽被配置用于在所述隔离沟槽和所述埋置半导体层之间提供电隔离的连续性。
在一个实施例中，所述半导体衬底具有第一导电类型，所述第一半导体阱具有第二导电类型，并且所述第二半导体阱具有所述第二导电类型。
在一个实施例中，所述第二半导体阱与所述第一半导体阱通过第一隔离区隔离，所述第一隔离区包括：至少一个隔离沟槽，所述至少一个隔离沟槽从所述衬底的所述正面延伸至距所述阱的所述底部第一距离处；以及附加的隔离沟槽，所述附加的隔离沟槽被配置用于在所述隔离沟槽和所述第二阱的所述底部之间提供电隔离的连续性。
在一个实施例中，所述第二半导体阱与所述半导体衬底的所述其余部分通过第二隔离区以及通过所述第二阱和所述半导体衬底的所述其余部分之间的所述PN结隔离，所述第二隔离区包括至少一个隔离沟槽。
在一个实施例中，所述第一隔离沟槽包括填充有绝缘材料的沟槽。
在一个实施例中，所述第一隔离沟槽包括具有中心半导体区和绝缘包封层的沟槽，所述沟槽在所述第二半导体阱内横向延伸。
在一个实施例中，所述第一半导体阱包括多个半导体阱，其中每个半导体阱与所述第二半导体阱相关联。
在一个实施例中，所述检测设备包括多个检测设备，所述多个检测设备串联耦合以形成设备链，其中所述链中的第一检测设备的输入接触区域形成链输入接触区域，并且所述链中的最后检测设备的输出接触区域形成链输出接触区域。
在一个实施例中，所述集成电路进一步包括检测电路，所述检测电路在所述第一配置中操作，以测量表示位于所述链输入接触区域和所述链输出接触区域之间的所述多个半导体阱的电阻的物理量，并且在所述第二配置中操作，以检测在所述链输入接触区域和所述链输出接触区域之间流动的电流的存在。
在一个实施例中，所述电路部件是存储器电路。
在一个实施例中，所述存储器电路是智能卡的部件。
因此，集成电路的保护是通过同一手段实现的，以防包括对衬底的减薄的攻击和通过故障注入进行的DFA攻击。
这有利地允许相对于包括两个独立检测设备的集成电路的表面积的增益。
此外，在与包括部件的第一阱电隔离的第二阱中形成检测设备，使得能够保护检测设备免受来自这些部件的干扰影响，从而消除了在检测期间对于禁用部件的任何手段的需要，因此允许表面积的额外增益。
根据一个实施例，衬底具有与背面相对的正面，并且设备包括：至少第一隔离沟槽的组，其在第二阱外围的两个位置之间在第二阱中、从正面一直延伸到位于距至少第二阱的底部一定距离的位置处；以及检测电路，该检测电路被配置为在第一配置中测量表示分别位于至少第一隔离沟槽的组的每一侧上的两个接触区域之间的第二阱的电阻的物理量，并且在所述第二配置中检测在两个接触区域之间流动的电流的存在。
检测电路可以包括：偏置电路，其被配置为在两个接触区域之间施加电位差；比较电路，其被配置为测量在两个接触区域之间流动的电流；以及控制电路，其被配置为通过启用偏置电路来将设备初始地置于第一配置中，并且在检测到衬底的未减薄之后将设备从第一配置变为第二配置，同时禁用偏置电路，在第一配置和第二配置中比较电路保持启用。
根据一个实施例，衬底具有第一导电类型，第一阱具有第二导电类型，并且第二阱具有第一导电类型并且通过以下项与第一阱绝缘：包括至少一个隔离沟槽的第一隔离区，至少一个隔离沟槽从衬底的正面延伸至距第二阱的底部第一距离处；以及第一阱和第二阱之间的PN结。第二阱与衬底的其余部分通过以下项隔离：在第一阱之下和第二阱之下埋置在衬底中的第二导电类型的半导体层；以及第二隔离区，该第二隔离区包括隔离沟槽和附加的隔离沟槽，附加的隔离沟槽被配置为使得在隔离沟槽和埋置半导体层之间提供电隔离的连续性。
根据一个实施例中，衬底具有第一导电类型，第一阱具有第二导电类型，并且第二阱具有第二导电类型并且与第一阱通过第一隔离区隔离，第一隔离区包括：至少一个隔离沟槽，其从衬底的正面延伸至距第一阱的底部第一距离处；以及附加的隔离沟槽，其被配置为使得在隔离沟槽和第二阱的底部之间提供电隔离的连续性。第二阱与衬底的其余部分通过以下项隔离：包括至少一个隔离沟槽的第二隔离区，以及第二阱和衬底的其余部分之间的PN结。
因此，根据这两个实施例，第二阱可以可选地具有P型导电性或N型导电性。
至少第一沟槽的组可以包括绝缘材料，并且从衬底的正面延伸至距第二阱的底部第一距离处。这种第一沟槽可以是浅沟槽隔离(STI)型。
至少第一沟槽的组可以包括至少一个第一沟槽，该第一沟槽包括中心半导体区和绝缘包封层，该第一沟槽在第二阱内从正面横向地延伸至距阱的底部第二距离处，第二距离短于第一距离。
因此，第一沟槽具有隔离的竖直电极的形貌。这有利地允许在集成电路中其它地方形成的隔离的竖直电极的制造过程被重新使用，从而减少特定于至少第一沟槽的组的制造步骤的数量。
此外，由于这些沟槽更深地延伸到衬底中，因此可以更早地检测到对衬底的减薄，因此提高了设备的效率。
根据另一方面，提供了集成电路，该集成电路包括多个第一半导体阱，每个第一半导体阱与第二半导体阱相关联，第二半导体阱包括诸如先前定义的检测设备，该设备串联耦合以形成设备链，链中的第一设备的输入接触区域形成链输入接触区域，链中的最后设备的输出接触区域形成链输出接触区域，检测电路被耦合在链输入接触区域和链输出接触区域之间。
根据另一方面，提供了包括诸如先前所描述的集成电路的系统，其中该系统例如可以是智能卡。
附图说明
在审查本实用新型的非限制性实施例的详细描述之后，并且根据附图，本实用新型的其它优点和特征将变得明显，其中：
图1、图2和图3示出了集成电路的不同视图；
图4示出了衬底的部分减薄；
图5、图6和图7示出了集成电路的不同视图；
图8示出了图5、图6和图7中沟槽结构的修改；
图9、图10和图11示出了集成电路的不同视图；
图12、图13和图14示出了集成电路的不同视图；
图15示出了半导体阱的备选的实现；以及
图16示意性地示出了智能卡，其可以包含图1至图15的电路。
具体实施方式
在图1中，附图标记CI表示包括半导体衬底S的集成电路，其中形成有与衬底的其余部分隔离的数个半导体阱，其中示出了第一阱C1和第二阱C2，其中图2是沿着图1的II-II截面线的截面图，并且其中图3是沿着图1的III-III截面线的截面图。
衬底S具有第一导电类型，这里例如P型导电性，并且第一阱C1具有第二导电类型，因此这里例如N型导电性。第二阱C2具有第一导电类型，这里是P。
第一阱C1与衬底的其余部分通过隔离沟槽2以及通过第一阱与衬底的其余部分之间的PN结电隔离，隔离沟槽2根据矩形包围第一阱C1的边缘，并且从衬底的正面Fv延伸到距第一阱C1的底部第一距离d1处，从而限定在至少第一沟槽的组G和第一阱C1的底部之间的区域7。
比第一阱C1掺杂得更高的第二导电类型的埋置半导体层1在衬底中形成第一阱C1之下以及第二阱C2之下。
举例来说，这里埋置半导体层1的掺杂水平是第一阱C1的掺杂水平的两倍高。
然而，对于埋置半导体层1，可以比第一半导体阱C1的掺杂程度低，例如掺杂的一半。
第一半导体阱C1包括例如多个晶体管，其栅极线在第一阱之上纵向延伸，其中至少一些晶体管形成存储器单元，并且至少一些晶体管被配置用于执行加密操作。
第二阱C2紧邻第一半导体阱C1。
第二阱C2与第一阱C1通过包括隔离沟槽2的第一部分21的第一隔离区R1、以及通过第二阱和第一阱之间的PN结隔离，并且与衬底的其余部分通过第二隔离区R2以及通过埋置半导体层1隔离。
第二隔离区R2包括隔离沟槽2的第一部分21以及附加的隔离沟槽3，隔离沟槽2的第一部分21包围第二阱C2的边缘，附加的隔离沟槽3穿过隔离沟槽的第一部分21形成，隔离沟槽3根据矩形包围第二阱C2的边缘，并且隔离沟槽3从正面Fv延伸至埋置半导体层1，从而在隔离沟槽2和埋置半导体层1之间提供电隔离的连续性。
附加的隔离沟槽3包括绝缘壁31(例如由氧化硅制成的)，并且填充有半导体材料30(例如这里为多晶硅)。
因此，附加的隔离沟槽3具有隔离的竖直电极的形貌。虽然没有这样使用，但是从制造工艺的角度来看，该电极的形成特别有利。
这是因为，由于集成电路CI包括存储器单元，所以这样使用的隔离的竖直电极是在集成电路CI内(例如第一阱C1中)形成的，并且允许在集成电路CI的正常操作期间选择存储器单元。
因此，根据与隔离的竖直电极相同的制造方法形成附加的隔离沟槽3允许避免特定的制造步骤的实现，这将允许例如形成具有不同形貌的附加沟槽。
此外，还可以形成第二隔离区R2，该第二隔离区R2仅包括更深地延伸到衬底中的一个隔离沟槽2，以便与埋置的隔离层接触。然而，这种隔离沟槽的形成将需要特定的制造步骤。
集成电路CI进一步包括检测设备DIS，检测设备DIS允许在第一配置中检测经由衬底S的背面Fr对衬底S的减薄以及在第二配置中检测DFA攻击。
这里的设备DIS形成在第二阱C2中，并且包括至少第一沟槽的组G，这里的第一沟槽包括隔离沟槽2的第一部分21，其在第二阱C2内纵向延伸，占据在衬底的正面Fv上的第二阱C2的整个表面积。
第二阱C2包括输入接触区域Ze，该输入接触区域Ze通过常规掺杂和硅化方法形成在沟槽的部分2的第一端，位于穿过隔离沟槽2的第一腔体的顶部，并在其上形成电接触。
第二阱C2包括输出接触区域Zs，该输出接触区域Zs通过常规掺杂和硅化方法形成在沟槽的部分2的第二端，位于穿过隔离沟槽2的第二腔体的顶部，并且在其上形成电接触。
因此，由于隔离沟槽2仅延伸至距埋置半导体层1第一距离d1处，所以输入接触区域Ze和输出接触区域Zs是电耦合的(或连接的)。
此外，设备DIS包括耦合在输入接触区域Ze和输出接触区域Zs之间的检测电路D，该检测电路D被配置用于在第一配置中测量表示第二阱C2的电阻的电量，并且在第二配置中检测在输入接触区域Ze和输出接触区域Zs之间流动的电流。
检测电路D包括控制电路MCM(例如逻辑电路)，其允许将检测电路置于第一配置中或第二配置中。
在集成电路的初始化时，检测电路D处于第一配置中，然后，如果没有检测到对衬底的减薄，或者换句话说，如果检测到衬底的未减薄，则控制电路MCM将检测电路D切换到第二配置，并且根据集成电路的正常操作来启用集成电路。
在第一配置中，如果衬底S已经减薄到超过埋置的半导体层1，则第二阱的电阻将与位于隔离沟槽2之下的第二阱C2的区域7的厚度的减小成比例地增加，直到当减薄已经到达隔离沟槽2的下端时，换言之当区域7已经完全减薄时，第二阱的电阻实际上变得无限大。
出于该目的，检测电路D可以包括偏置电路MPL，该偏置电路MPL被配置用于在两个接触区域Ze和Zs之间施加电位差，例如，通过向输入接触区域Ze施加正电压以及通过将输出接触区域Zs连接到接地。控制电路D还可以包括比较电路CMP，该比较电路CMP被配置用于将在两个接触区域Ze和Zs之间流动的电流的值与在不存在阱减薄的情况下的电流值相对应的参考值进行比较。
例如，这里，比较电路CMP被配置用于：如果电流的值低于参考值则生成第一值，并且如果电流的值高于或等于参考值则生成第二值。
检测电路D进一步包括用于集成电路CI的控制单元UC，该控制单元UC被配置用于：在该第一配置中，在接收到第一值时重置或禁用集成电路CI。
如果执行DFA攻击，通常借助于激光，则在第二阱C2中在P-N结处产生光电流，然后P-N结表现为光电二极管。
因此，在该方面，在第二配置中，控制单元UC被配置用于：在接收到第二值时，换言之，如果在半导体阱C2中检测到电流或光电流，则重置集成电路。
控制电路MCM通过禁用偏置电路将设备DIS从第一配置切换到第二配置。
第二阱C2的隔离有利地防止对第一阱C1的晶体管与设备DIS的任何干扰，因此消除了为第一阱C1的晶体管提供禁用电路的需要。
不需要实现禁用电路有利地允许表面积的增益。
图4图示了集成电路CI，其中衬底已经部分地减薄。在该减薄之后，衬底S包括腔体Cv，该腔体Cv从衬底的背面Fr延伸至第二半导体阱C2中，从而达到至少第一沟槽的组G的下端。
因此，腔体Cv穿过半导体层1和区域7，并且不再保证两个接触区域Ze和Zs之间的耦合。
通过示例的方式，腔体延伸超过大约25平方微米的表面积，即比位于第一阱之下的半导体层1的表面积大的表面积，这里的位于第一阱之下的半导体层1的表面积大约是9平方微米。
因此，即使偏置电路MPL在两个接触区域Ze和Zs之间施加电位差，也没有电流在两个接触区域Ze和Zs之间流动，并且比较电路CMP生成第一值。
在接收到第一值时，控制单元UC重置或禁用集成电路CI。
因此，保护集成电路CI免受包括对衬底的减薄的攻击。
图5图示了关于图1至图3的实施例的一个变型，其中图6是沿图5的V-V截面线的截面图，其中图7是沿图5的VI-VI截面线的截面图。
在该实施例中，隔离沟槽的第一部分21不占据在正面Fv上的第二阱C2的整个表面，而是围绕第二阱C2的外围延伸，以便包围其边缘。
因此，第二阱C2包括中心部分PC，在中心部分PC中至少第一沟槽的组G包括多个第一沟槽4，多个第一沟槽4在第二阱C2内横向延伸，从正面Fv延伸到距阱的底部第二距离d2，第二距离d2短于第一距离d1。
第一沟槽4形成为使得彼此平行并且分布在输入接触区域Ze和输出接触区域Zs之间。
这里，例如，每个第一沟槽4包括绝缘壁(例如由氧化硅41制成的)，并且填充有半导体材料40(这里例如是多晶硅)。
因此，这里的第一沟槽4具有隔离的竖直电极的形貌，但不是这样使用的。
这些第一沟槽4的形成有利地允许获得第一沟槽的组G，其更深地进入衬底，并且因此允许更有效地检测对衬底的减薄。
这是因为，至少一个沟槽的组G越深地进入衬底，越不必从背面Fr进行显著的减薄以到达沟槽4的下端，换言之，即突破到区域7中，因此将越早发现该减薄。
应该注意的是，可以形成类似于先前关于图1至图3所描述的并且更深地进入到衬底中的单个隔离沟槽，但这将需要特定的制造步骤。
因此，也是由于该原因，第一沟槽4的形成允许优化设备DIS的制造工艺，从而降低生产成本。
此外，如图8所示，还可以在每个第一沟槽4的下端与埋置半导体层1之间形成N型导电性的注入区40，使得注入区40形成相关联的第一沟槽4的延伸，然后延伸到距埋置隔离层1第三距离d3，第三距离d3短于第二距离d2。
这允许进一步增强设备DIS的效率。
图9图示了其中第二阱C2具有第二导电类型的一个实施例，其中图10是沿图9的IX-IX截面线的截面图，其中图11是沿图9的X-X截面线的截面图。
在该实施例中，该设备类似于先前关于图1至图3所描述的设备DIS。
集成电路CI不包括埋置半导体层1，并且这里第二隔离区R2包括隔离沟槽2的第二部分22，并且这里第二阱C2与衬底的其余部分通过第二隔离区R2以及通过第二阱与衬底的其余部分之间的横向PN结和第二阱C2的底部与衬底的其余部分之间的水平PN结隔离。
这里，第一隔离区R1包括隔离沟槽2的第二部分22和附加隔离沟槽3，这里附加隔离沟槽3穿过第二部分22形成。
这里，附加沟槽3从正面Fv延伸到第一阱C1的底部之外，进入衬底S，以便在隔离沟槽2的第二部分22和第二阱C2的底部之间提供电隔离的连续性。
图12图示了类似于先前关于图5至图8描述的实施例的一个实施例，其中第一阱C1和第二阱C2具有第二导电类型，其中图13是沿图12的XII-XII截面线的截面图，其中图14是沿图12的XIII-XIII截面线的截面图。
在该实施例中，隔离沟槽2的第二部分22不占据正面Fv上的第二阱C2的整个表面，而是围绕第二阱C2的外围延伸，以包围其边缘。
因此，第二阱C2包括中心部分PC，在中心部分PC中至少第一沟槽的组G包括多个第一沟槽4，多个第一沟槽4在第二阱C2内横向延伸，从正面Fv延伸到距阱的底部第二距离d2。
在该实施例中，这里第一隔离区R1包括隔离沟槽2的第二部分22和附加隔离沟槽3，这里附加隔离沟槽3穿过第二部分22形成。
图15图示了包括多个第一阱C1的集成电路CI，在其内部以及在其上形成数个晶体管，每个第一半导体阱C1与第二阱C2相关联，第二阱C2包括根据先前关于图1至图14所描述的实施例中的任一实施例的设备DIS。
在该实施例中，检测设备DIS串联耦合，以便形成串联电耦合的设备的链5。
在图15中，示意性地示出了设备之间的连接50，但是它们实际上通常由在集成电路CI的互连部分中形成的金属迹线和过孔形成。
这里链中的第一设备DIS的输入接触区域形成用于设备的链的输入接触区域ZCe，并且这里链中的最后设备的输出接触区域形成用于设备的链的输出接触区域ZCs。
因此，这里检测电路D被耦合在设备的链的输入接触区域ZCe和设备的链的输出接触区域ZCs之间，因此对于链中的所有设备是共同的。这有利地允许集成电路CI中的空间增益。
在该实施例中，链可以包括根据实施例的任何给定数量的设备，这些设备可以与先前关于图1至图13所描述的那些设备不同。
诸如先前关于图1至图15所描述的集成电路CI可以并入到任何类型的物体中，特别是智能卡CP，如图16中示意性所示。

Claims (19)

1.一种集成电路，其特征在于，包括：
半导体衬底，其具有背面；
第一半导体阱，位于所述半导体衬底中，所述第一半导体阱包括电路部件；
第二半导体阱，位于所述半导体衬底中，所述第二半导体阱与所述第一半导体阱以及所述衬底的其余部分绝缘；
其中，所述第二半导体阱包括检测设备，所述检测设备可配置成在第一配置中操作以检测经由所述背面对所述半导体衬底的减薄，并且在第二配置中操作以检测通过向所述集成电路中的故障注入而进行的差分故障分析(DFA)攻击。
2.根据权利要求1所述的集成电路，其特征在于，
所述检测设备的所述第一配置通过检测不存在响应于所施加的偏置而在所述第二半导体阱中流动的电流，来检测经由所述背面对所述半导体衬底的减薄；以及
所述检测设备的所述第二配置通过在不存在所施加的偏置的情况下检测在所述第二半导体阱中流动的电流，来检测所述差分故障分析攻击，其中没有检测到对所述半导体衬底的所述减薄。
3.根据权利要求1所述的集成电路，其特征在于，所述半导体衬底具有与所述背面相对的正面，并且所述检测设备包括：
第一隔离沟槽，其在所述第二半导体阱的外围的两个位置之间延伸到所述第二半导体阱中，所述第一隔离沟槽具有距所述正面的深度，所述第一隔离沟槽与所述第二半导体阱的底部相隔一定距离；以及
检测电路，其在所述第一配置中操作，以测量表示分别位于所述第一隔离沟槽的相对侧上的两个接触区域之间的所述第二半导体阱的电阻的物理量，并且在所述第二配置中操作，以检测在所述两个接触区域之间流动的电流的存在。
4.根据权利要求3所述的集成电路，其特征在于，所述检测电路包括：
偏置电路，其被配置为在所述两个接触区域之间施加电位差；以及
比较电路，其被配置为测量在所述两个接触区域之间流动的所述电流。
5.根据权利要求4所述的集成电路，其特征在于，所述检测电路包括控制电路，所述控制电路被配置为通过启用所述偏置电路来将所述检测设备初始地置于所述第一配置中，并且随后在检测到所述半导体衬底的未减薄之后从所述第一配置切换到所述第二配置。
6.根据权利要求5所述的集成电路，其特征在于，所述切换包括：禁用所述偏置电路，并且使用所述比较电路来测量所述第一配置和所述第二配置中的电流。
7.根据权利要求3所述的集成电路，其特征在于，所述半导体衬底具有第一导电类型，所述第一半导体阱具有第二导电类型，并且所述第二半导体阱具有所述第一导电类型。
8.根据权利要求7所述的集成电路，其特征在于，所述第二半导体阱与所述第一半导体阱通过第一隔离区以及通过所述第一半导体阱和所述第二半导体阱之间的PN结隔离，所述第一隔离区包括至少一个隔离沟槽，所述至少一个隔离沟槽从所述衬底的所述正面延伸至距所述第二半导体阱的所述底部第一距离处。
9.根据权利要求7所述的集成电路，其特征在于，所述第二半导体阱与所述半导体衬底的所述其余部分通过所述第二导电类型的半导体层以及通过第二隔离区隔离，所述第二导电类型的半导体层在所述第一半导体阱之下和所述第二半导体阱之下埋置在所述半导体衬底中，所述第二隔离区包括：所述隔离沟槽以及附加的隔离沟槽，所述附加的隔离沟槽被配置用于在所述隔离沟槽和埋置的所述半导体层之间提供电隔离的连续性。
10.根据权利要求3所述的集成电路，其特征在于，所述半导体衬底具有第一导电类型，所述第一半导体阱具有第二导电类型，并且所述第二半导体阱具有所述第二导电类型。
11.根据权利要求10所述的集成电路，其特征在于，所述第二半导体阱与所述第一半导体阱通过第一隔离区隔离，所述第一隔离区包括：至少一个隔离沟槽，所述至少一个隔离沟槽从所述衬底的所述正面延伸至距所述阱的所述底部第一距离处；以及附加的隔离沟槽，所述附加的隔离沟槽被配置用于在所述隔离沟槽和所述第二半导体阱的所述底部之间提供电隔离的连续性。
12.根据权利要求11所述的集成电路，其特征在于，所述第二半导体阱与所述半导体衬底的所述其余部分通过第二隔离区以及通过所述第二半导体阱和所述半导体衬底的所述其余部分之间的PN结隔离，所述第二隔离区包括至少一个隔离沟槽。
13.根据权利要求3所述的集成电路，其特征在于，所述第一隔离沟槽包括填充有绝缘材料的沟槽。
14.根据权利要求3所述的集成电路，其特征在于，所述第一隔离沟槽包括具有中心半导体区和绝缘包封层的沟槽，所述沟槽在所述第二半导体阱内横向延伸。
15.根据权利要求1所述的集成电路，其特征在于，所述第一半导体阱包括多个半导体阱，其中每个半导体阱与所述第二半导体阱相关联。
16.根据权利要求15所述的集成电路，其特征在于，所述检测设备包括多个检测设备，所述多个检测设备串联耦合以形成设备链，其中所述链中的第一检测设备的输入接触区域形成链输入接触区域，并且所述链中的最后检测设备的输出接触区域形成链输出接触区域。
17.根据权利要求16所述的集成电路，其特征在于，进一步包括检测电路，所述检测电路在所述第一配置中操作，以测量表示位于所述链输入接触区域和所述链输出接触区域之间的所述多个半导体阱的电阻的物理量，并且在所述第二配置中操作，以检测在所述链输入接触区域和所述链输出接触区域之间流动的电流的存在。
18.根据权利要求1所述的集成电路，其特征在于，所述电路部件是存储器电路。
19.根据权利要求18所述的集成电路，其特征在于，所述存储器电路是智能卡的部件。
CN201821642927.5U 2017-10-11 2018-10-10 集成电路 Withdrawn - After Issue CN209045528U (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1759519A FR3072211B1 (fr) 2017-10-11 2017-10-11 Procede de detection d'une injection de fautes et d'un amincissement du substrat dans un circuit integre, et circuit integre associe
FR1759519 2017-10-11

Publications (1)

Publication Number Publication Date
CN209045528U true CN209045528U (zh) 2019-06-28

Family

ID=62017324

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201821642927.5U Withdrawn - After Issue CN209045528U (zh) 2017-10-11 2018-10-10 集成电路
CN201811180294.5A Active CN109659279B (zh) 2017-10-11 2018-10-10 用于检测集成电路中的差分故障分析攻击和对衬底的减薄的方法以及相关集成电路

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201811180294.5A Active CN109659279B (zh) 2017-10-11 2018-10-10 用于检测集成电路中的差分故障分析攻击和对衬底的减薄的方法以及相关集成电路

Country Status (3)

Country Link
US (2) US10892234B2 (zh)
CN (2) CN209045528U (zh)
FR (1) FR3072211B1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109659279A (zh) * 2017-10-11 2019-04-19 意法半导体(鲁塞)公司 用于检测集成电路中的差分故障分析攻击和对衬底的减薄的方法以及相关集成电路

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3077678B1 (fr) 2018-02-07 2022-10-21 St Microelectronics Rousset Procede de detection d'une atteinte a l'integrite d'un substrat semi-conducteur d'un circuit integre depuis sa face arriere, et dispositif correspondant
FR3096175B1 (fr) * 2019-05-13 2021-05-07 St Microelectronics Rousset Procédé de détection d’une atteinte éventuelle à l’intégrité d’un substrat semi-conducteur d’un circuit intégré depuis sa face arrière, et circuit intégré correspondant

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AUPO797897A0 (en) * 1997-07-15 1997-08-07 Silverbrook Research Pty Ltd Media device (ART18)
US6107107A (en) * 1998-03-31 2000-08-22 Advanced Micro Devices, Inc. Analyzing an electronic circuit formed upon a frontside surface of a semiconductor substrate by detecting radiation exiting a backside surface coated with an antireflective material
US7298159B1 (en) * 2005-07-07 2007-11-20 National Semiconductor Corporation Method of measuring the leakage current of a deep trench isolation structure
WO2007086046A2 (en) * 2006-01-24 2007-08-02 Nds Limited Chip attack protection
CN101617319B (zh) * 2007-02-20 2012-09-26 Nxp股份有限公司 具有背面破坏防护的半导体装置
FR2946775A1 (fr) * 2009-06-15 2010-12-17 St Microelectronics Rousset Dispositif de detection d'amincissement du substrat d'une puce de circuit integre
GB2479871A (en) * 2010-04-26 2011-11-02 David Coyne System for preventing side channel attacks on a synchronous logic device.
FR2976721B1 (fr) * 2011-06-17 2013-06-21 St Microelectronics Rousset Dispositif de detection d'une attaque dans une puce de circuit integre
FR2976722B1 (fr) * 2011-06-17 2013-11-29 St Microelectronics Rousset Dispositif de protection d'une puce de circuit integre contre des attaques
FR2991083A1 (fr) * 2012-05-24 2013-11-29 St Microelectronics Grenoble 2 Procede et dispositif de protection d'un circuit integre contre des attaques par sa face arriere
FR2998417A1 (fr) * 2012-11-16 2014-05-23 St Microelectronics Rousset Procede de realisation d'un element pointu de circuit integre, et circuit integre correspondant
FR2998419B1 (fr) * 2012-11-21 2015-01-16 St Microelectronics Rousset Protection d'un circuit integre contre des attaques
US9768128B2 (en) * 2014-01-29 2017-09-19 Infineon Technologies Ag Chip and method for detecting an attack on a chip
US9965652B2 (en) * 2014-08-06 2018-05-08 Maxim Integrated Products, Inc. Detecting and thwarting backside attacks on secured systems
FR3042891B1 (fr) * 2015-10-22 2018-03-23 Stmicroelectronics (Rousset) Sas Puce electronique securisee
DE102015118144B4 (de) * 2015-10-23 2017-06-29 Infineon Technologies Ag Halbleiterkomponente mit Laser-Fuse-Verbindung und Leckagedetektionsschaltung und Verfahren zum Testen von integrierten Laser-Fuse-Verbindungen
EP3217307B1 (en) * 2016-02-22 2018-11-07 Eshard Method of testing the resistance of a circuit to a side channel analysis of second order or more
FR3050317A1 (fr) * 2016-04-19 2017-10-20 Stmicroelectronics Rousset Puce electronique
US20180089426A1 (en) * 2016-09-29 2018-03-29 Government Of The United States As Represented By The Secretary Of The Air Force System, method, and apparatus for resisting hardware trojan induced leakage in combinational logics
FR3063385B1 (fr) * 2017-02-28 2019-04-26 Stmicroelectronics (Rousset) Sas Circuit integre avec detection d'amincissement par la face arriere et condensateurs de decouplage
FR3071100B1 (fr) * 2017-09-13 2021-12-10 St Microelectronics Rousset Procede de detection d'un amincissement d'un substrat de circuit integre par sa face arriere, et circuit integre correspondant
FR3072211B1 (fr) * 2017-10-11 2021-12-10 St Microelectronics Rousset Procede de detection d'une injection de fautes et d'un amincissement du substrat dans un circuit integre, et circuit integre associe
FR3074605B1 (fr) * 2017-12-05 2020-01-17 Stmicroelectronics (Rousset) Sas Procede de detection d'un amincissement eventuel d'un substrat d'un circuit integre par sa face arriere, et dispositif associe

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109659279A (zh) * 2017-10-11 2019-04-19 意法半导体(鲁塞)公司 用于检测集成电路中的差分故障分析攻击和对衬底的减薄的方法以及相关集成电路
CN109659279B (zh) * 2017-10-11 2023-09-08 意法半导体(鲁塞)公司 用于检测集成电路中的差分故障分析攻击和对衬底的减薄的方法以及相关集成电路
US11942440B2 (en) 2017-10-11 2024-03-26 Stmicroelectronics (Rousset) Sas Method for detecting a differential fault analysis attack and a thinning of the substrate in an integrated circuit, and associated integrated circuit

Also Published As

Publication number Publication date
FR3072211A1 (fr) 2019-04-12
CN109659279A (zh) 2019-04-19
US11942440B2 (en) 2024-03-26
US10892234B2 (en) 2021-01-12
US20210057358A1 (en) 2021-02-25
CN109659279B (zh) 2023-09-08
FR3072211B1 (fr) 2021-12-10
US20190109100A1 (en) 2019-04-11

Similar Documents

Publication Publication Date Title
CN105374758B (zh) 检测并阻止对安全系统的背面攻击
US8946859B2 (en) Device for detecting an attack in an integrated circuit chip
CN209045528U (zh) 集成电路
CN207925459U (zh) 电子装置
CN208706619U (zh) 集成电子电路
US9224701B2 (en) Protection of an integrated circuit against attacks
CN206259348U (zh) 电子芯片
US8796765B2 (en) Device for protecting an integrated circuit chip against attacks
US10079187B2 (en) Semiconductor devices and methods for testing a gate insulation of a transistor structure
CN100444386C (zh) 半导体基底上的防护环系统
CN206685382U (zh) 电子芯片
CN102931170A (zh) 一种检测结构及形成方法和检测方法
US10453808B2 (en) Method for detecting thinning of an integrated circuit substrate via its rear face, and corresponding integrated circuit
US8172140B2 (en) Doped implant monitoring for microchip tamper detection
CN109417052A (zh) 具有用于吸收激光辐射的保护层的集成电路器件
JPH0547766A (ja) 半導体集積回路装置
CN110118924A (zh) 用于检测对衬底的完整性的破坏的方法以及对应的装置
CN104425455B (zh) 浅沟槽隔离结构边沟问题的测试结构和方法
US10497653B2 (en) Decoupling capacitor
US9754901B1 (en) Bulk thinning detector
US11329011B2 (en) Method for protecting an integrated circuit, and corresponding device
KR102282640B1 (ko) 매립형 마그네틱 센서를 갖는 반도체 소자의 제조방법
Brocard et al. RF characterization of substrate coupling between TSV and MOS transistors in 3D integrated circuits
Borel et al. Backside Shield against Physical Attacks for Secure ICs
CN103456655A (zh) 半导体盲孔的检测方法

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant
AV01 Patent right actively abandoned
AV01 Patent right actively abandoned
AV01 Patent right actively abandoned

Granted publication date: 20190628

Effective date of abandoning: 20230908

AV01 Patent right actively abandoned

Granted publication date: 20190628

Effective date of abandoning: 20230908