CN109326563A - 检测集成电路的衬底从背侧减薄的方法和相关集成电路 - Google Patents

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Abstract

本公开涉及检测集成电路的衬底从背侧减薄的方法和相关集成电路。例如，一种集成电子电路包括半导体衬底，半导体衬底具有半导体阱，其通过位于半导体阱下方的隐埋半导体区域隔离。形成在半导体阱中的垂直MOS晶体管包括由隐埋半导体区提供的源极‑漏极区域。通过将垂直MOS晶体管偏置为导通条件以提供电流，然后将电流与阈值进行比较来检测半导体衬底的背侧减薄。小于阈值的电流指示半导体衬底已经从背侧减薄。

Description

检测集成电路的衬底从背侧减薄的方法和相关集成电路
优先权声明
本申请要求2017年8月1日提交的法国专利申请第1757372号的优先权，其内容以引用的方式全部纳入法律允许的最大范围。
技术领域
实施方式和实施例涉及一种集成电路，并且更具体地，涉及检测集成电路的衬底从其背侧的可能减薄。
背景技术
集成电路(尤其是那些配备有包含敏感信息的存储器的集成电路)必须尽可能地被保护免受攻击，尤其是为了发现存储在存储器中的数据的攻击。
一种可能的攻击类型可以使用激光束从集成电路的背侧执行。
当攻击者从其背侧减薄集成电路的衬底以便最小化通过衬底到其前侧上制造的集成电路部件的距离时，这种攻击的有效性增加。例如，集成电路可以使用聚焦离子束(FIB)和/或使用抛光/研磨步骤从背侧减薄。
存在允许衬底从其背侧减薄被检测的手段。所以，这些手段有时具有低程度的整合，并且有时可能破坏定位于附近的部件的操作。
例如，这些现有手段可以检测随着衬底的减薄而导致的电阻变化。因此，这种类型的解决方案可能是误差的来源，具体是在允许温度变化的集成电路中，即使在没有减薄的情况下也会导致电阻值的变化。
发明内容
根据一个实施例，提供了一种集成电路，其包括用于检测衬底从其背侧减薄的装置，具有高度的集成度和非常低的误检测率。
根据一个方面，提供了一种用于检测集成电路的半导体衬底从其背侧可能减薄的方法。衬底包括半导体阱，半导体阱通过至少一个隐埋半导体层与衬底的其余部分隔离，其中隐埋半导体层至少部分地在半导体阱下方制造。该方法包括：在半导体阱中制造垂直MOS晶体管，其包括位于衬底前侧的第一半导体电极区域以及在第一半导体电极区域和隐埋半导体器件之间延伸的绝缘垂直栅极区域，后者包括垂直晶体管的第二半导体电极区域；将垂直晶体管偏置到与晶体管的导通状态相对应的状态；将由垂直晶体管的一个半导体电极区域传送的电流与阈值进行比较；以及如果所述电流的值高于阈值，则生成具有与检测衬底的非减薄相对应的第一值的控制信号，而如果电流值低于阈值，则生成具有与检测到衬底的减薄相对应的第二值的控制信号。
半导体阱可包括至少一个第一MOS晶体管，该第一MOS晶体管包括与垂直晶体管的所述第一半导体电极区域共用的半导体电极区域。该方法还包括：在检测到衬底的非减薄之后，使所述电流的值与所述阈值的比较失效。
根据另一方面，提供了一种集成电子电路，所述集成电子电路包括第一导电类型的半导体衬底，半导体衬底包括半导体阱，半导体阱通过与第一导电类型相反的第二导电类型的至少一个隐埋半导体层与衬底的其余部分隔离，所述层至少部分地在半导体阱下方制造。
该电子电路包括用于检测衬底从其背侧减薄的器件，包括：垂直MOS晶体管，包括位于衬底的前侧上的第一半导体电极区域以及在第一半导体电极区域与隐埋半导体层之间延伸的绝缘垂直栅极区域，后者包括垂直晶体管的第二半导体电极区域；偏置电路，被配置为偏置垂直晶体管，所述偏置电路被配置为在第一配置中向垂直晶体管施加与该晶体管的导通状态相对应的偏置；以及比较电路，耦合至垂直晶体管的所述半导体电极区域中的一个，并且被配置为将由垂直晶体管的所述半导体电极区域传送的电流与阈值进行比较并生成控制信号，如果所述电流的值高于阈值，则控制信号具有与检测到衬底的非减薄相对应的第一值，而如果电流的值低于阈值，则具有与检测到衬底的减薄相对应的第二值。
换句话说，集成电路包括延伸到阱中的垂直晶体管，并且电流可穿过其中流动。衬底从背侧的减薄损坏了垂直晶体管，从而防止电流流过晶体管。
因此，可以在减少检测器件的足迹的同时可靠地检测是否已经发生衬底的减薄。
根据一个实施例，比较电路电耦合至垂直晶体管的第一半导体电极区域，并且被配置为将由垂直晶体管的所述第一半导体电极区域传送的电流与所述阈值进行比较。
根据另一可能的实施例，比较电路电耦合至垂直晶体管的第二半导体电极区域，并且被配置为将由垂直晶体管的所述第二半导体电极区域传送的电流与所述阈值进行比较。
半导体阱可以包括至少一个第一MOS晶体管，该第一MOS晶体管包括与垂直晶体管的所述第一半导体电极区域共用的半导体电极区域，该器件能够处于比较电路被激活的第一配置或者比较电路失效的第二配置，并且集成电路还包括控制电路，该控制电路被配置为在检测到衬底的非减薄之后使器件从其第一配置变为其第二配置。
因此，垂直晶体管可以有利地具有两种功能，即减薄检测功能和常规垂直晶体管功能。
所述公共半导体电极区域可以是没有接触件的，并且偏置电路随后可以被配置为在第一配置中向第一垂直晶体管施加对应于该晶体管的导通状态的偏置。
因此，由于第一晶体管和垂直晶体管串联安装，所以不需要在公共半导体电极区域上制造接触件，这有利地节省了空间并简化了集成电路的设计。
根据一个实施例，集成电路包括从衬底的前侧延伸到隐埋半导体层并且包括垂直晶体管的栅极区域的绝缘垂直电极。
因此，该器件可以通过简单地向阱中添加绝缘垂直电极和隐埋半导体层而制造；因此其具有非常好的集成度，并且破坏其它元件较少。
根据一个实施例，阱被沟槽隔离包围，并且绝缘垂直电极部分地延伸穿过沟槽隔离。
由于蚀刻通过沟槽隔离更快，这有利地允许在相同的蚀刻时间中制造更深的电极。
根据另一实施例，绝缘垂直电极仅延伸到半导体阱中，并且还包括与隐埋半导体层相同的导电类型的半导体片段，其从绝缘垂直电极延伸到隐埋半导体层。
因此，半导体片段形成隐埋半导体层远至绝缘垂直电极的延伸，因此尽管电极不延伸到达隐埋半导体层，但也允许制造垂直晶体管。
附图说明
在检查完全非限制性实施方式和实施例以及附图的详细描述时，本发明的其他优点和特征将变得明显，其中：
图1是集成电路的片段的顶视图；
图2示出了图1的截面视图；
图3示出了备选实施方式；
图4示出了衬底被部分减薄后的集成电路；以及
图5示出了又一备选实施方式。
具体实施方式
图1示出了集成电路CI的片段的顶视图，以及图2示出了沿着图1中的线II-II截取的截面视图。
集成电路CI包括半导体衬底1，其包括前侧Fv和背侧Fr以及用于检测衬底1从其背侧减薄的器件DIS。
这里，半导体衬底1包括具有第一导电类型(这里为p型导电性)的第一半导体阱2，并且其与衬底的其余部分电隔离。
在第一半导体阱2周围制造浅沟槽隔离6(STI)(例如包括氧化硅的沟槽)，并且在第一半导体阱2的下方制造包括具有与第一导电类型相反的第二导电类型的半导体(这里为具有n型导电性的硅)的隐埋半导体层3。该隐埋层3通常被本领域技术人员称为“NISO层”。
浅沟槽隔离6和隐埋半导体层3有助于将阱2与衬底的其余部分隔离。
在半导体阱2旁边制造与隐埋层3相同的导电类型(这里为n型导电性)的第二半导体阱30，并且通过沟槽隔离6与第一半导体阱2分离。
该第二半导体阱30(其顶部被硅化)允许在衬底的前侧Fv上制造接触区域Z3。接触Z3耦合至传统结构的偏置电路MPL，偏置电路MPL被配置为偏置半导体层3。在集成电路CI的正常操作期间，接触区域Z3通常被偏置到电路的电源电压。
在第一阱2中和上制造第一NMOS晶体管TR1。例如，第一晶体管TR1这里是形成集成电路CI的存储区的一部分的晶体管，并且参与安全数据的存储。
传统地，第一晶体管TR1包括栅极区域G或栅极线，例如包括多晶硅，并且在薄绝缘层(例如氧化硅层)上制造。
第一晶体管TR1包括：第一半导体电极区域D，包括第一阱2的第一片段，该片段掺杂有与阱2相反的导电类型(这里为n型)，这里形成第一晶体管TR1的漏极；以及第二半导体电极区域S，其包括第一阱2的第二片段，该片段掺杂有与阱2相反的导电类型(这里为n型)，这里形成第一晶体管TR1的源极，在栅极区域G的两侧制造这些片段。
这里，经由置于栅极线G的硅化上部上的两个接触件Zg来偏置栅极。
在第一半导体电极区域D的硅化上部上的多个漏极接触件Zd以及第二半导体电极区域S的硅化上部上的多个源接触件Zs就像耦合至偏置电路MPL的接触件Zg，并且常规地允许在第一晶体管TR1的常规操作的条件下独立地偏置栅极、源极和漏极区域。
这里在衬底的前侧Fv上、在第一晶体管TR1的栅极区域G的任一侧上制造多个伪栅极区域Gf。在集成电路CI的制造工艺期间，这些伪栅极Gf用于增加沉积、光刻和蚀刻步骤中的特定材料层的厚度均匀性，并且这里没有电作用。
为了检查攻击者是否已经从其背侧减薄衬底，例如，在集成电路CI的操作期间截取诸如安全密钥之类的安全数据，集成电路CI包括用于检测从背侧Fr减薄衬底1的器件DIS。
例如，检测器件DIS被配置在第一配置中，其中在集成电路CI的导通时被激活。如果在器件DIS的激活期间没有检测到减薄，则器件DIS被置于第二配置，其中其被停用并且集成电路在其正常操作模式下启动。
在集成电路CI的正常操作期间，器件DIS也可以从第二配置变为第一配置，例如在第一晶体管TR1不被用于执行集成电路CI的操作期间，然后如果没有检测到减薄则从第一配置变回到第二配置。
控制电路MCM(例如，逻辑电路)允许器件DIS被置于其第一配置或其第二配置。
如果检测到衬底的减薄，则生成控制信号RST并发送到集成电路CI的控制单元(未示出)，并且响应于此，例如存储在集成电路CI中的安全数据被擦除，并且集成电路CI被复位。
器件DIS包括在半导体阱2中制造的绝缘垂直电极4，以从前侧Fv延伸到半导体层3。
垂直电极4包括沟槽，该沟槽包括绝缘隔板40(例如，这里为二氧化硅)并且填充有导体41(这里例如为多晶硅)。
垂直电极4包括电极接触区域CT，该电极接触区域CT耦合至偏置电路MPL并且允许垂直电极4被偏置。
在该示例中，绝缘垂直电极4部分地穿过沟槽隔离6制造，并且部分地穿过半导体衬底2。
穿过沟槽隔离6制造垂直电极有利地允许更深的沟槽，因此将制造更长的电极。具体地，沟槽隔离6的氧化硅的蚀刻速率高于阱的硅的蚀刻速率。因此，对于给定的蚀刻时间，如果穿过沟槽隔离执行，则蚀刻将更深。
保护器件DIS包括垂直晶体管TR2。
绝缘垂直电极4这里包括晶体管TR2的栅极，第一晶体管TR1的第二电极形成垂直晶体管TR2的漏极区域，并且半导体区域3包括晶体管TR2的源极区域。
器件DIS还包括比较器5，其第一输入E1电耦合至半导体层3，并且其第二输入E2被配置为接收参考电流Iref(例如，两毫微安的电流)。
比较器5所包括的输出被配置为：如果提供给第一输入E1的电流具有高于或等于提供给其第二输入E2的参考电流Iref的值，则传送具有第一值(例如，零值)的控制信号RST，而如果提供给第一输入E1的电流具有低于提供给第二输入E2的参考电流Iref的值，则传送具有第二值(例如，非零值)的控制信号RST。
当比较器5被停用(器件DIS的第二配置)时，半导体层3连接至地、左浮置或偏置到给定电压，并且绝缘垂直电极4例如但不限于连接至地。
在保护器件DIS的操作期间(器件DIS的第一配置)，偏置电路MPL向垂直晶体管TR2施加与该晶体管的导通状态相对应的偏置。
这里，偏置电路MPL适合于将第一晶体管的第二电极S(这里形成垂直晶体管TR2的源极或漏极区域)耦合至地，并且用于将半导体层3偏置到第一值(例如，1.2伏)。
绝缘垂直电极4本身被偏置到第二值(例如，3.5伏)，并且比较器5的第二输入E2接收参考电流Iref。
因此，垂直晶体管Tr2被偏置电路MPL偏置，使得其栅极-源极电压高于其阈值电压，并且检测电流Id流过在第二电极S和半导体层3之间流过半导体阱2。例如，这里检测电流Id具有十微安的值。
然后，其第一输入接收检测电流Id的比较器5传送例如具有低值的控制信号RST。
在接收到例如具有低值的控制信号RST时，控制电路MCM使器件DIS失效，并且集成电路开始其正常操作。
还可以设想在第一晶体管TR1的第二半导体电极区域S上没有接触件的器件，并且在器件DIS的操作期间，将第一晶体管TR1的第一半导体电极区域D耦合至地，以及将隐埋半导体层3、第一晶体管TR1的栅极G和绝缘垂直电极4耦合至第一值。
因此，检测电流Id将流过第一晶体管TR1和垂直晶体管TR2。
可以使偏置电路MPL适合于将第一晶体管的第二电极S(其可以形成垂直晶体管TR2的源极区域)偏置为第一值，并且将可形成垂直晶体管TR2的漏极区域的半导体层3耦合至地。
此外，这里应注意，电流和电压值通过指示方式给出，并且检测器件的操作不限于这些值。
此外，如图3所示，还可以将比较器5的第一输入E1耦合至垂直晶体管TR2的第一半导体电极区域D。因此，为了简单起见，剩余的描述将参照上文参照图1和图2所描述的实施例。
为了有效，截取安全数据的操作要求衬底变得尽可能薄，以使数据截取器件尽可能接近该部件。因此，衬底1的减薄(例如，利用聚焦离子束)可延伸远到阱2中，超过半导体层3。
图4示出了衬底被部分减薄后的集成电路CI。在该减薄之后，衬底2包括从衬底的背侧Fr延伸到半导体阱2的空腔7。
因此，空腔7穿过半导体层3，并且不再保证半导体层3与比较器5的第一输入E1之间的耦合。
通过指示，空腔在大约二十五平方微米的面积(即，面积大于位于沟槽隔离6内的半导体层3的面积)上延伸，这里大约为九平方微米。
因此，即使第二电极S、绝缘垂直电极4和半导体3被偏置，使得垂直晶体管TR2的栅极-源极电压高于其阈值电压，提供给比较器5的第一输入E1的电流非常低，并且由比较器5生成的控制信号RST的值例如为高。
在接收例如具有高值的控制信号RST时，集成电路的控制单元例如可以擦除安全数据，并复位或关闭集成电路CI。
因此，保护集成电路CI免受包括衬底的减薄在内的攻击。
此外，绝缘垂直电极4的小尺寸有利地允许检测器件非常好的集成度。
此外，发明人已经观察到，在没有垂直电极的情况下，第一晶体管TR1的阈值电压相对于其阈值电压的变化小于百分之三。
虽然已经描述了绝缘垂直电极4延伸穿过沟槽隔离6的集成电路CI，但是如图5所示，完全可以制造仅延伸到半导体阱2中的绝缘垂直电极4，例如在第二电极S和沟槽隔离6之间。
在这种情况下，制造垂直电极4的沟槽被蚀刻得更慢，因此不太深地延伸到衬底中。为了制造垂直电极4与半导体层3之间的接触件，在制造绝缘隔板40之前，可以在阱的片段8(其位于垂直电极4与半导体层3之间)中制造与半导体层3相同的导电类型(这里为n型)的注入。
因此，形成垂直区域的延伸，使得半导体层3与垂直电极4之间电接触。
虽然已经参照图1至图5描述了包括垂直晶体管TR2的检测器件(其漏极包括第一晶体管TR1的源极)，但完全可以设想一种器件DIS，其中垂直电极4位于栅极G的另一侧上，并且垂直晶体管的漏极或源极包括第一晶体管TR1的漏极或源极。
此外，虽然已经描述了仅包括第一晶体管TR1的阱2，但是可以制造在其中制造多个晶体管的阱中制造的保护器件。
也可以制造相同导电性的多个半导体阱共用的保护器件。

Claims (13)

1.一种用于检测集成电路的半导体衬底的背侧减薄的方法，其中所述半导体衬底包括半导体阱，所述半导体阱通过位于所述半导体阱下方的隐埋半导体层隔离，所述方法包括：
在所述半导体阱中制造垂直MOS晶体管，所述垂直MOS晶体管包括位于所述半导体衬底的前侧上的第一半导体电极区域、以及在所述第一半导体电极区域和所述隐埋半导体层之间延伸的绝缘垂直栅极区域，所述绝缘垂直栅极区域包括所述垂直MOS晶体管的第二半导体电极区域；
将所述垂直MOS晶体管偏置为晶体管导通状态；
将由处于所述晶体管导通状态的所述垂直MOS晶体管的所述第一半导体电极区域和所述第二半导体电极区域中的一个电极区域传送的电流与阈值进行比较；
如果所述电流的值高于所述阈值，则生成具有与检测到所述半导体衬底的非减薄相对应的第一值的控制信号，而如果所述电流的值低于所述阈值，则生成具有与检测到所述半导体衬底的减薄相对应的第二值的控制信号。
2.根据权利要求1所述的方法，还包括：响应于所述控制信号具有所述第一值，使所述电流的值与所述阈值的比较失效。
3.根据权利要求1所述的方法，其中比较包括：将由所述第一半导体电极区域传送的电流与所述阈值进行比较。
4.根据权利要求1所述的方法，其中比较包括：将由所述第二半导体电极区域传送的电流与所述阈值进行比较。
5.一种集成电子电路，包括：
半导体衬底，包括第一导电类型的半导体阱，所述半导体阱通过与所述第一导电类型相反的第二导电类型的隐埋半导体层来被隔离，所述隐埋半导体层位于所述半导体阱下方；以及
器件，被配置为检测所述半导体衬底的背侧减薄，包括：
垂直MOS晶体管，包括位于所述半导体衬底的前侧上的第一半导体电极区域、以及在所述第一半导体电极区域和所述隐埋半导体层之间延伸的绝缘垂直栅极区域，所述绝缘垂直栅极区域包括所述垂直MOS晶体管的第二半导体电极区域；
偏置电路，被配置为在第一操作配置中以晶体管导通状态偏置所述垂直MOS晶体管；以及
比较电路，耦合至所述第一半导体电极区域和所述第二半导体电极区域中的一个电极区域，并且被配置为将由处于所述晶体管导通状态的所述第一半导体电极区域和所述第二半导体电极区域中的所述一个电极区域传送的电流与阈值进行比较，如果所述电流的值高于所述阈值，则生成具有与检测到所述半导体衬底的非减薄相对应的第一值的控制信号，而如果所述电流的值低于所述阈值，则生成具有与检测到所述半导体衬底的减薄相对应的第二值的控制信号。
6.根据权利要求5所述的集成电路，其中所述比较电路电耦合至所述第一半导体电极区域，并且被配置为将由所述第一半导体电极区域传送的电流与所述阈值进行比较。
7.根据权利要求5所述的集成电路，其中所述比较电路电耦合至所述第二半导体电极区域，并且被配置为将由所述第二半导体电极区域传送的电流与所述阈值进行比较。
8.根据权利要求5所述的集成电路，还包括：位于所述半导体阱上和所述半导体阱中的至少一个MOS晶体管，所述至少一个MOS晶体管包括与所述第一半导体电极区域共用的第三半导体电极区域。
9.根据权利要求8所述的集成电路，其中与所述第一半导体电极区域共用的所述第三半导体电极区域不被所述偏置电路偏置。
10.根据权利要求5所述的集成电路，其中所述比较电路在启动所述比较的第一配置和解除所述比较的第二配置中可操作，还包括控制电路，所述控制电路被配置为响应于所述控制信号具有所述第一值，引起从所述第一配置到所述第二配置的转换。
11.根据权利要求5所述的集成电路，其中所述绝缘垂直栅极区域包括：从所述半导体阱的前侧延伸到所述隐埋半导体层、并且提供所述垂直MOS晶体管的栅极区域的绝缘垂直电极。
12.根据权利要求11所述的集成电路，其中所述半导体阱被沟槽隔离包围，并且其中所述绝缘垂直电极部分地延伸穿过所述沟槽隔离。
13.根据权利要求11所述的集成电路，其中所述绝缘垂直电极延伸到所述半导体阱中而不到达所述隐埋半导体层，所述绝缘垂直栅极区域还包括：与所述隐埋半导体层相同导电类型的半导体片段，所述半导体片段从所述绝缘垂直电极的底部延伸到所述隐埋半导体层。
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