KR100470881B1 - 전기회로 - Google Patents

전기회로 Download PDF

Info

Publication number
KR100470881B1
KR100470881B1 KR10-2002-0002487A KR20020002487A KR100470881B1 KR 100470881 B1 KR100470881 B1 KR 100470881B1 KR 20020002487 A KR20020002487 A KR 20020002487A KR 100470881 B1 KR100470881 B1 KR 100470881B1
Authority
KR
South Korea
Prior art keywords
dummy
wiring
gate
wirings
transistor
Prior art date
Application number
KR10-2002-0002487A
Other languages
English (en)
Other versions
KR20020062171A (ko
Inventor
도요시마츠요시
사사키가즈히로
모로사와가츠히코
Original Assignee
가시오게산키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가시오게산키 가부시키가이샤 filed Critical 가시오게산키 가부시키가이샤
Publication of KR20020062171A publication Critical patent/KR20020062171A/ko
Application granted granted Critical
Publication of KR100470881B1 publication Critical patent/KR100470881B1/ko

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0232—Special driving of display border areas
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0223—Compensation for problems related to R-C delay and attenuation in electrodes of matrix panels, e.g. in gate electrodes or on-substrate video signal electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0233—Improving the luminance or brightness uniformity across the screen

Abstract

본 발명은 액정표시소자나 촬상소자를 구비하는 전기회로, 특히 시프트레지스터에 의해 구동되는 액티브매트릭스형의 전기회로에 관한 것으로서,
복수의 요소에 신호를 출력하는 드라이버로서 적용되는 시프트레지스터를 안정동작시키기 위해 전기회로는, 기판상의 표시영역에 설치된 복수의 배선과, 각 상기 복수의 배선에 설치된 복수의 표시소자와, 기판상의 비표시영역에 설치된 더미배선(단수)과, 각 상기 복수의 배선에서의 기생용량과 상기 더미배선에서의 기생용량이 동등해지도록 상기 더미배선에 접속된 더미소자(단수)를 구비하는 것을 특징으로 한다.

Description

전기회로{ELECTRIC CIRCUIT}
본 발명은 액정표시소자나 촬상소자를 구비하는 전기회로, 특히 시프트레지스터에 의해 구동되는 액티팀브매트릭스형의 전기회로에 관한 것이다.
TFT액정표시장치는 액티브소자로서의 TFT(Thin Film Transistor)를 화소마다 설치하고, 이 TFT의 ON/OFF에 의하여 화소용량에 데이터를 기입함으로써, 소망의 화상을 표시하는 것이다. 이와 같이 소망의 화상을 표시시키기 위해 통상 TFT액정표시소자는 게이트드라이버와 드레인드라이버로 이루어지는 구동회로에 의하여 구성된다.
게이트드라이버는 TFT액정표시소자의 복수의 게이트라인을 1라인씩 차례로 선택해가는 것으로서, 복수의 트랜지스터로 구성된 시프트레지스터가 널리 이용되고 있다. 이와 같은 시프트레지스터의 속에는 각 게이트라인에 대응하는 각 단의 동작이 그 전후의 단에 있어서 생성되는 신호에 의해 제어되는 것이 있다.
그리고 그 시프트레지스터의 각 단으로부터 액정표시소자의 게이트라인에 출력된 출력신호는 이 게이트라인 및 이것에 접속된 TFT, 화소용량, 보상용량이 형성하는 분포정수적인 특정을 갖는 회로에 의하여 감쇠되게 된다. 따라서 각 게이트라인 및 그곳에 접속된 소자에 의한 분포정수적인 특성을 갖는 회로가 시프트레지스터의 회로동작에도 영향을 미치게 된다.
그런데 시프트레지스터의 단수는 TFT액정표시소자의 표시화소의 라인수와 같은 만큼 설치되는 것으로 되어 있으면 최후의 단의 회로동작은 다른 단과는 달리 뒤의 단의 회로동작에 의한 영향을 받지 않는다. 따라서 최후의 회로동작은 그것 이전의 단의 회로동작에 대하여 미소한 차이가 생겨 버린다. 또한 장기간의 구동을 실시하고 있으면 그 미소한 차이가 서서히 앞의 단에도 파급해가는 것도 생각되며, 게이트드라이버를 구성하는 시프트레지스터의 동작이 불안정하게 되어 버린다는 문제가 있었다.
본 발명은 상기 관련기술의 문제점을 해소하기 위해 이루어진 것으로서, 드라이버로서 적용되는 시프트레지스터를 안정동작시키는 전기회로를 제공한다는 이점을 갖는다.
본 발명은 또 드라이버로서 적용되는 시프트레지스터를 안정동작시키기 위해 표시영역외 또는 촬상소자영역외에 형성하는 소자의 면적을 작게 억제하는 작용을 가질 수 있다.
본 발명의 제 1 관점에 관련되는 전기회로는 이하를 구비한다.
기판상의 표시영역에 설치된 복수의 배선과,
상기 복수의 배선에 각각 설치된 복수의 표시화소와,
기판상의 비표시영역에 설치된 더미배선(단수)과,
상기 복수의 배선에서의 각각 기생용량과 상기 더미배선에서의 기생용량이 동등해지도록 상기 더미배선에 접속된 더미소자(단수).
본 발명의 다른 전기회로는 이하를 구비한다.
기판상의 촬상소자영역에 설치된 복수의 배선과,
상기 복수의 배선의 각각에 설치된 복수의 촬상소자와,
기판상의 더미소자영역에 설치된 더미배선(단수)과,
상기 복수의 배선에서의 각각의 기생용량과 상기 더미배선에서의 기생용량이 동등해지도록 상기 더미배선에 접속된 더미소자(단수).
상기 전기회로에서는 상기 복수의 표시화소 또는 복수의 촬상소자가 형성된 영역의 배선에서의 부하의 용량과, 비표시영역 또는 더미소자영역의 더미배선에서의 부하의 용량이 동등하므로, 복수의 배선 및 더미배선에 이용되는 드라이버의 각 단이 전후의 단에 의한 영향을 받는 것이어도 화소영역 또는 촬상소자영역 속의 복수의 배선의 각각에 대응하는 단은 전후의 단에 의한 영향을 받지 않고 안정되게 동작하는 것이 가능하게 된다. 이 때문에 복수의 배선 및 더미배선의 선택이 안정되게 선택되는 것이라고 할 수 있다.
이와 같은 전기회로에 있어서는 비표시영역에 표시영역에서의 복수의 배선의 각각 및 이것에 직접적 또는 간접적으로 접속된 액티브소자, 화소용량 및 보상용량이 형성하는 회로와 동등한 회로특성을 갖는 부하가 설치되어 있어도 좋다. 또 상기 전기회로를 주사하는 시프트레지스터의 각 단은 상기 액티브소자와 동일 프로세스로 형성된 전계효과트랜지스터의 편성에 의하여 구성된 것이어도 좋다.
상기 전기회로는 보상용량을 구비하지 않고, 상기 부하는 각 주사라인 및 이것에 직접적 또는 간접적으로 접속된 액티브소자의 기생용량 및 화소용량이 형성하는 회로와 동등한 회로특성을 갖도록 설정해도 좋다.
여기에서 화소용량(또는 촬상소자용량) 및 보상용량과 동일한 구조의 것을 부하로서 각각 형성하기 보다도 이들의 합성용량과 동등한 더미용량을 형성하는 편이 기판상에 차지하는 부하의 면적을 작게 할 수 있다. 즉 화소용량(또는 촬상소자용량) 및 보상용량으로 이루어지는 용량 및 배선의 저항에 의하여 구성되는 회로와 동등한 특성을 갖는 회로를 대략 더미배선의 폭만으로 아주 작게 형성할 수도 있다. 이것에 의해 화소가 형성되는 영역, 즉 표시영역의 비율을 크게 할 수 있다. 또한 저항값과 용량값의 조정은 더미배선의 폭과 더미용량전극의 길이를 조정함으로써 실시할 수 있다.
전기회로는 이하를 구비한다.
기판상의 촬상소자영역에 설치된 제 1 배선 및 제 2 배선의 세트(복수)와,
상기 제 1 배선 및 제 2 배선의 세트(복수)의 각각에 설치된 촬상소자(복수)와,
기판상의 더미소자영역에 설치된 제 1 더미배선 및 제 2 더미배선의 세트(복수)와,
상기 제 1 배선 및 제 2 배선의 세트(복수)에서의 각각의 기생용량과 상기 제 1 더미배선 및 제 2 더미배선의 세트(단수)에서의 기생용량이 동등해지도록 상기 제 1 더미배선 및 제 2 더미배선의 세트(단수)에 접속된 더미소자(단수)와,
상기 촬상영역에 설치된 상기 제 1 배선 및 제 2 배선의 세트(복수) 및 상기 더미소자영역에 설치된 상기 제 1 더미배선 및 제 2 더미배선의 세트(단수)에 접속된 시프트레지스터이고, 상기 시프트레지스터는 상기 제 1 배선과 제 2 배선의 세트(복수) 및 상기 제 1 더미배선과 제 2 더미배선의 세트(단수)에 따른 복수의 단을 가지며, 상기 복수의 단의 적어도 일부의 단은 해당 단의 후단으로부터의 출력신호에 따라서 구동한다.
상기 전자장치에 있어서, 촬상소자를 구동하기 위한 제 1 배선 및 제 2 배선의 세트에서의 용량과 제 1 더미배선 및 제 2 더미배선의 세트(단수)에서의 용량과 동등해지는 더미소자를 설치했으므로, 시프트레지스터의 복수의 단의 적어도 일부의 단이 제 1 더미배선과 제 2 더미배선의 세트(단수)에 따른 복수의 단의 적어도 일부의 단으로부터의 출력신호에 따라서 구동하는 경우이어도 제 1 배선 및 제 2 배선의 세트에서의 신호특성과 제 1 더미배선과 제 2 더미배선의 세트에서의 신호특성이 균일하므로 복수의 단에서 정상적으로 구동할 수 있다.
또 보조적인 더미단에 공급하는 신호를 복수의 배선에 공급하는 신호와 동일하게 해도 안정된 구동을 할 수 있으므로, 더미단용에 새로운 전압값이나 진폭의 신호를 설정할 필요가 없어서 전압생성회로 및 배선설계를 간소화할 수 있다.
이하 첨부도면을 참조하여 본 발명의 실시형태에 대하여 설명한다.
도 1은 이 실시형태에 관련되는 액정표시장치의 구성을 등가회로도로써 나타내는 도면이다. 도시하는 바와 같이 이 액정표시장치는 액정표시소자(1)와 게이트드라이버(2)와 드레인드라이버(3)와 컨트롤러(4)로 구성되어 있다.
액정표시소자(1)는 화소기판과 코먼전극의 사이에 액정을 봉입하여 구성되는 것이고, 표시영역(48)과 더미소자영역(49)을 구비하고 있다. 화소기판상에는 표시영역(48)에 배치된 n개의 게이트라인(GL1∼GLn)과, 더미소자영역(49)에 배치되고 게이트라인(GL1∼GLn)과 동일 재료로 이루어지며 게이트라인(GL1∼GLn)과 일괄되게 패터닝형성된 2개의 더미게이트라인(더미주사라인)(GLn＋1, GLn＋2)이 주주사방향(도면에서는 횡방향)으로 연장되어 서로 평행하게 형성되어 있다. 또 m개의 드레인라인(DL1∼DLm)이 표시영역(48) 및 더미소자영역(49)에 걸쳐서 부주사방향(도면에서는 종방향)으로 연장되어 서로 평행하게 형성되어 있다.
화소기판에는 표시영역(48)에 있어서 게이트라인(GL1∼GLn)과 드레인라인(DL1∼DLm)의 교차위치에 대응하여 형성된 매트릭스상의 화소를 각각 구성하는 스위칭소자로 되는 TFT, 표시소자로 되는 화소전극 등이 설치되어 있다(상세는 후술). 또 더미소자영역(49)에 있어서 더미소자가 설치되어 있다(상세는 후술). 화소기판에서는 이들 TFT, 화소전극, 더미소자의 위에 배향막이 형성되어 있다. 한편 코먼기판상에는 코먼전극과 배향막이 형성되어 있는데, 코먼전극은 표시영역(48)의 범위에만 형성되어 있다.
도 2a는 표시영역(48)에 형성된 각 화소의 구조를 나타내는 도면이다. 도면에서는 화소기판상에 형성된 것만을 나타내고 있는데, 실제로는 이것에 코먼기판의 코먼전극이 대향하고 있다. 또 전극이나 배선을 구성하는 금속층의 사이에는 절연층이 형성되어 있는데 도면에서는 생략하고 있다. 도 2b는 각 화소의 등가회로(횡방향에 인접하는 2화소분)를 나타내는 도면이다.
표시영역(48)에 있어서 화소기판상의 1번아래의 층에는 금속재료로 이루어지는 게이트라인(GL)(GL1∼GLn)과, 게이트라인(GL)과 일체로 형성된 TFT(41)의 게이트전극(G)이 형성되어 있다. 또 보상용량(43)을 형성하기 위한 보상전극(CE)과, 보상전극(CE)에 정전압을 공급하는 보상전극라인(CL)이 일체로 형성된다. 게이트전극(G)의 위에는 SiN으로 이루어지는 게이트절연막을 통하여 아모르퍼스실리콘으로 구성되고, TFT(41)의 반도체층을 형성하는 아모르퍼스실리콘반도체층(a-Si)이 형성되어 있다. 반도체층의 양측에는 불순물층을 통하여 소스전극(S) 및 드레인전극(D)이 설치되고, 소스전극(S)는 투명한 ITO(Indium Tin Oxide)로 이루어지며, 화소용량(42)을 형성하기 위한 투명전극(TE)과 접속되어 있다. 게이트절연막은 화소를 형성하는 기생용량의 일부를 구성하는 유도체로 된다.
드레인전극(D)은 게이트라인(GL)의 연장방향과 직교하는 방향으로 연장되는 데이터라인(DL)(DL1∼DLm)과 일체로 형성되어 있다. 그리고 이들 TFT(41)상에 다시 SiN으로 이루어지는 절연보호막이 형성되고, 그리고 그 위에 배향막이 설치되게 된다. 투명전극(TE)은 적어도 부분적으로 서로 겹치도록 대향하는 위치에 있는 보상전극(CE)과, 이 보상전극(CE)과의 사이의 게이트절연막과 같은 막으로 콘덴서를 구성하는 동시에 보상용량(43)을 형성하고, 대향하는 위치에 있는 코먼기판측의 코먼전극의 사이의 액정을 콘덴서로 한 동시에 화소용량(42)을 형성한다. 보상전극(CE) 및 코먼전극은 둘다 전압(VCOM)이 인가되어 있다.
이와 같이 하여 형성되는 구조에 의해 각 화소에 있어서는 게이트라인(GL)에 의한 배선저항(44)과, 배선저항(44)에 게이트가 접속된 액티브소자로서의 TFT(41)와, TFT(41)의 드레인에 병렬로 접속된 화소용량(42)과 보상용량(43)으로 회로가 구성되게 된다. 그리고 게이트라인(GL1∼GLn)의 각각에 대하여 이와 같은 각 화소의 회로가 주주사방향의 화소수분만큼 접속된 분포정수적인 특성을 갖는 전기회로가 부하로서 구성되게 된다.
도 3a는 더미소자영역(49)에 형성된 각 더미소자의 구조를 나타내는 도면이다. 이 더미소자에는 표시영역(48)의 화소와 달리 코먼전극은 대향해 있지 않아도 좋다. 단 이 도면에 있어서도 전극이나 배선을 구성하는 금속층의 사이에 형성되어 있는 절연층은 생략하고 있다. 도 3b는 각 더미소자의 등가회로(횡방향에 인접하는 2개분)를 나타내는 도면이다.
더미소자영역(49)에 있어서 화소기판상의 1번아래의 층에는 게이트라인(GLn＋1, GLn＋2)과, 게이트라인(GL)과 일체로 형성된 TFT(45)의 게이트전극(G)이 형성되어 있다. 또 더미용량(46)을 형성하기 위한 더미용량전극(DiE(i는 1∼m의 어느것))과, 더미용량전극(DiE)에 정전압을 공급하는 더미용량전극라인(DiL)이 일체로 형성된다. 이들은 표시영역(48)의 게이트라인(GL) 등과 같은 금속재료로 동일 프로세스에 있어서 형성되어 있다.
게이트전극(G)의 위에는 아모르퍼스실리콘으로 구성되고, TFT(45)의 반도체층을 형성하는 아모르퍼스실리콘반도체층(a-Si)이 형성되어 있다. 이들의 위에 투명한 SiN으로 이루어지는 절연층이 형성되고, 또한 그 위에 ITO로 이루어지며, 더미용량전극(DiE)과 함께 더미용량(46)을 형성하는 투명전극(TE)이 형성되어 있다. 이들도 표시영역(48)에 있어서의 대응하는 것과 동일한 재료로 동일 프로세스에 있어서 형성되어 있다.
그 위에 다시 SiN으로 이루어지는 게이트절연층이 형성되고, 또한 그 위에 금속재료로 이루어지는 데이터라인(DL)(DL1∼DLm: 표시영역(48)의 것과 동일)과, 데이터라인(DL)과 일체로 형성된 TFT(45)의 드레인전극(D)과, TFT(45)의 소스전극(S)이 형성되어 있다. 소스전극(S)과 투명전극(TE)은 콘택트홀을 통하여 접속되어 있다. 그리고 이 위에 다시 SiN으로 이루어지는 절연보호막이 형성된다.
더미용량(46)은 더미용량전극(DiE)과, 투명전극(TE)과, 더미용량전극(DiE)과 투명전극(TE)의 사이의 게이트절연막과 동일한 막으로 구성되고, 이와 같이 하여 형성되는 구조에 의해 더미게이트라인(GL)에 의한 배선저항(47)과, 배선저항(47)에 게이트가 접속된 액티브소자로서의 TFT(45)와, TFT(45)의 드레인에 접속된 더미용량(46)으로 이루어지는 더미소자가 구성되게 된다.
TFT(45)는 형상, 치수 및 데이터라인(DL)이나 게이트라인(GL)의 상대적 배치가 TFT(41)와 완전히 같기 때문에 TFT(45)에 있어서의 접속된 데이터라인(DL)과의 사이에 생기는 기생용량이나 게이트－드레인간의 기생용량은 TFT(41)에 있어서의 접속된 데이터라인(DL)과의 사이에 생기는 기생용량이나 게이트－드레인간의 기생용량에 동등하다. 더미용량(46)은 표시영역(48)에 있어서의 화소용량(42)과 보상용량(43)의 합성용량에 동등해지도록 형성되어 있다. 그리고 게이트라인(GLn＋1, GLn＋2)의 각각에 대하여 이와 같은 더미소자가 주주사방향의 화소수분만큼 접속된 분포정수적인 특성을 갖는 전기회로가 부하로서 구성되는데, 이들은 GL1∼GLn의 각각의 부하와 같은 특성을 갖는 것으로 된다.
게이트드라이버(2)는 상세를 설명하는 시프트레지스터에 의하여 구성되고, 컨트롤러(4)로부터의 제어신호군(Gcnt)에 따라서 게이트라인(GL1∼GLn＋1)에 차례로 하이레벨의 선택신호를 출력한다. 드레인드라이버(3)는 컨트롤러(4)로부터의 제어신호군(Dcnt)에 따라서 같게 컨트롤러(4)로부터 공급되는 화상데이터신호(Data)를 1라인분 축적하고, 소정의 타이밍으로 드레인라인(DL1∼DLm)에 출력한다. 또한 게이트드라이버(2)의 a-Si, 또는 p-Si로 이루어지는 반도체층을 갖는 트랜지스터(501∼506)는 액정표시소자(1)의 표시영역(48)의 TFT(41) 및 더미소자영역(49)의 TFT(45)와 동일 프로세스로 화소기판상에 형성되는 TFT이다. 컨트롤러(4)는 게이트드라이버(2)에 제어신호군(Gcnt)을 공급하는 동시에 드레인드라이버(3)에 제어신호군(Dcnt)과 화상데이터신호(Data)를 공급한다.
도 4는 게이트드라이버(2)를 구성하는 시프트레지스터의 회로구성을 나타내는 도면이다. 도시하는 바와 같이 이 시프트레지스터는 표시영역(48)에 배치된 n개의 게이트라인(GL1∼GLn)과, 더미소자영역(49)에 배치된 2개의 게이트라인(GLn＋1, GLn＋2)에 각각 대응하는 n＋2개의 단(500(1)∼500(n＋2))으로 구성되어 있다.
제어신호군(Gcnt)에 포함되는 신호로서, 컨트롤러(4)로부터 클록신호(CK1, CK2), 스타트신호(Dst), 종료신호(Dend), 플러스의 전압레벨을 갖는 전원전압(Vdd) 및 마이너스의 전압레벨을 갖는 기준전압(Vss)이 공급되어 있다. 각 단(500(1)∼500(n＋2))의 구성은 대략 같기 때문에, 1번째의 단(500(1))을 예로서 설명하면 해당 단내에는 6개의 n채널형의 전계효과트랜지스터인 트랜지스터(501∼506)가 형성되어 있다.
트랜지스터(501)의 게이트에는 스타트신호(Dst)가 공급되고, 드레인에는 전원전압(Vdd)이 항상 공급되어 있다. 트랜지스터(501)의 소스는 트랜지스터(502)의 게이트와 트랜지스터(505)의 게이트에 접속되어 있다. 이 트랜지스터(501)의 소스, 트랜지스터(502)의 게이트 및 트랜지스터(505)의 게이트로 둘러싸여진 배선을 노드(A1)라고 부른다(또한 2단째 이후는 각각 A2∼An＋2로 한다). 하이레벨의 스타트신호(Dst)가 공급되어 트랜지스터(501)가 ON하면 노드(A1)에 전하가 축적된다.
트랜지스터(502)의 드레인에는 클록신호(CK1)가 공급되고, 트랜지스터(502)가 ON하고 있을 때에 클록신호(CK1)의 레벨이 대략 그대로 출력신호(OUT)로서 그 소스로부터 1번째의 게이트라인(GL1)에 출력된다. 또 트랜지스터(502)의 소스는 트랜지스터(503)의 드레인에 접속되어 있다.
트랜지스터(504)의 게이트와 드레인에는 전원전압(Vdd)이 공급되고, 항상 ON상태로 되어 있다. 트랜지스터(504)는 전원전압(Vdd)을 공급할 때의 부하로서 기능하고, 그 소스로부터 전원전압(Vdd)을 대략 그대로 트랜지스터(505)의 드레인에 공급한다. 트랜지스터(504)는 TFT 이외의 저항소자 등으로 치환하는 것도 가능하다. 트랜지스터(505)의 소스에는 기준전압(Vss)이 공급되어 있으며, 트랜지스터(505)가 ON했을 때에 트랜지스터(504)의 소스와 트랜지스터(505)의 드레인의 사이에 축적된 전하를 방출시킨다.
트랜지스터(506)의 게이트에는 다음의 단인 2번째의 단(500(2))의 출력신호(OUT2)가 공급된다. 트랜지스터(506)의 드레인은 노드(A1)에 접속되어 있고, 소스에는 기준전압(Vss)이 공급되어 있다. 출력신호(OUT2)가 하이레벨로 되면 트랜지스터(506)가 ON하고 노드(A1)에 출력되어 있는 전하를 방출시킨다.
다음의 홀수번째의 단(500(3), 500(5), …, 500(n＋1))의 구성은 트랜지스터(501)의 게이트에 앞의 단의 출력신호(OUT2, OUT4, …, OUTn)가 공급되는 이외에 1번째의 단(500(1))과 같다. 최후의 단 이외의 짝수번째의 단(500(2), 500(4), …, 500(n))의 구성은 트랜지스터(501)의 게이트에 앞의 단의 출력신호(OUT1, OUT3, …, OUTn)가 공급되고, 트랜지스터(502)의 드레인에 클록신호(CK2)가 공급되는 이외는 1번째의 단(500(1))과 같다. 최수의 단(500(n＋2))의 구성은 트랜지스터(501)의 게이트에 전의 단의 출력신호(OUTn＋1)가 공급되고, 트랜지스터(506)의 게이트에 제어신호군(Gcnt)에 포함되는 종료신호(Dend)가 공급되는 이외는 1번째의 단(500(1))과 같다.
더미소자영역(49)에 설치된 더미단(500(n＋1))은 표시영역(48)의 GLn에 출력(OUTn)을 출력하는 단(500(n))의 챠지업된 노드(An)를 기준전압(Vss)으로 되돌리기 위한 것이고, 더미소자영역(49)에 설치된 더미단(500(n＋2))은 더미단(500(n＋1))의 챠지업된 노드(An＋1)를 기준전압(Vss)으로 되돌리기 위한 것이다. 이 때문에 단(500(1)∼500(n))은 각각의 전단이 같은 조건에서 제어되고, 또한 각각의 후단이 같은 조건에서 제어되기 때문에, 게이트라인(GL1∼GLn)에 출력하는 OUT1∼OUTn)은 안정된 같은 파형으로 된다.
이하 이 실시형태에 관련되는 액정표시장치에 있어서의 동작에 대하여 설명한다. 도 5는 게이트드라이버(2)를 구성하는 시프트레지스터의 동작을 나타내는 타이밍챠트이다. 이 타이밍챠트에 있어서 T의 기간이 액정표시소자(1)에 있어서의 1수평기간으로 된다. 또 각 수평기간에 있어서 드레이드라이버(3)는 컨트롤러(4)로부터의 제어신호군(Dcnt)에 따라서 해당 수평기간의 다음의 수평기간에 대응하는 1라인분의 화상데이터신호(Data)를 입력하고 있다.
우선 타이밍(T0)에서 타이밍(T1)까지의 사이에서 스타트신호(Dst)가 하이레벨로 되어 1번째의 단(500(1))의 트랜지스터(501)가 ON하고, 1번째의 단(500(1))의 노드(A1)에 전하가 축적된다. 이것에 의해 트랜지스터(502, 505)가 ON하고, 트랜지스터(503)가 OFF한다. 다음으로 타이밍(T1)에 있어서 클록신호(CK1)가 하이레벨로 변화하면 이 신호의 레벨이 대략 그대로 출력신호(OUT1)로서 표시영역(48)의 1번째의 게이트라인(GL1)에 출력된다.
게이트라인(GL1)에 출력된 출력신호(OUT1)는 게이트라인(GL1) 및 이것에 직접적 또는 간접적으로 접속된 각 소자가 구성하는 회로에 의하여 감쇠되는데, 게이트라인(GL1)에 접속된 모든 TFT(41)를 ON상태로 하는데 충분한 레벨이 있다. 게이트라인(GL1)에 접속된 각 TFT(41)가 ON하고 있는 타이밍에서 드레인드라이버(3)는 게이트라인(GL1)에 대응하는 화소의 화상데이터신호를 드레인라인(DL1∼DLm)에 각각 출력한다. 이것에 의해 게이트라인(GL1)에 대응하는 화소용량(42)에 화상데이터신호가 기입되는데, 보상용량(43)을 설치함으로써 TFT(41)에 기인하는 감쇠를 작게 억제할 수 있다.
또 타이밍(T1)에서 타이밍(T2)의 사이에서 하이레벨의 출력신호(OUT1)가 2번째의 단(500(2))의 트랜지스터(501)에 공급되면 2번째의 단(500(2))의 노드(A2)에 전하가 축적되어 트랜지스터(502, 505)가 ON하고, 트랜지스터(503)이 OFF한다. 다음으로 타이밍(T2)에 있어서 클록신호(CK2)가 하이레벨로 변화하면 이 신호의 레벨이 대략 그대로 출력신호(OUT2)로서 표시영역(48)의 2번째의 게이트라인(GL2)에 출력된다.
게이트라인(GL2)에 출력된 출력신호(OUT2)에 의해 상기와 똑같이 하여 게이트라인(GL2)에 접속된 모든 TFT(41)가 ON상태로 되고, 드레인드라이버(3)로부터 드레인라인(DL1∼DLm)에 출력된 화상데이터신호가 게이트라인(GL2)에 대응하는 화소용량(42)에 기입된다. 출력신호(OUT2)는 또 1번째의 단(500(1))의 트랜지스터(506)에 공급되어 트랜지스터(506)를 ON상태로 시킴으로써 1번째의 단(500(1))의 노드(A1)에 축적된 전하를 방출시킨다. 이 때 출력신호(OUT2)의 게이트라인(GL2)에 출력에 의한 감쇠의 영향을 1번째의 단(500(1))의 트랜지스터(506)도 받게 된다.
타이밍(T3) 이후도 똑같은 동작을 반복해서 타이밍(Tn－1)에서 타이밍(Tn)의 사이에서 전의 단의 출력신호가 n번째의 단(500(n))의 트랜지스터(501)에 공급되면 n번째의 단(500(n))의 노드(An)에 전하가 축적되어 트랜지스터(502, 505)가 ON하고 트랜지스터(503)가 OFF한다. 다음으로 타이밍(Tn)에 있어서 클록신호(CK2)가 하이레벨로 변화하면 이 신호의 레벨이 대략 그대로 출력신호(OUTn)로서 표시영역(48)의 n번째의 게이트라인(GLn)에 출력된다.
게이트라인(GLn)에 출력된 출력신호(OUTn)에 의해 상기와 똑같이 하여 게이트라인(GLn)에 접속된 모든 TFT(41)가 ON상태로 되고, 드레인드라이버(3)로부터 드레인라인(DL1∼DLm)에 출력된 화상데이터신호가 게이트라인(GLn)에 대응하는 화소용량(42)에 기입된다. 출력신호(OUTn)는 또 n－1번째의 단(500(n－1))의 트랜지스터(506)에 공급되어 트랜지스터(506)를 ON상태로 시킴으로써, n－1번째의 단(500(n－1))의 노드(An－1)에 축적된 전하를 방출시킨다.
또한 타이밍(Tn)에서 타이밍(Tn＋1)의 사이에서 출력신호(OUTn)가 n＋1번째의 단(500(n＋1))의 트랜지스터(501)에 공급됨으로써, n＋1번째의 단(500(n＋1))의 노드(An＋1)에 전하가 축적되어 트랜지스터(502, 505)가 ON하고 트랜지스터(503)가 OFF한다. 다음으로 타이밍(Tn＋1)에 있어서 클록신호(CK1)가 하이레벨로 변화하면 이 신호의 레벨이 대략 그대로 출력신호(OUTn＋1)로서 더미소자영역(49)의 n＋1번째(더미소자영역(49)으로 한정되면 1번째)의 게이트라인(GLn＋1)에 출력된다.
게이트라인(GLn＋1)에 출력된 출력신호(OUTn＋1)에 의해 게이트라인(GLn＋1)에 접속된 모든 TFT(45)가 ON상태로 된다. 이것에 의해 게이트라인(GLn＋1) 및 이것에 직접적, 또는 간접적으로 접속된 소자가 구성하는 부하는 상기한 게이트라인(GL1∼GLn)의 것과 동등해진다. 출력신호(OUT2)는 게이트라인(GLn＋1 ) 및 이것에 접속된 소자로 이루어지는 부하에 의하여 감쇠되면서 n번째의 단(500(n))의 트랜지스터(506)에 공급되고, 트랜지스터(506)를 ON상태로 시킴으로써 n번째의 단(500(n))의 노드(An)에 축적된 전하를 방출시킨다.
또 타이밍(Tn＋1)에서 타이밍(Tn＋2)의 사이에서는 출력신호(OUTn＋1)가 n＋2번째의 단(500(n＋2))의 트랜지스터(501)에 공급되고, n＋2번째의 단(500(n＋2))의 노드(An＋2)에 전하가 축적된다. 그리고 타이밍(Tn＋2)에 있어서 클록신호(CK2)가 하이레벨로 변화하면 이 신호의 레벨이 대략 그대로 출력신호(OUTn＋2)로서 더미소자영역(49)의 n＋2번째(더미소자영역(49)으로 한정되면 2번째)의 게이트라인(GLn＋2)에 출력된다. 출력신호(OUTn＋2)는 게이트라인(GLn＋2) 및 이것에 접속된 소자로 이루어지는 부하에 의하여 감쇠되면서 n＋1번째의 단(500(n＋1))의 트랜지스터(506)에 공급되고, n＋1번째의 단(500(n＋1))의 노드(An＋1)에 축적된 전하를 방출시킨다.
또한 타이밍(Tn＋3)으로 되면 컨트롤러(4)로부터의 제어신호군(Gcnt)으로서 하이레벨의 종료신호(Dend)가 n＋2번째의 단(500(n＋2))의 트랜지스터(506)에 공급되어 트랜지스터(506)이 ON한다. 이것에 의해 n＋2번째의 단(500(n＋2))의 노드(An＋2)에 축적된 전하가 방출된다. 이하 수직기간마다 상기와 같은 동작을 반복해간다.
이상 설명한 바와 같이 이 실시형태에 관련되는 액정표시장치에서는 액정표시소자(1)에 있어서 표시영역(48)의 외측에 더미소자영역(49)을 설치하고 있다. 더미소자영역(49)에는 표시영역(48)의 각 게이트라인(GL1∼GLn) 및 이것에 직접, 또는 간접으로 접속되는 소자에 의한 부하와 같은 분포정수적인 특성을 갖는 부하가 게이트라인(GLn＋1, GLn＋2)의 각각에 대하여 구성되게 된다. 그리고 게이트드라이버(2)를 구성하는 시프트레지스터는 더미소자영역(49)에 있는 게이트라인(GLn＋1, GLn＋2)에 대해서도 같도록 주사하고 있다.
이 때문에 게이트라인(GLn＋1, GLn＋2)의 각각의 부하 및 트랜지스터구성이 게이트라인(GL1∼GLn)의 각각의 부하 및 트랜지스터구성과 동등하므로, 게이트라인(GLn＋1, GLn＋2)에 각각 공급되는 신호, 전압으로서 게이트라인(GL1∼GLn)에 각각 공급되는 소정의 진폭의 신호(CK1, CK2)나 전압(Vdd, Vss)을 이용할 수 있다. 또 더미단(500(n＋1), 500(n＋2))용에 새로운 전압값이나 진폭의 신호를 설정할 필요가 없으므로, 전압생성회로 및 배선설계를 간소화할 수 있다. 그리고 표시영역(48)에서 최종의 게이트라인(GLn)에 대응하는 시프트레지스터의 n＋1, n＋2번째의 더미단(500(n＋1), 500(n＋2))이 안정되게 동작할 수 있으므로, n번째의 단(500(n))도 그것보다 전의 단과 똑같은 동작특성을 갖는 것으로 되어 화상의 표시를 위해 필요한 시프트레지스터의 동작을 안정화시킬 수 있다.
또 더미소자영역(49)에 형성되어 있는 각 더미소자(120)는 표시영역(48)에 형성되어 있는 각 화소의 화소용량(42)과 보상용량(43)의 합성용량에 동등한 더미용량(46)을 갖고 있다. 더미용량(46)은 표시를 위해 필요한 것은 아니므로 화소개구율을 고려할 필요가 없고, 동일한 기판상에 있기 때문에 화소용량(42)보다도 전극간의 간격이 작으므로 화소용량(42)보다도 필요한 면적을 작게 할 수 있다. 이 때문에 더미소자영역(49)에 표시영역(48)의 각 게이트라인(GL1∼GLn)의 부하와 동등한 부하를 형성하기 위해 필요로 되는 면적을 작게 할 수 있어서 표시영역(48)의 면적을 상대적으로 크게 할 수 있다.
본 발명은 상기의 실시형태에 한정되지 않고 여러 가지의 변형, 응용이 가능하다. 이하 본 발명에 적용 가능한 상기의 실시형태의 변형형태에 대하여 설명한다.
상기의 실시형태에서는 더미소자영역(49)에 있어서의 게이트라인(GLn＋1, GLn＋2)은 표시영역(48)에 있어서의 게이트라인(GL1∼GLn)과 같은 폭으로 구성하여 배선저항(47)이 배선저항(44)과 같은 저항값을 갖는 것으로 하고, 화소용량(42)과 보상용량(43)의 합성용량에 동등한 더미용량(46)을 형성하는 것으로 더미소자(120)를 구성하는 것으로 하고 있었다. 그러나 더미소자(120)의 구성은 이것에 한정되는 것은 아니다.
도 6a는 더미소자의 다른 구조를 나타내는 도면이다. 이 더미소자에도 코먼전극은 대향하고 있지 않다. 또 이 도면에 있어서도 전극이나 배선을 구성하는 금속층의 사이에 형성되어 있는 절연층은 생략하고 있다. 도 6b는 각 더미소자의 등가회로(횡방향에 인접하는 2개분)를 나타내는 도면이다. 즉 각 더미용량(133)은 도 2a에 나타내는 화소를 갖는 액정표시장치에 있어서 TFT(41)의 게이트라인(GL)과의 기생용량, 드레인라인(DL)과의 기생용량으로 이루어지는 TFT(액티브소자)(41)의 기생용량과, 화소용량(42)의 용량과, 보상용량(43)의 용량의 합성용량으로 되도록 설정되어 있다.
이 경우에는 더미소자영역(49)에 있어서 화소기판상의 1번아래의 층에는 게이트라인(GL1∼GLn)과 동일 재료로 이루어지고, 게이트라인(GL1∼GLn)과 일괄되게 패터닝형성되며, 각 게이트라인(GL1∼GLn)과 각각 동등한 용량의 2개의 더미게이트라인(GLn＋1, GL1∼GLn＋2)이 형성되어 있다. 게이트라인(GL)의 위에는 SiN으로 이루어지는 절연층이 1층 이상 형성되고, 그 위에 데이터라인(DL)(DL1∼DLm: 표시영역(48)의 것과 동일)과, 각 데이터라인(DL)에는 각 데이터라인(DL)과 일체로 형성되고, 더미게이트라인(GLn＋1, GLn＋2)을 향하여 돌출하는 더미용량전극(DiE(i는 1∼m의 어느것))이 형성되어 있다. 더미용량전극(DiE)과 더미게이트라인(GLn＋1, GLn＋2)의 겹침부분에 의하여 더미용량(133)이 형성된다. 즉 각 데이터라인(DLi(i는 1∼m의 어느것))은 더미게이트라인(GL)과 교차하는 장소마다에서 더미용량전극(DiE)과 접속되어 있다.
이와 같이 형성되는 구조에 의해 더미게이트라인(GLn＋1, GLn＋2)의 더미용량전극(DiE)과 겹치지 않는 부분에 의한 배선저항(134)과, 이것에 접속된 더미용량(133)으로 이루어지는 더미소자가 구성되게 된다. 배선저항(134)의 저항값과 더미용량(133)의 용량값이란 더미게이트라인(GLn＋1, GLn＋2)의 값(wd1)과 더미용량전극(DiE)의 길이(ln1)를 조정함으로써 조정된다. 그리고 더미게이트라인(GLn＋1, GLn＋2)의 각각에 대하여 이와 같은 더미소자가 주주사방향의 화소수분만큼 접속된 부하가 구성되는데, 이들은 게이트라인(GL1∼GLn)의 각각의 부하와 동등한 분포정수적인 전기특성을 갖는 것으로 된다.
이것에 대해서도 게이트드라이버(2)를 구성하는 시프트레지스터의 n번째의 단(500(n))을 그것보다 전의 단과 똑같이 안정되게 동작시키는 것이 가능하게 된다. 또 이상과 같은 구성을 갖는 더미소자는 상기의 실시형태에서 나타내는 더미소자보다도 더욱 작게 구성하는 것이 가능하게 된다. 이 때문에 액정표시소자(1)에 있어서의 표시영역(48)의 면적의 비율을 상기 실시형태보다도 더욱 크게 하는 것이 가능하게 된다.
상기 실시형태에서는 더미소자영역(49)에는 2개의 게이트라인(GLn＋1, GLn＋2)을 설치하는 것으로 했다. 그러나 임의의 수의 게이트라인을 더미소자영역(49)에 부가한 것으로 할 수 있다. 더미소자영역(49)에 있어서의 게이트라인의 수를 많게 하면 많게 할수록 게이트드라이버(2)를 구성하는 시프트레지스터를 안정동작시킬 수 있고, 적게 하면 적게 할수록 표시영역(48)의 면적비를 크게 할 수 있다. 여기에서 더미소자영역(49)에 어느 정도의 수의 게이트라인을 형성하는지는 회로의 안정동작과 표시영역의 면적의 사이의 밸런스에 의하여 선택할 수 있다.
또 상기 실시형태에서 나타낸 도 6a의 더미용량전극(DiE)의 대신에 도 6c에 나타내는 바와 같이 더미게이트라인(GLn＋1, GLn＋2)과 일체적으로 설치된 더미용량전극(GjE(j는 1∼m의 어느것))으로 해도 좋다. 즉 더미게이트라인(GLn＋1, GLn＋2)의 각각은 데이터라인(DL1, DL2, DL3, …, DLm)과 교차하는 장소마다 설치된 더미용량전극(G1E, G2E, G3E, …, GmE)과 접속되어 있다. 여기에서 데이터라인(DL)의 폭의 길이를 wd2로 하고, 더미용량전극(GjE)의 종방향(DL데이터라인의 연장방향)의 길이를 ln2로 하면 더미용량전극(GjE)에 있어서의 데이터라인(DL)의 겹침부분의 면적(wd2×ln2)은 상기 실시형태에 있어서의 면적(wd1×ln1)에 동등하도록 설계되어 있다.
또한 더미용량전극(GjE)은 더미게이트라인(GL)에 걸쳐서 2군데에 설치되어 있는데, 상기와 같은 면적으로 설정되면 도 6a와 같이 어느 쪽인가 한쪽에만 설치해도 좋다. 똑같이 도 6a에 나타내는 더미용량전극(DiE)은 데이터라인(DL)에 걸쳐서 횡방향(더미게이트라인(GL)의 연장방향)의 2군데에 설치해도 좋다.
상기 각 실시형태에서 설명된 1개의 더미게이트라인(GL)에 설치된 더미소자의 수는 1개의 게이트라인(GL)에 설치된 화소의 수에 동등하지만, 1개의 게이트라인(GL)에 설치된 화소의 총 기생용량과 동등하면, 예를 들면 1개만의 더미기생용량소자와 같이 화소의 수와 다른 수이어도 좋다.
또 상기 각 실시형태에서는 액정표시장치에 대하여 설명했는데, 게이트드라이버(2)의 구성을 촬상소자의 게이트드라이버에 응용할 수 있다. 도 7은 제 3 실시형태에 있어서의 포토센서로서 더블게이트형 트랜지스터를 적용한 촬상소자를 갖는 촬상장치의 구성을 나타내는 블록도이다. 이 촬상장치는 예를 들면 지문센서로서 사용되는 것으로, 도시하는 바와 같이 컨트롤러(5), 촬상소자(6), 톱게이트드라이버(111), 버텀게이트드라이버(112), 드레인드라이버(9) 및 백라이트, 확산판을 갖는 면광원(30)으로 구성되어 있다. 드레인드라이버(9)는 m개의 드레인라인(DL)에 접속된 검출드라이버(113)와, 컨트롤러(5)로부터의 프리챠지전압(Vpg)을 선택적으로 검출드라이버(113)에 출력하는 스위치(114)와, 검출드라이버(113)로부터 판독된 전압신호를 증폭하는 증폭회로(115)로 구성된다. 또한 면광원(30)의 대신에 태양이나 조명 등의 외부광을 이용하여 촬상해도 좋다.
우선 본 발명에 관련되는 화상판독장치에 적용되는 더블게이트형 포토센서(10)에 대하여 도면을 참조하여 설명한다.
도 8은 본 발명에 관련되는 포토센서어레이에 적용되는 더블게이트형 포토센서(10)를 나타내는 개략평면도이고, 도 9는 도 8의 (Ⅸ)－(Ⅸ)선단면도이다. 여기에서는 더블게이트형 포토센서(10)가 1소자당 포토센서부로 되는 반도체층을 1개 구비하고, 반도체층의 채널영역을 2개로 분할한 더블게이트형 포토센서(10)의 개략구성을 나타내어 구체적으로 설명한다.
본 실시형태에 관련되는 더블게이트형 포토센서(10)는 가시광에 대하여 투과성을 나타내는 절연성 기판(19)상에 형성된 단일한 버텀게이트전극(22)과, 버텀게이트전극(22)상 및 절연성 기판(19)상에 설치된 버텀게이트절연막(16)과, 버텀게이트전극(22)에 대향하여 설치되고, 가시광이 입사되면 전자－정공쌍을 발생하는 아모르퍼스실리콘 등으로 이루어지는 단일한 반도체층(11)과, 반도체층(11)상에 서로 이간하여 병렬로 배치된 블록절연막(14a, 14b)과, 채널길이방향의 반도체층(11)의 양단상에 각각 설치된 불순물층(17a, 17b)과, 반도체층(11)의 중앙상에 불순물층(17a, 17b)과 이간하여 설치된 불순물층(18)과, 불순물층(17a, 17b)상에 각각 설치된 소스전극(12a, 12b)과, 불순물층(18)상에 설치된 드레인전극(13)과, 버텀게이트절연막(16), 블록절연막(14a, 14b), 소스전극(12a, 12b) 및 드레인전극(13)을 덮도록 형성된 톱게이트절연막(15)과, 반도체층(11)에 대향하는 톱게이트절연막(15)상에 설치된 단일한 톱게이트전극(21)과, 톱게이트절연막(15)상 및 톱게이트전극(21)상에 설치된 보호절연막(20)으로 구성되어 있다.
도 10에 나타내는 바와 같이 반도체층(11)은 격자로 해칭되어 있는 영역으로 형성되고, 소스전극(12a, 12b) 및 드레인전극(12)에 평면적으로 겹쳐 있는 부분과, 블록절연막(14a, 14b)에 각각 평면적으로 겹쳐 있는 채널영역(11a, 11b)을 갖는다. 채널영역(11a, 11b)은 채널길이방향(y방향)에 병렬되어 있다.
도 11에 나타내는 바와 같이 블록절연막(14a)은 그 양단부가 각각 소스전극(12a) 및 드레인전극(13)과 평면적으로 겹치도록 배치되고, 블록절연막(14b)은 그 양단부가 각각 소스전극(12b) 및 드레인전극(13)과 부분적, 또한 평면적으로 겹치도록 배치되어 있다.
도 12에 나타내는 바와 같이 불순물층(17a, 17b, 18)은 n형의 불순물이온이 도프된 아모르퍼스실리콘(n＋실리콘)으로 이루어지며, 불순물층(17a)은 반도체층(11)의 한쪽의 단부와 소스전극(12a)의 사이에 개재되고, 또 일부가 블록절연막(14a)상에 배치되어 있다. 불순물층(17b)은 반도체층(11)의 다른쪽의 단부와 소스전극(12b)의 사이에 개재하고, 또 일부가 블록절연막(14b)상에 배치되어 있다. 불순물층(18)은 반도체층(11)과 드레인전극(13)의 사이에 개재하고, 그 양단부가 각각 블록절연막(14a, 14b)상에 배치되어 있다.
여기에서 소스전극(12a, 12b)은 공통의 소스라인(104)으로부터 드레인라인(103)을 향하여 x방향을 따라서 즐치상(櫛齒狀)으로 돌출하여 형성되고, 또 드레인전극(13)은 소스라인(104)에 대향하는 드레인라인(103)으로부터 x방향을 따라서 소스라인(104)을 향하여 돌출해서 형성되어 있다. 즉 소스전극(12a) 및 드레인전극(13)은 반도체층(11)의 영역(11a)을 끼워서 대향하여 배치하고, 소스전극(12b) 및 드레인전극(13)은 반도체층(11)의 영역(11b)을 끼워서 대향하여 배치하고 있다.
또한 도 9에 있어서 블록절연막(14a, 14b), 톱게이트절연막(15), 버텀게이트절연막(16), 톱게이트전극(21)상에 설치된 보호절연막(12)은 질화실리콘 등의 투광성의 절연막으로 이루어지고, 또 톱게이트전극(21) 및 톱게이트라인(101a, 101b)은 상기한 ITO 등의 투광성의 도전성 재료로 이루어지며, 모두 가시광에 대해여 높은 투과율을 해낸다. 한편 소스전극(12a, 12b), 드레인전극(13), 버텀게이트전극(22) 및 버텀게이트라인(102)은 크롬, 크롬합금, 알루미늄, 알루미늄합금 등으로부터 선택된 가시광의 투과를 차단하는 재질에 의하여 구성되어 있다.
즉 더블게이트형 포토센서(10)는 반도체층(11)의 채널영역(11a), 소스전극(12a), 드레인전극(13), 톱게이트절연막(15) 및 톱게이트전극(21)에 의해 형성되는 제 1 상부MOS트랜지스터와, 채널영역(11a), 소스전극(12a), 드레인전극(13), 버텀게이트절연막(16) 및 버텀게이트전극(22)에 의해 형성되는 제 1 하부MOS트랜지스터로 이루어지는 제 1 더블게이트형 포토센서 및 반도체층(11)의 채널영역(11b), 소스전극(12b), 드레인전극(13), 톱게이트절연막(15) 및 톱게이트전극(21)에 의해 형성되는 제 2 상부MOS트랜지스터와, 채널영역(11b), 소스전극(12b), 드레인전극(13), 버텀게이트절연막(16) 및 버텀게이트전극(22)에 의해 형성되는 제 2 하부MOS트랜지스터로 이루어지는 제 2 더블게이트형 포토센서로 구성되고, 이들 제 1 및 제 2 더블게이트형 포토센서가 절연성 기판(19)상에 병렬로 배치한 구성으로 되어 있다.
더블게이트형 포토센서(10)의 제 1 더블게이트형 포토센서의 드레인전류가 흐르는 채널영역(11a)은 인접하는 2변이 채널길이(L1)및 채널폭(W1)으로 정의되는 구형상으로 설정되고, 제 2 더블게이트형 포토센서의 드레인전류가 흐르는 채널영역(11b)은 인접하는 2변이 채널길이(L2) 및 채널폭(W1)으로 정의되는 구형상을 설정하고 있다.
또 더블게이트형 포토센서(10)의 위쪽으로부터의 빛이 입사되고, 제 1 더블게이트형 포토센서의 드레인전류(Ids)에 영향을 미치는 캐리어발생영역은 대략 세로의 길이가 K1, 가로의 길이가 W1의 대략 장방형으로 되어 대략 채널영역(11a)의 형상에 근사하고, 더블게이트형 포토센서(10)의 위쪽으로부터의 빛이 입사되고, 제 2 더블게이트형 포토센서의 드레인전류(Ids)에 영향을 미치는 캐리어발생영역은 대략 세로의 길이가 K2, 가로의 길이가 W1의 대략 장방형으로 되어 대략 채널영역(11b)의 형상에 근사하다.
톱게이트라인(101)은 도 7의 톱게이트라인(TGL1∼TGLn＋2)에 대응하고, 톱게이트전극(21)과 함께 ITO로 형성되며, 버텀게이트라인(102)은 버터게이트라인(BGL1∼BGLn＋2)에 대응하고, 버텀게이트전극(22)과 동일한 도전성 재료로 형성되어 있다.
드레인라인(103)은 도 7의 드레인라인(DL)에 대응하여 드레인전극(13)과 동일한 도전성 재료로 형성되고, 소스라인(104)은 소스라인(SL)에 대응하여 소스전극(12)과 동일한 도전성 재료로 형성되어 있다.
이와 같은 구성에 있어서 톱게이트드라이버(111)로부터 톱게이트단자(TG)에 전압을 인가함으로써 포토센스기능이 실현되고, 버텀게이트드라이버(112)로부터 버텀게이트단자(BG)에 전압을 인가해서 드레인라인(103)을 통하여 검출신호를 검출드라이버(113)에 입력하고 직렬데이터 또는 병렬데이터(DATA)로서 출력함으로써 선택판독기능이 실현된다.
다음으로 상기한 포토센서시스템의 구동제어방법에 대하여 도면을 참조하여 설명한다.
도 13은 손가락을 포토센서시스템(100)에 재치했을 때의 상태를 나타내는 단면도이고, 도 14는 포토센서시스템(100)의 구동제어방법의 한 예를 나타내는 타이밍챠트이며, 도 15∼도 21은 더블게이트형 포토센서(10)의 동작개념도이고, 도 22 및 도 23은 포토센서시스템의 출력전압의 광응답특성을 나타내는 도면이다.
우선 도 13에 나타내는 바와 같이 손가락(FN)을 포토센시스템(100)의 보호절연막(20)상에 재치한다. 이 때 손가락(FN)의 지문을 정의하는 볼록부는 보호절연막(20)과 직접 접하는데, 볼록부간의 홈은 보호절연막(20)과 직접 접하는 일은 없으며 사이에 공기가 개재하고 있다. 손가락(FN)이 절연막(20)상에 재치되면 포토센서시스템(100)은 도 14, 도 15에 나타내는 바와 같이 컨트롤러(5)로부터의 신호제어군(Tcnt)의 클록신호(CK)에 따라서 톱게이트드라이버(111)는 i번째의 행의 톱게이트라인(101)에 신호(리셋펄스; 예를 들면 Vtg＝＋15V의 하이레벨)(øTi)를 인가하고, 이 때 버텀게이트드라이버(112)는 i번째의 행의 버텀게이트라인(102)에 0(V)의 신호(øBi)를 인가하여 각 더블게이트형 포토센서(10)의 반도체층(11) 및 블록절연막(14)에 있어서의 반도체층(11)의 계면근처에 축적되어 있는 캐리어(여기에서는 정공)를 방출하는(리셋기간(Treset)) 리셋동작을 실시한다.
계속해서 더블게이트형 포토센서(10)의 유리기판(19) 아래쪽에 설치된 면광원(30)으로부터의 가시광을 포함하는 파장역의 빛이 더블게이트형 포토센서(10)측에 출사된다.
이 때 면광원(30)과 반도체층(11)의 사이에는 불투명의 버텀게이트전극(22)이 개재하고 있으므로, 출사광이 직접 반도체층(11)에 입사하는 일은 거의 없지만, 소자간영역(Rp)에 있어서의 투명한 절연성 기판(19)과 절연막(15, 16, 20)을 투과한 빛은 보호절연막(20)상의 손가락(FN)에 조사된다. 손가락(FN)에 조사되는 빛 중 전반사(TOTAL REFLECTION)의 임계각 미만의 각도로 입사된 Q1광은 손가락(FN)의 볼록부와 보호절연막(20)의 계면이나 손가락(FN)의 표피내에서 난반사하고, 이 반사한 빛은 절연막(15, 20) 및 톱게이트전극(21)을 통하여 가장 근접한 더블게이트형 포토센서(10)의 반도체층(11)에 입사된다. 또한 절연막(15, 16, 20)의 굴절률은 1. 8∼2. 0 정도, 톱게이트전극(21)의 굴절률은 2. 0∼2. 2 정도로 설정되어 있다. 그에 대해서 손가락(FN)의 홈에서는 광Q2가 홈으로 난반사하고 있는 동안에 공기 속에서 감쇠해 버려서 충분한 양의 빛이 가장 근접해 있는 더블게이트형 포토센서(10)의 반도체층(11)에 입사되지 않는다.
즉 손가락(FN)의 지문패턴에 따른 반사광의 반도체층(11)으로의 입사량에 따라서 반도체층(11)내에서 생성하여 축적될 수 있는 캐리어의 양이 변위한다.
그리고 도 14, 도 16에 나타내는 바와 같이 포토센서시스템(100)은 톱게이트라인(101)에 로우레벨(예를 들면 Vtg＝－15V)의 바이어스전압(øTi)을 인가함으로써 리셋동작을 종료하고, 캐리어축적동작에 의한 캐리어축적기간(Ta)이 스타트하는 캐리어축적동작을 실시한다.
캐리어축적기간(Ta)에 있어서는 톱게이트전극(21)측으로부터 입사한 광량에 따라서 반도체층(11)에서 생성된 전자－전공쌍이 생성되고, 반도체층(11) 및 블록절연막(14)에 있어서의 반도체층(11)과의 계면근처, 즉 채널영역주변에 정공이 축적된다.
그리고 프리챠지동작에 있어서는 도 14, 도 17에 나타내는 바와 같이 캐리어축적기간(Ta)에 병행하여 프리챠지신호(øpg)에 의거하여 스위치(114)가 ON하고, 드레인라인(103)에 소정의 전압(프리챠지전압)(Vpg)을 인가하여 드레인전극(13)에 전하를 홀딩시킨다(프리챠지기간(Tprch)).
계속해서 판독동작에 있어서는 도 14, 도 18에 나타내는 바와 같이 프리챠지기간(Tprch)을 경과한 후 컨트롤러(5)로부터의 신호제어군(Bcnt)의 클록신호(CK)에 따라서 버텀게이트드라이버(112)는 선택모드의 행의 버텀게이트라인(102)에 하이레벨(예를 들면 Vbg＝＋10V)의 바이어스전압(판독선택신호; 이하 판독펄스라고 한다)(øBi)을 인가함으로써 선택모드의 행의 더블게이트형 포토센서(10)를 ON상태로 한다(판독기간(Tread)).
여기에서 판독기간(Tread)에 있어서는 채널영역에 축적된 캐리어(정공)가 톱게이트단자(TG)에 인가된 역극성의 Vtg(－15V)를 완화하는 방향으로 움직이기 때문에, 버텀게이트단자(BG)의 Vbg에 의해 n채널이 형성되고, 드레인전류에 따라서 드레인라인(103)의 드레인라인전압(VD)은 도 22에 나타내는 바와 같이 프리챠지전압(Vpg)으로부터 시간의 경과와 함께 서서히 저하하는 경향을 나타낸다.
즉 캐리어축적기간(Ta)에 있어서의 캐리어축적상태가 어둠상태이고, 채널영역에 캐리어(정공)가 축적되어 있지 않은 경우에는 도 19, 도 22에 나타내는 바와 같이 톱게이트(TG)에 마이너스바이어스를 걺으로써 n채널을 형성하기 위한 버텀게이트(BG)의 플러스바이어스가 취소되고 더블게이트형 포토센서(10)는 OFF상태로 되어 드레인전압, 즉 드레인라인(103)의 전압(VD)이 거의 그대로 보존되게 된다.
한편 캐리어축적상태가 밝음상태인 경우에는 도 18, 도 22에 나타내는 바와 같이 채널영역에 입사광량에 따른 캐리어(정공)가 포획되어 있기 때문에 톱게이트(TG)의 마이너스바이어스를 취소하도록 작용하고, 이 취소된 분만큼 버텀게이트(BG)의 플러스바이어스에 의하여 n채널이 형성되고 더블게이트형 포토센서(10)는 ON상태로 되어 드레인전류가 흐른다. 그리고 이 입사광량에 따라서 흐르는 드레인전류에 따라서 드레인라인(103)의 전압(VD)은 저하하게 된다.
따라서 도 22에 나타낸 바와 같이 드레인라인(103)의 전압(VD)의 변화경향은 톱게이트(TG)로의 리셋펄스(øTi)의 인가에 의한 리셋동작의 종료시점으로부터 버텀게이트(BG)에 판독펄스(øBi)가 인가되기까지의 시간(캐리어축적기간(Ta))에 수광한 광량에 깊이 관련하고, 축적된 캐리어가 적은 경우에는 완만하게 저하하는 경향을 나타내고, 또 축적된 캐리어가 많은 경우에는 급준하게 저하하는 경향을 나타낸다. 그 때문에 판독기간(Tread)이 스타트하고 소정의 시간경과후의 드레인라인(103)의 전압(VD)을 검출함으로써, 혹은 소정의 상한값전압을 기준으로 하여 그 전압에 이르기까지의 시간을 검출함으로써 조사광의 광량이 환산된다.
상기한 일련의 화상판독동작을 1사이클로 하고 (i＋1)번째의 행의 더블게이트형 포토센서(10)에도 동등한 처리순서를 반복함으로써 더블게이트형 포토센서(10)를 2차원의 센서시스템으로서 동작시킬 수 있다. 또한 도 14에 나타낸 타이밍챠트에 있어서 프리챠지기간(Tprch)의 경과후 도 20, 도 21에 나타내는 바와 같이 비선택모드에서 버텀게이트라인(102)에 로우레벨(예를 들면 Vbg＝0V)을 인가한 상태를 계속하면 더블게이트형 포토센서(10)는 OFF상태를 지속하고 도 23에 나타내는 바와 같이 드레인라인(103)의 전압(VD)은 프리챠지전압(Vpg)을 홀딩한다. 이와 같이 버텀게이트라인(102)으로의 전압의 인가상태로 되어 더블게이트형 포토센서(10)의 판독상태를 선택하는 선택기능이 실현된다. 광랑에 따라서 감쇠된 드레인라인(103)의 프리챠지전압(VD)은 다시 검출드라이버(113)에 판독하고, 증폭회로(115)에서 증폭된 신호(DATA)로서 지문 등의 패턴인증회로에 직렬 또는 병렬출력된다.
톱게이트드라이버(111)는 촬상소자영역(6a)에 설치된 톱게이트라인(TGL1∼TGLn) 및 더미소자영역(6b)에 설치된 더미톱게이트라인(TGLn＋1, TGLn＋2)에 접속되고, 도 24에 나타내는 시프트레지스터를 구비하고 있다. 이 시프트레지스터는 톱게이트라인(TGL1∼TGLn)에 출력신호(OUT1∼OUTn)를 각각 출력하는 단(600(1)∼600(n))과, 더미톱게이트라인(TGLn＋1∼TGLn＋2)에 각각 출력신호(OUTn＋1, OUTn＋ 2)를 출력하는 더미단(600(n＋1)), 더미단(600(n＋2))으로 구성된다.시프트레지스터의 단(600(1)∼600(n＋2))은 도 4에 나타내는 단(500(1)∼500(n＋2))와 같은 구조이고, 각 트랜지스터(601∼606)는 톱게이트전극(21)을 제외한 더블게이트형 트랜지스터(10)의 제조프로세스에 의해 일괄되게 형성된다. 출력하는 신호의 전압값, 신호의 진폭기간, 진폭의 타이밍 이외는 대개 도 4에 나타내는 단(500(1)∼500(n＋2))과 같은 기능을 갖는다.
한편 버텀게이트드라이버(112)는 촬상소자영역(6a)에 설치된 버텀게이트라인(BGL1∼BGLn) 및 더미소자영역(6b)에 설치된 더미버텀게이트라인(BGLn＋1, BGLn＋2)에 접속되고, 도 24에 나타내는 시프트레지스터를 구비하고 있다. 이 시프트레지스터는 버텀게이트라인(BGL1∼BGLn)에 출력신호(OUT1∼OUTn)를 각각 출력하는 단(600(1)∼600(n))과, 더미버텀게이트라인(BGLn＋1, BGLn＋2)에 각각 출력신호(OUTn＋1, OUTn＋ 2)를 출력하는 더미단(600(n＋1)), 더미단(600(n＋2))으로 구성된다. 시프트레지스터의 단(600(1)∼600(n＋2))은 도 4에 나타내는 단(500(1)∼500(n＋2))과 같은 구조이고, 각 트랜지스터(601∼606)는 톱게이트전극(21)을 제외한 더블게이트형 트랜지스터(10)의 제조프로세스에 의해 일괄되게 형성된다. 출력하는 신호의 전압값, 신호의 진폭기간, 진폭의 타이밍 이외는 대개 도 4에 나타내는 단(500(1)∼500(n＋2))과 같은 기능을 갖고, 도 14에 나타내는 바와 같이 동작한다. 또한 트랜지스터(604)는 전원전압(Vdd)을 공급할 때의 부하로서 기능하고, 그 드레인으로부터 전원전압(Vdd)을 대략 그대로 트랜지스터(605)의 드레인에 공급한다. 트랜지스터(604)는 TFT 이외의 저항소자 등으로 치환하는 것도 가능하다.
또 톱게이트드라이버(111) 및 버텀게이트드라이버(112)로서 도 25에 나타내는 바와 같은 시프트레지스터를 구비하도록 해도 좋다. 그 시프트레지스터의 단(600(1))∼단(610(n＋2))에 있어서의 TFT(612∼616)는 각각 단(600(1)∼600(n＋2))에 있어서의 TFT(612∼616)와 같은 구조이고, 단(610(1))∼단(610(n＋2))에 있어서의 TFT(611)는 그 드레인전극이 게이트전극과 접속되어 있는 점에서 단(600(1)∼600(n＋2))에 있어서의 TFT(601)와 다르지만 단(600(1))∼단(600(n＋2))과 똑같이 도 14에 나타내는 바와 같이 동작한다. 또한 트랜지스터(614)는 전원전압(Vdd)을 공급할 때의 부하로서 기능하고, 그 드레인으로부터 전원전압(Vdd)을 대략 그대로 트랜지스터(615)의 드레인에 공급한다. 트랜지스터(614)는 TFT 이외의 저항소자 등으로 치환하는 것도 가능하다.
촬상소자(6)는 매트릭스상으로 배치된 복수의 더블게이트형 트랜지스터(10)로 구성된다. 더블게이트형 트랜지스터(10)의 톱게이트전극(21)은 톱게이트라인(TGL)에 버텀게이트전극(22)은 버텀게이트라인(BGL)에 드레인전극(13)은 드레이라인(DL)에 소스전극(12)은 소스라인(SL)에 각각 접속되어 있다. 소스라인(SL)의 전위는 항상 기준전압(Vss)이고, 기준전압(Vss)은 드레인라인(DL)에 프리챠지되는 전압과 달라 있으면 좋지만 접지전위가 바람직하다. 촬상소자(6)의 아래쪽에는 더블게이트형 트랜지스터(10)의 반도체층을 여기하는 파장역의 빛은 발광하는 백라이트가 재치되어 있다.
이와 같은 각 톱게이트전극(21), 톱게이트라인(TGL1∼TGLn)에서의 합성용량은 접속된 더블게이트형 트랜지스터(10)에 있어서의 톱게이트전극(21)과 드레인전극(13)의 사이의 기생용량(Ctgd), 톱게이트전극(21)과 소스전극(12)의 사이의 기생용량(Ctgs), 톱게이트전극(21)과 버텀게이트전극(22)의 사이의 기생용량(Cge) 및 톱게이트라인(TGL)과 버텀게이트라인(BGL)의 사이의 겹침용량(Cgl)의 합이 된다.
그리고 기생용량(Cge) 및 겹침용량(Cgl)을 제외한 각 버텀게이트전극(21), 버텀게이트라인(BGL1∼BGLn)에서의 합성용량은 접속된 더블게이트형 트랜지스터(10)에 있어서의 버텀게이트전극(21)과 드레인전극(13)의 사이의 기생용량(Cbgd) 및 버텀게이트전극(21)과 소스전극(12)의 사이의 기생용량(Cbgs)의 합이 된다.
도 26에서는 촬상소자영역(6a)에 설치된 더블게이트형 트랜지스터(10)와, 더미소자영역(6b)에 설치되고, 이 더블게이트형 트랜지스터(10)와 동등한 기생용량을 갖는 더미더블게이트형 트랜지스터(701)를 구비한다. 그리고 더미더블게이트형 트랜지스터(701)는 실질적으로 더블게이트형 트랜지스터(10)와 동일 구조이고, 더블게이트형 트랜지스터(10)와 똑같이 톱게이트라인(TGL), 버텀게이트라인(BGL), 드레인라인(DL), 소스라인(SL)에 각각 접속되어 있는 것이 바람직하다. 그 경우 검출드라이버(113)는 더미더블게이트형 트랜지스터(701)에 대하여 더블게이트형 트랜지스터(10)와 같은 동작을 하지만, 더미더블게이트형 트랜지스터(701)에 의한 화상데이터(DATA)로서 컨틀롤러(5)에 출력하지 않거나 출력해도 컨트롤러(5)가 화상데이터(DATA)로서 이용하지 않도록 설정되어 있다.
n개의 각 톱게이트라인 및 버텀게이트라인의 세트(TGL1－BGL1)∼세트(TGL1－BGLn)에는 각각 더블게이트형 트랜지스터(10)가 m개 접속되어 있는 것과 똑같이 2개의 각 더미톱게이트라인 및 더미버텀게이트라인의 세트(TGLn＋1－BGLn＋1), 세트(TGLn＋2－BGLn＋2)에는 각각 더블게이트형 트랜지스터(10)가 m개 접속되어 있다.
이 때문에 더미톱게이트라인 및 더미버텀게이트라인의 세트(TGLn＋1－BGLn＋1) 및 세트(TGLn＋2－BGLn＋2)의 각각의 기생용량은 톱게이트라인 및 버텀게이트라인의 세트(TGL1－BGL1)∼세트(TGLn－BGLn)의 각각의 기생용량과 동등하다.
따라서 톱게이트드라이버(111)는 촬상소자영역(6a)에 설치된 톱게이트라인(TGL1∼TGLn)에 분산이 없는 균등한 출력신호(OUT1∼OUTn)를 출력할 수 있고, 버텀게이트드라이버(112)는 촬상소자영역(6a)에 설치된 버텀게이트라인(BGL1∼BGLn)에 분산이 없는 균등한 출력신호(OUT1∼OUTn)를 출력할 수 있으므로 정상적으로 화상을 촬상할 수 있다.
상기 실시형태에서는 더미단(600(n＋1)) 및 더미단(600(n＋2))에 더미더블게이트형 트랜지스터(701)를 설치하고, 각 더미톱게이트라인 및 더미버텀게이트라인의 세트의 기생용량을 각 톱게이트라인 및 버텀게이트라인의 세트에서의 기생용량과 동등하게 했지만, 도 27에 나타내는 바와 같이 더미단(600(n＋1)) 및 더미단(600(n＋2))에 각각 더미톱게이트라인(TGL)과, 더미버텀게이트라인(BGL)과, 더미톱게이트라인(TGL)에 접속된 더미톱게이트전극(702a)과, 더미 버텀게이트라인(BGL)에 접속된 더미버텀게이트전극(702b)과, 그들의 사이에 개재하는 절연막(15, 16)으로 구성된 더미기생용량(702)을 m개 설치하도록 해도 좋다. 더미톱게이트라인(TGL) 및 더미톱게이트전극(702a)과, 더미버텀게이트라인(BGL) 및 더미버텀게이트전극(702b)의 겹치는 위치에 개재하는 절연막(15, 16)이 유도체로 되고, 이들에 의해 구성되는 기생용량(702)이 더블게이트형 트랜지스터(10)의 기생용량과 동등하도록 설계되어 있다. 기생용량(702)은 더미톱게이트라인(TGL) 및 더미톱게이트전극(702a)과, 더미버텀게이트라인(BGL) 및 더미버텀게이트전극(702b)의 겹침면적에 따라 설정할 수 있다.
그 밖의 실시형태로서 도 28에 나타내는 바와 같이 더미단(600(n＋1)) 및 더미단(600(n＋2))에 각각 더미톱게이트라인(TGL)과, 더미버텀게이트라인(BGL)과, 더미톱게이트라인(TGL)에 접속된 더미톱게이트전극(703a)과, 더미버텀게이트라인(BGL)에 접속된 더미버텀게이트전극(703c)과, 더블게이트형 트랜지스터(10)의 소스, 드레인전극(12, 13)과 같은 재료, 동일 제조프로세스로 형성되고, 드레인라인(DL)에 접속된 더미중간전극(703b)과, 그들의 사이에 개재하는 절연막(15, 16)으로 구성된 더미기생용량(703)을 m개 설치하도록 해도 좋다. 이들에 의해 구성되는 기생용량(703)이 더블게이트형 트랜지스터(10)의 기생용량과 동등하도록 설계되어 있다. 기생용량(703)은 더미톱게이트라인(TGL) 및 더미톱게이트전극(703a)과, 더미버텀게이트라인(BGL) 및 더미버텀게이트전극(703c)의 사이의 상호의 겹침면적에 따라 설정할 수 있다.
또 도 29에 나타내는 바와 같이 더미단(600(n＋1)) 및 더미단(600(n＋2))에 각각 더미톱게이트라인(TGL)과, 더미버텀게이트라인(BGL)과, 더미톱게이트라인(TGL)에 접속된 더미톱게이트전극(704a)과, 더블게이트형 트랜지스터(10)의 소스, 드레인전극(12, 13)과 같은 재료, 동일 제조프로세스로 형성되고, 드레인라인(DL)에 접속된 더미전극(704b)과, 더미버텀게이트라인(BGL)과, 그들의 사이에 개재하는 절연막(15, 16)으로 구성된 더미기생용량(704)을 m개 설치하도록 해도 좋다. 이들에 의해 구성되는 기생용량(704)이 더블게이트형 트랜지스터(10)의 기생용량과 동등하도록 설계되어 있다. 기생용량(704)은 더미톱게이트라인(TGL) 및 더미톱게이트전극(704a)과, 더미버텀게이트라인(BGL)과, 더미전극(704b)의 사이의 상호의 겹침면적에 따라 설정할 수 있다.
또한 도 30에 나타내는 바와 같이 더미단(600(n＋1)) 및 더미단(600(n＋2))에 각각 더미톱게이트라인(TGL)과, 더미버텀게이트라인(BGL)과, 더미톱게이트라인(TGL)과, 더블게이트형 트랜지스터(10)의 소스, 드레인전극(12, 13)과 같은 재료, 동일 제조프로세스로 형성되고, 드레인라인(DL)에 접속된 더미전극(705a)과, 더미버텀게이트라인(BGL)에 접속된 더미버텀게이트전극(705b)과, 그들의 사이에 개재하는 절연막(15, 16)으로 구성된 더미기생용량(705)을 m개 설치하도록 해도 좋다. 이들에 의해 구성되는 기생용량(705)이 더블게이트형 트랜지스터(10)의 기생용량과 동등하도록 설계되어 있다. 기생용량(705)은 더미톱게이트라인(TGL)과, 더미버텀게이트라인(BGL) 및 더미버텀게이트전극(705b)과, 더미전극(705a)의 사이의 상호의 겹침면적에 따라 설정할 수 있다.
톱게이트드라이버(111)는 촬상소자(6)의 톱게이트라인(TGL)에 접속되고, 컨트롤러(5)로부터의 제어신호군(Tcnt)에 따라서 각 톱게이트라인(TGL)에 ＋15(V), 또는 －15(V)의 신호를 선택적으로 출력한다. 톱게이트드라이버(111)는 출력신호의 레벨의 상이, 이것에 따른 입력신호의 레벨의 상이 및 출력신호 및 입력신호의 위상의 차이를 제외하고, 상기한 게이트드라이버(52)를 구성하는 시프트레지스터와 실질적으로 동일한 구성을 갖고 있다.
버텀게이트드라이버(112)는 촬상소자(6)의 버텀게이트라인(BGL)에 접속되고, 컨트롤러(5)로부터의 제어신호군(Bcnt)에 따라서 각 버텀게이트라인(BGL)에 ＋10(V), 또는 0(V)의 신호를 출력한다. 버텀게이트드라이버(112)는 출력신호의 레벨의 상이, 이것에 따른 입력신호의 레벨의 상이 및 출력신호 및 입력신호의 위상의 차이를 제외하고, 상기한 게이트드라이버(52)를 구성하는 시프트레지스터와 실질적으로 동일한 구성을 갖고 있다.
검출드라이버(113)는 촬상소자(6)의 드레인라인(DL)에 접속되고, 컨트롤러(5)로부터의 제어신호군(Vpg)에 따라서 후술하는 소정의 기간에 있어서 모든 드레인라인(DL)에 정전압(＋10(V))을 출력하고 전하를 프리챠지시킨다. 검출드라이버(113)는 프리챠지후의 소정의 기간에 있어서 더블게이트형 트랜지스터(10)의 반도체층에 빛의 입사, 비입사에 따라서 채널이 형성되어 있는지 없는지에 의하여 변화하는 각 드레인라인(DL)의 전위를 판독하고, 화상데이터(DATA)로서 컨트롤러(5)에 출력한다.
컨트롤러(5)는 제어신호군(Tcnt, Bcnt)에 의하여 각각 톱게이트드라이버(111), 버텀게이트드라이버(112)를 제어하고, 양 드라이버(7, 8)로부터 라인마다 소정의 타이밍으로 소정 레벨의 신호를 출력시킨다. 이것에 의해 촬상소자(6)의 각 라인을 차례로 리셋상태, 포토센스상태, 판독상태로 시킨다. 컨트롤러(5)는 또 제어신호군(Vpg)에 의해 드레인드라이버(9)에 드레인라인(DL)의 전위변화를 판독시키고, 화상데이터(DATA)로서 차례로 입력해간다.
상기의 각 실시형태에서는 본 발명의 액티브소자로서 TFT를 적용한 경우를 에로서 설명했는데, MIM(Metal Insulator Metal) 등의 다른 액티브소자도 적용할 수 있다. 또 액정표시소자나 촬상소자와 동일한 기판상에 톱게이트드라이버, 드레인드라이버가 형성된 전자장치뿐만 아니라, 별도 형성되어 액정표시소자나 촬상소자에 부착된 전자장치에도 본 발명을 적용할 수 있다.
또한 상기 액정표시장치에 있어서의 각 실시형태에서는 더미소자영역(49)의 게이트라인(GLn＋1, GLn＋2)의 각각의 부하의 일부로서 보상용량이 설치되어 있는데, 표시영역(48)에 배치된 n개의 게이트라인(GL1∼GLn)에 각각 접속된 화소에 보상전극(CE)이 설치되어 있지 않은 구조에서의 더미소자영역(49)의 게이트라인(GLn＋1, GLn＋2)의 각각의 부하는 상기 각 실시형태에서의 더미소자영역(49)의 게이트라인(GLn＋1, GLn＋2)의 각각의 부하로부터의 각 화소의 보상용량이 제외된 것에 상당하도록 설정하면 된다.
또한 상기 액정표시장치에 있어서의 각 실시형태에서는 더미소자영역(49)에 게이트라인(GLn＋1, GLn＋2)의 2개를 설치했는데, 게이트라인(GLn＋1)의 1개만으로 하고, 게이트드라이버(2)도 단(500(1)∼500(n＋1))으로 한 구성으로 해도 좋다.
상기 촬상장치에 있어서의 각 실시형태에서는 더미소자영역(6a)내에 톱게이트라인(TGLn＋1), 버텀게이트라인(BGLn＋1)의 세트와, 톱게이트라인(TGLn＋2), 버텀게이트라인(BGLn＋2)의 세트의 2세트를 설치했는데, 톱게이트라인(TGLn＋1), 버텀게이트라인(BGLn＋1)의 세트만으로 하고, 톱게이트드라이버(111) 및 버텀게이트드라이버(112)도 각각 단(600(1))∼단(600(n＋1)), 단(610(1))∼단(610(n＋1))으로 한 구성으로 해도 좋다.
그리고 상기 각 실시형태에서 설명된 1개의 더미톱게이트라인(TGL), 또는 더미버텀게이트라인(BGL)에 설치된 더미소자의 수는 1개의 톱게이트라인(TGL), 또는 버텀게이트라인(BGL)에 설치된 화소의 수에 동등하지만, 1개의 톱게이트라인(TGL), 또는 버텀게이트라인(BGL)에 설치된 화소의 총 기생용량과 동등하면, 예를 들면 1개만의 더미기생용량소자와 같이 화소의 수와 다른 수이어도 좋다.
또 상기 각 실시형태에서는 액정표시장치 및 광학식의 촬상장치에 대하여 설명했는데 이것에 한정하지 않고, 전기루미네선스장치, 플라즈마디스플레이장치, 필드ㆍ방출ㆍ디스플레이장치나 정전용량식의 촬상장치에도 응용할 수 있다.
도 1은 본 발명의 실시형태에 관련되는 액정표시장치의 구성을 나타내는 도면.
도 2a는 도 1의 표시영역에 형성된 각 화소의 구조를 나타내는 도면이고, 도2b는 그 등가회로도.
도 3a는 도 1의 더미소자영역에 형성된 각 더미소자의 구조를 나타내는 도면이고, 도 3b는 그 등가회로도.
도 4는 도 1의 게이트드라이버를 구성하는 시프트레지스터의 회로구성을 나타내는 도면.
도 5는 도 4의 시프트레지스터의 동작을 나타내는 타이밍챠트.
도 6a는 더미소자의 다른 구조를 나타내는 도면이고, 도 6b는 그 등가회로도이며, 도 6c는 더미소자의 또 다른 구조를 나타내는 도면.
도 7은 본 발명의 실시형태에 관련되는 촬상장치의 구성을 나타내는 블록도.
도 8은 도 7의 촬상소자영역에 형성된 각 촬상소자의 구조를 나타내는 도면.
도 9는 도 8에 나타내는 (Ⅸ)-(Ⅸ)선을 따른 단면도.
도 10은 촬상소자의 반도체층의 위치를 나타내는 평면도.
도 11은 촬상소자의 반도체층과 블록절연막의 상대적인 위치를 나타내는 평면도.
도 12는 촬상소자의 블록절연막과 불순물층의 상대적인 위치를 나타내는 평면도.
도 13은 손가락을 포토센서시스템에 재치했을 때의 상태를 나타내는 단면도.
도 14는 포토센서시스템의 구동제어방법의 한 예를 나타내는 타이밍챠트.
도 15는 더블게이트형 포토센서의 리셋동작을 나타내는 도면.
도 16은 더블게이트형 포토센서의 광검지동작을 나타내는 도면.
도 17은 더블게이트형 포토센서의 프리챠지동작을 나타내는 도면.
도 18은 밝은 상태에서의 더블게이트형 포토센서의 선택모드의 동작을 나타내는 도면.
도 19는 어두운 상태에서의 더블게이트형 포토센서의 선택모드의 동작을 나타내는 도면.
도 20은 밝은 상태에서의 더블게이트형 포토센서의 비선택모드의 동작을 나타내는 도면.
도 21은 어두운 상태에서의 더블게이트형 포토센서의 비선택모드의 동작을 나타내는 도면.
도 22는 선택모드에서의 더블게이트형 포토센서의 드레인전압특성을 나타내는 도면.
도 23은 비선택모드에서의 더블게이트형 포토센서의 드레인전압특성을 나타내는 도면.
도 24는 본 발명의 실시형태에 관련되는 촬상장치의 톱게이트라인, 또는 버텀게이트라인에 접속된 게이트드라이버를 구성하는 시프트레지스터의 회로구성을 나타내는 도면.
도 25는 본 발명의 실시형태에 관련되는 촬상장치의 톱게이트라인, 또는 버텀게이트라인에 접속된 게이트드라이버를 구성하는 다른 시프트레지스터의 회로구성을 나타내는 도면.
도 26은 촬상소자영역에 설치된 촬상소자 및 더미소자영역에 설치되고, 그 촬상소자와 등가의 기생용량을 갖는 더미소자를 나타내는 단면도.
도 27은 촬상소자영역에 설치된 촬상소자와 등가의 기생용량을 갖는 다른 더미소자를 나타내는 단면도.
도 28은 촬상소자영역에 설치된 촬상소자와 등가의 기생용량을 갖는 다른 더미소자를 나타내는 단면도.
도 29는 촬상소자영역에 설치된 촬상소자와 등가의 기생용량을 갖는 다른 더미소자를 나타내는 단면도.
도 30은 촬상소자영역에 설치된 촬상소자와 등가의기생용량을 갖는 다른 더미소자를 나타내는 단면도이다.
※도면의 주요부분에 대한 부호의 설명
1: 액정표시소자 2: 게이트드라이버
3: 드레인드라이버 4, 5: 컨트롤러
6: 촬상소자 6a: 촬상소자영역
6b: 더미소자영역 9: 드레인드라이버
10: 더블게이트형 트랜지스터 11: 반도체층
11a, 11b: 채널영역 12, 12a, 12b: 소스전극
13: 드레인전극 14a, 14b: 블록절연막
15: 톱게이트절연막 16: 버텀게이트절연막
17a, 17b, 18: 불순물층 19: 절연성 기판
20: 보호절연막 21: 톱게이트전극
22: 버텀게이트전극 30: 면광원
41, 45: TFT 42: 화소용량
43: 보상용량 44, 47: 배선저항
46: 더미용량 48: 표시영역
49: 비표시영역 101: 톱게이트라인
101a, 101b: 톱게이트라인 102: 버텀게이트라인
103: 드레인라인 104: 소스라인
111: 톱게이트드라이버 112: 버텀게이트드라이버
113: 검출드라이버 114: 스위치
115: 증폭회로 133: 더미용량
134: 배선저항 701: 더미더블게이트형 트랜지스터
702, 703, 704, 705: 더미기생용량
702a, 703a, 704a: 더미톱게이트전극
702b, 703c, 705b: 더미버텀게이트전극
703b: 더미중간전극 704b, 705a: 더미전극

Claims (20)

  1. 기판상의 표시영역에 설치된 복수의 배선과,
    상기 복수의 배선에 각각 설치된 복수의 표시화소와,
    기판상의 비표시영역에 설치된 더미배선(단수)과,
    상기 복수의 배선에서의 각각 기생용량과 상기 더미배선에서의 기생용량이 동등해지도록 상기 더미배선에 접속된 더미소자(단수)와,
    상기 표시영역에 설치된 상기 복수의 배선 및 상기 비표시영역에 설치된 상기 더미배선(단수)에 접속된 시프트레지스터를 구비하는 것을 특징으로 하는 전기회로.
  2. 제 1 항에 있어서,
    상기 전기회로는 액정을 갖는 액정표시장치인 것을 특징으로 하는 전기회로.
  3. 제 2 항에 있어서,
    상기 표시화소(단수)는 상기 액정을 통하여 화소전극(단수) 및 코먼전극(단수)을 구비하고, 상기 화소전극(단수)과 상기 코먼전극(단수)의 사이의 상기 액정을 용량으로 하고 있는 것을 특징으로 하는 전기회로.
  4. 제 1 항에 있어서,
    상기 표시화소(단수)는 소정의 기생용량을 갖는 스위칭소자(단수)를 구비하는 것을 특징으로 하는 전기회로.
  5. 제 4 항에 있어서,
    상기 스위칭소자는 게이트전극 및 소스, 드레인전극을 갖고, 상기 게이트전극 및 상기 소스, 드레인전극과의 사이에 유도체를 갖는 트랜지스터인 것을 특징으로 하는 전기회로.
  6. 제 4 항에 있어서,
    상기 스위칭소자는 게이트전극 및 소스, 드레인전극이 도전성 재료로 이루어지고, 상기 게이트전극 및 상기 소스, 드레인전극과의 사이에 유도체를 갖는 트랜지스터이며,
    상기 더미소자는 상기 게이트전극과 함께 형성된 도전체와, 상기 소스, 드레인전극과 함께 형성된 도전체와, 이들 유도체와의 사이에 배치된 유도체를 구비하는 것을 특징으로 하는 전기회로.
  7. 제 1 항에 있어서,
    상기 표시소자(단수)는 소정의 기생용량을 갖는 보상전극(단수)을 구비하는 것을 특징으로 하는 전기회로.
  8. 제 1 항에 있어서,
    상기 시프트레지스터는 상기 복수의 배선 및 상기 더미배선(단수)에 따른 복수의 단을 갖고, 상기 복수의 단의 적어도 일부의 단은 해당 단의 후단으로부터의 신호에 따라서 구동하는 것을 특징으로 하는 전기회로.
  9. 기판상의 촬상소자영역에 설치된 복수의 배선과,
    상기 복수의 배선의 각각에 설치된 복수의 촬상소자와,
    기판상의 더미소자영역에 설치된 더미배선(단수)과,
    상기 복수의 배선에서의 각각의 기생용량과 상기 더미배선에서의 기생용량이 동등해지도록 상기 더미배선에 접속된 더미소자(단수)와,
    상기 촬상소자영역에 설치된 상기 복수의 배선 및 상기 더미소자영역에 설치된 상기 더미배선(단수)에 접속된 시프트레지스터를 구비하는 것을 특징으로 하는 전기회로.
  10. 제 9 항에 있어서,
    상기 복수의 촬상소자는 각각,
    제 1 게이트전극(단수)과,
    상기 제 1 게이트전극의 위쪽에 배치된 제 1 게이트절연막(단수)과,
    상기 제 1 게이트절연막의 위쪽에 배치된 적어도 1개의 반도체층과,
    상기 반도체층에 드레인전류를 흘리기 위한 소스, 드레인전극과,
    상기 반도체층의 위쪽에 배치된 제 2 게이트절연막(단수)과,
    상기 제 2 게이트절연막의 위쪽에 설치된 1개의 제 2 게이트전극(단수)을 구비하는 것을 특징으로 하는 전기회로.
  11. 삭제
  12. 제 9 항에 있어서,
    상기 전기회로는 상기 촬상영역에 설치된 상기 복수의 배선 및 상기 더미소자영역에 설치된 상기 더미배선(단수)에 접속된 시프트레지스터를 추가로 갖고, 상기 시프트레지스터는 상기 복수의 배선 및 상기 더미배선(단수)에 따른 복수의 단을 가지며, 상기 복수의 단의 적어도 일부의 단은 해당 단의 후단으로부터의 신호에 따라서 구동하는 것을 특징으로 하는 전기회로.
  13. 제 9 항에 있어서,
    상기 복수의 촬상소자는 각각 2개의 게이트전극을 갖고, 상기 2개의 게이트전극은 각각 다른 상기 복수의 배선에 접속되어 있는 것을 특징으로 하는 전기회로.
  14. 제 10 항에 있어서,
    상기 복수의 촬상소자의 각각의 상기 제 1 게이트전극 및 상기 제 2 게이트전극은 각각 다른 상기 복수의 배선에 접속되어 있는 것을 특징으로 하는 전기회로.
  15. 제 9 항에 있어서,
    상기 시프트레지스터의 적어도 일부의 단은,
    제 1 제어단자를 갖고, 전방의 단으로부터 상기 제 1 제어단자에 공급된 소정 레벨의 신호에 의하여 ON하며, 해당 소정 레벨의 신호 또는 정전압신호를 제 1 전류로의 일단으로부터 제 1 전류로의 타단에 출력하는 제 1 트랜지스터와,
    제 2 제어단자를 갖고, 상기 제 2 제어단자와 상기 제 1 트랜지스터의 상기 제 1 전류로의 타단의 사이의 배선에 인가된 전압에 따라서 ON하며, 외부로부터 제 2 전류로의 일단에 공급되는 제 1, 또는 제 2 신호를 출력신호로서 상기 제 2 전류로의 타단으로부터 출력하는 제 2 트랜지스터와,
    외부로부터 공급되는 전원전압을 출력하는 부하와,
    제 3 제어단자를 갖고, 상기 제 3 제어단자와 상기 제 1 트랜지스터의 상기 제 1 전류로의 타단의 사이의 배선에 인가된 전압에 따라서 ON하며, 상기 부하를 통하여 상기 외부로부터 공급되는 상기 전원전압을 제 3 전류로의 일단으로부터 상기 제 3 전류로의 타단에 출력하고, 상기 부하로부터 출력된 상기 전원전압을 소정 레벨의 전압으로 변위시키는 제 3 트랜지스터와,
    제 4 제어단자를 갖고, 상기 제 4 제어단자와 상기 부하의 사이의 배선에 인가된 전압에 따라서 ON하며, 제 4 전류로의 일단이 상기 제 2 트랜지스터의 상기 제 2 전류로의 타단과 접속되고, 상기 제 4 전류로의 타단으로부터 상기 제 4 전류로의 일단에 기준전압을 출력하는 제 4 트랜지스터를 구비하는 것을 특징으로 하는 전기회로.
  16. 제 15 항에 있어서,
    제 5 제어단자를 갖고, 상기 제 5 제어단자를 후방의 단의 출력신호에 의하여 ON함으로써, 상기 제 2 트랜지스터의 상기 제 2 제어단자와 상기 제 1 트랜지스터의 상기 제 1 전류로의 타단의 사이의 상기 배선에 인가된 전압을 리셋하는 제 5 트랜지스터를 구비하는 것을 특징으로 하는 전기회로.
  17. 제 9 항에 있어서,
    상기 더미배선에 대응하는 상기 시프트레지스터의 단은 출력신호를 출력함으로써, 상기 촬상소자영역에 설치된 상기 복수의 배선의 적어도 1개에 대응하는 상기 시프트레지스터의 단을 제어하는 것을 특징으로 하는 전기회로.
  18. 제 9 항에 있어서,
    상기 더미소자는 상기 촬상소자와 동등한 구조인 것을 특징으로 하는 전기회로.
  19. 제 9 항에 있어서,
    상기 더미소자는 상기 촬상소자의 일부에 의해 구성되어 있는 것을 특징으로 하는 전기회로.
  20. 기판상의 촬상소자영역에 설치된 제 1 배선 및 제 2 배선의 세트(복수)와,
    상기 제 1 배선 및 제 2 배선의 세트(복수)의 각각에 설치된 촬상소자(복수)와,
    기판상의 더미소자영역에 설치된 제 1 더미배선 및 제 2 더미배선의 세트(복수)와,
    상기 제 1 배선 및 제 2 배선의 세트(복수)에서의 각각의 기생용량과 상기 제 1 더미배선 및 제 2 더미배선의 세트(단수)에서의 기생용량이 동등해지도록 상기 제 1 더미배선 및 제 2 더미배선의 세트(단수)에 접속된 더미소자(단수)와,
    상기 촬상영역에 설치된 상기 제 1 배선 및 제 2 배선의 세트(복수) 및 상기 더미소자영역에 설치된 상기 제 1 더미배선 및 제 2 더미배선의 세트(단수)에 접속된 시프트레지스터를 구비하고,
    상기 시프트레지스터는 상기 제 1 배선과 제 2 배선의 세트(복수) 및 상기 제 1 더미배선과 제 2 더미배선의 세트(단수)에 따른 복수의 단을 갖고, 상기 복수의 단의 적어도 일부의 단은 해당 단의 후단으로부터의 출력신호에 따라서 구동하는 것을 특징으로 하는 전기회로.
KR10-2002-0002487A 2001-01-17 2002-01-16 전기회로 KR100470881B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2001-00009325 2001-01-17
JP2001009325A JP4609970B2 (ja) 2001-01-17 2001-01-17 液晶表示装置

Publications (2)

Publication Number Publication Date
KR20020062171A KR20020062171A (ko) 2002-07-25
KR100470881B1 true KR100470881B1 (ko) 2005-03-08

Family

ID=18876825

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0002487A KR100470881B1 (ko) 2001-01-17 2002-01-16 전기회로

Country Status (6)

Country Link
US (1) US6795049B2 (ko)
JP (1) JP4609970B2 (ko)
KR (1) KR100470881B1 (ko)
CN (1) CN1193329C (ko)
HK (1) HK1048875A1 (ko)
TW (1) TW552571B (ko)

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003028606A (ja) * 2001-07-11 2003-01-29 Sony Corp 静電容量検出装置およびこれを用いた指紋照合装置
US6949883B2 (en) * 2001-12-06 2005-09-27 Seiko Epson Corporation Electro-optical device and an electronic apparatus
TWI293444B (en) * 2002-04-08 2008-02-11 Samsung Electronics Co Ltd Liquid crystal display device
CN100428319C (zh) * 2002-04-08 2008-10-22 三星电子株式会社 驱动电路及液晶显示器
TW588300B (en) * 2002-05-15 2004-05-21 Au Optronics Corp Display device with pre-charging
TWI256732B (en) * 2002-08-30 2006-06-11 Sharp Kk Thin film transistor, liquid crystal display apparatus, manufacturing method of thin film transistor, and manufacturing method of liquid crystal display apparatus
US6771027B2 (en) * 2002-11-21 2004-08-03 Candescent Technologies Corporation System and method for adjusting field emission display illumination
JP3666662B2 (ja) * 2002-12-13 2005-06-29 シャープ株式会社 表示装置
CN1300753C (zh) * 2003-02-10 2007-02-14 三洋电机株式会社 动态矩阵型显示装置
JP4139719B2 (ja) * 2003-03-31 2008-08-27 シャープ株式会社 液晶表示装置
US8390548B2 (en) * 2003-05-15 2013-03-05 Sharp Kabushiki Kaisha Liquid crystal display device and driving method thereof
JP4285158B2 (ja) 2003-08-29 2009-06-24 セイコーエプソン株式会社 電気光学装置及び電子機器
JP3846469B2 (ja) * 2003-10-01 2006-11-15 セイコーエプソン株式会社 投写型表示装置および液晶パネル
US20050184407A1 (en) * 2004-02-20 2005-08-25 Takahiro Korenari Transistor circuit, thin film transistor circuit and display device
US7532187B2 (en) * 2004-09-28 2009-05-12 Sharp Laboratories Of America, Inc. Dual-gate transistor display
JP5152448B2 (ja) * 2004-09-21 2013-02-27 カシオ計算機株式会社 画素駆動回路及び画像表示装置
CN100403396C (zh) * 2004-10-08 2008-07-16 统宝光电股份有限公司 驱动电路与使用其之多面板显示装置及电子元件
KR101232147B1 (ko) 2005-06-30 2013-02-12 엘지디스플레이 주식회사 액정표시장치 및 이의 구동방법
US7643003B2 (en) * 2005-06-30 2010-01-05 Lg Display Co., Ltd. Liquid crystal display device having a shift register
JP4711404B2 (ja) * 2005-08-12 2011-06-29 株式会社 日立ディスプレイズ 表示装置
CN100437831C (zh) * 2006-09-25 2008-11-26 友达光电股份有限公司 降低偏压效应的移位寄存器
JP4215086B2 (ja) * 2006-09-27 2009-01-28 エプソンイメージングデバイス株式会社 液晶表示装置
KR101365912B1 (ko) * 2006-12-28 2014-02-24 엘지디스플레이 주식회사 표시장치
KR101374099B1 (ko) * 2007-03-20 2014-03-13 엘지디스플레이 주식회사 액정표시장치 및 이의 구동방법
TWI353576B (en) * 2007-03-21 2011-12-01 Novatek Microelectronics Corp Lcd device driven by pre-charge procedure
TWI353063B (en) * 2007-07-27 2011-11-21 Au Optronics Corp Photo detector and method for fabricating the same
TWI390279B (zh) * 2007-08-30 2013-03-21 Japan Display West Inc 顯示裝置及電子設備
JP5196963B2 (ja) * 2007-11-09 2013-05-15 株式会社ジャパンディスプレイウェスト 表示装置および表示制御方法ならびに電子機器
KR101432126B1 (ko) 2008-07-23 2014-08-21 삼성디스플레이 주식회사 유기전계발광 표시장치
TWI380109B (en) * 2009-01-23 2012-12-21 Au Optronics Corp Display device and method of equalizing loading effect of display device
TWI399606B (zh) * 2009-10-05 2013-06-21 Au Optronics Corp 主動元件陣列基板以及顯示面板
EP2513966B1 (en) * 2009-12-18 2020-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9059294B2 (en) * 2010-01-07 2015-06-16 Sharp Kabushiki Kaisha Semiconductor device, active matrix substrate, and display device
TW201216138A (en) * 2010-10-13 2012-04-16 Chunghwa Picture Tubes Ltd Method for driving photosensor array panel
KR101863332B1 (ko) 2011-08-08 2018-06-01 삼성디스플레이 주식회사 주사 구동부, 이를 포함하는 표시 장치 및 그 구동 방법
JP6004560B2 (ja) * 2011-10-06 2016-10-12 株式会社ジャパンディスプレイ 表示装置
KR101901254B1 (ko) 2012-03-27 2018-09-27 엘지디스플레이 주식회사 쉬프트 레지스터
KR101941449B1 (ko) * 2012-06-01 2019-01-23 엘지디스플레이 주식회사 쉬프트 레지스터
JP6503275B2 (ja) 2015-10-09 2019-04-17 株式会社ジャパンディスプレイ センサ及びセンサ付き表示装置
KR102613863B1 (ko) 2016-09-22 2023-12-18 삼성디스플레이 주식회사 표시 장치
KR102611958B1 (ko) 2016-09-23 2023-12-12 삼성디스플레이 주식회사 표시 장치
CN107918756A (zh) 2016-10-11 2018-04-17 群创光电股份有限公司 指纹感测装置以及显示器
KR102559096B1 (ko) 2016-11-29 2023-07-26 삼성디스플레이 주식회사 표시 장치
KR20180096875A (ko) 2017-02-21 2018-08-30 삼성디스플레이 주식회사 표시 장치
KR102470499B1 (ko) * 2017-05-11 2022-11-28 삼성디스플레이 주식회사 표시 장치
WO2019187139A1 (ja) * 2018-03-30 2019-10-03 シャープ株式会社 表示デバイス
CN108877658B (zh) * 2018-07-27 2020-06-02 京东方科技集团股份有限公司 栅极驱动电路及其制作方法、驱动方法
KR102152376B1 (ko) 2018-09-11 2020-09-04 엔트리움 주식회사 방열 입자 및 이를 이용한 열 계면 물질
CN110718180B (zh) * 2019-11-15 2023-07-18 京东方科技集团股份有限公司 一种显示基板及其制造方法
EP4050594A4 (en) * 2020-06-04 2022-12-14 BOE Technology Group Co., Ltd. DISPLAY SUBSTRATE, METHOD OF MANUFACTURE AND DISPLAY DEVICE
WO2023122875A1 (zh) * 2021-12-27 2023-07-06 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、显示基板
WO2023201656A1 (zh) * 2022-04-21 2023-10-26 京东方科技集团股份有限公司 显示面板及显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0784239A (ja) * 1993-09-17 1995-03-31 Toshiba Corp 液晶表示装置
KR970071087A (ko) * 1996-04-22 1997-11-07 쯔지 하루오 액정 표시 장치 및 그 구동 방법
KR19980021352A (ko) * 1996-09-16 1998-06-25 김광호 전단 게이트 방식의 배선 구조를 가지는 액정 패널 및 그 구동방법
KR19980065843A (ko) * 1997-01-15 1998-10-15 김광호 액정 표시 장치 및 구동 방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5177743A (en) * 1982-02-15 1993-01-05 Hitachi, Ltd. Semiconductor memory
AU5958990A (en) * 1989-06-23 1991-01-17 Weidenhammer Packungen Kg Gmbh & Co. Container, in particular for free-flowing products
KR960014823B1 (ko) * 1991-03-15 1996-10-21 가부시기가이샤 히다찌세이사구쇼 액정표시장치
US5173791A (en) * 1991-08-23 1992-12-22 Rockwell International Corporation Liquid crystal display pixel with a capacitive compensating transistor for driving transistor
JPH07175454A (ja) * 1993-10-25 1995-07-14 Toshiba Corp 表示制御装置および表示制御方法
JP2962985B2 (ja) * 1993-12-22 1999-10-12 シャープ株式会社 液晶表示装置
JPH0876093A (ja) * 1994-09-08 1996-03-22 Texas Instr Japan Ltd 液晶パネル駆動装置
TW373094B (en) * 1994-11-14 1999-11-01 Hitachi Device Engineering Corp Liquid crystal display device having a uniform liquid crystal layer thickness
US6169530B1 (en) * 1995-04-20 2001-01-02 Canon Kabushiki Kaisha Display apparatus and assembly of its driving circuit
JP3412390B2 (ja) * 1996-03-18 2003-06-03 株式会社ニコン 光電変換装置
JP3727416B2 (ja) * 1996-05-31 2005-12-14 株式会社半導体エネルギー研究所 表示装置
US5982470A (en) * 1996-08-29 1999-11-09 Sharp Kabushiki Kaisha Liquid crystal display device having dummy electrodes with interleave ratio same on all sides
KR100228282B1 (ko) * 1996-09-17 1999-11-01 윤종용 액정 표시 장치
KR100260611B1 (ko) * 1997-04-03 2000-07-01 윤종용 배선을 수리하기 위한 평판 표시 장치용 기판
JP3437489B2 (ja) * 1999-05-14 2003-08-18 シャープ株式会社 信号線駆動回路および画像表示装置
US6515648B1 (en) * 1999-08-31 2003-02-04 Semiconductor Energy Laboratory Co., Ltd. Shift register circuit, driving circuit of display device, and display device using the driving circuit

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0784239A (ja) * 1993-09-17 1995-03-31 Toshiba Corp 液晶表示装置
KR970071087A (ko) * 1996-04-22 1997-11-07 쯔지 하루오 액정 표시 장치 및 그 구동 방법
KR19980021352A (ko) * 1996-09-16 1998-06-25 김광호 전단 게이트 방식의 배선 구조를 가지는 액정 패널 및 그 구동방법
KR19980065843A (ko) * 1997-01-15 1998-10-15 김광호 액정 표시 장치 및 구동 방법

Also Published As

Publication number Publication date
JP4609970B2 (ja) 2011-01-12
JP2002214643A (ja) 2002-07-31
HK1048875A1 (en) 2003-04-17
TW552571B (en) 2003-09-11
KR20020062171A (ko) 2002-07-25
CN1366284A (zh) 2002-08-28
CN1193329C (zh) 2005-03-16
US20020093474A1 (en) 2002-07-18
US6795049B2 (en) 2004-09-21

Similar Documents

Publication Publication Date Title
KR100470881B1 (ko) 전기회로
JP3959454B2 (ja) 入力装置および入出力装置
EP0633542B1 (en) An electro-optic device
US7786986B2 (en) Image display device
CA2204553C (en) High sensitivity image sensor arrays
US5446564A (en) Liquid crystal display device having photosensor at each pixel
US20110080391A1 (en) Display device
US20100321356A1 (en) Thin-film transistor, photodetector circuit including the same, and display device
WO2011104957A1 (ja) 表示装置
US20070205999A1 (en) Image display apparatus
JP2007310628A (ja) 画像表示装置
JPH04233516A (ja) アクティブマトリクス液晶表示装置
RU2473110C2 (ru) Дисплей
JP3911923B2 (ja) シフトレジスタ及び電子装置
CN113869094A (zh) 指纹显示设备及驱动其之整合集成电路及方法
JP5158148B2 (ja) 撮像装置
JP4645047B2 (ja) シフトレジスタ回路及びその駆動制御方法並びに駆動制御装置
JP3997674B2 (ja) シフトレジスタ及び電子装置
JP5289583B2 (ja) 表示装置
KR101085448B1 (ko) 패턴 인식 장치 및 이의 구동 방법
US20090289915A1 (en) Display device with optical sensors
JP4096859B2 (ja) 電子装置
JP2011034540A (ja) 表示装置
JPH05167775A (ja) ２次元密着型イメージセンサ及びその駆動方法
US20120019496A1 (en) Optical sensor circuit, display device and method for driving optical sensor circuit

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130118

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140117

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150123

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee