JP3441761B2 - イメージセンサ - Google Patents
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N3/00—Scanning details of television systems; Combination thereof with generation of supply voltages
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-
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- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
- H04N25/767—Horizontal readout lines, multiplexers or registers
-
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- H04N3/155—Control of the image-sensor operation, e.g. image processing within the image-sensor
Description
【０００１】
【産業上の利用分野】本発明は複写機、ファクシミリ、
ビデオカメラレコーダー等のイメージセンサやカメラの
オートフォーカス用のイメージセンサに関し、パターン
認識や、動画の検出等の画像信号処理の機能をもつイメ
ージセンサに関する。
ビデオカメラレコーダー等のイメージセンサやカメラの
オートフォーカス用のイメージセンサに関し、パターン
認識や、動画の検出等の画像信号処理の機能をもつイメ
ージセンサに関する。
【０００２】
【従来の技術】被写体となる画像（映像）を認識するセ
ンサとしては、第4回画像入力技術シンポジウムの講演
予稿集に久間和生の「光ニュ−ラルネットとインテリジ
ェントセンサ」と題する報告（PP．７１−７８、１９９
２年１１月１０日）がある。上記センサは、感度可変受
光素子（VSPD，Variable Sensitivity Photo Detect
or）を２次元状（N×N個）に配列した素子であり、入力
はN×N画素の光画像情報とN個の制御電圧であり、出力
はN個の光電流である。ここで、VSPDは、GaAs薄膜上に
櫛形のAl金属膜を形成したものであり、光照射により、
空乏層に励起された電子と正孔が、ドリフトされ光電流
として流れるものである。この光電流の大きさは、櫛形
電極に加える制御電圧によって連続的に増加する。この
ことは、光を電気に変換する検出感度が外部電圧で制御
できる（変調素子としての機能）ことを意味している。
VSPDは対象構造であるので、印加電圧の極性を反対にす
れば光電流の向きが逆転する。したがって、等価的に負
の感度を持たせることもできる。そして、このセンサを
用いて制御電圧のパタ−ン（１、−１）を第1行目からN
行目まで周期的にシフトすると、出力信号として画像の
輪郭が得られる。制御電圧のパタ−ン（１、−１）は、
隣接する行間の差を演算することに対応する。既に６４
×６４素子のチップが試作され、画像の輪郭実験が行わ
れ、処理時間は約２００μｓである。また、このセンサ
を用いてすべてのVSPDに同じ制御電圧を加えて同じ感度
を持つようにしておけば、２次元の入力画像信号を１次
元に情報圧縮した信号として出力し、画像認識が実現で
きる。
ンサとしては、第4回画像入力技術シンポジウムの講演
予稿集に久間和生の「光ニュ−ラルネットとインテリジ
ェントセンサ」と題する報告（PP．７１−７８、１９９
２年１１月１０日）がある。上記センサは、感度可変受
光素子（VSPD，Variable Sensitivity Photo Detect
or）を２次元状（N×N個）に配列した素子であり、入力
はN×N画素の光画像情報とN個の制御電圧であり、出力
はN個の光電流である。ここで、VSPDは、GaAs薄膜上に
櫛形のAl金属膜を形成したものであり、光照射により、
空乏層に励起された電子と正孔が、ドリフトされ光電流
として流れるものである。この光電流の大きさは、櫛形
電極に加える制御電圧によって連続的に増加する。この
ことは、光を電気に変換する検出感度が外部電圧で制御
できる（変調素子としての機能）ことを意味している。
VSPDは対象構造であるので、印加電圧の極性を反対にす
れば光電流の向きが逆転する。したがって、等価的に負
の感度を持たせることもできる。そして、このセンサを
用いて制御電圧のパタ−ン（１、−１）を第1行目からN
行目まで周期的にシフトすると、出力信号として画像の
輪郭が得られる。制御電圧のパタ−ン（１、−１）は、
隣接する行間の差を演算することに対応する。既に６４
×６４素子のチップが試作され、画像の輪郭実験が行わ
れ、処理時間は約２００μｓである。また、このセンサ
を用いてすべてのVSPDに同じ制御電圧を加えて同じ感度
を持つようにしておけば、２次元の入力画像信号を１次
元に情報圧縮した信号として出力し、画像認識が実現で
きる。
【０００３】
【発明が解決する技術課題】しかしながら、上述した従
来技術には次のような技術課題がある。 （１）１方向読み出ししかできないために、パタ−ン認
識精度が悪い。 （２）ノイズ補正もできなく、高精度の画像処理が難し
い。
来技術には次のような技術課題がある。 （１）１方向読み出ししかできないために、パタ−ン認
識精度が悪い。 （２）ノイズ補正もできなく、高精度の画像処理が難し
い。
【０００４】
【課題を解決するための手段】上述した技術課題（１）
を解決するために、請求項１のイメージセンサでは、行
方向及び列方向に配列された複数の光電変換要素と、前
記行方向に配列された複数の光電変換要素からの信号を
並列的に読み出すための第１の複数の出力線と、前記列
方向に配列された複数の光電変換要素からの信号を並列
的に読み出すための第２の複数の出力線と、前記行方向
に配列された複数の光電変換要素内の信号を、前記複数
の第１の出力線に同一のタイミングで読み出させ、前記
列方向に配列された複数の光電変換要素内で発生した信
号を、前記複数の第２の出力線に同一のタイミングで読
み出させるための読出手段と、前記第１の複数の出力線
からの複数の信号を並列的に入力し、前記複数の信号を
並列的に画像処理する第１の画像処理手段と、前記第２
の複数の出力線からの複数の信号を並列的に入力し、前
記複数の信号を並列的に画像処理する第２の画像処理手
段とを有し前記行方向及び列方向に配列された複数の光
電変換要素のそれぞれは、前記第１の複数の出力線及び
前記第２の複数の出力線と容量を介して接続されている
ことを特徴とする。
を解決するために、請求項１のイメージセンサでは、行
方向及び列方向に配列された複数の光電変換要素と、前
記行方向に配列された複数の光電変換要素からの信号を
並列的に読み出すための第１の複数の出力線と、前記列
方向に配列された複数の光電変換要素からの信号を並列
的に読み出すための第２の複数の出力線と、前記行方向
に配列された複数の光電変換要素内の信号を、前記複数
の第１の出力線に同一のタイミングで読み出させ、前記
列方向に配列された複数の光電変換要素内で発生した信
号を、前記複数の第２の出力線に同一のタイミングで読
み出させるための読出手段と、前記第１の複数の出力線
からの複数の信号を並列的に入力し、前記複数の信号を
並列的に画像処理する第１の画像処理手段と、前記第２
の複数の出力線からの複数の信号を並列的に入力し、前
記複数の信号を並列的に画像処理する第２の画像処理手
段とを有し前記行方向及び列方向に配列された複数の光
電変換要素のそれぞれは、前記第１の複数の出力線及び
前記第２の複数の出力線と容量を介して接続されている
ことを特徴とする。
【０００５】また、上述した技術課題（１）及び（２）
を解決するために、請求項２のイメージセンサでは、請
求項１において、前記第１の複数の出力線及び前記第２
の複数の出力線のそれぞれは、光信号を蓄積することに
よって生じる前記光電変換要素の出力信号に含まれるノ
イズ成分を除去するための回路部を有することを特徴と
する。
を解決するために、請求項２のイメージセンサでは、請
求項１において、前記第１の複数の出力線及び前記第２
の複数の出力線のそれぞれは、光信号を蓄積することに
よって生じる前記光電変換要素の出力信号に含まれるノ
イズ成分を除去するための回路部を有することを特徴と
する。
【０００６】
【作用】本発明によれば、高精度なパタ−ン認識に応用
可能である。
可能である。
【０００７】
【実施例】以下に述べる実施例は行及び列に代表される
複数の共通読出しラインに時系列的に同時又は順次読み
出しを行う。
複数の共通読出しラインに時系列的に同時又は順次読み
出しを行う。
【０００８】本発明に用いられる要素としては出力側の
複数の結合容量に信号を読み出す非破壊型のセンサが望
ましい。
複数の結合容量に信号を読み出す非破壊型のセンサが望
ましい。
【０００９】（実施例１）本発明の光電変換装置の受光
部及び読出し回路の第１実施例の等価回路図を図１に示
す。本図面上では２×２画素構成について記載したが、
画素数はこれに限定されず実現できることは言うまでも
ない。
部及び読出し回路の第１実施例の等価回路図を図１に示
す。本図面上では２×２画素構成について記載したが、
画素数はこれに限定されず実現できることは言うまでも
ない。
【００１０】１１、２１、３１、４１はバイポーラトラ
ンジスタで、ｎｐｎ型である。上記バイポーラトランジ
スタのベース領域は受光層のフォトダイオードとして使
用し、光照射により発生した電子・正孔対の正孔が上記
ベース領域に蓄積される。
ンジスタで、ｎｐｎ型である。上記バイポーラトランジ
スタのベース領域は受光層のフォトダイオードとして使
用し、光照射により発生した電子・正孔対の正孔が上記
ベース領域に蓄積される。
【００１１】１２、２２、３２、４２はベース領域上に
設けられた容量で上記バイポーラトランジスタのＯＮ、
ＯＦＦ状態を制御する。
設けられた容量で上記バイポーラトランジスタのＯＮ、
ＯＦＦ状態を制御する。
【００１２】１３、２３、３３、４３は横方向の光電変
換セルを分離かつフォトダイオード電位をリセットする
のに使用するＰ型ＭＯＳスイッチである。
換セルを分離かつフォトダイオード電位をリセットする
のに使用するＰ型ＭＯＳスイッチである。
【００１３】１４、２４、３４、４４はエミッタ電位を
リセットするためのＮ型ＭＯＳスイッチで、上記１４、
２４のＭＯＳスイッチのソースは、エミッタリセット電
源ライン５と、３４、４４のＭＯＳスイッチのソース
は、同様にエミッタリセット電源ライン６と接続してあ
る。
リセットするためのＮ型ＭＯＳスイッチで、上記１４、
２４のＭＯＳスイッチのソースは、エミッタリセット電
源ライン５と、３４、４４のＭＯＳスイッチのソース
は、同様にエミッタリセット電源ライン６と接続してあ
る。
【００１４】１５、１６、２５、２６、３５、３６、４
５、３６はそれぞれのエミッタからフローティングバス
ライン１、２、３、４に接続される容量である。
５、３６はそれぞれのエミッタからフローティングバス
ライン１、２、３、４に接続される容量である。
【００１５】前に説明したバイボーラのベース領域に設
けられた容量及びＰＭＯＳゲートは、駆動ライン９に接
続され、パルスφBRが印加できる。本実施例では、全画
素共通に接続されている。
けられた容量及びＰＭＯＳゲートは、駆動ライン９に接
続され、パルスφBRが印加できる。本実施例では、全画
素共通に接続されている。
【００１６】又、各バイボーラのベースリセット電源Ｖ
BRは、Ｐ型拡散層１０を介して全画素のベースに印加可
能になっている。
BRは、Ｐ型拡散層１０を介して全画素のベースに印加可
能になっている。
【００１７】次に読出し回路部の説明を行う。図１に
は、水平方向の読出し回路のみ記載した。水平、垂直同
時にかつ各行、各列、並列に出力されるため、水平方向
の回路と垂直方向の回路形式は同様のものになるため、
垂直方向の回路を記すことを省略した。
は、水平方向の読出し回路のみ記載した。水平、垂直同
時にかつ各行、各列、並列に出力されるため、水平方向
の回路と垂直方向の回路形式は同様のものになるため、
垂直方向の回路を記すことを省略した。
【００１８】５１、５２は水平フローティングバスライ
ン１、２それぞれの電位コントロール用容量であり、一
方はコントロール用のパルスφHFが印加できるようにな
っている。
ン１、２それぞれの電位コントロール用容量であり、一
方はコントロール用のパルスφHFが印加できるようにな
っている。
【００１９】６１、６２は水平フローティングバスライ
ン１、２の電位リセット用ＭＯＳスイッチで、上記ＭＯ
Ｓスイッチのゲートは、φHFR パルスが印加される。
ン１、２の電位リセット用ＭＯＳスイッチで、上記ＭＯ
Ｓスイッチのゲートは、φHFR パルスが印加される。
【００２０】７１、７２は水平フローティングベースラ
インの電位クランプ用直列容量、８１、８２はリセット
用スイッチでパルスφHCR により制御される。 ９１、
９２はｎｐｎ型バイポーラトランジスタで直列容量７
１、７２からの出力ラインにそれぞれのベースが接続さ
れ、かつ９１、９２のエミッタは共通接続され、各水平
ライン上の画素のピーク信号はＶHPEAKOUT端子へ出力さ
れる。
インの電位クランプ用直列容量、８１、８２はリセット
用スイッチでパルスφHCR により制御される。 ９１、
９２はｎｐｎ型バイポーラトランジスタで直列容量７
１、７２からの出力ラインにそれぞれのベースが接続さ
れ、かつ９１、９２のエミッタは共通接続され、各水平
ライン上の画素のピーク信号はＶHPEAKOUT端子へ出力さ
れる。
【００２１】１０１、１０２はサンプルホールド容量１
１１、１１２への転送スイッチでパルスφHCT で駆動で
きる。
１１、１１２への転送スイッチでパルスφHCT で駆動で
きる。
【００２２】１２１、１２２はＭＯＳ反転アンプで、そ
の出力１３１、１３２が出力される。
の出力１３１、１３２が出力される。
【００２３】次に駆動方法について、図２のタイミング
チャートを利用した説明する。
チャートを利用した説明する。
【００２４】まず、パルスφREをハイレベルにし、画素
セルのエミッタ部に設けられたＮ型ＭＯＳスイッチ１
４、２４、３４、４４をＯＮ状態にする。これによりエ
ミッタ電位は、電源ＶREに固定される。
セルのエミッタ部に設けられたＮ型ＭＯＳスイッチ１
４、２４、３４、４４をＯＮ状態にする。これによりエ
ミッタ電位は、電源ＶREに固定される。
【００２５】又同時に水平フローティングバスライン
１、２の電位もパルスφHFR をハイレベルにし、読出し
回路の電位もφHCR 、φHCT パルスをハイレベルにして
接地電位にリセットしておく。
１、２の電位もパルスφHFR をハイレベルにし、読出し
回路の電位もφHCR 、φHCT パルスをハイレベルにして
接地電位にリセットしておく。
【００２６】次に画素部のバイボーラのベース電位をリ
セットするため、バイボーラのベースにＶBRという１〜
２Ｖ程度の電位を印加するが、エミッタが接地された状
態のままだと、全画素分のバイボーラがＯＮして大電流
が流れてしまうので、一旦φHFR のパルスをローレベル
にして、エミッタが接続されている水平フローティング
バスライン１、２をフローティング状態にする。その
後、φBRパルスを中間レベルからローレベルにし、画素
部のＰ型ＭＯＳスイッチ１３、２３、３３、４３をＯＮ
状態とし、ベース電位をＶBR電位に固定する。このリセ
ット方法（完全リセット）は図１では、片側よりＰ型拡
散層１０を介して行っているが、このリセット時間を短
縮化するためには、画素の両側より実行すれば良い。
セットするため、バイボーラのベースにＶBRという１〜
２Ｖ程度の電位を印加するが、エミッタが接地された状
態のままだと、全画素分のバイボーラがＯＮして大電流
が流れてしまうので、一旦φHFR のパルスをローレベル
にして、エミッタが接続されている水平フローティング
バスライン１、２をフローティング状態にする。その
後、φBRパルスを中間レベルからローレベルにし、画素
部のＰ型ＭＯＳスイッチ１３、２３、３３、４３をＯＮ
状態とし、ベース電位をＶBR電位に固定する。このリセ
ット方法（完全リセット）は図１では、片側よりＰ型拡
散層１０を介して行っているが、このリセット時間を短
縮化するためには、画素の両側より実行すれば良い。
【００２７】このリセット終了後、φBRパルスを一旦中
間レベルにもどし、再びφHFR パルスをハイレベルに
し、水平フローティングバスラインを接地電位にリセッ
トする。このエミッタ電位により決定されるベース電位
にベース領域を収束させるため、再びφBRパルスをハイ
レベルにする。これにより、各画素部に設けられた容量
１２、２２、３２、４２によりベース電位はもち上りベ
ースエミッタバイアスが全画素のバイポーラを順方向動
作するようになる。このためには、上記完全リセット時
のベース固定電位ＶBRを所望の値にすれば容易に達成で
きる。このリセット方法は、過渡リセットと呼ばれるよ
うにリセット開始は、バイポーラの順方向バイアスによ
り電流は流れるものの、エミッタから逆注入された電子
がベース中の正孔と再結合し、ベース電位は急速に低下
する。これにともない、リセット電流は指数関数的に減
少する。上記リセットにより、リセット電位むら等は低
減され、均一なベース電位となるため、読出し時のリセ
ットノイズが低くなる。
間レベルにもどし、再びφHFR パルスをハイレベルに
し、水平フローティングバスラインを接地電位にリセッ
トする。このエミッタ電位により決定されるベース電位
にベース領域を収束させるため、再びφBRパルスをハイ
レベルにする。これにより、各画素部に設けられた容量
１２、２２、３２、４２によりベース電位はもち上りベ
ースエミッタバイアスが全画素のバイポーラを順方向動
作するようになる。このためには、上記完全リセット時
のベース固定電位ＶBRを所望の値にすれば容易に達成で
きる。このリセット方法は、過渡リセットと呼ばれるよ
うにリセット開始は、バイポーラの順方向バイアスによ
り電流は流れるものの、エミッタから逆注入された電子
がベース中の正孔と再結合し、ベース電位は急速に低下
する。これにともない、リセット電流は指数関数的に減
少する。上記リセットにより、リセット電位むら等は低
減され、均一なベース電位となるため、読出し時のリセ
ットノイズが低くなる。
【００２８】次に、画素部のエミッタをフローティング
状態にするために、φREパルスをローレベルにし、又φ
BRパルスは中間レベル、φHFR パルスもローレベルに
し、水平フローティングバスライン１、２をフローティ
ング状態にする。
状態にするために、φREパルスをローレベルにし、又φ
BRパルスは中間レベル、φHFR パルスもローレベルに
し、水平フローティングバスライン１、２をフローティ
ング状態にする。
【００２９】次に、光信号を蓄積する前に、暗時の出力
レベルでクランプするために暗時出力の読出しを行う。
このために、それまでの期間ハイレベルにしておいたパ
ルスφHFをローレベルにする。これにより容量５１、５
２を介して水平フローティングバスライン１、２は下方
に振られる。
レベルでクランプするために暗時出力の読出しを行う。
このために、それまでの期間ハイレベルにしておいたパ
ルスφHFをローレベルにする。これにより容量５１、５
２を介して水平フローティングバスライン１、２は下方
に振られる。
【００３０】さらに、容量１５、２５、３５、４５を介
してバイポーラトランジスタのエミッタ１７、２７、３
７、４７が下方に振られる。この動作により再びバイボ
ーラトランジスタはＯＮ状態となり、暗時のベース電位
に対応した電圧がエミッタ側に読出される。この時の電
圧関係を明確にするために、水平フローティングバスラ
イン１の全容量をＣHFL1、１５に示す容量をＣ15、Ｃ25
に示す容量をＣ16、暗時のバイポーラトランジスタＯＮ
によるエミッタ電位上昇分を、バイポーラトランジスタ
１１に対してはＶdark 11、２１に対してＶdark 21又５１
の容量をＣ51とする。その時、上記暗時の出力によるフ
ローティングバスラインの電圧は、
してバイポーラトランジスタのエミッタ１７、２７、３
７、４７が下方に振られる。この動作により再びバイボ
ーラトランジスタはＯＮ状態となり、暗時のベース電位
に対応した電圧がエミッタ側に読出される。この時の電
圧関係を明確にするために、水平フローティングバスラ
イン１の全容量をＣHFL1、１５に示す容量をＣ15、Ｃ25
に示す容量をＣ16、暗時のバイポーラトランジスタＯＮ
によるエミッタ電位上昇分を、バイポーラトランジスタ
１１に対してはＶdark 11、２１に対してＶdark 21又５１
の容量をＣ51とする。その時、上記暗時の出力によるフ
ローティングバスラインの電圧は、
【００３１】
【外１】
となる。水平フローティングバスライン２に関しても同
様に、暗時の出力時の電圧は、
様に、暗時の出力時の電圧は、
【００３２】
【外２】
と表される。
【００３３】ここで、Ｃ35、Ｃ45は３５、４５に示す容
量、ＣHFL2 は２の水平フローティングバスラインの容
量、Ｖdark 31、Ｖdark 41は各３１、４１のバイポーラの
暗時のエミッタ側の出力値、Ｃ52は５２の容量である。
本発明の実施例の場合、Ｃ15、Ｃ25、Ｃ35、Ｃ45をすべ
て等しく、ＣHFL1とＣHFL2とを、又Ｃ51とＣ52とを等し
くしておく。 ＣHE≡Ｃ15＝Ｃ25＝Ｃ35＝Ｃ45 ＣHC≡Ｃ51＝Ｃ52とすると ＣHFL ≡ＣHFL1＝ＣHFL2 （１）式、（２）式はそれぞれ、下記のように簡素化さ
れる。
量、ＣHFL2 は２の水平フローティングバスラインの容
量、Ｖdark 31、Ｖdark 41は各３１、４１のバイポーラの
暗時のエミッタ側の出力値、Ｃ52は５２の容量である。
本発明の実施例の場合、Ｃ15、Ｃ25、Ｃ35、Ｃ45をすべ
て等しく、ＣHFL1とＣHFL2とを、又Ｃ51とＣ52とを等し
くしておく。 ＣHE≡Ｃ15＝Ｃ25＝Ｃ35＝Ｃ45 ＣHC≡Ｃ51＝Ｃ52とすると ＣHFL ≡ＣHFL1＝ＣHFL2 （１）式、（２）式はそれぞれ、下記のように簡素化さ
れる。
【００３４】
【外３】
【００３５】この暗時レベルの出力読出し時は、直列容
量７１、７２の右側の出力ラインは、ＭＯＳスイッチ８
１、８２により、接地電位に固定されているが、上記読
出しが十分収束して電圧変化がなくなった後、パルスφ
HCR をローレベルとし、直列容量の右側のラインをそれ
ぞれフローティングとする。その後、φHFR パルスをハ
イレベルにし、水平フローティングバスライン１及び２
を接地電位にリセットする。この時の電圧変化は、下方
へ（１）′（２）′に示す値に変化するため、直列容量
７１、７２の右側は下記に示す電圧になる。
量７１、７２の右側の出力ラインは、ＭＯＳスイッチ８
１、８２により、接地電位に固定されているが、上記読
出しが十分収束して電圧変化がなくなった後、パルスφ
HCR をローレベルとし、直列容量の右側のラインをそれ
ぞれフローティングとする。その後、φHFR パルスをハ
イレベルにし、水平フローティングバスライン１及び２
を接地電位にリセットする。この時の電圧変化は、下方
へ（１）′（２）′に示す値に変化するため、直列容量
７１、７２の右側は下記に示す電圧になる。
【００３６】
【外４】
【００３７】ただし、Ｋは定数である。Ｋは直列容量と
サンプルホールド容量等から決まる。
サンプルホールド容量等から決まる。
【００３８】次に、パルスφHCT パルスをローレベルに
して、サンプルホールド容量Ｃ111、C112 に（３）
（４）式の電圧を保持する。φHCT パルスをローレベル
にした後、パルスφHFパルスをハイレベルにしておく。
して、サンプルホールド容量Ｃ111、C112 に（３）
（４）式の電圧を保持する。φHCT パルスをローレベル
にした後、パルスφHFパルスをハイレベルにしておく。
【００３９】次に、光信号を蓄積する前に、バイポーラ
トランジスタのエミッタ、ベース、それから直列容量７
１、７２の右側の出力ラインの電位を暗時の出力読出し
と同様の動作によりリセットする。
トランジスタのエミッタ、ベース、それから直列容量７
１、７２の右側の出力ラインの電位を暗時の出力読出し
と同様の動作によりリセットする。
【００４０】上記リセットが終了後、光蓄積動作を開始
する。パルスφBRは、ハイレベルより中間レベルにする
ため、バイポーラのベース電位は負側に振られる。これ
により蓄積期間中は、バイポーラは完全にＯＦＦ状態に
なっているため、フローティングになっているエミッタ
も、水平フローティングバスラインも電圧変化は生じな
い。したがって、この蓄積期間中はφREをハイレベルに
して、又φHFR パルスをハイレベルにして、接地電圧に
固定しておいてもおかなくても良い。図２に示すタイミ
ングでは、エミッタ端はフローティグ、水平フローティ
ングバスラインは接地電位に固定した。
する。パルスφBRは、ハイレベルより中間レベルにする
ため、バイポーラのベース電位は負側に振られる。これ
により蓄積期間中は、バイポーラは完全にＯＦＦ状態に
なっているため、フローティングになっているエミッタ
も、水平フローティングバスラインも電圧変化は生じな
い。したがって、この蓄積期間中はφREをハイレベルに
して、又φHFR パルスをハイレベルにして、接地電圧に
固定しておいてもおかなくても良い。図２に示すタイミ
ングでは、エミッタ端はフローティグ、水平フローティ
ングバスラインは接地電位に固定した。
【００４１】光信号蓄積期間終了後、水平フローティン
グバスライン及び直列容量の右側の出力ラインをフロー
ティング状態にするためのφHFR パルス及びφHCR パル
スをそれぞれローレベルとする。
グバスライン及び直列容量の右側の出力ラインをフロー
ティング状態にするためのφHFR パルス及びφHCR パル
スをそれぞれローレベルとする。
【００４２】その後、パルスφHFを下側に振り込む。こ
れにより、水平フローティングライン、エミッタ端と電
圧が下側に振られ、ベースエミッタバイアスが順方向に
バイポーラトランジスタに印加され、各エミッタ端に読
出される。エミッタ端での電圧は、それぞれのバイポー
ラのベース領域に形成されたフォトダイオードに照射さ
れた光信号分ＶP 11 、ＶP 21 、ＶP 31 、ＶP 41 と暗時の
出力のバイアス分Ｖdark 11、Ｖdark 21、Ｖdark 31、Ｖ
dark 41となるため、各水平フローティングラインの電位
は（５）、（６）式のようになる。
れにより、水平フローティングライン、エミッタ端と電
圧が下側に振られ、ベースエミッタバイアスが順方向に
バイポーラトランジスタに印加され、各エミッタ端に読
出される。エミッタ端での電圧は、それぞれのバイポー
ラのベース領域に形成されたフォトダイオードに照射さ
れた光信号分ＶP 11 、ＶP 21 、ＶP 31 、ＶP 41 と暗時の
出力のバイアス分Ｖdark 11、Ｖdark 21、Ｖdark 31、Ｖ
dark 41となるため、各水平フローティングラインの電位
は（５）、（６）式のようになる。
【００４３】
【外５】
【００４４】次に、パルスφHFR をハイレベルにする
と、（５）、（６）の電圧変化分が、サンプリングトラ
ンジスタに読出されるので、（３）、（４）式の電圧と
たしあわされて、その電圧は（７）、（８）のようにな
る。
と、（５）、（６）の電圧変化分が、サンプリングトラ
ンジスタに読出されるので、（３）、（４）式の電圧と
たしあわされて、その電圧は（７）、（８）のようにな
る。
【００４５】
【外６】
結局
【００４６】
【外７】
に示すように、水平の加算出力が並列に読出される。
【００４７】上記動作において、垂直方向も同様の動作
となるため、垂直方向に並列に加算出力が読出される。
となるため、垂直方向に並列に加算出力が読出される。
【００４８】次に本発明のセンサ部の構造について、図
３を用いて説明する。（ａ）は図１のバイポーラトラン
ジスタ１１部の単位セルの平面図、そのＸＸ′断面を
（ｂ）、そのＹＹ′断面を（ｃ）に示す。図１と同一箇
所は同一番号で記す。
３を用いて説明する。（ａ）は図１のバイポーラトラン
ジスタ１１部の単位セルの平面図、そのＸＸ′断面を
（ｂ）、そのＹＹ′断面を（ｃ）に示す。図１と同一箇
所は同一番号で記す。
【００４９】１５１はバイポーラ１１のベース層、１７
はｎ+ 拡散層からなるエミッタ、１５２はｎ- 拡散層、
１５３は基板でバイポーラのコレクタ層を形成してい
る。
はｎ+ 拡散層からなるエミッタ、１５２はｎ- 拡散層、
１５３は基板でバイポーラのコレクタ層を形成してい
る。
【００５０】本構成以外にＰ型基板上にｎ+ 埋め込み層
を介してｎ- 層を設けても良いことは言うまでもない。
を介してｎ- 層を設けても良いことは言うまでもない。
【００５１】１５４はベース層リセット及び駆動用のゲ
ート電極及びそれに接線された配線である。図３の
（ｂ）からわかるように、１５４のゲート電極により、
各セルのベース層は分離されている。このゲートには、
図１に示すφBRパルスが印加されるわけで、φBRパルス
がローレベルの時、Ｐ型ＭＯＳがＯＮ状態になり、ベー
ス単位はＶBR電位にリセットされる。
ート電極及びそれに接線された配線である。図３の
（ｂ）からわかるように、１５４のゲート電極により、
各セルのベース層は分離されている。このゲートには、
図１に示すφBRパルスが印加されるわけで、φBRパルス
がローレベルの時、Ｐ型ＭＯＳがＯＮ状態になり、ベー
ス単位はＶBR電位にリセットされる。
【００５２】又、φBRパルスにハイパルスが印加される
と、上記ゲート１５４とベース層との重なり部分で形成
される容量によりベース電位をもち上げる図１の１２に
示す容量としても作用する。
と、上記ゲート１５４とベース層との重なり部分で形成
される容量によりベース電位をもち上げる図１の１２に
示す容量としても作用する。
【００５３】１５５は第２のゲート電極及びそれに接続
された配線である。図３の（ｃ）からわかるように、ｎ
+ 拡散層からなるＶRE電源ラインとエミッタ１７とのＯ
Ｎ、ＯＦＦを制御するために、上記１５５ゲート電極は
設けられている。
された配線である。図３の（ｃ）からわかるように、ｎ
+ 拡散層からなるＶRE電源ラインとエミッタ１７とのＯ
Ｎ、ＯＦＦを制御するために、上記１５５ゲート電極は
設けられている。
【００５４】エミッタ１７上には、図３の（ｃ）の１
５、１６に示す如く絶縁層を介して、水平フローティン
グバスライン１及び垂直フローティングバスライン３へ
接続される。
５、１６に示す如く絶縁層を介して、水平フローティン
グバスライン１及び垂直フローティングバスライン３へ
接続される。
【００５５】以上説明したように、２種類のゲート配線
材、１種類の拡散層、電源ライン、２種類の配線層（水
平、垂直フローティングバスライン用にたとえば、Ａｌ
１、Ａｌ２）を用いて単純な構成で実現可能となる。
又、本実施例では、画素部の容量１５、１６、２５、２
６、３５、３６、４５、４６を同じものとしたが、この
値を変化させることにより、各画素の出力の重みづけを
変化させることができることも言うまでもない。
材、１種類の拡散層、電源ライン、２種類の配線層（水
平、垂直フローティングバスライン用にたとえば、Ａｌ
１、Ａｌ２）を用いて単純な構成で実現可能となる。
又、本実施例では、画素部の容量１５、１６、２５、２
６、３５、３６、４５、４６を同じものとしたが、この
値を変化させることにより、各画素の出力の重みづけを
変化させることができることも言うまでもない。
【００５６】（実施例２）次に第２実施例について、図
４に等価回路図、図５にその駆動タイミングチャートを
示す。第１実施例と同一箇所は同一番号で記し説明は省
略する。
４に等価回路図、図５にその駆動タイミングチャートを
示す。第１実施例と同一箇所は同一番号で記し説明は省
略する。
【００５７】第１実施例と異なる点は、リセットと読出
しを各セルに設けられた容量１２、２２、３２、４２に
よりベース電位コントロールにより行い、水平、垂直フ
ローティングバスライン電位はコントロールしない点に
ある。したがって、図１に示した容量５１、５２及びパ
ルスφHF、垂直ライン用のそれに対応した容量及びパル
スφVFも不要となる。
しを各セルに設けられた容量１２、２２、３２、４２に
よりベース電位コントロールにより行い、水平、垂直フ
ローティングバスライン電位はコントロールしない点に
ある。したがって、図１に示した容量５１、５２及びパ
ルスφHF、垂直ライン用のそれに対応した容量及びパル
スφVFも不要となる。
【００５８】次に、図５に示すタイミングチャートに従
って動作方法について説明する。第１実施例と同様に、
ベース、エミッタ、さらに水平フローティングライン、
直列容量７１、７２の右側の出力ラインのリセットを行
う。過渡リセット終了時点では、エミッタリセット用Ｍ
ＯＳはＯＮ状態、水平フローティングバスラインは接地
電位、又直列容量の右側の出力ラインも接地電位に固定
されている。過渡リセット動作を十分行えば、ベース電
位は十分さがり、バイポーラに電流はほとんど流れない
状態になる。この状態になった後、上記端子をパルスφ
RE、φHFR 、φHCR をローレベルにすると、照射された
光により上昇したベース電位に対応した信号の各画素の
加算出力が水平フローティングラインに現れる。
って動作方法について説明する。第１実施例と同様に、
ベース、エミッタ、さらに水平フローティングライン、
直列容量７１、７２の右側の出力ラインのリセットを行
う。過渡リセット終了時点では、エミッタリセット用Ｍ
ＯＳはＯＮ状態、水平フローティングバスラインは接地
電位、又直列容量の右側の出力ラインも接地電位に固定
されている。過渡リセット動作を十分行えば、ベース電
位は十分さがり、バイポーラに電流はほとんど流れない
状態になる。この状態になった後、上記端子をパルスφ
RE、φHFR 、φHCR をローレベルにすると、照射された
光により上昇したベース電位に対応した信号の各画素の
加算出力が水平フローティングラインに現れる。
【００５９】上記パルスφRE、φHFR 、φHCR をローレ
ベルにした時の振られがサンプルホールド容量に伝播し
ないために、過渡リセット終了直前にφHCT パルスをロ
ーレベルにしておく方が望ましい。
ベルにした時の振られがサンプルホールド容量に伝播し
ないために、過渡リセット終了直前にφHCT パルスをロ
ーレベルにしておく方が望ましい。
【００６０】このように、水平フローティングバスライ
ンには、各画素の加算信号に相当した出力が現れ、直列
容量７１、７２を介して、直列容量の右側の出力ライン
も同様に上昇する。
ンには、各画素の加算信号に相当した出力が現れ、直列
容量７１、７２を介して、直列容量の右側の出力ライン
も同様に上昇する。
【００６１】本発明の動作においては、光信号蓄積中に
出力上昇がモニタできる。したがって、９１、９２に示
す如く、ｎｐｎ型バイポーラトランジスタのベース層を
出力ラインに接続し、かつ各々のエミッタを共通接続し
ておけば、水平方向に出力された信号のピーク値を検出
できる。これにより、蓄積時間を適当に選択すれば、後
での信号処理する時の画像データの出力レベルをそろえ
ることができる。
出力上昇がモニタできる。したがって、９１、９２に示
す如く、ｎｐｎ型バイポーラトランジスタのベース層を
出力ラインに接続し、かつ各々のエミッタを共通接続し
ておけば、水平方向に出力された信号のピーク値を検出
できる。これにより、蓄積時間を適当に選択すれば、後
での信号処理する時の画像データの出力レベルをそろえ
ることができる。
【００６２】所望の蓄積時間が終了した時点で、パルス
φHCT をＯＮし、サンプルホールド容量にデータを取り
込めば良い。又、サンプルホールド容量は、アンプを介
して並列に読出される。第１、第２実施例ではＭＯＳの
反転アンプを介して出力しているが、これにより文字等
のデータは文字領域が逆に高い出力になるように変換さ
れ、後段の画像処理が容易になる。
φHCT をＯＮし、サンプルホールド容量にデータを取り
込めば良い。又、サンプルホールド容量は、アンプを介
して並列に読出される。第１、第２実施例ではＭＯＳの
反転アンプを介して出力しているが、これにより文字等
のデータは文字領域が逆に高い出力になるように変換さ
れ、後段の画像処理が容易になる。
【００６３】（実施例３）次に本発明の第３実施例を図
６を用いて説明する。同一箇所は、同一番号を記し、説
明は省略する。第３実施例が前記実施例と異なる点は、
バイポーラ素子をなくし、直接フォトダイオード１６
１、１６２、１６３、１６４の出力を各容量１５、１
６、２５、２６、２７、２８を介して、水平垂直フロー
ティングバスラインへ出力する形態にした事である。
６を用いて説明する。同一箇所は、同一番号を記し、説
明は省略する。第３実施例が前記実施例と異なる点は、
バイポーラ素子をなくし、直接フォトダイオード１６
１、１６２、１６３、１６４の出力を各容量１５、１
６、２５、２６、２７、２８を介して、水平垂直フロー
ティングバスラインへ出力する形態にした事である。
【００６４】本実施例の構成は、図６からもわかるよう
に、簡単な構成ゆえ、受光部の開口率が大きくなる。水
平、垂直フローティングバスラインにつく寄生容量を小
さくおさえ、かつ、１５、１６、２５、２６、３５、３
６、４５、４６の容量が小さく形成できれば、フォトダ
イオード領域の光照射による出力も得られる。したがっ
て、十分な光量が得られる画像の場合、本実施例の構成
は有効となる。
に、簡単な構成ゆえ、受光部の開口率が大きくなる。水
平、垂直フローティングバスラインにつく寄生容量を小
さくおさえ、かつ、１５、１６、２５、２６、３５、３
６、４５、４６の容量が小さく形成できれば、フォトダ
イオード領域の光照射による出力も得られる。したがっ
て、十分な光量が得られる画像の場合、本実施例の構成
は有効となる。
【００６５】（実施例４）次に本発明の第４実施例につ
いて、図７を用いて説明する。本第４実施例では、光電
変換部の感度を各画素ごと可変にする事を可能にし、光
電変換領域で、積和演算が一括して実行できる。
いて、図７を用いて説明する。本第４実施例では、光電
変換部の感度を各画素ごと可変にする事を可能にし、光
電変換領域で、積和演算が一括して実行できる。
【００６６】まず、受光部の構成を説明する。２０３は
フォトダイオードでフォトダイオード領域で光電変換さ
れたキャリアは転送ゲート２０２を介して２０１に示す
ＭＯＳのゲートに転送される。
フォトダイオードでフォトダイオード領域で光電変換さ
れたキャリアは転送ゲート２０２を介して２０１に示す
ＭＯＳのゲートに転送される。
【００６７】上記２０１に示すトランジスタは、通常の
ＭＯＳＦＥＴだけでなく、ＪＦＥＴ等でも良い。上記転
送キャリアにより、上記２０１のトランジスタ部に流れ
る電流は変調される。
ＭＯＳＦＥＴだけでなく、ＪＦＥＴ等でも良い。上記転
送キャリアにより、上記２０１のトランジスタ部に流れ
る電流は変調される。
【００６８】一方、トランジスタ２０１と２０７で形成
されるアンプのゲインを可変にするため、トランジスタ
２０７のゲートはフローティングゲート２０４を１層は
さみ、その上に分離した２層目のゲート２０８と２０９
を設けている。２０８のゲートは２０６の出力端子へ、
一方２０９のゲートは制御端子２０５に接続されてい
る。
されるアンプのゲインを可変にするため、トランジスタ
２０７のゲートはフローティングゲート２０４を１層は
さみ、その上に分離した２層目のゲート２０８と２０９
を設けている。２０８のゲートは２０６の出力端子へ、
一方２０９のゲートは制御端子２０５に接続されてい
る。
【００６９】２０５の制御端子に入力されるパルスによ
り、２０４のフローティングゲートの電圧は、上昇、下
降することにより、２０７のの実効的抵抗値は変化す
る。これにより、各セルの感度を変化させた出力が出力
端子より出される。
り、２０４のフローティングゲートの電圧は、上昇、下
降することにより、２０７のの実効的抵抗値は変化す
る。これにより、各セルの感度を変化させた出力が出力
端子より出される。
【００７０】それぞれのセルへのパルスの入力は、下記
のように行えば良い。図７に示すように、フォトダイオ
ードから、アンプのゲートへの転送パルスはφR パルス
により実行する。又、各素子の感度調整用パルスは、電
源１９６より１９１、１９２ラインを通し送る。その選
択用スイッチとして１８１、１８２、１８３、１８４を
設け、その選択パルスをパルス発生器１９５より配線１
９３、１９４を介して送れば良い。
のように行えば良い。図７に示すように、フォトダイオ
ードから、アンプのゲートへの転送パルスはφR パルス
により実行する。又、各素子の感度調整用パルスは、電
源１９６より１９１、１９２ラインを通し送る。その選
択用スイッチとして１８１、１８２、１８３、１８４を
設け、その選択パルスをパルス発生器１９５より配線１
９３、１９４を介して送れば良い。
【００７１】以上説明したように、各セルごと感度が変
化でき、その各々の出力は、水平垂直フローティングバ
スラインにより加算されるので、積和演算が一括してで
き、画素の実時間フーリエ変換等が可能になる。
化でき、その各々の出力は、水平垂直フローティングバ
スラインにより加算されるので、積和演算が一括してで
き、画素の実時間フーリエ変換等が可能になる。
【００７２】（実施例５）次に、本発明の第５実施例を
図８を用いて説明する。本第５実施例は、水平フローテ
ィングバスライン、垂直フローティングバスラインを分
割して、右側と左側、上側、下側に振り分けて出力する
ように構成した例である。
図８を用いて説明する。本第５実施例は、水平フローテ
ィングバスライン、垂直フローティングバスラインを分
割して、右側と左側、上側、下側に振り分けて出力する
ように構成した例である。
【００７３】図８では、水平フローティングバスライン
は１、２は右へ、２１１、２１２は左側、垂直フローテ
ィングバスライン３４は下側へ、２１３、２１４は上側
にのびそれぞれ同様の読出し回路が配置されている。図
８では、４つのセルを分割した例であるが、セル数はこ
の値に限定されず、又上下左右の数も必ずしも同等でな
くても良いことは言うまでもない。
は１、２は右へ、２１１、２１２は左側、垂直フローテ
ィングバスライン３４は下側へ、２１３、２１４は上側
にのびそれぞれ同様の読出し回路が配置されている。図
８では、４つのセルを分割した例であるが、セル数はこ
の値に限定されず、又上下左右の数も必ずしも同等でな
くても良いことは言うまでもない。
【００７４】次に、上述した本発明の各実施例からの出
力信号を処理する画像処理部のいくつかの実施例につい
て述べる。
力信号を処理する画像処理部のいくつかの実施例につい
て述べる。
【００７５】（処理部実施例１）次に本発明の画像処理
部について図９を用いて説明する。又、水平出力と垂直
出力は同一形態で読出されるので、水平出力のみ説明す
る。
部について図９を用いて説明する。又、水平出力と垂直
出力は同一形態で読出されるので、水平出力のみ説明す
る。
【００７６】３０１、３０２、３０３はそれぞれ水平の
第１ライン出力、第２ライン出力、第ｎライン出力であ
る。それらの出力はそれぞれ２つに分岐し一方はシフト
回路３０７、３０８、３０９へ入力、一方はコンパレー
タ３０４、３０５、３０６に入力される。
第１ライン出力、第２ライン出力、第ｎライン出力であ
る。それらの出力はそれぞれ２つに分岐し一方はシフト
回路３０７、３０８、３０９へ入力、一方はコンパレー
タ３０４、３０５、３０６に入力される。
【００７７】コンパレータでは、３１０に示す基準電位
ＶREF 以上の出力かＶREF 以下の出力かを判断する。こ
れは、光電変換部でとらえられた画像の領域を検出する
ために行う。コンパレータの出力はカウンタ回路３１１
に入力され、画像が始まるまでのビット数、画像の長さ
を上記カウンタ回路で計算する。
ＶREF 以上の出力かＶREF 以下の出力かを判断する。こ
れは、光電変換部でとらえられた画像の領域を検出する
ために行う。コンパレータの出力はカウンタ回路３１１
に入力され、画像が始まるまでのビット数、画像の長さ
を上記カウンタ回路で計算する。
【００７８】今、このカウンタ回路で画像データが始ま
るビット数をｉ、一方、画像の長さをｊとする。前記、
水平ライン出力３０１、３０２、３０３を同時に（ｉ−
１）ビット上方にシフトさせ、画像の頭かせそろうよう
にする。このシフト回路には、トラッスミッションゲー
トを組合せた並列タイプのものが望ましい。
るビット数をｉ、一方、画像の長さをｊとする。前記、
水平ライン出力３０１、３０２、３０３を同時に（ｉ−
１）ビット上方にシフトさせ、画像の頭かせそろうよう
にする。このシフト回路には、トラッスミッションゲー
トを組合せた並列タイプのものが望ましい。
【００７９】次にこの出力をアンプ３１２、３１３、３
１４を介して、画像の先頭の最初のラインデータを容量
３１５、３１６、３１７へ、次のラインデータを容量３
１８、３１９へ、最終ラインもしくは画像データなしラ
インデータを容量３２０、３２１…３２２へ書き込む。
１４を介して、画像の先頭の最初のラインデータを容量
３１５、３１６、３１７へ、次のラインデータを容量３
１８、３１９へ、最終ラインもしくは画像データなしラ
インデータを容量３２０、３２１…３２２へ書き込む。
【００８０】これらの容量の数はｎ2 コある。又各容量
はＭＯＳスイッチ３２３〜３３２により、分離もしくは
接続ができるように配置されている。上記ＭＯＳスイッ
チのゲート数は、ｎ2 コの間に設けられているので、
（ｎ2 −１）コあるが、上から上記ＭＯＳゲートがＯＮ
する電圧をＶON、ＯＦＦする電圧をＶOFF とすると、Ｖ
ONが（ｊ−１）コ連続した後、ＶOFF が発生、又その後
ＶONが（ｉ−１）コ連続に後ＶOFF が発生するパルスを
発生する。これにより、ｊビットづつ画像データが混ざ
り合う、したがってｊビット周期にデータを選択するマ
ルチプレクサー３３４を介して、ｎビットの出力３３
５、３３６、３３７が得られる。
はＭＯＳスイッチ３２３〜３３２により、分離もしくは
接続ができるように配置されている。上記ＭＯＳスイッ
チのゲート数は、ｎ2 コの間に設けられているので、
（ｎ2 −１）コあるが、上から上記ＭＯＳゲートがＯＮ
する電圧をＶON、ＯＦＦする電圧をＶOFF とすると、Ｖ
ONが（ｊ−１）コ連続した後、ＶOFF が発生、又その後
ＶONが（ｉ−１）コ連続に後ＶOFF が発生するパルスを
発生する。これにより、ｊビットづつ画像データが混ざ
り合う、したがってｊビット周期にデータを選択するマ
ルチプレクサー３３４を介して、ｎビットの出力３３
５、３３６、３３７が得られる。
【００８１】上記の説明の処理を行うことにより、光電
変換領域で任意の位置に、任意の大きさの画像でもメモ
リに保持されている参照データと、正確に比較ができパ
ターン認識精度が高くなる。
変換領域で任意の位置に、任意の大きさの画像でもメモ
リに保持されている参照データと、正確に比較ができパ
ターン認識精度が高くなる。
【００８２】３３８、３３９、３４０はＡＤ変換器、３
４１、３４２、３４３はデジタルコンパレータ、３４
４、３４５、３４６は３４７から読出されたｎｂｉｔの
参照データ列、３４８はＲＯＭからのデータ読出し回
路、３４９はタイミング発生回路、３５０は加算器、３
５１は相関データ処理回路である。
４１、３４２、３４３はデジタルコンパレータ、３４
４、３４５、３４６は３４７から読出されたｎｂｉｔの
参照データ列、３４８はＲＯＭからのデータ読出し回
路、３４９はタイミング発生回路、３５０は加算器、３
５１は相関データ処理回路である。
【００８３】ＲＯＭの中の参照データをまず、３４４、
３４５、３４６のデータ列に読出し、受光した画像信号
とデジタルコンパレータで差分演算を並列的に実行す
る。画像の認識は各画素のデータと参照データとの差分
出力の絶対値の和が最も小さくなるものであるので、デ
ジタルコンパレータ３４１、３４２、３４３は符号デー
タなして、加算器３５０に並列に送る。加算結果を相関
データ回路３５１にストアし、タイミング発生回路３４
９により、読出し回路３４８を起動させ、次の参照デー
タとの比較演算を実効し、それぞれのデータを相関デー
タ回路３５１にストアしていく。複数回の演算結果より
最も相関の強いデータ、つまり加算結果が最小となるも
のを相関データ回路で選択し、結果が出力される。
３４５、３４６のデータ列に読出し、受光した画像信号
とデジタルコンパレータで差分演算を並列的に実行す
る。画像の認識は各画素のデータと参照データとの差分
出力の絶対値の和が最も小さくなるものであるので、デ
ジタルコンパレータ３４１、３４２、３４３は符号デー
タなして、加算器３５０に並列に送る。加算結果を相関
データ回路３５１にストアし、タイミング発生回路３４
９により、読出し回路３４８を起動させ、次の参照デー
タとの比較演算を実効し、それぞれのデータを相関デー
タ回路３５１にストアしていく。複数回の演算結果より
最も相関の強いデータ、つまり加算結果が最小となるも
のを相関データ回路で選択し、結果が出力される。
【００８４】以上説明したように、ｎラインデータをＲ
ＯＭに格納された参照データ長に正確に交換し、かつ並
列的に比較演算を実行できるため、高速かつ高精度のパ
ターン認識が実現できる。
ＯＭに格納された参照データ長に正確に交換し、かつ並
列的に比較演算を実行できるため、高速かつ高精度のパ
ターン認識が実現できる。
【００８５】（処理部実施例２）次に本発明の画像処理
部の第２実施例を図１０を用いて説明する。図９と同一
箇所は同一番号を記し、説明は省略する。本実施例が、
前述実施例と異なる点は、比較演算をアナログ情報レベ
ルで実行する点にある。
部の第２実施例を図１０を用いて説明する。図９と同一
箇所は同一番号を記し、説明は省略する。本実施例が、
前述実施例と異なる点は、比較演算をアナログ情報レベ
ルで実行する点にある。
【００８６】したがって、ＲＯＭからの参照データ列３
４４、３４５、３４６はＤＡ変換器によりアナログ情報
に変換され、マルチプレクサーの出力データとアナログ
コンパレータ３６０、３６１、３６２で演算され、３０
３の加算器で加算されたデータより相関データ回路によ
り最も相関の強いデータが出力される。
４４、３４５、３４６はＤＡ変換器によりアナログ情報
に変換され、マルチプレクサーの出力データとアナログ
コンパレータ３６０、３６１、３６２で演算され、３０
３の加算器で加算されたデータより相関データ回路によ
り最も相関の強いデータが出力される。
【００８７】アナログ演算することにより、回路規模が
小さくてすむ利点を有する。
小さくてすむ利点を有する。
【００８８】（処理部実施例３）次に本発明の画像処理
部の第３実施例を図１１を用いて説明する。本第３実施
例では、メモリ部３７１には、ＲＯＭ以外にＲＡＭもそ
なえ、相関データ回路で処理した後、基準レベルに達す
る相関データがない場合、画像のＮＤ変換結果を配線３
７８、３７２、３７３を介して書き込み用データ入力端
子３７４、３７５、３７６へ書き込む。これを、書き込
み読み出し回路３７０により、ＲＡＭに書き込まれる。
本構成により、学習機能を有するパターン認識装置が実
現できる。
部の第３実施例を図１１を用いて説明する。本第３実施
例では、メモリ部３７１には、ＲＯＭ以外にＲＡＭもそ
なえ、相関データ回路で処理した後、基準レベルに達す
る相関データがない場合、画像のＮＤ変換結果を配線３
７８、３７２、３７３を介して書き込み用データ入力端
子３７４、３７５、３７６へ書き込む。これを、書き込
み読み出し回路３７０により、ＲＡＭに書き込まれる。
本構成により、学習機能を有するパターン認識装置が実
現できる。
【００８９】（処理部実施例４）次に本発明の画像処理
部の第４実施例について、図１２を用いて説明する。
部の第４実施例について、図１２を用いて説明する。
【００９０】３０８はシフトレジスタに代表される走査
回路で、マルチプレクサー３３４のアナログ出力と、Ｒ
ＯＭからのＤＡ変換されたアナログデータを１ビットづ
つ、コンパレータ３８１により相関をとり、シフトレジ
スタ３８０のタイミングに同期してコンパレータ３８１
の出力を逐次加算器３８２により加算し、相関データ回
路３８３へ送るものである。
回路で、マルチプレクサー３３４のアナログ出力と、Ｒ
ＯＭからのＤＡ変換されたアナログデータを１ビットづ
つ、コンパレータ３８１により相関をとり、シフトレジ
スタ３８０のタイミングに同期してコンパレータ３８１
の出力を逐次加算器３８２により加算し、相関データ回
路３８３へ送るものである。
【００９１】本実施例の構成により、シリアル処理にな
り、前述実施例よりも処理スピードは低下するものの、
回路規模が小さくて済み、画素数の多い演算には適して
いる。
り、前述実施例よりも処理スピードは低下するものの、
回路規模が小さくて済み、画素数の多い演算には適して
いる。
【００９２】（処理部実施例５）次に本発明の画像処理
部の第５実施例について、図１３を用いて説明する。処
理部実施例１〜４は、パターン認識用の回路構成であっ
たが、本実施例は動き検知用処理回路である。
部の第５実施例について、図１３を用いて説明する。処
理部実施例１〜４は、パターン認識用の回路構成であっ
たが、本実施例は動き検知用処理回路である。
【００９３】水平の出力データ３０１、３０２、３０３
は、バッファアンプ４０１、４０２、４０３により、時
刻ｔ1 のデータは４０５に示すパルスφt1をハイレベル
にして、ＭＯＳスイッチ５０１、５０３、５０５をＯＮ
状態とし、それぞれ容量６０１、６０３、６６５に書き
込む。
は、バッファアンプ４０１、４０２、４０３により、時
刻ｔ1 のデータは４０５に示すパルスφt1をハイレベル
にして、ＭＯＳスイッチ５０１、５０３、５０５をＯＮ
状態とし、それぞれ容量６０１、６０３、６６５に書き
込む。
【００９４】次に時刻ｔ2 のデータを３０１、３０２、
３０３から入力し再度バッファアンプ４０１、４０２、
４０３を介して、パルスφt2をハイレベルにして、ＭＯ
Ｓスイッチ５０２、５０４、５０６をＯＮ状態にし、そ
れぞれ容量６０２、６０４、６０６に書き込む。
３０３から入力し再度バッファアンプ４０１、４０２、
４０３を介して、パルスφt2をハイレベルにして、ＭＯ
Ｓスイッチ５０２、５０４、５０６をＯＮ状態にし、そ
れぞれ容量６０２、６０４、６０６に書き込む。
【００９５】時刻ｔ1 とｔ2 との相関データをとるた
め、それぞれの容量に書き込まれた値を９０１〜９０６
のバッファアンプにより増幅して差分回路に読出す。差
分結果は、絶対値回路８０４で絶対値をとった後、アナ
ログ加算回路８０５で、各ライン差分データの加算を行
い、相関データ８０６上にストアする。
め、それぞれの容量に書き込まれた値を９０１〜９０６
のバッファアンプにより増幅して差分回路に読出す。差
分結果は、絶対値回路８０４で絶対値をとった後、アナ
ログ加算回路８０５で、各ライン差分データの加算を行
い、相関データ８０６上にストアする。
【００９６】次に８０１と８０２の走査タイミングを正
負含めて１ｂｉｔづつずらし、同様の読出し動作を行
う。
負含めて１ｂｉｔづつずらし、同様の読出し動作を行
う。
【００９７】上記動作で最も相関の強いｂｉｔずらし量
が求まれば、それがｙ方向への物体の移動量となる。同
様のことをｘ方向にも適用すれば、ｘ方向の移動量が得
られる。
が求まれば、それがｙ方向への物体の移動量となる。同
様のことをｘ方向にも適用すれば、ｘ方向の移動量が得
られる。
【００９８】イメージセンサからの映像信号により、被
写体の動き量を算出することは、すでに実行されている
が、映像信号を使用すると、映像の走査周期が決定され
ている為、例えばＮＴＳＣでは１／６０ｓｅｃで１フィ
ールドとなる。よってこれより早い動き等に関しては、
検出感度が低下する。
写体の動き量を算出することは、すでに実行されている
が、映像信号を使用すると、映像の走査周期が決定され
ている為、例えばＮＴＳＣでは１／６０ｓｅｃで１フィ
ールドとなる。よってこれより早い動き等に関しては、
検出感度が低下する。
【００９９】本実施例の構成では、ｘ方向、ｙ方向同時
に出力されるため、極めて高速、高精度の動き検知が実
現でき、自動車、列車、衝突防止センサ、高速追尾シス
テム等に応用可能となる。
に出力されるため、極めて高速、高精度の動き検知が実
現でき、自動車、列車、衝突防止センサ、高速追尾シス
テム等に応用可能となる。
【０１００】
【発明の効果】本発明によれば、高精度なパタ−ン認識
に応用可能である。
に応用可能である。
【図１】本発明の実施例１によるイメージセンサの回路
構成図である。
構成図である。
【図２】実施例１によるイメージセンサの動作を説明す
るタイミングチャートである。
るタイミングチャートである。
【図３】実施例１によるセンサ単位セルの平面図と断面
図である。
図である。
【図４】本発明の実施例２によるイメージセンサの回路
構成図である。
構成図である。
【図５】実施例２によるイメージセンサの動作を説明す
るタイミングチャートである。
るタイミングチャートである。
【図６】本発明の実施例３によるイメージセンサの回路
構成図である。
構成図である。
【図７】本発明の実施例４によるイメージセンサの回路
構成図である。
構成図である。
【図８】本発明の実施例５によるイメージセンサの回路
構成図である。
構成図である。
【図９】本発明の画像処理部の１実施例を示す図であ
る。
る。
【図１０】本発明の画像処理部の別の実施例を示す図で
ある。
ある。
【図１１】本発明の画像処理部のさらに別の実施例を示
す図である。
す図である。
【図１２】本発明の画像処理部のさらに別の実施例を示
す図である。
す図である。
【図１３】本発明の画像処理部のさらに別の実施例を示
す図である。
す図である。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭63−202188（ＪＰ，Ａ)
特開 昭62−67961（ＪＰ，Ａ)
特開 平３−29474（ＪＰ，Ａ)
特開 平１−286586（ＪＰ，Ａ)
特開 平１−170279（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04N 5/335
Claims (4)
- 【請求項１】 行方向及び列方向に配列された複数の光
電変換要素と、 前記行方向に配列された複数の光電変換要素からの信号
を並列的に読み出すための第１の複数の出力線と、 前記列方向に配列された複数の光電変換要素からの信号
を並列的に読み出すための第２の複数の出力線と、 前記行方向に配列された複数の光電変換要素内の信号
を、前記複数の第１の出力線に同一のタイミングで読み
出させ、前記列方向に配列された複数の光電変換要素内
で発生した信号を、前記複数の第２の出力線に同一のタ
イミングで読み出させるための読出手段と、 前記第１の複数の出力線からの複数の信号を並列的に入
力し、前記複数の信号を並列的に画像処理する第１の画
像処理手段と、 前記第２の複数の出力線からの複数の信号を並列的に入
力し、前記複数の信号を並列的に画像処理する第２の画
像処理手段とを有し、 前記行方向及び列方向に配列された複数の光電変換要素
のそれぞれは、前記第１の複数の出力線及び前記第２の
複数の出力線と容量を介して接続されている ことを特徴
とするイメ−ジセンサ。 - 【請求項２】 前記第１の複数の出力線及び前記第２の
複数の出力線のそれぞれは、光信号を蓄積することによ
って生じる前記光電変換要素の出力信号に含まれるノイ
ズ成分を除去するための回路部を有することを特徴とす
る請求項１に記載のイメ−ジセンサ。 - 【請求項３】 前記第１の画像処理手段及び前記第２の
画像処理手段のそれぞれは、パタ−ン認識回路を含むこ
とを特徴とする請求項１又は２に記載のイメ−ジセン
サ。 - 【請求項４】 前記第１の画像処理手段及び前記第２の
画像処理手段のそれぞれは、動き検出用処理回路を含む
ことを特徴とする請求項１又は２に記載のイメ−ジセン
サ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12708093A JP3441761B2 (ja) | 1993-05-28 | 1993-05-28 | イメージセンサ |
| EP94303899A EP0626785B1 (en) | 1993-05-28 | 1994-05-31 | Reading means for solid state image sensor |
| DE69434241T DE69434241T2 (de) | 1993-05-28 | 1994-05-31 | Leseverfahren für Festkörper-Bildsensor |
| US08/717,680 US5726439A (en) | 1993-05-28 | 1996-09-23 | Image sensor comprising a two-dimensional array of photodetectors with both column and row output circuits which are in parallel |
| US08/964,363 US5886343A (en) | 1993-05-28 | 1997-11-04 | Image sensor comprising a two-dimensional array of storing elements with both row and column parallel output circuitry |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12708093A JP3441761B2 (ja) | 1993-05-28 | 1993-05-28 | イメージセンサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06339079A JPH06339079A (ja) | 1994-12-06 |
| JP3441761B2 true JP3441761B2 (ja) | 2003-09-02 |
Family
ID=14951082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12708093A Expired - Fee Related JP3441761B2 (ja) | 1993-05-28 | 1993-05-28 | イメージセンサ |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5726439A (ja) |
| JP (1) | JP3441761B2 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6201573B1 (en) * | 1995-11-13 | 2001-03-13 | Hamamatsu Photonics K. K. | Solid state imaging apparatus for imaging a two dimensional optical image having a number of integration circuits |
| WO1997007628A1 (fr) * | 1995-08-11 | 1997-02-27 | Kabushiki Kaisha Toshiba | Dispositif semi-conducteur mos pour effectuer une saisie d'iamge |
| US5932902A (en) * | 1996-08-19 | 1999-08-03 | Sony Corporation | Solid-state imaging device with element-separating electrodes |
| US6515702B1 (en) * | 1997-07-14 | 2003-02-04 | California Institute Of Technology | Active pixel image sensor with a winner-take-all mode of operation |
| US5854100A (en) * | 1997-11-17 | 1998-12-29 | Vanguard International Semiconductor Corporation | Method of forming a new bipolar/CMOS pixel for high resolution imagers |
| JPH11196427A (ja) * | 1997-12-26 | 1999-07-21 | Canon Inc | 単板カラー撮像装置 |
| US6532040B1 (en) * | 1998-09-09 | 2003-03-11 | Pictos Technologies, Inc. | Low-noise active-pixel sensor for imaging arrays with high speed row reset |
| WO2000014960A1 (fr) * | 1998-09-09 | 2000-03-16 | Hamamatsu Photonics K.K. | Camera electronique |
| JP3564031B2 (ja) * | 1999-03-16 | 2004-09-08 | オリンパス株式会社 | 電子スチルカメラ |
| US6972794B1 (en) | 1999-06-15 | 2005-12-06 | Micron Technology, Inc. | Dual sensitivity image sensor |
| AU5494300A (en) * | 1999-06-15 | 2001-01-02 | Photobit Corporation | Dual sensitivity image sensor |
| FR2795587B1 (fr) * | 1999-06-23 | 2001-09-07 | Agence Spatiale Europeenne | Detecteur du type a pixels actifs |
| JP4265038B2 (ja) * | 1999-08-02 | 2009-05-20 | ソニー株式会社 | 画像処理装置 |
| JP4703815B2 (ja) | 2000-05-26 | 2011-06-15 | 株式会社半導体エネルギー研究所 | Ｍｏｓ型センサの駆動方法、及び撮像方法 |
| JP4914548B2 (ja) * | 2001-09-26 | 2012-04-11 | 本田技研工業株式会社 | 光電変換セル、撮像装置、撮像方法及び撮像装置の駆動方法 |
| US7193197B2 (en) * | 2001-12-05 | 2007-03-20 | Hamamatsu Photonics K.K. | Light detection device, imaging device and distant image acquisition device |
| JP3965049B2 (ja) | 2001-12-21 | 2007-08-22 | 浜松ホトニクス株式会社 | 撮像装置 |
| KR100412995B1 (ko) * | 2002-03-29 | 2003-12-31 | 주식회사 하이닉스반도체 | 병렬아날로그 버스 및 열구동부를 갖는 이미지센서 |
| US7199828B2 (en) * | 2002-05-28 | 2007-04-03 | Imagerlabs | Active pixel sensor cell array |
| JP2004264034A (ja) * | 2003-01-24 | 2004-09-24 | Hamamatsu Photonics Kk | 光検出装置 |
| JP2005218052A (ja) | 2004-02-02 | 2005-08-11 | Hamamatsu Photonics Kk | 光検出装置 |
| US7626626B2 (en) | 2006-01-13 | 2009-12-01 | Micron Technology, Inc. | Method and apparatus providing pixel storage gate charge sensing for electronic stabilization in imagers |
| JP5807925B2 (ja) * | 2011-03-17 | 2015-11-10 | 国立研究開発法人産業技術総合研究所 | ゲイン可変方法、ゲイン可変光電変換素子、ゲイン可変光電変換セル、ゲイン可変光電変換アレイ、読み出し方法、および、回路 |
| US20160003672A1 (en) * | 2014-07-25 | 2016-01-07 | Varun Verma | Multiplexer for single photon detector, process for making and use of same |
| JP2021093563A (ja) | 2019-12-06 | 2021-06-17 | ソニーセミコンダクタソリューションズ株式会社 | 固体撮像素子、制御方法 |
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| NL8801342A (nl) * | 1988-05-25 | 1989-12-18 | Imec Inter Uni Micro Electr | Stralingsopnemer. |
| US5032712A (en) * | 1988-10-19 | 1991-07-16 | Canon Kabushiki Kaisha | Signal accumulation image reading apparatus |
| US5241167A (en) * | 1990-11-07 | 1993-08-31 | Canon Kabushiki Kaisha | Photosensor device including means for designating a plurality of pixel blocks of any desired size |
| US5428420A (en) * | 1991-08-28 | 1995-06-27 | Canon Kabushiki Kaisha | Focus detecting apparatus having photoelectric area sensors |
| JP3006216B2 (ja) * | 1991-09-05 | 2000-02-07 | 富士ゼロックス株式会社 | ２次元密着型イメージセンサ及びその駆動方法 |
| US5401952A (en) * | 1991-10-25 | 1995-03-28 | Canon Kabushiki Kaisha | Signal processor having avalanche photodiodes |
| US5406332A (en) * | 1992-03-06 | 1995-04-11 | Canon Kabushiki Kaisha | Photoelectric converting device |
| US5351309A (en) * | 1992-06-30 | 1994-09-27 | National Science Council | Image edge sensor |
-
1993
- 1993-05-28 JP JP12708093A patent/JP3441761B2/ja not_active Expired - Fee Related
-
1996
- 1996-09-23 US US08/717,680 patent/US5726439A/en not_active Expired - Lifetime
-
1997
- 1997-11-04 US US08/964,363 patent/US5886343A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06339079A (ja) | 1994-12-06 |
| US5886343A (en) | 1999-03-23 |
| US5726439A (en) | 1998-03-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010904 |
|
| LAPS | Cancellation because of no payment of annual fees |