JP3313885B2 - 信号処理装置 - Google Patents
信号処理装置Info
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Description
【０００１】
【産業上の利用分野】本発明は情報記憶装置や光電変換
装置等に用いられる複数の個別信号を処理する信号処理
装置に関する。
装置等に用いられる複数の個別信号を処理する信号処理
装置に関する。
【０００２】
【従来の技術】リードオンリーメモリ（ＲＯＭ）に代表
される半導体記憶装置やイメージセンサーにおいては、
メモリセルやフォトセルのような信号源からの出力信号
をシフトレジスタを用いての垂直走査及び水平走査によ
るＸＹアドレス方式で順次時系列的に外部に出力するよ
うな構成が採用されている。
される半導体記憶装置やイメージセンサーにおいては、
メモリセルやフォトセルのような信号源からの出力信号
をシフトレジスタを用いての垂直走査及び水平走査によ
るＸＹアドレス方式で順次時系列的に外部に出力するよ
うな構成が採用されている。
【０００３】従来例の１つに特開昭６３−８６６７９号
公報に記載されているように、複数の信号を加算するよ
うな信号処理が光電変換装置等で行われるようになって
きている。
公報に記載されているように、複数の信号を加算するよ
うな信号処理が光電変換装置等で行われるようになって
きている。
【０００４】
【発明が解決する技術課題】しかしながら、信号を処理
する段階においてはダイナミックレンジの拡大やＳＮ比
の向上の点で更なる改善が求められている。
する段階においてはダイナミックレンジの拡大やＳＮ比
の向上の点で更なる改善が求められている。
【０００５】
【技術課題を解決する為の手段】本発明は上述した技術
課題を解決し、大きなダイナミックレンジをもち、高Ｓ
Ｎ比の信号処理を行える信号処理装置を提供することに
ある。
課題を解決し、大きなダイナミックレンジをもち、高Ｓ
Ｎ比の信号処理を行える信号処理装置を提供することに
ある。
【０００６】上述した目的は本発明の実施例によれば信
号源からの入力信号を保持する為の信号保持手段と、該
信号源側に設けられた結合容量と、を有し、該結合容量
と該信号保持手段とを接続する接続手段と、接続手段の
両端に第１のスイッチ手段を介して設けた第１のアンプ
手段とを含むことを特徴とする信号処理装置により達成
される。
号源からの入力信号を保持する為の信号保持手段と、該
信号源側に設けられた結合容量と、を有し、該結合容量
と該信号保持手段とを接続する接続手段と、接続手段の
両端に第１のスイッチ手段を介して設けた第１のアンプ
手段とを含むことを特徴とする信号処理装置により達成
される。
【０００７】
【作用】本発明の実施例によれば、ノイズ成分等をキャ
ンセルすべく信号成分のみを実質的に加算することがで
きる為に、ダイナミックレンジが拡大し、しかもＳＮ比
に優れた加算処理を行うことができる。
ンセルすべく信号成分のみを実質的に加算することがで
きる為に、ダイナミックレンジが拡大し、しかもＳＮ比
に優れた加算処理を行うことができる。
【０００８】
（実施例１）図１に本発明の第１の実施例を示す。本実
施例では入力端子ＶINからの入力信号のＡＣ信号成分を
とり出す為の結合容量となる容量手段１、リセット手段
３、接続手段となるサンプリング手段６、信号保持手段
となるホールド手段２、及び加算手段としてのバッファ
手段５、７、スイッチング手段４から構成されてる。ま
た、バッファ手段５の入出力特性は図２に示す様に原点
を通る傾き１の特性をもつものである。
施例では入力端子ＶINからの入力信号のＡＣ信号成分を
とり出す為の結合容量となる容量手段１、リセット手段
３、接続手段となるサンプリング手段６、信号保持手段
となるホールド手段２、及び加算手段としてのバッファ
手段５、７、スイッチング手段４から構成されてる。ま
た、バッファ手段５の入出力特性は図２に示す様に原点
を通る傾き１の特性をもつものである。
【０００９】次に図３のタイミングチャートを用いて、
本実施例の動作を簡単に説明する。
本実施例の動作を簡単に説明する。
【００１０】まず、時刻Ｔ1 において、φRS，φSHのパ
ルスがＨｉｇｈレベルになるとＭＯＳトランジスタがＯ
Ｎ状態になりノード８及びホールド容量２は端子ＶCLに
与えられる電圧により初期化される。時刻Ｔ2 におい
て、φRSがＬｏｗレベルになり、ＭＯＳトランジスタ３
はＯＦＦ状態になり、ノード８及びホールド容量２は浮
遊状態になる。
ルスがＨｉｇｈレベルになるとＭＯＳトランジスタがＯ
Ｎ状態になりノード８及びホールド容量２は端子ＶCLに
与えられる電圧により初期化される。時刻Ｔ2 におい
て、φRSがＬｏｗレベルになり、ＭＯＳトランジスタ３
はＯＦＦ状態になり、ノード８及びホールド容量２は浮
遊状態になる。
【００１１】次に、時刻ｔ3 において、入力信号１が立
上がると、浮遊状態にあるホールド容量２の電位は容量
１を介してもち上げられる。この時の電圧上昇巾は、
上がると、浮遊状態にあるホールド容量２の電位は容量
１を介してもち上げられる。この時の電圧上昇巾は、
【００１２】
【外１】 Ｃ1…容量手段１の容量値 Ｃ2…ホールド容量値 ＶS1…信号１の電圧値 で表わされる。
【００１３】次に時刻ｔ4 において、φSHが立下がる
と、ホールド容量２はノード８から切り離され、その
後、時刻Ｔ5 において入力信号が立下がっても、入力信
号立下がりの影響は受けない。一方で、ノード８の電位
は入力電圧が立下がるとともに下降している。
と、ホールド容量２はノード８から切り離され、その
後、時刻Ｔ5 において入力信号が立下がっても、入力信
号立下がりの影響は受けない。一方で、ノード８の電位
は入力電圧が立下がるとともに下降している。
【００１４】次に、時刻Ｔ6 において、φSWのパルスが
Ｈｉｇｈレベルになると、バッファ５の出力がノード８
と接続され、ノード９とノード８は同電位になる。時刻
Ｔ6において、φSWのパルスがＬｏｗレベルになるとス
イッチングＭＯＳトランジスタ４はＯＦＦ状態になり、
ノード８はバッファ５から切り離され、次に時刻Ｔ7に
おいて、φSHのパルスがＨｉｇｈレベルになりサンプリ
ングＭＯＳトランジスタ６がＯＮ状態になり、さらに時
刻Ｔ9 において、入力端子に次の入力信号２が与えられ
た時、ホールド容量２の電圧は上昇し、
Ｈｉｇｈレベルになると、バッファ５の出力がノード８
と接続され、ノード９とノード８は同電位になる。時刻
Ｔ6において、φSWのパルスがＬｏｗレベルになるとス
イッチングＭＯＳトランジスタ４はＯＦＦ状態になり、
ノード８はバッファ５から切り離され、次に時刻Ｔ7に
おいて、φSHのパルスがＨｉｇｈレベルになりサンプリ
ングＭＯＳトランジスタ６がＯＮ状態になり、さらに時
刻Ｔ9 において、入力端子に次の入力信号２が与えられ
た時、ホールド容量２の電圧は上昇し、
【００１５】
【外２】 ＶS2…信号２の電圧値 となり、入力信号のアナログ加算が実現できる。以上の
動作を繰り返し行なうことにより
動作を繰り返し行なうことにより
【００１６】
【外３】 の加算演算が実現できる。（１．３）式に示す通り、加
算ゲインを大きくする為にはＣ1 ≫Ｃ2 とすればよいこ
とは明らかである。
算ゲインを大きくする為にはＣ1 ≫Ｃ2 とすればよいこ
とは明らかである。
【００１７】（実施例２）第１の実施例では入力信号
は、（基準電圧）−（入力信号１）−（基準電圧）−
（入力信号２）…の時系列で与えられていたが、例え
ば、光電変換素子からの出力信号が基準電圧−（１画素
目の暗時出力信号（Ｎ１））−基準電圧−（１画素目の
明時出力信号（Ｓ１））−基準電圧−（２画素目の暗時
出力信号（Ｎ２））−…の時系列で入力信号が与えられ
た場合｛（Ｓ１信号）−（Ｎ１信号）｝＋｛（Ｓ２信
号）−（Ｎ２信号）｝＋…の演算も行なうことができ
る。従って各画素におけるノイズの除去された光信号成
分の加算が可能になる。
は、（基準電圧）−（入力信号１）−（基準電圧）−
（入力信号２）…の時系列で与えられていたが、例え
ば、光電変換素子からの出力信号が基準電圧−（１画素
目の暗時出力信号（Ｎ１））−基準電圧−（１画素目の
明時出力信号（Ｓ１））−基準電圧−（２画素目の暗時
出力信号（Ｎ２））−…の時系列で入力信号が与えられ
た場合｛（Ｓ１信号）−（Ｎ１信号）｝＋｛（Ｓ２信
号）−（Ｎ２信号）｝＋…の演算も行なうことができ
る。従って各画素におけるノイズの除去された光信号成
分の加算が可能になる。
【００１８】図４のタイミングチャートを用いて簡単に
説明する。
説明する。
【００１９】時刻Ｔ1 において、入力端子にＮ１信号が
与えられ、次に時刻Ｔ2 においてφRS，φSHのパルスが
Ｈｉｇｈレベルになると、ＭＯＳトランジスタ３、６が
ＯＮ状態になり、ホールド容量がＶCLに初期化される。
与えられ、次に時刻Ｔ2 においてφRS，φSHのパルスが
Ｈｉｇｈレベルになると、ＭＯＳトランジスタ３、６が
ＯＮ状態になり、ホールド容量がＶCLに初期化される。
【００２０】次に、時刻Ｔ3 において、φRSのパルスが
Ｌｏｗレベルになり、ＭＯＳトランジスタ３がＯＦＦ状
態になると、ホールド容量２は浮遊状態になり、次に時
刻Ｔ4 において入力信号が基準レベルまで立下がると、
ホールド容量２には、
Ｌｏｗレベルになり、ＭＯＳトランジスタ３がＯＦＦ状
態になると、ホールド容量２は浮遊状態になり、次に時
刻Ｔ4 において入力信号が基準レベルまで立下がると、
ホールド容量２には、
【００２１】
【外４】 の電圧が得られる。
【００２２】さらに、時刻Ｔ5 において、入力端子にＳ
１信号が与えられると、ホールド容量２には、
１信号が与えられると、ホールド容量２には、
【００２３】
【外５】 の電圧が得られる。
【００２４】次に、Ｓ１信号が立下がる前に時刻Ｔ6 に
おいて、φSHにＬｏｗレベルのパルスを印加し、ＭＯＳ
トランジスタ６をＯＦＦ状態にすることでホールド容量
２の電位は時刻Ｔ7 におけるＳ１信号の立下がりの影響
を受けない。
おいて、φSHにＬｏｗレベルのパルスを印加し、ＭＯＳ
トランジスタ６をＯＦＦ状態にすることでホールド容量
２の電位は時刻Ｔ7 におけるＳ１信号の立下がりの影響
を受けない。
【００２５】次に、時刻Ｔ8 において、次のＮ2 信号が
入力された後、時刻Ｔ9 において、φSWにＨｉｇｈレベ
ルのパルスを印加し、ＭＯＳトランジスタ４をＯＮ状態
にすると、ノード８はバッファ５により、ホールド容量
２と同電位になる。
入力された後、時刻Ｔ9 において、φSWにＨｉｇｈレベ
ルのパルスを印加し、ＭＯＳトランジスタ４をＯＮ状態
にすると、ノード８はバッファ５により、ホールド容量
２と同電位になる。
【００２６】次に、φSWにＬｏｗレベルのパルスを印加
し、ＭＯＳトランジスタ４をＯＦＦ状態にした後、時刻
Ｔ10においてφSHにＨｉｇｈレベルのパルスを印加し、
ＭＯＳトランジスタ６をＯＮ状態にする。
し、ＭＯＳトランジスタ４をＯＦＦ状態にした後、時刻
Ｔ10においてφSHにＨｉｇｈレベルのパルスを印加し、
ＭＯＳトランジスタ６をＯＮ状態にする。
【００２７】この時点でノード８、ノード９は（２．
２）式で与えられた電圧になり、次に、時刻Ｔ11におい
てＮ２信号が立下がり、時刻Ｔ12においてＳ２信号が立
ち上がると、ホールド容量２は、
２）式で与えられた電圧になり、次に、時刻Ｔ11におい
てＮ２信号が立下がり、時刻Ｔ12においてＳ２信号が立
ち上がると、ホールド容量２は、
【００２８】
【外６】 で与えられる電圧になり、時刻Ｔ13において、φSHにＬ
ｏｗレベルのパルスが印加され、ＭＯＳトランジスタ６
がＯＦＦ状態になると、ホールド容量２の電位は保持さ
れる。
ｏｗレベルのパルスが印加され、ＭＯＳトランジスタ６
がＯＦＦ状態になると、ホールド容量２の電位は保持さ
れる。
【００２９】この動作を繰り返し行なう事により、
【００３０】
【外７】 の電圧を得ることができる。
【００３１】本実施例は、例えば入力信号のオフセット
電圧が大きく入力信号をそのまま加算すると、高々数回
の加算で回路が飽和してしまう場合に、Ｎ信号にオフセ
ット電圧を入力すると、実効的なダイナミックレンジを
大きくできる。また、本回路の入力信号として、光電変
換装置の出力信号を用いる場合、Ｎ信号として、暗時の
出力電圧を入力することにより、光信号成分だけの加算
演算が可能となり、有効である。
電圧が大きく入力信号をそのまま加算すると、高々数回
の加算で回路が飽和してしまう場合に、Ｎ信号にオフセ
ット電圧を入力すると、実効的なダイナミックレンジを
大きくできる。また、本回路の入力信号として、光電変
換装置の出力信号を用いる場合、Ｎ信号として、暗時の
出力電圧を入力することにより、光信号成分だけの加算
演算が可能となり、有効である。
【００３２】（実施例３）今まで説明した実施例では、
バッファ５は図２に示す様な理想的な特性をもつものと
して説明した。しかしながら、実際には、図５の一点鎖
線に示す様に有限のオフセット電圧Ｖｏｆがある。この
場合、図１の構成では、１回の加算演算毎に、バッファ
によるフィード・バックを行なっている為、オフセット
電圧も加算される為加算回数が多い程その誤差は大きく
なる。
バッファ５は図２に示す様な理想的な特性をもつものと
して説明した。しかしながら、実際には、図５の一点鎖
線に示す様に有限のオフセット電圧Ｖｏｆがある。この
場合、図１の構成では、１回の加算演算毎に、バッファ
によるフィード・バックを行なっている為、オフセット
電圧も加算される為加算回数が多い程その誤差は大きく
なる。
【００３３】本実施例は、バッファ５にオフセット電圧
があった場合でも正確な加算演算が行なえるもので、そ
の構成は図６の様になる。
があった場合でも正確な加算演算が行なえるもので、そ
の構成は図６の様になる。
【００３４】本実施例の動作を図７のタイミング・チャ
ートを用いて簡単に説明する。
ートを用いて簡単に説明する。
【００３５】図７では、入力信号として、５個の信号が
入力され、まず、時刻Ｔ1 からＴ6までは、入力端子に
は基準レベルを入力し、その間、実施例１で示した加算
演算を５回繰り返す。この時動作する系は、容量１、サ
ンプリングＭＯＳ６２、ホールド容量２２、スイッチン
グ手段１２、バッファ５、スイッチング手段４で構成さ
れる系である。尚、この期間中、φ1 にはＬｏｗレベ
ル、φ2 にはＨｉｇｈレベルのパルスを印加し、ＭＯＳ
トランジスタ１１はＯＦＦ状態、１２はＯＮ状態にする
為、実施例１で示した動作と全く同じになるので、ホー
ルド容量２２には５回分の演算誤差電圧がホールドされ
る。
入力され、まず、時刻Ｔ1 からＴ6までは、入力端子に
は基準レベルを入力し、その間、実施例１で示した加算
演算を５回繰り返す。この時動作する系は、容量１、サ
ンプリングＭＯＳ６２、ホールド容量２２、スイッチン
グ手段１２、バッファ５、スイッチング手段４で構成さ
れる系である。尚、この期間中、φ1 にはＬｏｗレベ
ル、φ2 にはＨｉｇｈレベルのパルスを印加し、ＭＯＳ
トランジスタ１１はＯＦＦ状態、１２はＯＮ状態にする
為、実施例１で示した動作と全く同じになるので、ホー
ルド容量２２には５回分の演算誤差電圧がホールドされ
る。
【００３６】次に、時刻Ｔ6以降において、入力信号を
５個入力すると、５回分の演算誤差を含んだ演算結果
は、ホールド容量２１にホールドされる。
５個入力すると、５回分の演算誤差を含んだ演算結果
は、ホールド容量２１にホールドされる。
【００３７】この期間中、φ1 にはＨｉｇｈレベル、φ
2 にはＬｏｗレベルのパルスを印加し、ＭＯＳトランジ
スタ１１はＯＮ状態、１２はＯＦＦ状態になっており、
動作する系は、容量１、サンプリングＭＯＳ６１、ホー
ルド容量２１、スイッチング手段１１、バッファ５、ス
イッチング手段４で構成される系である。以上の動作が
終了した後、ホールド容量２１、２２の間で差分演算を
行なう事により、誤差のない、加算演算結果が得られ
る。
2 にはＬｏｗレベルのパルスを印加し、ＭＯＳトランジ
スタ１１はＯＮ状態、１２はＯＦＦ状態になっており、
動作する系は、容量１、サンプリングＭＯＳ６１、ホー
ルド容量２１、スイッチング手段１１、バッファ５、ス
イッチング手段４で構成される系である。以上の動作が
終了した後、ホールド容量２１、２２の間で差分演算を
行なう事により、誤差のない、加算演算結果が得られ
る。
【００３８】尚、本実施例では、バッファ５のオフセッ
ト電圧の加算を行なう期間と、信号の加算を行なう期間
を完全に分離して行なっていたが、１回の信号加算につ
いて、信号自身を加算する期間と、バッファのオフセッ
ト電圧を加算する期間を交互に設けてもよい事は言うま
でもない。この場合、入力信号の数が予めわからなくて
も誤差のない加算結果が得られる。
ト電圧の加算を行なう期間と、信号の加算を行なう期間
を完全に分離して行なっていたが、１回の信号加算につ
いて、信号自身を加算する期間と、バッファのオフセッ
ト電圧を加算する期間を交互に設けてもよい事は言うま
でもない。この場合、入力信号の数が予めわからなくて
も誤差のない加算結果が得られる。
【００３９】又、図８、図９は本発明との比較の為の信
号処理装置の例であり、タイミングＴ2 、Ｔ3 、Ｔ5 に
示すように信号源からの入力信号ＶINの立上がりによる
ノイズｎが現われていた。本発明によれば、このような
ノイズｎを除去しＳＮ比が高められたダイナミックレン
ンジの大きい信号を得ることができる。
号処理装置の例であり、タイミングＴ2 、Ｔ3 、Ｔ5 に
示すように信号源からの入力信号ＶINの立上がりによる
ノイズｎが現われていた。本発明によれば、このような
ノイズｎを除去しＳＮ比が高められたダイナミックレン
ンジの大きい信号を得ることができる。
【００４０】（実施例４）実施例１の構成で、アナログ
信号の加算演算が
信号の加算演算が
【００４１】
【外８】 で得られることを説明し、また、ゲインを大きくする為
に、Ｃ1 ≫Ｃ2 とすることが望ましいと述べた。しかし
ながら、Ｃ1 を大きくすると、チップサイズが大きくな
り、コスト増大につながり、また、Ｃ2 をノード９の寄
生容量レベルまで低減すると、クロックによるノイズや
熱雑音等のランダム・ノイズが増大することが危惧され
る。
に、Ｃ1 ≫Ｃ2 とすることが望ましいと述べた。しかし
ながら、Ｃ1 を大きくすると、チップサイズが大きくな
り、コスト増大につながり、また、Ｃ2 をノード９の寄
生容量レベルまで低減すると、クロックによるノイズや
熱雑音等のランダム・ノイズが増大することが危惧され
る。
【００４２】本実施例では、上記の課題を解決する為に
なされたものであり、構成は図１０の様になる。つま
り、サンプリングＭＯＳトランジスタ６の前にバッファ
手段５２が設けられている。
なされたものであり、構成は図１０の様になる。つま
り、サンプリングＭＯＳトランジスタ６の前にバッファ
手段５２が設けられている。
【００４３】本実施例の動作を以下図１１のタイミング
図を用いて簡単に説明する。
図を用いて簡単に説明する。
【００４４】まず時刻Ｔ0 からＴ1 の期間でφRS，φSH
にＨｉｇｈレベルのパルスを印加し、ノード８及びノー
ド９をＶCLに初期化する。次に、時刻Ｔ2 において入力
端子Ｖinより入力信号１が入力されると、ノード８の電
位が
にＨｉｇｈレベルのパルスを印加し、ノード８及びノー
ド９をＶCLに初期化する。次に、時刻Ｔ2 において入力
端子Ｖinより入力信号１が入力されると、ノード８の電
位が
【００４５】
【外９】 だけ上昇する。この時、ＣS を非常に小さく設計するこ
とにより、
とにより、
【００４６】
【外１０】 にすることができる。
【００４７】次に、時刻Ｔ3 において、φSHにＨｉｇｈ
レベルのパルスを印加することにより、ノード８の電位
をバッファ５２を用いて、ホールド容量２に書き込む。
この時、バッファ５２の入力特性はバッファ５と同様の
特性にしておく必要がある。
レベルのパルスを印加することにより、ノード８の電位
をバッファ５２を用いて、ホールド容量２に書き込む。
この時、バッファ５２の入力特性はバッファ５と同様の
特性にしておく必要がある。
【００４８】その後、φSHのパルスをＬｏｗレベルに立
ち下げるとサンプリングＭＯＳトランジスタ６はＯＦＦ
状態になり、その後入力信号が立下がり、ノード８の電
位が降下してもその影響は受けない。
ち下げるとサンプリングＭＯＳトランジスタ６はＯＦＦ
状態になり、その後入力信号が立下がり、ノード８の電
位が降下してもその影響は受けない。
【００４９】次に、時刻Ｔ4 において、φSWにＨｉｇｈ
レベルのパルスを印加すると、ＭＯＳトランジスタ４が
ＯＮ状態になり、ホールド容量の電位がノード８に書き
込まれる。さらにその後入力信号２が入力されると、
レベルのパルスを印加すると、ＭＯＳトランジスタ４が
ＯＮ状態になり、ホールド容量の電位がノード８に書き
込まれる。さらにその後入力信号２が入力されると、
【００５０】
【外１１】 と、信号１と信号２の加算結果が得られる。
【００５１】以上の動作を繰り返し行なう事により、
【００５２】
【外１２】 で与えられる加算演算が実現できる。本実施例による
と、加算ゲインを大きくし、かつホールド容量を大きく
することができ、安定した出力を得ることができる。
と、加算ゲインを大きくし、かつホールド容量を大きく
することができ、安定した出力を得ることができる。
【００５３】今までの実施例ではカップリング手段とホ
ールド手段との間に接続手段を設けていたが、これは別
になくてもよい。
ールド手段との間に接続手段を設けていたが、これは別
になくてもよい。
【００５４】又、今までの実施例において、ホールド容
量、カップリング容量は、ＰＮ接合容量やＭＯＳ容量を
利用することができるのはもちろん、その他、図１２の
ようにホールド容量は後段の出力アンプの入力容量や、
フィードパックアンプの入力容量を用いても全く問題な
く、その場合ＣＺを小さくできる為、回路のゲインを向
上することができる。
量、カップリング容量は、ＰＮ接合容量やＭＯＳ容量を
利用することができるのはもちろん、その他、図１２の
ようにホールド容量は後段の出力アンプの入力容量や、
フィードパックアンプの入力容量を用いても全く問題な
く、その場合ＣＺを小さくできる為、回路のゲインを向
上することができる。
【００５５】（実施例５）図１３に本発明による第５の
実施例を示す。
実施例を示す。
【００５６】本実施例は、第１の実施例に対して、出力
アンプを反転型のアンプにしたものであり、実施例１と
全く同じ駆動をする事により、信号の減算ができること
は容易に理解されよう。また、ここで、反転型のアンプ
は例えば図１４に示すエミッタ接地型のアンプを用いれ
ば問題ない。
アンプを反転型のアンプにしたものであり、実施例１と
全く同じ駆動をする事により、信号の減算ができること
は容易に理解されよう。また、ここで、反転型のアンプ
は例えば図１４に示すエミッタ接地型のアンプを用いれ
ば問題ない。
【００５７】（実施例６）さらに、第１の実施例で提示
した回路においても、パルスタイミングを変更すること
により、減算が行なえる。
した回路においても、パルスタイミングを変更すること
により、減算が行なえる。
【００５８】図１５に本発明による第６の実施例のタイ
ミングチャートを示す。以下図１５と図１の回路図を用
いて動作を簡単に示す。
ミングチャートを示す。以下図１５と図１の回路図を用
いて動作を簡単に示す。
【００５９】まず時刻Ｔ１において、φRS及びφSHにＨ
ｉｇｈレベルのパルスが印加されると、ＭＯＳトランジ
スタ３及び６がＯＮ状態になり、節点８，及び９が電圧
ＶCLに初期化される。次に時刻ｔ2において、入力信号
が立上がるが、この時点では、まだ節点８，９はリセッ
ト状態にある。時刻ｔ3において、φRSのパルスが立下
るとＭＯＳトランジスタ３がＯＦＦ状態になるがまだＭ
ＯＳトランジスタ９はＯＮ状態にあり、節点８，９は導
通している。この状態で時刻ｔ4において入力信号が立
下がると、クランプ容量１を介して、節点８，９は下方
にふられる。
ｉｇｈレベルのパルスが印加されると、ＭＯＳトランジ
スタ３及び６がＯＮ状態になり、節点８，及び９が電圧
ＶCLに初期化される。次に時刻ｔ2において、入力信号
が立上がるが、この時点では、まだ節点８，９はリセッ
ト状態にある。時刻ｔ3において、φRSのパルスが立下
るとＭＯＳトランジスタ３がＯＦＦ状態になるがまだＭ
ＯＳトランジスタ９はＯＮ状態にあり、節点８，９は導
通している。この状態で時刻ｔ4において入力信号が立
下がると、クランプ容量１を介して、節点８，９は下方
にふられる。
【００６０】その後、時刻ｔ5において、φSHをＬｏｗ
レベルにし、ＭＯＳトランジスタ９をＯＦＦ状態にし、
節点９の電位を保持する。さらに、その後時刻ｔ6にお
いて、２回目の入力信号が加わっても、節点９はクラン
プ容量から切り離されている為、影響を受けない。次に
時刻ｔ7においてφSWにＨｉｇｈレベルのパルスを加
え、節点８の電位を節点９と同電位にした後、時刻ｔ8
において、φSHにＨｉｇｈレベルのパルスを印加し、節
点８，９を導通させた後、Ｔ９においてφSWのパルスを
立下げ、節点８を浮遊にする。その後時刻Ｔ10におい
て、入力信号が立下がると、節点９は下方にふられ、結
果的に、実施例１に示したのと同様に、
レベルにし、ＭＯＳトランジスタ９をＯＦＦ状態にし、
節点９の電位を保持する。さらに、その後時刻ｔ6にお
いて、２回目の入力信号が加わっても、節点９はクラン
プ容量から切り離されている為、影響を受けない。次に
時刻ｔ7においてφSWにＨｉｇｈレベルのパルスを加
え、節点８の電位を節点９と同電位にした後、時刻ｔ8
において、φSHにＨｉｇｈレベルのパルスを印加し、節
点８，９を導通させた後、Ｔ９においてφSWのパルスを
立下げ、節点８を浮遊にする。その後時刻Ｔ10におい
て、入力信号が立下がると、節点９は下方にふられ、結
果的に、実施例１に示したのと同様に、
【００６１】
【外１３】 が得られる。この動作を必要回数繰り返すことにより
【００６２】
【外１４】 の減算演算が実現できる。
【００６３】以上、減算の方法を述べたが、他にも、入
力信号自体を反転させる事により、減算を行なう事がで
きる事は容易に理解できよう。
力信号自体を反転させる事により、減算を行なう事がで
きる事は容易に理解できよう。
【００６４】さらに、入力端子を複数個設ける事も可能
である。
である。
【００６５】（実施例７）図１６に本発明による第７の
実施例を示す。
実施例を示す。
【００６６】本実施例では入力炭素をＶIN1，ＶIN2の２
端子設け、それに応じて、クランプ容量２０１，２１１
サンプルホールドスイッチ２０６，２１６，フィードバ
ックスイッチ２０４，２１４とそれぞれ２個ずつ設け
た。
端子設け、それに応じて、クランプ容量２０１，２１１
サンプルホールドスイッチ２０６，２１６，フィードバ
ックスイッチ２０４，２１４とそれぞれ２個ずつ設け
た。
【００６７】動作は実施例１と全く同じであり、入力を
２系統同時に行なっても、時分割で行なってもよい。
２系統同時に行なっても、時分割で行なってもよい。
【００６８】また、クランプ容量値２０１，２１１を、
それぞれ異なる値で設計すると、ＶIN1からの入力とＶ
IN2からの入力で、異なる重みをつけることが可能にな
る。
それぞれ異なる値で設計すると、ＶIN1からの入力とＶ
IN2からの入力で、異なる重みをつけることが可能にな
る。
【００６９】さらに、ＶIN1又はＶIN2の一方に、反転型
のアンプ出力を接続する事により、加算，減算を同時又
は時分割で行なうこともできる。
のアンプ出力を接続する事により、加算，減算を同時又
は時分割で行なうこともできる。
【００７０】
【発明の効果】本発明によれば、入力信号の立上がりや
立下がりによる悪影響を抑え、実質的に信号成分のみを
加算することができ、ダイナミックレンジを大きくし、
ＳＮ比を向上させられる。
立下がりによる悪影響を抑え、実質的に信号成分のみを
加算することができ、ダイナミックレンジを大きくし、
ＳＮ比を向上させられる。
【図１】本発明の実施例１による信号処理装置の回路構
成図である。
成図である。
【図２】本発明に用いられるバッファ回路の特性を示す
グラフである。
グラフである。
【図３】実施例１による信号処理装置の動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図４】本発明の実施例２による信号処理装置の動作を
説明するためのタイミングチャートである。
説明するためのタイミングチャートである。
【図５】本発明に用いられるバッファ回路の別の特性を
示すグラフである。
示すグラフである。
【図６】本発明の実施例３による信号処理装置の回路構
成図である。
成図である。
【図７】実施例３による信号処理装置の動作を説明する
為のタイミングチャートである。
為のタイミングチャートである。
【図８】従来の信号処理装置の回路図である。
【図９】従来の信号処理装置の動作を説明する為のタイ
ミングチャートである。
ミングチャートである。
【図１０】本発明の実施例４による信号処理装置の回路
図である。
図である。
【図１１】実施例４による信号処理装置の動作を説明す
る為のタイミングチャートである。
る為のタイミングチャートである。
【図１２】実施例１の変更例を示す図である。
【図１３】実施例５の回路図である。
【図１４】実施例５の要部回路図である。
【図１５】実施例６のタイミングチャートである。
【図１６】実施例７の構成図である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06G 7/184 H04N 1/028 H03K 19/00
Claims (9)
- 【請求項１】 信号源からの入力信号を保持する為の信
号保持手段と、 該信号源側に設けられた結合容量と、を有し、 該結合容量と該信号保持手段とを接続する接続手段と、
該接続手段の両端に第１のスイッチ手段を介して設けた
第１のアンプ手段と、を含むことを特徴とする信号処理
装置。 - 【請求項２】 前記信号保持手段はキャパシタを含む請
求項１の信号処理装置。 - 【請求項３】 前記接続手段は選択的に接続される第２
のスイッチ手段を含む請求項１の信号処理装置。 - 【請求項４】 前記保持手段の信号を出力する為の第２
のアンプ手段を有する請求項１の信号処理装置。 - 【請求項５】 前記結合容量と前記接続手段との接続点
を所定の電信に接続する第３のスイッチ手段を有する請
求項１の信号処理装置。 - 【請求項６】 前記保持手段を複数有し、各保持手段を
夫々前記結合容量に接続する複数の接続手段を有する請
求項１の信号処理装置。 - 【請求項７】 前記結合容量と前記接続手段の間に第３
のアンプ手段を有する請求項１の信号処理装置。 - 【請求項８】 前記保持手段は第１のアンプの入力容量
を含む請求項１の信号処理装置。 - 【請求項９】 前記信号源と結合容量と接続手段の組を
夫々複数有する請求項１の信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12124894A JP3313885B2 (ja) | 1993-06-02 | 1994-06-02 | 信号処理装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13201093 | 1993-06-02 | ||
| JP5-132010 | 1993-06-02 | ||
| JP12124894A JP3313885B2 (ja) | 1993-06-02 | 1994-06-02 | 信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0749918A JPH0749918A (ja) | 1995-02-21 |
| JP3313885B2 true JP3313885B2 (ja) | 2002-08-12 |
Family
ID=26458666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12124894A Expired - Fee Related JP3313885B2 (ja) | 1993-06-02 | 1994-06-02 | 信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3313885B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4644086B2 (ja) * | 2005-09-27 | 2011-03-02 | 浜松ホトニクス株式会社 | 固体撮像装置 |
| CN101632297B (zh) | 2007-02-28 | 2012-01-18 | 浜松光子学株式会社 | 固体摄像装置 |
-
1994
- 1994-06-02 JP JP12124894A patent/JP3313885B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0749918A (ja) | 1995-02-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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