TWI453600B - 在存儲卡及主機設備間提供通訊的電路、方法及系統 - Google Patents

在存儲卡及主機設備間提供通訊的電路、方法及系統 Download PDF

Info

Publication number
TWI453600B
TWI453600B TW101125643A TW101125643A TWI453600B TW I453600 B TWI453600 B TW I453600B TW 101125643 A TW101125643 A TW 101125643A TW 101125643 A TW101125643 A TW 101125643A TW I453600 B TWI453600 B TW I453600B
Authority
TW
Taiwan
Prior art keywords
mode
signal
pins
host device
interface circuit
Prior art date
Application number
TW101125643A
Other languages
English (en)
Other versions
TW201305826A (zh
Inventor
Miki Takahashi
Original Assignee
Maishi Electronic Shanghai Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Maishi Electronic Shanghai Ltd filed Critical Maishi Electronic Shanghai Ltd
Publication of TW201305826A publication Critical patent/TW201305826A/zh
Application granted granted Critical
Publication of TWI453600B publication Critical patent/TWI453600B/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Information Transfer Systems (AREA)
  • Dc Digital Transmission (AREA)

Description

在存儲卡及主機設備間提供通訊的電路、方法及系統
本發明係有關一種通訊電路、方法及系統，尤其一種是在存儲卡及主機設備間提供通訊的電路、方法及系統。
圖1所示為一種傳統用於主機設備與安全數位卡在傳統模式或超高速-II(UHS-II)模式下通訊的介面電路100的示意圖。介面電路100包括控制單元110及輸入/輸出(I/O)單元120。I/O單元120包括超高速-II I/O單元122，傳統I/O單元126及公用I/O單元124。超高速-II I/O單元122與公用I/O單元124在超高速-II模式下傳輸信號，傳統I/O單元126與公用I/O單元124在傳統模式下傳輸信號。
超高速-II I/O單元122包括耦接至傳輸電路A的引腳P1-P4，傳統I/O單元126包括耦接至傳輸電路C的引腳P7-P10，公用I/O單元124包括耦接至傳輸電路B的引腳P5-P6。傳輸電路B支持傳統模式及超高速-II模式。在超高速-II模式下，傳輸電路A及傳輸電路B透過引腳P1-P6傳輸信號；在傳統模式下，傳輸電路B及傳輸電路C透過引腳P5-P10傳輸信號。控制單元110控制I/O單元120中相應的I/O單元在傳統模式或超高速-II模式下傳輸信號。
更詳細地說，傳輸電路B包括工作於超高速-II模式下的電路B1，工作於超高速-II模式及傳統模式下的電路B2，工作于傳統模式下的電路B3。控制單元110產生信號A’，信號B1’-B3’及信號C’。在超高速-II模式下，傳輸 電路A、電路B1及電路B2分別經由信號A’及信號B1’-B2’致能，電路B3及傳輸電路C分別經由信號B3’及信號C’除能。在傳統模式下，傳輸電路A及電路B1分別經由信號A’及信號B1除能，電路B2、電路B3及傳輸電路C分別經由信號B2’-B3’及信號C’致能。
不利地，由於公用I/O單元124既支持傳統模式又支持超高速-II模式，介面電路100中可能需要複雜的控制。換言之，為根據傳輸模式致能及除能I/O單元120中相應的傳輸電路，介面電路100中需使用多個信號，例如，信號A’、信號B1’-B3’及信號C’。
本發明要解決的技術問題在於提供一種在存儲卡及主機設備間提供通訊的電路、方法及系統，從而透過使用較少的控制信號，採用較為簡單的控制，就能實現根據選擇的傳輸模式傳輸信號的功能。
本發明提供了一種提供存儲卡與主機設備間通訊的介面電路，包括一第一組引腳，耦接至該介面電路；一第二組引腳，耦接至該介面電路；以及一控制單元，耦接至該第一組引腳以及該第二組引腳，在一第一模式下，致能該第一組引腳，除能該第二組引腳，並透過該第一組引腳，在該主機設備和該存儲卡間傳輸一第一組信號；在一第二模式下，致能該第二組引腳，除能該第一組引腳，並透過該第二組引腳，在該主機設備和該存儲卡間傳輸一第二組信號，且其中，在該第二模式下，該控制單元透過該 第二組引腳中的一時脈引腳以差分傳輸形式傳輸該第二組信號中的一時脈信號，且該第二模式下的信號傳輸速度高於該第一模式下的信號傳輸速度。
本發明還提供一種提供存儲卡與主機設備間通訊的系統，包括：一主機設備；一存儲卡；以及一介面電路，提供存儲卡與主機設備間通訊，該介面電路包括：一第一單元；一第二單元；以及一控制單元，接收一選擇信號，並根據該選擇信號透過致能該第一單元並除能該第二單元，以透過該第一單元在該主機設備與該存儲卡間以一第一信號傳輸速度傳輸一第一信號調整信號傳輸速度，或致能該第二單元並除能該第一單元，以透過該第二單元在該主機設備與該存儲卡間傳輸一時脈信號及一第二信號調整信號傳輸速度；其中該控制單元以一第二信號傳輸速度傳輸該第二信號，並以差分傳輸形式傳輸該時脈信號。
本發明還提供了一種為主機設備與存儲卡間提供通訊的方法，包括從一第一模式及一第二模式中選擇一模式；若選中該第一模式，則致能一第一組引腳並除能一第二組引腳，在該主機設備與該存儲卡間透過該第一組引腳傳輸一第一組信號；若選中該第二模式，則除能該第一組引腳並致能該第二組引腳，在該主機設備與該存儲卡間透過該第二組引腳傳輸一第二組信號，其中，傳輸該第二組信號包括透過該第二組引腳中的一時脈引腳以差分傳輸形式傳輸該第二組信號中的一時脈信號，且該第二模式下的信號傳輸速度高於該第一模式下的信號傳輸速度。
以下將對本發明的實施例給出詳細的說明。雖然本發明將結合實施例進行闡述，但應理解這並非意指將本發明限定於這些實施例。相反地，本發明意在涵蓋由後附申請專利範圍所界定的本發明精神和範圍內所定義的各種變化、修改和均等物。
此外，在以下對本發明的詳細描述中，為了提供針對本發明的完全的理解，提供了大量的具體細節。然而，於本技術領域中具有通常知識者將理解，沒有這些具體細節，本發明同樣可以實施。在另外的一些實例中，對於大家熟知的方法、程序、元件和電路未作詳細描述，以便於凸顯本發明之主旨。
圖2所示為根據本發明一實施例的為主機設備與存儲卡間提供通訊的介面電路200。主機設備可為可從存儲卡中讀取資料或將資料寫入存儲卡內的電子設備，但不以此為限。例如，電子設備可為存儲卡控制器晶片、存儲卡讀卡器或數位攝影機。存儲卡可為安全數位(SD)卡，但不以此為限。介面電路200在存儲卡與主機設備間傳輸資料。在一個實施例中，主機設備包括介面電路200。在另一個實施例中，安全數位卡包括介面電路200。
介面電路200支持多個傳輸模式。多個傳輸模式可為傳統模式(例如，高速(HS)模式或超高速-I(UHS-I)模式)及高級模式(例如，超高速-II模式)，但不以此為限。在多個傳輸模式下傳輸的信號可為資料信號、命令信號或時脈信號，但不以此為限。在一個實施例中，高級模式下的資料 傳輸速度高於傳統模式下的資料傳輸速度。
在一個實施例中，主機設備檢測存儲卡的類型，並根據檢測結果在多個傳輸模式中選擇傳輸模式。若檢測結果顯示存儲卡僅支持一種模式，且主機設備支持此種模式，則主機設備選擇存儲卡支持的模式。若檢測結果顯示存儲卡支持多種模式，而主機設備僅支持存儲卡所支持的多個模式中的一種模式，則主機設備選擇主機設備支持的模式。若存儲卡與主機設備均支持多個傳輸模式，則主機設備選擇存儲卡與主機設備共同支持的、具有較高信號傳輸速度的模式。
如圖2所示，介面電路200包括傳統輸入/輸出(I/O)單元230，在傳統模式下傳輸信號。介面電路200還包括超高速-II I/O單元220，在超高速-II模式下傳輸信號超高速超高速。介面電路200還包括控制單元210，接收來自主機設備的選擇信號。選擇信號取決於主機設備及存儲卡共同支持的傳輸模式，並指示從多個傳輸模式中選出的一模式。控制單元210根據選擇信號控制傳統I/O單元230及超高速-II I/O單元220以傳輸信號。例如，若傳統模式被選中，則控制單元210透過信號L致能傳統I/O單元230，並透過信號U除能超高速-II I/O單元220。若超高速-II模式被選中，則控制單元210透過信號L除能傳統I/O單元230，並透過信號U致能超高速-II I/O單元220。超高速如圖2所示，超高速-II I/O單元220的一組引腳耦接至介面電路200中的一組傳輸電路，例如，I/O引腳PUD0+及PUD0-耦接至傳輸電路UD0，I/O引腳PUD1+及PUD1- 耦接至傳輸電路UD1，I/O引腳PRCLK+及PRCLK-耦接至傳輸電路RCLK。在一個實施例中，I/O引腳PUD0+、PUD0-、PUD1+、PUD1-、PRCLK+及PRCLK-以及傳輸電路UD0、UD1及RCLK均集成於介面電路200內。本發明中的“I/O引腳”指具有輸入功能的引腳，或具有輸出功能的引腳，或具有輸入及輸出功能的引腳。
在超高速-II模式下，介面電路200透過I/O引腳PUD0+、PUD0-、PUD1+、PUD1-、PRCLK+及PRCLK-傳輸一組信號。更詳細地說，在超高速-II模式下，控制單元210控制傳輸電路UD0及UD1，以分別透過I/O引腳PUD0+及PUD0-以及I/O引腳PUD1+及PUD1-傳輸信號。在一個實施例中，傳輸電路UD0透過I/O引腳PUD0+及PUD0-將信號從主機設備傳輸至安全數位卡，傳輸電路UD1透過I/O引腳PUD1+及PUD1-將信號從安全數位卡傳輸至主機設備。在另一實施例中，傳輸電路UD1透過I/O引腳PUD1+及PUD1-將信號從主機設備傳輸至安全數位卡，傳輸電路UD0透過I/O引腳PUD0+及PUD0-將信號從安全數位卡傳輸至主機設備。
在超高速-II模式下，控制單元210控制傳輸電路RCLK透過I/O引腳PRCLK+及PRCLK-在主機設備與安全數位卡間傳輸時脈信號，例如，從主機設備傳輸至安全數位卡。在一個實施例中，傳輸電路RCLK傳輸的時脈信號的頻率低於傳輸電路UD0及UD1傳輸的信號的頻率。在另一個實施例中，傳輸電路UD0、UD1及RCLK傳輸差分信號。例如，傳輸電路RCLK透過I/O引腳PRCLK+及 PRCLK-傳輸互補的兩個信號。
如圖2所示，傳統I/O單元230的一組引腳耦接至介面電路200中的一組傳輸電路，例如，I/O引腳PLD0-PLD3耦接至傳輸電路LD0-LD3，I/O引腳PCMD耦接至傳輸電路CMD，I/O引腳PCLK耦接至傳輸電路CLK。在一個實施例中，I/O引腳PLD0-PLD3、PCMD及PCLK以及傳輸電路LD0-LD3、CMD及CLK均集成於介面電路200內。
在傳統模式下，介面電路200透過I/O引腳PLD0-PLD3、PCMD及PCLK傳輸一組信號。更詳細地說，在傳統模式下，控制單元210控制傳輸電路LD0-LD3以透過I/O引腳PLD0-PLD3在主機設備與安全數位卡間傳輸信號，控制單元210控制傳輸電路CMD以透過I/O引腳PCMD在主機設備與安全數位卡間傳輸命令信號，控制單元210控制傳輸電路CLK以透過I/O引腳PCLK在主機設備與安全數位卡間傳輸時脈信號。在一個實施例中，命令信號指示傳輸電路LD0-LD3傳輸信號的方向，例如，自安全數位卡傳輸至主機設備或自主機設備傳輸至安全數位卡。在一個實施例中，透過I/O引腳PCLK傳輸的時脈信號的頻率與透過I/O引腳PLD0-PLD3傳輸的信號的頻率相等。
控制單元210接收選擇信號並根據選擇信號調整信號傳輸速度。更詳細地說，在傳統模式下，控制單元210致能I/O引腳PLD0-PLD3、PCMD及PCLK並除能I/O引腳PUD0+、PUD0-、PUD1+、PUD1-、PRCLK+及PRCLK-，透過I/O引腳PLD0-PLD3、PCMD及PCLK在主機設備與 安全數位卡間傳輸信號。I/O引腳PLD0-PLD3以傳統模式下的第一信號傳輸速度傳輸資料。在超高速-II模式下，控制單元210除能I/O引腳PLD0-PLD3、PCMD及PCLK並致能I/O引腳PUD0+、PUD0-、PUD1+、PUD1-、PRCLK+及PRCLK-，透過I/O引腳PUD0+、PUD0-、PUD1+、PUD1-、PRCLK+及PRCLK-超高速在主機設備與安全數位卡間傳輸信號。I/O引腳PUD0+、PUD0-及PUD1+、PUD1-以超高速-II模式下的第二信號傳輸速度傳輸資料。超高速-II模式下的第二信號傳輸速度高於傳統模式下的第一信號傳輸速度。
如圖2所示，超高速-II I/O單元220中的I/O引腳PRCLK+透過公共節點N0耦接至傳統I/O單元230中的I/O引腳PLD0，超高速-II I/O單元220中的I/O引腳PRCLK-透過公共節點N1耦接至傳統I/O單元230中的I/O引腳PLD1。
經耦接至公共節點N0或公共節點N1的I/O引腳進行傳輸的信號，將經耦接至I/O引腳的公共節點N0或公共節點N1進行傳輸，例如，經I/O引腳PRCLK+與I/O引腳PLD0傳輸的信號將經公共節點N0傳輸。在一個實施例中，在超高速-II模式下，介面電路200經公共節點N0在第一通訊電路與I/O引腳PRCLK+間傳輸第一時脈信號，並經公共節點N1在第一通訊電路與I/O引腳PRCLK-間傳輸第二時脈信號。在傳統模式下，介面電路200經公共節點N0在第二通訊電路與I/O引腳PLD0間傳輸第一資料信號，並經公共節點N1在第二通訊電路與I/O引腳PLD1 間傳輸第二資料信號。第一通訊電路及第二通訊電路可為主機設備或安全數位卡。例如，若介面電路200在主機設備內，則第一通訊電路及第二通訊電路為安全數位卡。若介面電路200在安全數位卡內，則第一通訊電路及第二通訊電路為主機設備。在一個實施例中，控制單元210、超高速-II I/O單元220及傳統I/O單元230均集成於一晶片內。
有利之處在於，在傳統模式下傳輸信號的傳統I/O單元230與在超高速-II模式下傳輸信號的超高速-II I/O單元220可互相獨立，從而介面電路200可採用較為簡單的控制。更詳細地說，介面電路200能透過使用較少信號，例如，信號L及信號U，根據選擇的傳輸模式，致能或除能相應的單元，從而實現根據選擇的傳輸模式傳輸信號。
介面電路200可應用於，例如，數位攝影機、數位照相機、電視、機頂盒、個人電腦、手機、安全數位卡及安全數位卡讀卡器等設備中。
圖3所示為本發明一個實施例的為主機設備與存儲卡(如安全數位卡)間提供通訊的方法流程圖。圖3將結合圖2進行描述。
在步驟302中，主機設備，例如，數位攝影機，檢測存儲卡的類型，並根據檢測結果為存儲卡及主機設備間的通訊選擇一傳輸模式(例如，第一模式及第二模式)。例如，若檢測結果顯示存儲卡僅支持一種模式，且主機設備支持此種模式，則主機設備選擇存儲卡支持的模式。若檢測結果顯示存儲卡支持多種模式，而主機設備僅支持存儲 卡所支持的多個模式中的一種模式，則主機設備選擇主機設備支持的模式。若存儲卡與主機設備均支持多個傳輸模式，則主機設備選擇存儲卡與主機設備共同支持的、具有較高信號傳輸速度的模式。在一個實施例中，第二模式下的信號傳輸速度高於第一模式下的信號傳輸速度。多個傳輸模式下的傳輸的信號可為資料信號、命令信號及時脈信號，但不以此為限。
在步驟304中，控制單元210接收來自主機設備的選擇信號，並根據選擇信號控制第一單元或第二單元傳輸信號。選擇信號指示從第一模式及第二模式中選出的一模式。例如，若選中傳統模式，則控制單元210透過信號L致能傳統I/O單元230並透過信號U除能超高速-II I/O單元220。若選中超高速-II模式，則控制單元210透過信號L除能傳統I/O單元230並透過信號U致能超高速-II I/O單元220。
更詳細地說，控制單元210根據選擇信號控制第一組引腳或第二組引腳傳輸信號。傳統I/O單元230包括I/O引腳PLD0-PLD3、PCMD及PCLK；超高速-II I/O單元220包括I/O引腳PUD0+、PUD0-、PUD1+、PUD1-、PRCLK+及PRCLK-。
在步驟306中，若選中傳統模式，則控制單元210致能第一組引腳並除能第二組引腳。傳統I/O單元230透過第一組引腳傳輸第一組信號。若選中超高速-II模式，則控制單元210除能第一組引腳並致能第二組引腳。超高速-II I/O單元220透過第二組引腳傳輸第二組信號。
在步驟308中，若選中超高速-II模式，則超高速-II I/O單元220透過第二組引腳中的時脈引腳以差分傳輸的形式傳輸第二組信號中的時脈信號。例如，超高速-II I/O單元220透過引腳PRCLK+及PRCLK-以差分傳輸的形式傳輸時脈信號。
在一個實施例中，第一組引腳中的第一引腳透過公共節點耦接至時脈引腳。例如，I/O引腳PLD0與I/O引腳PLD1分別透過公共節點N0及N1耦接至I/O引腳PRCLK+及PRCLK-。
在第一模式下，第一單元透過公共節點在第一引腳與第一通訊電路間傳輸第一組信號中的第一信號；在第二模式下，第二單元透過公共節點在時脈引腳與第二通訊電路間傳輸時脈信號。例如，在傳統模式下，傳統I/O單元230透過公共節點N0在I/O引腳PLD0與第一通訊電路間傳輸資料信號，透過公共節點N1在I/O引腳PLD1與第一通訊電路間傳輸資料信號。在超高速-II模式下，超高速-II I/O單元220透過公共節點N0在I/O引腳PRCLK+與第二通訊電路間傳輸第一時脈信號，透過公共節點N1在I/O引腳PRCLK-與第二通訊電路間傳輸第二時脈信號。
在一個實施例中，第一組信號包括命令信號。命令信號指示第一組信號中的資料信號的傳輸方向，例如，從安全數位卡傳輸至主機設備或從主機設備傳輸至安全數位卡。在一個實施例中，第一組信號中的時脈信號的頻率與第一組信號中的資料信號的頻率相等。
在一個實施例中，超高速-II I/O單元220透過I/O引 腳PUD1+及PUD1-將第二組信號中的資料信號從安全數位卡傳輸至主機設備，並透過I/O引腳PUD0+及PUD0-將第二組信號中的資料信號從主機設備傳輸至安全數位卡。在另一個實施例中，超高速-II I/O單元220透過I/O引腳PUD1+及PUD1-將第二組信號中的資料信號從主機設備傳輸至安全數位卡，並透過I/O引腳PUD0+及PUD0-將第二組信號中的資料信號從安全數位卡傳輸至主機設備。在一個實施例中，透過I/O引腳PRCLK+及PRCLK-傳輸的時脈信號的頻率低於透過I/O引腳PUD0+及PUD0-以及I/O引腳PUD1+及PUD1-傳輸的資料信號的頻率。
因此，本發明的實施例提供了在存儲卡及主機設備間提供通訊的電路、方法及系統。透過使用較少的控制信號，採用較為簡單的控制就能實現根據選擇的傳輸模式傳輸信號的功能。
上文具體實施方式和附圖僅為本發明之常用實施例。顯然，在不脫離權利要求書所界定的本發明精神和發明範圍的前提下可以有各種增補、修改和替換。本領域技術人員應該理解，本發明在實際應用中可根據具體的環境和工作要求在不背離發明準則的前提下在形式、結構、佈局、比例、材料、元素、元件及其它方面有所變化。因此，在此披露之實施例僅用於說明而非限制，本發明之範圍由後附權利要求及其合法等同物界定，而不限於此前之描述。
100‧‧‧介面電路
110‧‧‧控制單元
120‧‧‧I/O單元
122‧‧‧超高速-II I/O單元
124‧‧‧公用I/O單元
126‧‧‧傳統I/O單元
200‧‧‧介面電路
210‧‧‧控制單元
220‧‧‧超高速-II I/O單元
230‧‧‧傳統I/O單元
302-308‧‧‧步驟
以下結合附圖和具體實施例對本發明的技術方法進行詳細的描述，以使本發明的特徵和優點更為明顯。其中：
圖1所示為一種為主機設備與安全數位卡間提供通訊的傳統介面電路。
圖2所示為根據本發明一個實施例的為主機設備與存儲卡間提供通訊的介面電路。
圖3所示為根據本發明一個實施例的為主機設備與存儲卡間提供通訊的方法流程圖。
200‧‧‧介面電路
210‧‧‧控制單元
220‧‧‧超高速-II I/O單元
230‧‧‧傳統I/O單元

Claims (20)

  1. 一種提供存儲卡與主機設備間通訊的介面電路，包括：一第一組引腳，耦接至該介面電路；一第二組引腳，耦接至該介面電路；以及一控制單元，耦接至該第一組引腳以及該第二組引腳，在一第一模式下，致能該第一組引腳，除能該第二組引腳，並透過該第一組引腳，在該主機設備和該存儲卡間傳輸一第一組信號；在一第二模式下，致能該第二組引腳，除能該第一組引腳，並透過該第二組引腳，在該主機設備和該存儲卡間傳輸一第二組信號，且其中，在該第二模式下，該控制單元透過該第二組引腳中的一時脈引腳以差分傳輸形式傳輸該第二組信號中的一時脈信號，且該第二模式下的信號傳輸速度高於該第一模式下的信號傳輸速度。
  2. 如申請專利範圍第1項的介面電路，其中，該第一組引腳中的一第一引腳透過一節點耦接至該時脈引腳，在該第一模式下，該介面電路透過該節點在該第一引腳與一第一通訊電路間傳輸該第一組信號中的一第一信號；在該第二模式下，該介面電路透過該節點在該時脈引腳與一第二通訊電路間傳輸該時脈信號。
  3. 如申請專利範圍第2項的介面電路，其中，該第一信號包括一資料信號，該第一組信號包括一命令信號，指示該第一信號的傳輸方向。
  4. 如申請專利範圍第1項的介面電路，其中，該第二模式包括超高速-II模式。
  5. 如申請專利範圍第1項的介面電路，其中，該主機設備包括一數位攝影機。
  6. 如申請專利範圍第1項的介面電路，其中，該存儲卡包括一安全數位卡。
  7. 如申請專利範圍第1項的介面電路，其中，該主機設備包括該介面電路。
  8. 如申請專利範圍第1項的介面電路，其中，該控制單元接收一選擇信號，該選擇信號指示從該第一模式及該第二模式中選出的一模式，該控制單元根據該選擇信號致能該第一組引腳或該第二組引腳。
  9. 如申請專利範圍第8項的介面電路，其中，該選擇信號由該主機設備及該存儲卡支持的傳輸模式決定。
  10. 一種提供存儲卡與主機設備間通訊的系統，包括：一主機設備；一存儲卡；以及一介面電路，提供存儲卡與主機設備間通訊，該介面電路包括：一第一單元；一第二單元；以及一控制單元，接收一選擇信號，並根據該選擇信號透過致能該第一單元並除能該第二單元，以透過該第一單元在該主機設備與該存儲卡間以一第一信號傳輸速度傳輸一第一信號調整信號傳輸速度，或致能該 第二單元並除能該第一單元，以透過該第二單元在該主機設備與該存儲卡間傳輸一時脈信號及一第二信號調整信號傳輸速度；其中該控制單元以一第二信號傳輸速度傳輸該第二信號，並以差分傳輸形式傳輸該時脈信號。
  11. 如申請專利範圍第10項的系統，其中，該第一單元包括一第一引腳，該第二單元包括一時脈引腳，該第一引腳透過一節點耦接至該時脈引腳，該介面電路透過該節點在該第一引腳與一第一通訊電路間傳輸該第一信號，並透過該節點在該時脈引腳與一第二通訊電路間傳輸該時脈信號。
  12. 如申請專利範圍第10項的系統，其中，該第一信號及該第二信號包括一資料信號。
  13. 如申請專利範圍第10項的系統，其中，該第二模式包括超高速-II模式。
  14. 如申請專利範圍第10項的系統，其中，該主機設備包括一數位攝影機。
  15. 如申請專利範圍第10項的系統，其中，該主機設備包括該介面電路。
  16. 一種為主機設備與存儲卡間提供通訊的方法，包括：從一第一模式及一第二模式中選擇一模式；若選中該第一模式，則致能一第一組引腳並除能一第二組引腳，在該主機設備與該存儲卡間透過該第一組引腳傳輸一第一組信號；若選中該第二模式，則除能該第一組引腳並致能該第 二組引腳，在該主機設備與該存儲卡間透過該第二組引腳傳輸一第二組信號，其中，傳輸該第二組信號包括透過該第二組引腳中的一時脈引腳以差分傳輸形式傳輸該第二組信號中的一時脈信號，且該第二模式下的信號傳輸速度高於該第一模式下的信號傳輸速度。
  17. 如申請專利範圍第16項的方法，該方法還包括：接收一選擇信號，該選擇信號指示從該第一模式及該第二模式中選出的一模式。
  18. 如申請專利範圍第16項的方法，其中，該第一組引腳中的一第一引腳透過一節點耦接至該時脈引腳，傳輸該第一組信號包括在該第一模式下透過該節點在該第一引腳與一第一通訊電路間傳輸該第一組信號中的一第一信號，以及在該第二模式下透過該節點在該時脈引腳與一第二通訊電路間傳輸該時脈信號。
  19. 如申請專利範圍第16項的方法，其中，該主機設備包括數位攝影機。
  20. 如申請專利範圍第16項的方法，其中，該第二模式包括超高速-II模式。
TW101125643A 2011-07-18 2012-07-17 在存儲卡及主機設備間提供通訊的電路、方法及系統 TWI453600B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201161508954P 2011-07-18 2011-07-18
US13/481,153 US8738827B2 (en) 2011-07-18 2012-05-25 Circuits and methods for providing communication between a memory card and a host device

Publications (2)

Publication Number Publication Date
TW201305826A TW201305826A (zh) 2013-02-01
TWI453600B true TWI453600B (zh) 2014-09-21

Family

ID=47556607

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101125643A TWI453600B (zh) 2011-07-18 2012-07-17 在存儲卡及主機設備間提供通訊的電路、方法及系統

Country Status (4)

Country Link
US (1) US8738827B2 (zh)
JP (1) JP2013025811A (zh)
CN (1) CN103092795A (zh)
TW (1) TWI453600B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10536526B2 (en) * 2014-06-25 2020-01-14 Honeywell International Inc. Apparatus and method for virtualizing a connection to a node in an industrial control and automation system
US9619156B2 (en) * 2014-07-31 2017-04-11 Samsung Electronics Co., Ltd. Storage device, memory card, and communicating method of storage device
KR102149665B1 (ko) * 2014-07-31 2020-09-01 삼성전자주식회사 스토리지 장치, 메모리 카드, 및 스토리지 장치의 통신 방법
CN107622024B (zh) * 2016-07-14 2021-11-30 苏州倍昊电子科技有限公司 接口电路、信号传输系统及其参数配置方法
CN108694144B (zh) * 2017-04-07 2021-08-03 苏州倍昊电子科技有限公司 接口电路、信号传输系统及其信号传输方法
US11650943B2 (en) * 2018-10-16 2023-05-16 Micron Technology, Inc. Flexible bus management
CN115017083A (zh) * 2021-03-05 2022-09-06 苏州倍昊电子科技有限公司 数据传输系统、数据传输装置以及数据传输方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5903176A (en) * 1996-09-04 1999-05-11 Litton Systems, Inc. Clock circuit for generating a high resolution output from a low resolution clock
US20050258243A1 (en) * 2003-11-14 2005-11-24 Hsiang-An Hsieh Express card interface adapter for small storage media
US7224737B2 (en) * 2003-10-10 2007-05-29 Nokia Corporation Method and apparatus employing PAM-5 coding with clock embedded in data stream and having a transition when data bits remain unchanged
TW201007458A (en) * 2008-08-12 2010-02-16 Fulhua Micro Electronics Corp Data processing system for integrating transmission interfaces and method thereof
TW201124852A (en) * 2010-01-12 2011-07-16 Super Talent Electronics Inc Differential data transfer for flash memory card

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100468379C (zh) * 2006-06-07 2009-03-11 普天信息技术研究院 一种提高存储卡传输速度的方法
CN100547576C (zh) * 2006-11-10 2009-10-07 纬创资通股份有限公司 快速卡及其隔离噪声方法和与非主机装置机能结合的方法
CN101625672A (zh) * 2006-11-10 2010-01-13 纬创资通股份有限公司 结合快速卡与非主机装置的机能的方法
US7734247B2 (en) * 2007-01-25 2010-06-08 Sony Ericsson Mobile Communications Ab Configurable serial memory interface
CN101272405B (zh) * 2007-03-22 2011-08-17 北京创毅视通科技有限公司 一种接收设备、mmis接口及数据交互方法
US20090313404A1 (en) * 2008-06-16 2009-12-17 Meng-Nan Tsou Apparatus for accessing conditional access device by utilizing specific communication interface and method thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5903176A (en) * 1996-09-04 1999-05-11 Litton Systems, Inc. Clock circuit for generating a high resolution output from a low resolution clock
US7224737B2 (en) * 2003-10-10 2007-05-29 Nokia Corporation Method and apparatus employing PAM-5 coding with clock embedded in data stream and having a transition when data bits remain unchanged
US20050258243A1 (en) * 2003-11-14 2005-11-24 Hsiang-An Hsieh Express card interface adapter for small storage media
TW201007458A (en) * 2008-08-12 2010-02-16 Fulhua Micro Electronics Corp Data processing system for integrating transmission interfaces and method thereof
TW201124852A (en) * 2010-01-12 2011-07-16 Super Talent Electronics Inc Differential data transfer for flash memory card

Also Published As

Publication number Publication date
US20130024585A1 (en) 2013-01-24
CN103092795A (zh) 2013-05-08
US8738827B2 (en) 2014-05-27
JP2013025811A (ja) 2013-02-04
TW201305826A (zh) 2013-02-01

Similar Documents

Publication Publication Date Title
TWI453600B (zh) 在存儲卡及主機設備間提供通訊的電路、方法及系統
US11317510B2 (en) Load reduced memory module
CN101897119B (zh) 具有多个装置的系统中的时钟再生和时序方法以及具有可变数据对准的存储器控制器
CN110018975B (zh) 移动装置及其接口方法
EP3215950B1 (en) Calibration in a control device receiving from a source synchronous interface
US8489912B2 (en) Command protocol for adjustment of write timing delay
US20130194881A1 (en) Area-efficient multi-modal signaling interface
KR100845525B1 (ko) 메모리 카드 시스템, 그것의 데이터 전송 방법, 그리고반도체 메모리 장치
JP2016529844A (ja) 構成可能なクロックツリー
JP2021093129A (ja) メモリデバイスへのコマンドバストレーニングの技術
CN107209735A (zh) 用于以最小封装复杂度支持不同外部存储器类型的共用管芯
CN103399839B (zh) 媒介外围接口、电子装置及通信方法
US9300282B2 (en) Semiconductor device and semiconductor system including the same
KR101907072B1 (ko) 반도체 메모리 장치 및 그 동작 방법

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees