CN110571222A - 三维半导体器件 - Google Patents

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CN110571222A CN201910454955.7A CN201910454955A CN110571222A CN 110571222 A CN110571222 A CN 110571222A CN 201910454955 A CN201910454955 A CN 201910454955A CN 110571222 A CN110571222 A CN 110571222A
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Abstract

提供了一种三维半导体器件，所述三维半导体器件包括：下部结构；位于所述下部结构上的堆叠结构，所述堆叠结构包括：下组，所述下组包括在垂直方向上堆叠并且彼此间隔开的栅电极，以及上组，所述上组包括在所述垂直方向上堆叠并且彼此间隔开的栅电极，所述下组和所述上组在所述垂直方向上堆叠；以及垂直结构，所述垂直结构穿过所述堆叠结构。所述垂直结构可以包括垂直芯图案、位于所述垂直芯图案中的垂直缓冲部分以及垂直半导体层。所述垂直结构可以包括穿过所述下组的下垂直部分和穿过所述上组的上垂直部分，所述下垂直部分的上部区域的宽度大于所述上垂直部分的下部区域的宽度。所述垂直缓冲部分位于所述下垂直部分中并位于所述上垂直部分下方。

Description

三维半导体器件
相关申请的交叉引用
通过引用将于2018年6月5日在韩国知识产权局提交的名称为“Three-Dimensional Semiconductor Device(三维半导体器件)”的韩国专利申请No.10-2018-0065064的整体并入本文。
技术领域
实施例涉及半导体器件。
背景技术
半导体器件可以包括沿与半导体衬底的表面垂直的方向堆叠的栅电极。
发明内容
实施例涉及一种三维半导体器件，所述三维半导体器件包括：下部结构；堆叠结构，所述堆叠结构在所述下部结构上，所述堆叠结构包括：下组，所述下组包括在垂直方向上堆叠并且彼此间隔开的栅电极，所述垂直方向是与所述下部结构的上表面垂直的方向，上组，所述上组包括在所述垂直方向上堆叠并且彼此间隔开的栅电极，所述下组和所述上组在所述垂直方向上堆叠；以及垂直结构，所述垂直结构穿过所述堆叠结构。所述垂直结构可以包括垂直芯图案、位于所述垂直芯图案中的垂直缓冲部分以及包围所述垂直芯图案的外侧表面的垂直半导体层，所述垂直结构可以包括穿过所述下组的下垂直部分和穿过所述上组的上垂直部分，所述下垂直部分的上部区域的宽度可以大于所述上垂直部分的下部区域的宽度，并且所述垂直缓冲部分可以位于所述下垂直部分中并且位于所述上垂直部分下方。
实施例也涉及一种三维半导体器件，所述三维半导体器件包括：下部结构；堆叠结构，所述堆叠结构在所述下部结构上，所述堆叠结构包括：下组，所述下组包括在垂直方向上堆叠并且彼此间隔开的栅电极，所述垂直方向是与所述下部结构的上表面垂直的方向，以及上组，所述上组包括在所述垂直方向上堆叠并且彼此间隔开的栅电极，所述下组和所述上组在所述垂直方向上堆叠；分隔结构，所述分隔结构穿过所述堆叠结构；垂直结构，所述垂直结构在所述分隔结构之间并穿过所述堆叠结构；以及水平结构，所述水平结构位于所述下部结构上并且被设置在所述堆叠结构下方，并且连接到所述垂直结构和所述分隔结构。所述垂直结构可以包括穿过所述下组的下垂直部分和穿过所述上组的上垂直部分，每个所述分隔结构可以包括穿过所述下组的下分隔部分和穿过所述上组的上分隔部分，所述下垂直部分的上部区域的宽度可以大于所述上垂直部分的下部区域的宽度，并且所述下分隔部分的上部区域的宽度可以大于所述上分隔部分的下部区域的宽度。
实施例也涉及一种三维半导体器件，所述三维半导体器件包括：下部结构；水平结构，所述水平结构位于所述下部结构上；堆叠结构，所述堆叠结构位于所述水平结构上，所述堆叠结构包括在垂直方向上堆叠的多个组，所述多个组中的每个组包括在所述垂直方向上堆叠并且彼此间隔开的栅电极，所述垂直方向是与所述下部结构的上表面垂直的方向；分隔结构，所述分隔结构穿过所述堆叠结构和所述水平结构；以及垂直结构，所述垂直结构位于所述分隔结构之间并穿过所述堆叠结构和所述水平结构。所述水平结构可以包括下水平图案和位于所述下水平图案上的上水平图案，并且所述下水平图案和所述上水平图案中的一个水平图案可以包括与所述栅电极的材料相同的导电材料，另一个水平图案包括与所述栅电极的材料不同的导电材料。
附图说明
通过参考附图详细描述示例实施例，对于本领域技术人员而言各个特征将变得显而易见，其中：
图1示出了根据示例实施例的三维半导体器件的示意性框图；
图2示出了根据示例实施例的三维半导体器件的示例的示意性电路图；
图3示出了根据示例实施例的三维半导体器件的示例的俯视图；
图4示出了沿图3中的线I-I'截取的区域的截面图；
图5A和图5B示出了对图4的一部分进行了放大的局部放大图；
图6A和图6B示出了根据示例实施例的三维半导体器件的修改示例的局部放大图；
图7示出了根据示例实施例的三维半导体器件的修改示例的局部放大图；
图8示出了根据示例实施例的三维半导体器件的修改示例的局部放大图；
图9示出了根据示例实施例的三维半导体器件的修改示例的局部放大图；
图10示出了根据示例实施例的三维半导体器件的修改示例的截面图；
图11示出了根据示例实施例的三维半导体器件的修改示例的截面图；
图12A示出了根据示例实施例的三维半导体器件的修改示例的截面图；
图12B示出了根据示例实施例的三维半导体器件的修改示例的截面图；
图12C示出了根据示例实施例的三维半导体器件的修改示例的截面图；
图13示出了根据示例实施例的三维半导体器件的修改示例的截面图；
图14示出了对图13的一部分进行了放大的局部放大图；
图15示出了根据示例实施例的三维半导体器件的修改示例的局部放大图；
图16示出了根据示例实施例的三维半导体器件的修改示例的截面图；
图17示出了对图16的一部分进行了放大的局部放大图；
图18和图19均示出了根据示例实施例的三维半导体器件的修改示例的局部放大图；
图20示出了根据示例实施例的三维半导体器件的修改示例的截面图；
图21示出了对图20的一部分进行了放大的局部放大图；
图22至图24均示出了根据示例实施例的三维半导体器件的修改示例的局部放大图；
图25示出了根据示例实施例的三维半导体器件的修改示例的截面图；
图26示出了对图25的一部分进行了放大的局部放大图；
图27和图28均示出了根据示例实施例的三维半导体器件的修改示例的局部放大图；
图29示出了根据示例实施例的三维半导体器件的修改示例的截面图；
图30示出了对图29的一部分进行了放大的局部放大图；
图31示出了根据示例实施例的三维半导体器件的修改示例的截面图；
图32示出了对图31的一部分进行了放大的局部放大图；
图33示出了根据示例实施例的三维半导体器件的修改示例的截面图；
图34示出了对图33的一部分进行了放大的局部放大图；
图35至图38均示出了根据示例实施例的三维半导体器件的修改示例的局部放大图；
图39和图41示出了根据示例实施例的三维半导体器件的修改示例的截面图；
图40示出了对图38的一部分进行了放大的局部放大图；
图42和图43均示出了根据示例实施例的三维半导体器件的修改示例的局部放大图；
图44A和图44C示出了根据示例实施例的三维半导体器件的修改示例的截面图；
图44B示出了对图44A的一部分进行了放大的局部放大图；
图45示出了根据示例实施例的三维半导体器件的修改示例的截面图；
图46示出了对图45的一部分进行了放大的局部放大图；
图47至图49示出了根据示例实施例的形成三维半导体器件的方法的示例的截面图；
图50和图51示出了根据示例实施例的形成三维半导体器件的方法的修改示例的截面图；以及
图52和图53示出了根据示例实施例的形成三维半导体器件的方法的修改示例的截面图。
具体实施方式
在附图中，俯视图和截面图可以示出一些用于描述根据示例实施例的半导体器件的组件。俯视图可以示出在截面图中示出的组件当中的一些组件。
图1示出了根据示例实施例的三维半导体器件的示意性框图。
参照图1，根据示例实施例的三维半导体器件10可以包括存储单元阵列区域20和外围电路区域30。存储单元阵列区域20可以包括多个存储单元。外围电路区域30可以包括例如行译码器32、页面缓冲器34和控制电路36。
存储单元阵列区域20中的多个存储单元可以通过例如串选择线SSL、字线WL和接地选择线GSL连接到行译码器32，并且可以通过位线BL连接到页面缓冲器34。
在示例实施例中，布置在同一行上的多个存储单元可以共同连接到一条字线WL，布置在同一列中的多个存储单元可以共同连接到一条位线BL。
行译码器32可以对已经输入的地址进行译码，并且可以因此而生成并发送字线WL的驱动信号。行译码器32可以响应于控制电路36的控制，将从控制电路36中的电压产生电路产生的字线电压分别提供给字线WL当中的所选字线和字线WL当中的未选字线。
页面缓冲器34通过位线BL连接到存储单元阵列区域20，因此可以读取存储在存储单元中的信息。页面缓冲器34可以根据操作模式临时存储要存储在存储单元中的数据，或者读出存储在存储单元中的数据。页面缓冲器34可以包括例如列译码器和读出放大器。
列译码器可以选择性地激活存储单元阵列区域20的位线BL，并且读出放大器可以感测由列译码器选择的位线BL的电压，并且可以因此读出存储在所选存储单元中的数据。控制电路36可以控制行译码器32的操作和页面缓冲器34的操作。控制电路36可以接收从外部源发送的控制信号和外部电压，并且可以根据已经接收到的控制信号来操作。控制电路36可以包括例如使用外部电压产生内部操作所需的电压(例如，编程电压、读取电压、擦除电压等)的电压产生电路。控制电路36可以响应于控制信号来控制读取操作、写入操作和/或擦除操作。另外，控制电路36可以包括输入和输出电路。输入和输出电路可以在编程操作期间接收数据DATA，并将数据传送到页面缓冲器34，并且可以在读取操作期间向外部输出从页面缓冲器34传送的数据DATA。
图2示出了图1的存储单元阵列区域20的示意性电路图。
参照图2，根据示例实施例的三维半导体器件可以包括例如公共源极线CSL、位线BL0至BL2以及位于公共源极线CSL与位线BL0至BL2之间的多个单元串CSTR。多个单元串CSTR可以并联连接到位线BL0至BL2中的每一条。多个单元串CSTR可以共同连接到公共源极线CSL。多个单元串CSTR中的每个单元串可以包括可以串联连接的下选择晶体管GST、存储单元MCT和上选择晶体管SST。
存储单元MCT可以串联连接在下选择晶体管GST与上选择晶体管SST之间。每个存储单元MCT可以包括能够存储数据的数据存储元件。
上选择晶体管SST可以电连接到位线BL0至BL2，下选择晶体管GST可以电连接到公共源极线CSL。
上选择晶体管SST可以被设置为多个上选择晶体管，并且可以由串选择线SSL1至SSL2控制。存储单元MCT可以由多条字线WL0至WLn控制。
下选择晶体管GST可以由接地选择线GSL控制。下选择晶体管GST可以被设置为多个下选择晶体管GST，并且下选择晶体管GST的源极可以共同连接到公共源极线CSL。
在示例实施例中，上选择晶体管SST可以是串选择晶体管，下选择晶体管GST可以是接地选择晶体管。
图3示出了根据示例实施例的三维半导体器件的俯视图。图4示出了沿图3中的线I-I'截取的区域的截面图。图5A示出了由图4的“'A'”表示的部分的局部放大图。图5B示出了由图4的“'B'”表示的部分的局部放大图。
参照图3、图4、图5A和图5B，堆叠结构150可以设置在下部结构110上。在示例实施例中，下部结构110可以是由诸如硅(例如，多晶硅或单晶硅)的半导体材料形成的半导体衬底。
堆叠结构150可以包括沿垂直方向Z堆叠的多个组。垂直方向Z可以是与下部结构110的上表面110s垂直的方向。堆叠结构150可以包括多个组，将在下面对这些组进行详细描述。
堆叠结构150的多个组可以包括下组120，并且可以包括位于下组120上的上组140。
在示例实施例中，堆叠结构150可以包括设置在下组120与上组140之间的一个或多个中间组130。
在示例实施例中，如图12B所示，在堆叠结构150中可以省略一个或多个中间组130，并且下组120和上组140可以彼此直接接触。
在示例实施例中，当一个或多个中间组130是多个中间组时(如图12C所示)，这些中间组可以在垂直方向Z上重复堆叠以形成一个中间组130。在下文中，为了便于解释，将参考一个或多个中间组130被设置为如图4和图5B所示的一个中间组130的情况进行描述。因此，即使在以下示例实施例中将一个或多个中间组130描述为一个中间组，实施例也涵盖一个或多个中间组130被设置为多个中间组或者省略一个或多个中间组130的情况。
堆叠结构150的多个组中的每个组可以包括在垂直方向Z上堆叠的并且彼此间隔开的多个栅电极。例如，下组120可以包括在垂直方向Z上堆叠的并且彼此间隔开的下栅电极122L、122M和122U。下组120可以包括设置在下栅电极122L、122M与122U之间的下层间绝缘层124。下组120可以包括下覆盖层126。下栅电极122L、122M和122U以及下层间绝缘层124可以位于下覆盖层126下方。
在示例实施例中，下覆盖层126的厚度可以大于每个下栅电极122L、122M和122U的厚度，并且可以大于每个下层间绝缘层124的厚度。
中间组130可以包括在垂直方向Z上堆叠的并且彼此间隔开的中间栅电极132L、132M和132U。中间组130可以包括设置在中间栅电极132L、132M与132U之间的中间层间绝缘层134。中间组130可以包括中间覆盖层136。中间栅电极132L、132M和132U以及中间层间绝缘层134可以位于中间覆盖层136下方。
在示例实施例中，中间覆盖层136的厚度可以大于每个中间栅电极132L、132M和132U的厚度，并且可以大于每个中间层间绝缘层134的厚度。
上组140可以包括在垂直方向Z上堆叠的并且彼此间隔开的上栅电极142L、142M和142U。上组140可以包括设置在上栅电极142L、142M与142U之间的上层间绝缘层144。上组140可以包括上覆盖层146。上栅电极142L、142M和142U以及上层间绝缘层144可以位于上覆盖层146下方。
在示例实施例中，上覆盖层146的厚度可以大于每个上栅电极142L、142M和142U的厚度，并且可以大于每个上层间绝缘层144的厚度。
在示例实施例中，上覆盖层146的厚度可以大于中间覆盖层136的厚度并且大于下覆盖层126的厚度。
在示例实施例中，下组120的下栅电极122L、122M和122U中的一部分下栅电极可以是接地选择线(图1和图2的GSL)，上组140的上栅电极142L、142M和142U中的一部分上栅电极可以是串选择线(图1和图2的SSL)。例如，下栅电极122L、122M和122U中的最下面的栅电极122L可以是接地选择线(图1和图2的GSL)，上栅电极142L、142M和142U中的最上面的栅电极144U可以是串选择线(图1和图2的SSL)。在示例实施例中，接地选择线(图1和图2的GSL)可以是下栅电极122L、122M和122U当中的最下面的栅电极和/或直接位于最下面的栅电极上方的栅电极，串选择线(图1和图2的SSL)可以是上栅电极142L、142M和142U当中的最上面的栅电极和直接位于最上面的栅电极下方的栅电极。
在下栅电极122L、122M和122U、中间栅电极132L、132M和132U以及上栅电极142L、142M和142U当中，除了用作接地选择线(图1和图2的GSL)的栅电极和用作串选择线(图1和图2的SSL)的栅电极之外，其余栅电极中的一部分栅电极可以是伪栅电极，并且其余栅电极可以用作图1和图2的字线WL。伪栅电极可以是下栅电极122L、122M和122U、中间栅电极132L、132M和132U以及上栅电极142L、142M和142U中与接地选择线(图1和图2的GSL)相邻的栅电极和与串选择线(图1和图2的SSL)相邻的栅电极，和/或与下覆盖层126相邻的栅电极和与中间覆盖层136相邻的栅电极。例如，与下覆盖层126相邻的栅电极122U、132L和与中间覆盖层136相邻的栅电极132U和142L可以是伪栅电极。在示例实施例中，下栅电极122L、122M和122U、中间栅电极132L、132M和132U以及上栅电极142L、142M和142U可以由例如导电材料(例如，掺杂多晶硅等)形成。
水平结构190可以位于下部结构110上。水平结构190可以位于堆叠结构150下方。可以在下部结构110与堆叠结构150之间设置穿过水平结构190的支撑图案114。在示例实施例中，支撑图案114可以由例如硅、硅锗或其他材料形成。
穿过堆叠结构150的分隔结构192可以位于下部结构110上。设置在分隔结构192之间并穿过堆叠结构150的垂直结构188可以位于下部结构110上。垂直结构188可以被设置为多个垂直结构。
可以设置绝缘图案152，绝缘图案152位于上栅电极142L、142M和142U中的用作字线(图1中的WL)的栅电极142M的上方，并且允许上栅电极142L、142M和142U中的用作串选择线(图1和图2的SSL)的栅电极142U在水平方向(图4的X方向)上彼此分离或间隔开。绝缘图案152可以穿过上覆盖层146。
垂直结构188可以被设置为多个垂直结构。例如，多个垂直结构188可以包括伪垂直结构188d和存储单元垂直结构188c，伪垂直结构188d被设置在分隔结构192之间并且在图3的垂直于X方向的Z方向上穿过绝缘图案152，存储单元垂直结构188c设置在分隔结构192之间并与绝缘图案152间隔开。伪垂直结构188d和存储单元垂直结构188c可以具有基本相同的结构。垂直结构188可以连接到水平结构190。例如，伪垂直结构188d和存储单元垂直结构188c可以连接到水平结构190。
垂直结构188可以包括与多个组120、130和140一一对应地布置并且穿过多个组120、130和140的垂直部分188L、188M和188U。例如，垂直结构188的垂直部分188L、188M和188U可以包括穿过下组120的下垂直部分188L、穿过中间组130的中间垂直部分188M以及穿过上组140的上垂直部分188U。
垂直结构188的下垂直部分188L可以设置在穿过下组120的下通孔128a中，垂直结构188的中间垂直部分188M可以设置在穿过中间组130的中间通孔138a中，垂直结构188的上垂直部分188U可以设置在穿过上组140的上通孔148a中。
在下垂直部分188L、中间垂直部分188M和上垂直部分188U中的每一个垂直部分中，其上部区域的宽度可以大于其下部区域的宽度。下垂直部分188L、中间垂直部分188M和上垂直部分188U当中的垂直部分的上部区域的宽度，可以大于下垂直部分188L、中间垂直部分188M和上垂直部分188U当中的垂直部分的下部区域的宽度。例如，参考例如图5B，中间垂直部分188M的上部区域的宽度W2a可以大于中间垂直部分188M的下部区域的宽度W2b，并且中间垂直部分188M的上部区域的宽度W2a可以大于上垂直部分188U的下部区域的宽度W3a。类似地，中间垂直部分188M的下部区域的宽度W2b可以窄于下垂直部分188L的上部区域的宽度W1a。此外，下垂直部分188L的上部区域的宽度W1a可以大于上垂直部分188U的下部区域的宽度W3a。
每个分隔结构192的宽度可以大于垂直结构188的宽度。每个分隔结构192可以包括与多个组120、130和140一一对应地布置并穿过多个组120、130和140的分隔部分192L、192M和192U。例如，分隔结构192的分隔部分192L、192M和192U可以包括穿过下组120的下分隔部分192L、穿过中间组130的中间分隔部分192M和穿过上组140的上分隔部分192U。下分隔部分192L可以设置在穿过下组120的下分隔沟槽128b中，中间分隔部分192M可以设置在穿过中间组130的中间分隔沟槽138b中，并且上分隔部分192U可以设置在穿过上组140的上分隔沟槽148b中。
在下分隔部分192L、中间分隔部分192M和上分隔部分192U中的每一个中，上部区域的宽度可以大于下部区域的宽度，并且下分隔部分192L、中间分隔部分192M和上分隔部分192U中的分隔部分的上部区域的宽度，可以大于下分隔部分192L、中间分隔部分192M和上分隔部分192U中的分隔部分的下部区域的宽度。例如，中间分隔部分192M的上部区域的宽度D2a可以大于中间分隔部分192M的下部区域的宽度D2b，并且中间分隔部分192M的上部区域的宽度D2a可以大于上分隔部分192U的下部区域的宽度D3a。类似地，中间分隔部分192M的下部区域的宽度D2b可以窄于下分隔部分192L的上部区域的宽度D1a。此外，下分隔部分192L的上部区域的宽度D1a可以大于上分隔部分192U的下部区域的宽度D3a。
在示例实施例中，垂直结构188可以包括垂直芯图案168v、位于垂直芯图案168v中的垂直缓冲部分170以及包围垂直芯图案168v的外侧表面的垂直半导体层166v1。垂直芯图案168v和垂直半导体层166v1均可以穿过下组120和一个或多个中间组130以延伸到上组140中。因此，垂直芯图案168v可以从下垂直部分188L的内部穿过中间垂直部分188M并连续地延伸到上垂直部分188U以被一体地设置，并且垂直半导体层166v1可以从下垂直部188L的内部穿过中间垂直部分188M并连续地延伸到上垂直部分188U以被一体地设置。
在示例实施例中，垂直结构188还可以包括包围垂直半导体层166v1的外侧表面的垂直栅极电介质160v1。
在示例实施例中，垂直结构188还可以包括在垂直芯图案168v上并且连接到垂直半导体层166v1的焊盘图案172。
垂直栅极电介质160v1可以抵着(oppose)下栅电极122L、122M和122U、中间栅电极132L、132M和132U以及上栅电极142L、142M和142U。
垂直缓冲部分170可以包括：被设置在下垂直部分188L中并且被设置在中间垂直部分188M和上垂直部分188U下方的下垂直缓冲部分170a；以及位于中间垂直部分188M中并且被设置在上垂直部分188U下方的中间垂直缓冲部分170b。下垂直缓冲部分170a和中间垂直缓冲部分170b可以在垂直方向Z上彼此间隔开。
垂直芯图案168v可以由例如绝缘材料(例如，氧化硅)形成，并且垂直缓冲部分170可以是例如空隙(void)。垂直半导体层166v1可以由诸如硅的半导体材料形成。焊盘图案172可以由例如具有N型导电性的多晶硅形成。
水平结构190可以包括从垂直栅极电介质160v1延伸并且设置在堆叠结构150下方的水平栅极电介质160h。水平结构190可以包括从垂直半导体层166v1延伸并且设置在堆叠结构150下方的水平半导体层166h，以及从垂直芯图案168v延伸并设置在堆叠结构150下方的水平芯图案168h。水平栅极电介质160h和水平半导体层166h可以分别从垂直栅极电介质160v1和垂直半导体层166v1沿着堆叠结构150的下表面、支撑图案114的侧表面以及下部结构110的上表面110s延伸。水平芯图案168h可以填充水平半导体层166h的位于堆叠结构150的下表面上的部分与水平半导体层166h的位于下部结构110的上表面110s上的部分之间的间隙。
每个分隔结构192可以包括分隔电介质160v2、分隔半导体层166v2、分隔芯图案176和位于分隔芯图案176中的分隔缓冲部分178。分隔半导体层166v2可以位于分隔芯图案176的侧表面与堆叠结构150之间。分隔电介质160v2可以位于分隔半导体层166v2与堆叠结构150之间。分隔电介质160v2可以从水平栅极电介质160h延伸，并且分隔半导体层166v2可以从水平半导体层166h延伸。分隔芯图案176可以向下延伸，并且可以与水平结构190的水平芯图案168h接触。
分隔缓冲部分178可以包括：位于下分隔部分192L中并且被设置在中间分隔部分192M和上分隔部分192U下方的下分隔缓冲部分178a；以及设置在中间分隔部分192M中并且被设置在上分隔部分192U下方的中间分隔缓冲部分178b。下分隔缓冲部分178a和中间分隔缓冲部分178b可以在垂直方向Z上彼此间隔开。
分隔芯图案176可以由例如诸如掺杂多晶硅、金属氮化物、金属等的导电材料形成，并且分隔缓冲部分178可以是例如空隙。在下文中，垂直缓冲部分170和分隔缓冲部分178可以被理解为例如空隙。
在示例实施例中，垂直芯图案168v和水平芯图案168h可以是连续地连接为一体的芯图案168。芯图案168可以由例如诸如氧化硅的绝缘材料等形成。垂直半导体层166v1、水平半导体层166h和分隔半导体层166v2可以是一体的半导体层166。半导体层166可以由诸如硅的半导体材料形成。垂直栅极电介质160v1、水平栅极电介质160h和分隔电介质160v2可以是一体的栅极电介质160。
栅极电介质160可以包括能够存储数据的层。例如，栅极电介质160可以包括隧道电介质164、数据存储层163和阻挡电介质162。数据存储层163可以位于隧道电介质164与阻挡电介质162之间。阻挡电介质162可以位于数据存储层163与堆叠结构150之间。隧道电介质164可以位于数据存储层163与半导体层166之间。隧道电介质164可以包括氧化硅和/或掺杂氧化硅。阻挡电介质162可以包括氧化硅和/或高k电介质。数据存储层163可以是位于半导体层166与栅电极(可以是字线)之间的用于存储数据的层。例如，数据存储层163可以由能够根据诸如闪速存储器件等的非易失性存储器件的操作条件来捕获和保留来自半导体层166通过隧道电介质164注入的电子，或者擦除在数据存储层163中捕获的电子的材料(例如，氮化硅)形成。
可以对以上参照图3、图4、图5A和图5B描述的示例实施例进行各种修改。在下文中，将参照图6A至图46描述各种修改示例。
在下文中，当参照图6A至图46的附图中的一个或多个附图描述各种修改示例时，可以直接引用在前述示例实施例中描述的组件而不再做进一步解释说明。此外，在下文中，当参照图6A至图46的附图中的一个或多个附图描述各种修改示例时，在未做任何进一步说明的情况下，根据修改示例的半导体器件可以被理解为包括在前述示例实施例中描述的组件。因此，在下文中，当参照图6A至图46的附图中的一个或多个附图描述各种修改示例时，可以省略重复内容或在先前示例实施例中提到的内容，并且可以主要描述修改部分。
图6A示出了对应于由图4的“'A'”表示的部分的局部放大图。图6B示出了对应于由图4的“'B'”表示的部分的局部放大图。图7和图8示出了对应于由图4的“'A'”表示的部分的局部放大图。图9示出了下部结构110的修改示例的截面图。图10、图11、图12A、图12B和图12C示出了根据示例实施例的三维半导体器件的修改示例的截面图。图13示出了根据示例实施例的三维半导体器件的修改示例的截面图。图14示出了由图13的“'A'”表示的部分的局部放大图。图15示出了图14的修改示例的局部放大图。图16示出了根据示例实施例的三维半导体器件的修改示例的截面图。图17示出了由图16的“'A'”表示的部分的局部放大图。图18和图19均示出了图17的修改示例的局部放大图。图20示出了根据示例实施例的三维半导体器件的修改示例的截面图。图21示出了由图20的“'A'”表示的部分的局部放大图。图22至图24均示出了图21的修改示例的局部放大图。图25示出了根据示例实施例的三维半导体器件的修改示例的截面图。图26示出了由图25的“'A'”表示的部分的局部放大图。图27和图28均示出了示出图26的修改示例的局部放大图。图29示出了根据示例实施例的三维半导体器件的修改示例的截面图。图30示出了由图29的“'A'”表示的部分的局部放大图。图31示出了根据示例实施例的三维半导体器件的修改示例的截面图。图32示出了由“'A'”表示的部分的局部放大图。图33示出了根据示例实施例的三维半导体器件的修改示例的截面图。图34示出了由图33的“'A'”表示的部分的局部放大图。图35至图38均示出了图34的修改示例的局部放大图。图39和图41示出了根据示例实施例的三维半导体器件的修改示例的截面图。图40示出了由图38的“'A'”表示的部分的局部放大图。图42和图43均示出了图40的修改示例的局部放大图。图44A和图44C示出了根据示例实施例的三维半导体器件的修改示例的截面图。图44B示出了由图44A的“'A'”表示的部分的局部放大图。图45示出了根据示例实施例的三维半导体器件的修改示例的截面图。图46示出了由图45的“'A'”表示的部分的局部放大图。
在一个修改示例中，参照图6A和图6B，分隔结构192可以包括与分隔电介质160v2直接接触的分隔芯图案176，并且省略了分隔半导体层(图4、图5A和图5B中的166v2)。
在一个修改示例中，参照图7，垂直结构188可以包括从穿过堆叠结构150的部分延伸到下部结构110的延伸部分188e。垂直结构188的延伸部分188e可以包括延伸垂直芯图案168e、第一延伸电介质160e1和第一延伸半导体层166e1。延伸垂直芯图案168e从垂直芯图案168v延伸并延伸到下部结构110，第一延伸电介质160e1和第一延伸半导体层166e1分别从水平栅极电介质160h的与下部结构110相邻的部分以及水平半导体层166h的与下部结构110相邻的部分，在延伸垂直芯图案168e与下部结构110之间延伸。分隔结构192可以包括从穿过堆叠结构150的部分延伸到下部结构110的延伸部分192e。分隔结构192的延伸部分192e可以包括延伸分隔芯图案176e、第二延伸电介质160e2和第二延伸半导体层166e2。延伸分隔芯图案176e从穿过水平结构190的分隔芯图案176延伸并延伸到下部结构110；第二延伸电介质160e2和第二延伸半导体层166e2分别从水平栅极电介质160h的与下部结构110相邻的部分以及水平半导体层166h的与下部结构110相邻的部分，在延伸分隔芯图案176e与下部结构110之间延伸。
在一个修改示例中，参照图8，垂直结构188可以包括延伸垂直芯图案168e和第一延伸电介质160e1。延伸垂直芯图案168e从垂直芯图案168v延伸并延伸到下部结构110，第一延伸电介质160e1从水平栅极电介质160h的与下部结构110相邻的部分在延伸垂直芯图案168e与下部结构110之间延伸。分隔结构192可以包括延伸分隔芯图案176e和第二延伸电介质160e2。延伸分隔芯图案176e从穿过水平结构190的分隔芯图案176延伸并延伸到下部结构110；第二延伸电介质160e2从水平栅极电介质160h的与下部结构110相邻的部分在延伸分隔芯图案176e与下部结构110之间延伸。
在一个修改示例中，参照图9，下部结构110可以包括半导体衬底102、设置在半导体衬底102上方的外围电路结构104、设置在半导体衬底102上并覆盖外围电路结构104的下绝缘体106以及位于下绝缘体106上的基部108。基部108可以由诸如多晶硅的半导体材料形成。在下部结构110的上表面110s上，可以设置如上所述的堆叠结构150、垂直结构188、分隔结构192和水平结构190。
在一个修改示例中，参照图10，可以设置没有任何空隙的分隔结构192的分隔芯图案176'。
在一个修改示例中，参照图11，分隔结构190的分隔芯图案176可以包括第一分隔芯图案176a和第二分隔芯图案176b。第二分隔芯图案176b具有比第一分隔芯图案176a的电阻率低的电阻率。第一分隔芯图案176a可以由掺杂多晶硅形成，第二分隔芯图案176b可以由钨等形成。第二分隔芯图案176b可以覆盖第一分隔芯图案176a的侧表面和底表面。分隔结构190的分隔缓冲部分178可以设置在第二分隔芯图案176b中。
上面结合图4描述的堆叠结构150的组120、130和140可以具有基本相同的高度。参照图12A，堆叠结构150'可以包括下组120'、位于下组120'上的中间组130'以及位于中间组130'上的上组140'，并且上组140'的高度可以大于下组120'的高度和/或中间组130'的高度。下组120'的高度可以大于中间组130'的高度。上面描述的组120'、130'和140'的高度可以分别由形成组120'、130'和140'的栅电极的数目确定。上组140'的高度可以大于下组120'的高度和/或中间组130'的高度，上组140'的栅电极142L、142M和142U的数目可以大于中间组130'的栅电极132L、132M和132U的数目以及下组120'的栅电极122L、122M和122U的数目。在另一示例中，下组120'的高度可以大于中间组130'的高度，下组120'的栅电极122L、122M和122U的数目可以大于中间组130'的栅电极132L、132M和132U的数目。
在一个修改示例中，参照图12B，可以省略中间组130，并且上组140可以直接位于下组120上。
在一个修改示例中，参照图12C，堆叠结构150”可以包括设置在下组120与上组140之间的多个中间组130。例如，中间组130可以包括沿垂直方向堆叠的第一中间组130_1至第n中间组130_n。在实施方式中，“n”可以是大于2的数。
在一个修改示例中，参照图13和图14，可以设置图4、图5A和图5B中的堆叠结构150和垂直结构188，并且水平结构290和分隔结构292可以分别设置在与图4、图5A和图5B中的水平结构190和分隔结构192相对应的位置。水平结构290可以包括图4、图5A和图5B中的水平栅极电介质160h和水平半导体层166h。水平结构290还可以包括在水平半导体层166h的位于堆叠结构150的下表面上的部分与水平半导体层166h的位于下部结构110的上表面110s上的部分之间的水平芯图案276h。
每个分隔结构292可以包括图4、图5A和图5B中的分隔电介质160v2和分隔半导体层166v2，每个分隔结构292还可以包括分隔芯图案276v。分隔结构292可以包括图4、图5A和图5B中的分隔缓冲部分178，分隔缓冲部分178可以设置在分隔芯图案276v中。分隔芯图案276v和水平芯图案276h可以被设置为一体的芯图案276。因此，分隔芯图案276v和水平芯图案276h可以连续地连接。
水平结构290还可以包括从水平芯图案276h起在垂直方向上延伸并与垂直芯图案168v接触的延伸芯图案276e。水平芯图案276h可以与垂直半导体层166v1和水平半导体层166h接触。垂直芯图案168v可以由例如绝缘材料(例如，氧化硅)形成，分隔芯图案276v和水平芯图案276h可以由例如导电材料(例如，具有N型导电性的掺杂多晶硅)形成。
在一个修改示例中，参照图15，在具有与图14中所示相同结构的水平结构290中，可以省略水平半导体层(图14的166h)和分隔半导体层(图14的166v2)。水平芯图案276h可以与水平栅极电介质160h和垂直半导体层166v1接触，并且分隔芯图案276v可以与分隔电介质160v2接触。
在一个修改示例中，参照图16和图17，可以设置图4、图5A和图5B中的堆叠结构150和垂直结构188，并且水平结构390和分隔结构392可以分别设置在与图4、图5A和图5B中的水平结构190和分隔结构192相对应的位置。
水平结构390可以包括图4、图5A和图5B中的水平栅极电介质160h和水平半导体层166h，还可以包括在水平半导体层166h的位于堆叠结构150的下表面上的部分与水平半导体层166h的位于下部结构110的上表面110s上的部分之间的水平芯图案368。水平结构390还可以包括从水平芯图案368起沿垂直方向延伸并与垂直芯图案168v接触的延伸芯图案368e。与垂直芯图案168v接触的延伸芯图案368e可以由半导体材料或导电材料形成。例如，与垂直芯图案168v接触的延伸芯图案368e可以由本征半导体材料(例如，未掺杂的多晶硅材料)或者导电掺杂半导体材料(例如，具有N型导电性的掺杂多晶硅材料)形成。
每个分隔结构392可以包括图4、图5A和图5B中的分隔电介质160v2和分隔半导体层166v2，并且还可以包括分隔芯图案376。分隔芯图案376可以由例如导电材料(例如，金属氮化物(例如，TiN)、金属(例如，W)、掺杂多晶硅(例如，N型多晶硅)、金属硅化物等)形成。分隔结构392可以包括图4、图5A和图5B中的分隔缓冲部分178，并且分隔缓冲部分178可以设置在分隔芯图案376中。
垂直芯图案168v、分隔芯图案376和水平芯图案368可以由不同材料形成。垂直芯图案168v可以由例如绝缘材料(例如，氧化硅)形成，水平芯图案276h可以由例如导电材料(例如，具有N型导电性的掺杂多晶硅)形成，分隔芯图案376可以由例如具有比水平芯图案276h的电阻率低的电阻率的导电材料(例如，TiN和/或W等)形成。
在一个修改示例中，参照图18，相对于图17的分隔结构392，可以省略分隔半导体层166v2，并且分隔电介质160v2和分隔芯图案376可以彼此接触。
在一个修改示例中，参照图19，相对于图17的分隔结构392，可以省略分隔半导体层166v2，并且分隔电介质160v2和分隔芯图案376可以彼此接触。另外，相对于图17的分隔结构392，可以省略水平半导体层166h，并且水平栅极电介质160h和水平芯图案368可以彼此接触。
在一个修改示例中，参照图20和图21，可以设置图4、图5A和图5B中的堆叠结构150和垂直结构188，并且水平结构490和分隔结构492可以分别设置在与图4、图5A和图5B中的水平结构190和分隔结构192相对应的位置。
水平结构490可以包括图4、图5A和图5B中的水平栅极电介质160h和水平半导体层166h。水平结构490还可以包括设置在水平半导体层166h的位于堆叠结构150的下表面上的部分与水平半导体层166h的位于下部结构110的上表面110s上的部分之间的第一水平芯图案468h和第二水平芯图案476h。第一水平芯图案468h可以包括设置在第二水平芯图案476h与下部结构110之间的部分和设置在第二水平芯图案476h与堆叠结构150之间的部分。水平结构490还可以包括从第一水平芯图案468h起沿垂直方向延伸并与垂直芯图案168v接触的延伸芯图案468e。
每个分隔结构492可以包括图4、图5A和图5B中的分隔电介质160v2和分隔半导体层166v2，还可以包括第一分隔芯图案468v和第二分隔芯图案476v。分隔结构492可以包括图4、图5A和图5B中的分隔缓冲部分178，并且分隔缓冲部分178可以设置在分隔芯图案476中。
第一水平芯图案468h和第一分隔芯图案468v可以一体地设置以形成第一芯图案468，并且第二水平芯图案476h和第二分隔芯图案476v可以一体地设置以形成第二芯图案476。第一芯图案468可以由例如具有N型导电性的多晶硅形成，第二芯图案476可以例如由具有比第一芯图案468的电阻率低的电阻率的导电材料(例如，TiN、W)等形成。
在一个修改示例中，参照图22，相对于图21的水平结构490和分隔结构492，可以省略水平半导体层166h和分隔半导体层166v2，并且第一芯图案468和栅极电介质160可以彼此接触。
在一个修改示例中，参照图23，可以设置图4、图5A和图5B中的堆叠结构150和垂直结构188，并且水平结构590和分隔结构592可以分别设置在与图4、图5A和图5B中的水平结构190和分隔结构192相对应的位置。
水平结构590可以包括图4、图5A和图5B中的水平栅极电介质160h和水平半导体层166h，并且还可以包括水平芯图案568h。水平芯图案568h可以是导电的。水平芯图案568h可以设置在水平半导体层166h的位于堆叠结构150的下表面上的第一部分与水平半导体层166h的位于下部结构110的上表面110s上的第二部分之间。水平结构590还可以包括从水平芯图案568h起沿垂直方向延伸并与垂直芯图案168v接触的延伸芯图案568e。
每个分隔结构592可以包括图4、图5A和图5B中的分隔电介质160v2和分隔半导体层166v2，并且还可以包括第一分隔芯图案568v和第二分隔芯图案576。分隔结构592可以包括图4、图5A和图5B中的分隔缓冲部分178，并且分隔缓冲部分178可以设置在第二分隔芯图案576中。
第一分隔芯图案568v可以从水平芯图案568h延伸并且设置在第二分隔芯图案576的侧表面上。第一分隔芯图案568v和水平芯图案568h可以一体地设置以形成芯图案568。第一分隔芯图案568v和水平芯图案568h可以由例如具有N型导电性的多晶硅形成，第二分隔芯图案576可以由例如电阻率低于第一分隔芯图案568v的电阻率的导电材料(例如，TiN、W等)形成。
参照图24，相对于图23的水平结构590和分隔结构592，可以省略水平半导体层166h和分隔半导体层166v2，并且芯图案568和栅极电介质160可以彼此接触。
参照图25和图26，可以设置图4、图5A和图5B中的堆叠结构150和垂直结构188，并且水平结构690和分隔结构692可以分别设置在与图4、图5A和图5B中的水平结构190和分隔结构192相对应的位置。
水平结构690可以包括图4、图5A和图5B中的水平栅极电介质160h，并且可以包括从垂直结构188的垂直半导体层166v1延伸的水平半导体层166h。水平半导体层166h可以填充水平栅极电介质160h的位于堆叠结构150的下表面上的部分与水平栅极电介质160h的位于下部结构110的上表面110s上的部分之间的间隙。
每个分隔结构692可以包括从水平栅极电介质160h沿垂直方向延伸的分隔电介质160v2、从水平半导体层166h沿垂直方向延伸的分隔半导体层166v2以及具有被分隔半导体层166v2包围的侧表面的分隔芯图案676。分隔芯图案676和水平半导体层166h可以彼此接触。分隔芯图案676可以由例如电阻率低于分隔半导体层166v2的电阻率的导电材料(例如，TiN、W等)形成。
在一个修改示例中，参照图27，垂直结构188可以包括从穿过堆叠结构150的部分延伸到下部结构110的延伸部分188e。垂直结构188的延伸部分188e可以包括延伸垂直芯图案168e、第一延伸垂直半导体层166e1和第一延伸电介质160e1。延伸垂直芯图案168e和第一延伸垂直半导体层166e1分别从垂直芯图案168v和垂直半导体层166v1延伸，并延伸到下部结构110；第一延伸电介质160e1从水平栅极电介质160h的与下部结构110相邻的部分起在第一延伸垂直半导体层166e1与下部结构110之间延伸。延伸垂直芯图案168e可以从垂直芯图案168v延伸。因此，延伸垂直芯图案168e和垂直芯图案168v可以是被一体地设置的芯图案168。
分隔结构692可以包括从穿过堆叠结构150的部分延伸到下部结构110的延伸部分692e。分隔结构692的延伸部分692e可以包括延伸分隔芯图案676e、第二延伸电介质160e2和第二延伸半导体层166e2。延伸分隔芯图案676e从图26所示的分隔芯图案676延伸，穿过图26所示的水平结构690，并延伸到下部结构110；第二延伸电介质160e2和第二延伸半导体层166e2分别从水平栅极电介质160h的与下部结构110相邻的部分和水平芯图案168h，在延伸分隔芯图案676e与下部结构110之间延伸。
在一个修改示例中，参照图28，相对于图27的芯图案168，可以在延伸垂直芯图案168e与垂直芯图案168v之间的芯图案部分中设置下缓冲部分169。下缓冲部分169可以是空隙。
在一个修改示例中，参照图29和图30，可以设置图4、图5A和图5B中的堆叠结构150和垂直结构188，并且水平结构790和分隔结构792可以设置在与图4、图5A和图5B中的水平结构190和分隔结构192相对应的位置。
水平结构790可以包括图4、图5A和图5B中的水平栅极电介质160h和水平半导体层166h，并且还可以包括设置在水平半导体层166h的位于堆叠结构150的下表面上的第一部分与水平半导体层166h的位于下部结构110的上表面110s上的第二部分之间的水平芯图案168h和水平缓冲部分770。水平缓冲部分770可以被水平芯图案168h包围。例如，水平芯图案168h可以包括在堆叠结构150与下部结构110之间的其间插有水平缓冲部分770的彼此间隔开的部分。例如，水平栅极电介质160h、水平半导体层166h以及水平芯图案168h可以分别从垂直栅极电介质160v1、垂直半导体层166v1和垂直芯图案168v沿着堆叠结构150的下表面、支撑图案114的侧表面和下部结构110的上表面110s延伸。因此，水平缓冲部分770可以位于水平芯图案168h的与下部结构110的上表面110s相邻的部分与水平芯图案168h的与堆叠结构150的下表面相邻的部分之间。
每个分隔结构792可以包括图4、图5A和图5B中的分隔电介质160v2和分隔半导体层166v2，并且还可以包括分隔芯图案776。分隔结构792可以包括图4、图5A和图5B中的分隔缓冲部分178，并且分隔缓冲部分178可以设置在分隔芯图案776中。分隔芯图案776可以与水平芯图案168h接触，并且可以与水平缓冲部分770间隔开。
在一个修改示例中，参照图31和图32，可以设置图4、图5A和图5B中的堆叠结构150和垂直结构188，并且下绝缘层116可以位于堆叠结构150的下表面上。水平结构890和分隔结构892可以分别设置在与图4、图5A和图5B中的水平结构190和分隔结构192相对应的位置。水平结构890可以在下绝缘层116下方，并且分隔结构892和垂直结构188可以在穿过堆叠结构150的同时穿过下绝缘层116。支撑图案114可以在下绝缘层116与下部结构110之间。
水平结构890可以包括与图4、图5A和图5B中的水平栅极电介质基本相同的水平栅极电介质160h，并且还可以包括从垂直结构188的垂直半导体层166v1延伸的水平半导体层166h。水平半导体层166h可以填充水平栅极电介质160h的位于下绝缘层116的下表面上的部分与水平栅极电介质160h的位于下部结构110的上表面110s上的部分之间的间隙。
下部结构110可以包括与水平结构890和分隔结构892相邻的具有例如N型导电性的杂质区域110n。杂质区域110n可以用作图1的公共源极线CSL。
每个分隔结构892可以包括分隔芯图案876和位于分隔芯图案876下方的分隔连接图案872。下部结构110可以包括半导体衬底，并且分隔连接图案872可以由例如使用外延工艺从下部结构110的半导体衬底生长的材料(例如，硅)形成。分隔连接图案872可以允许下部结构110的杂质区域110n与水平半导体层166h彼此电连接。因此，垂直结构188的垂直半导体层166v1可以通过水平半导体层166h和分隔连接图案872连接到下部结构110的具有例如N型导电性的杂质区域110n。
分隔芯图案876可以由例如绝缘材料(例如，氧化硅)形成。分隔结构892可以包括图4、图5A和图5B中的分隔缓冲部分178，并且分隔缓冲部分178可以设置在分隔芯图案876中。
在一个修改示例中，参照图33和图34，可以设置图4、图5A和图5B中的堆叠结构150和垂直结构188，可以设置图31和图32的下绝缘层116。水平结构890'和分隔结构892'可以设置在与图4、图5A和图5B中的水平结构190和分隔结构192相对应的位置。
堆叠结构150还可以包括附加栅极电介质1120，该附加栅极电介质1120延伸到栅电极122L、122M、122U、132L、132M、132U、142L、142M和142U的抵着垂直结构188的侧表面，并覆盖栅电极122L、122M、122U、132L、132M、132U、142L、142M和142U的上表面和下表面。在示例实施例中，附加栅极电介质1120可以是高k电介质(例如，氧化铝等)。
水平结构890'可以包括图4、图5A和图5B中的水平栅极电介质160h，并且可以包括从垂直结构188的垂直半导体层166v1延伸的水平半导体层166h。水平半导体层166h可以填充水平栅极电介质160h的位于堆叠结构150下方的下绝缘层116的下表面上的部分与水平栅极电介质160h的位于下部结构110的上表面110s上的部分之间的间隙。
每个分隔结构892'可以包括分隔连接图案872'、设置在分隔连接图案872'上的分隔芯图案876'以及设置在分隔连接图案872'上并覆盖分隔芯图案876'的侧表面的分隔间隔物874。分隔连接图案872'可以与水平半导体层166h接触并且可以与下部结构110间隔开。分隔连接图案872'可以由例如使用外延工艺从水平半导体层166h生长的材料(例如，硅)形成。分隔芯图案876'可以由例如导电材料(例如，TiN、W等)形成，并且分隔间隔物874可以由例如绝缘材料(例如，SiO2等)形成。分隔结构892'可以包括图4、图5A和图5B中的分隔缓冲部分178，并且分隔缓冲部分178可以设置在分隔芯图案876'中。
在一个修改示例中，参照图35，相对于图33和图34的分隔结构892'，分隔连接图案872可以向下延伸，穿过图33和图34的水平结构890'，并可以连接到下部结构110。下部结构110可以包括与水平结构890'和分隔结构892'相邻的杂质区域110n。
在一个修改示例中，参照图36，可以设置图33和图34的堆叠结构150、附加栅极电介质1120、垂直结构188和下绝缘层116，并且水平结构990和分隔结构992可以设置在与图33和图34的水平结构890'和分隔结构892'相对应的位置。
水平结构990可以包括图4、图5A和图5B中的水平栅极电介质160h，并且还可以包括设置在水平栅极电介质160h的位于堆叠结构150下方的下绝缘层116的下表面上的部分与水平栅极电介质160h的位于下部结构110的上表面110s上的部分之间的水平芯图案968。水平芯图案968可以由例如掺杂有N型杂质的多晶硅形成。
每个分隔结构992可以包括分隔连接图案972、设置在分隔连接图案972上的分隔芯图案976以及设置在分隔连接图案972上并覆盖分隔芯图案976的侧表面的分隔间隔物974。分隔连接图案972可以与水平芯图案968接触并且可以与下部结构110间隔开。分隔连接图案972可以由例如使用外延工艺从水平芯图案968生长的材料(例如，硅)形成。分隔芯图案976可以由例如导电材料(例如，TiN、W等)形成，并且分隔间隔物974可以由例如绝缘材料(例如，SiO2等)形成。分隔结构992可以包括图4、图5A和图5B中的分隔缓冲部分178，并且分隔缓冲部分178可以设置在分隔芯图案976中。
在一个修改示例中，参照图37，相对于图36的分隔结构992，分隔连接图案972可以向下延伸，穿过水平结构990，并且可以与下部结构110接触。
在一个修改示例中，参照图38，可以设置与图36的水平结构990相对应的水平结构1090。分隔结构1092可以设置在与图37中的分隔结构992相对应的位置。分隔结构1092可以包括结构和材料与图37中的分隔连接图案(图37中的972)的结构和材料相同的分隔连接图案1072。分隔结构1092还可以包括在分隔连接图案1072上的分隔芯图案1076。分隔芯图案1076可以由例如绝缘材料(诸如氧化硅等)形成。下部结构110可以包括与图35的杂质区域相同的杂质区域110n。杂质区域110n可以连接到分隔连接图案1072。
在一个修改示例中，参照图39、图40和图41，可以设置图4、图5A和图5B中的堆叠结构150和垂直结构188，并且在下部结构110与堆叠结构150之间，可以设置顺序地堆叠在下部结构110上的最下面的绝缘层1112、水平结构1190和下绝缘层116。图4、图5A和图5B中的垂直结构188可以顺序地穿过最下面的绝缘层1112、水平结构1190和下绝缘层116以延伸到下部结构110。
垂直结构188的穿过堆叠结构150的部分中可以包括图4、图5A和图5B中的垂直芯图案168v、垂直缓冲部分170、垂直半导体层166v1和垂直栅极电介质160v1。垂直结构188可以包括从穿过堆叠结构150的部分延伸到下部结构110的延伸部分188e。例如，垂直结构188的延伸部分188e可以包括延伸垂直芯图案168e、第一延伸半导体层166e1和第一延伸电介质160e1。延伸垂直芯图案168e从垂直芯图案168v延伸并延伸到下部结构110；第一延伸半导体层166e1从垂直半导体层166v1延伸并在延伸垂直芯图案168e与下部结构110之间延伸；第一延伸电介质160e1覆盖第一延伸半导体层166e1的外侧表面和底部。第一延伸半导体层166e1和垂直半导体层166v1被一体地设置，并且因此可以形成连续连接的半导体层166。水平结构1190可以将第一延伸电介质160e1与垂直栅极电介质160v1彼此间隔开，并且可以连接到半导体层166或者与半导体层166接触。
水平结构1190可以包括例如两层或多于两层。例如，水平结构1190可以包括下水平图案1168和上水平图案1160。上水平图案1160可以位于下水平图案1168上。在另一实施方式中，上水平图案1160可以位于下水平图案1168下方。下水平图案1168和上水平图案1160可以彼此接触。
如上所述，水平结构1190可以包括第一层(下水平图案1168)和第二层(上水平图案1160)。在示例实施例中，水平结构1190可以包括两层或更多层。中间层可以插入在第一层(下水平图案1168)与第二层(上水平图案1160)之间，下水平图案1168和上水平图案1160可以彼此间隔开。中间层可以是例如掺杂半导体层、金属层、金属氮化物层和/或金属硅化物层。
下水平图案1168和上水平图案1160中的一个可以由例如与堆叠结构150的栅电极122L、122M、122U、132L、132M、132U、142L、142M和142U的材料相同的导电材料形成，另一个可以由与堆叠结构150的栅电极122L、122M、122U、132L、132M、132U、142L、142M和142U的材料不同的导电材料形成。例如，下水平图案1168可以由例如与堆叠结构150的栅电极122L、122M、122U、132L、132M、132U、142L、142M和142U的材料相同的导电材料(例如，TiN、W等)形成，上水平图案1160可以由例如导电材料(例如，具有N型导电性的多晶硅)形成。上水平图案1160的一部分可以在下水平图案1168与半导体层166之间延伸，并且可以在下绝缘层116与半导体层166之间延伸。
在穿过堆叠结构150的部分中，分隔结构1192可以位于与图4、图5A和图5B中的分隔结构192相对应的位置。分隔结构1192可以顺序地穿过下绝缘层116、水平结构1190和最下面的绝缘层1112以延伸到下部结构110。在示例实施例中，分隔结构1192可以包括例如绝缘材料(诸如氧化硅等)。分隔结构1192可以包括图4、图5A和图5B中的分隔缓冲部分178。
堆叠结构150可以在一个方向上延伸以形成阶梯结构。例如，栅电极122L、122M、122U、132L、132M、132U、142L、142M和142U以及水平结构1190可以延伸以形成具有其水平高度从上到下降低的形状的阶梯结构。栅电极122L、122M、122U、132L、132M、132U、142L、142M和142U延伸以形成阶梯结构的区域可以被绝缘层1140覆盖。在上述阶梯结构上，可以设置电连接到栅电极122L、122M、122U、132L、132M、132U、142L、142M和142U的第一接触插塞1050，以及电连接到水平结构1190的第二接触插塞1055。第二接触插塞1055可以穿过上水平图案1160并且可以与下水平图案1168接触。第一接触插塞1050和第二接触插塞1055可以由例如导电材料形成。
在一个修改示例中，参照图42，可以将图40的分隔结构1192修改为包括分隔芯图案1276和覆盖分隔芯图案1276的侧表面的分隔间隔物1272的分隔结构1292。分隔芯图案1276可以由例如导电材料形成，分隔间隔物1272可以由例如绝缘材料形成。分隔芯图案1276可以与下部结构110接触。可以省略图40中的最下面的绝缘层1112，并且水平结构1190的下水平图案1168可以与下部结构110接触。因此，垂直结构188的垂直半导体层166v1可以通过水平结构1290和下部结构110电连接到分隔芯图案1276。
在一个修改示例中，参照图43，图33和图34的堆叠结构150可以包括附加栅极电介质1120。水平结构1390可以位于与图42的水平结构1290相对应的位置，水平结构1390可以包括下水平图案1368和在下水平结构1368上的上水平图案1360。水平结构1390还可以包括覆盖下水平图案1368的底表面和上表面并在下水平图案1368与垂直结构188之间延伸的附加电介质1366。附加电介质1366可以由与附加栅极电介质1120的材料相同的材料形成。
在一个修改示例中，参照图44A、图44B和图44C，可以设置图4、图5A和图5B中的堆叠结构150和垂直结构188，并且堆叠结构150还可以包括延伸到栅电极122L、122M、122U、132L、132M、132U、142L、142M和142U的抵着垂直结构188的侧表面并覆盖栅电极122L、122M、122U、132L、132M、132U、142L、142M和142U的上表面和下表面的附加栅极电介质1120。
在下部结构110与堆叠结构150之间，可以设置顺序堆叠在下部结构110上的最下面的绝缘层1112、水平结构1490和下绝缘层116。图4、图5A和图5B中的垂直结构188可以包括图40的延伸部分188e，延伸部分188e顺序地穿过最下面的绝缘层1112、水平结构1490和下绝缘层116以延伸到下部结构110。
水平结构1490可以包括下水平图案1468和位于下水平图案1468上的上水平图案1460。下水平图案1468和上水平图案1460可以彼此接触。下水平图案1468可以由例如与堆叠结构150的栅电极122L、122M、122U、132L、132M、132U、142L、142M和142U的材料相同的导电材料(例如，TiN、W等)形成，并且上水平图案1460可以由例如具有N型导电性的多晶硅形成。上水平图案1460的一部分可以在下水平图案1468与半导体层166之间延伸，并且在下绝缘层116与半导体层166之间延伸。
水平结构1190还可以包括覆盖下水平图案1468的下表面并且在下水平图案1468的侧表面与第一延伸电介质160e1之间延伸的附加电介质1466。附加电介质1466可以由与附加栅极电介质1120的材料相同的材料形成。
堆叠结构150可以在一个方向上延伸以形成阶梯结构。例如，栅电极122L、122M、122U、132L、132M、132U、142L、142M和142U以及水平结构1490可以延伸以形成具有水平高度从上到下降低的形状的阶梯结构。栅电极122L、122M、122U、132L、132M、132U、142L、142M和142U延伸以形成阶梯结构的区域可以被绝缘层1140覆盖。在上述阶梯结构上，可以设置电连接到栅电极122L、122M、122U、132L、132M、132U、142L、142M和142U的第一接触插塞1050，以及电连接到水平结构1490的第二接触插塞1055。第二接触插塞1055可以穿过上水平图案1460并且可以与下水平图案1468接触。第一接触插塞1050和第二接触插塞1055可以由例如导电材料形成。
在穿过堆叠结构150的部分中，分隔结构1492可以位于与图4、图5A和图5B中的分隔结构192相对应的位置。分隔结构1492可以顺序地穿过下绝缘层116、水平结构1490和最下面的绝缘层1112以延伸到下部结构110。分隔结构1492可以由例如绝缘材料(诸如氧化硅等)形成。分隔结构1492可以包括图4、图5A和图5B中的分隔缓冲部分178。
在一个修改示例中，参照图45和图46，可以设置图4、图5A和图5B中的下部结构110和堆叠结构150，并且堆叠结构150可以位于下部结构110上的最下面的绝缘层2112上。最下面的绝缘层2112可以由例如绝缘材料(诸如氧化硅等)形成。
可以设置穿过堆叠结构150以及最下面的绝缘层2112并延伸到下部结构110的分隔结构2192。分隔结构2192可以具有平坦的形状，与图3的分隔结构192相同，例如，线条彼此平行的形状。
在示例实施例中，每个分隔结构2192可以包括分隔芯图案2176和在分隔芯图案2176的侧表面上的绝缘间隔物2172。分隔芯图案2176可以由例如导电材料(例如，诸如W的金属、诸如TiN的金属氮化物、诸如TiSi的金属硅化物，或N型多晶硅)等形成。绝缘间隔物2172可以由例如诸如氧化硅等的绝缘材料形成。每个分隔结构2192可以包括参照图4和图5B描述的分隔缓冲部分178，并且分隔缓冲部分178可以设置在分隔芯图案2176中。
在示例实施例中，每个分隔结构2192可以包括与上述分隔缓冲部分相同的分隔缓冲部分178。分隔缓冲部分178可以设置在分隔芯图案2176中，并且可以是如上所述的空隙。
可以设置穿过堆叠结构150和最下面的绝缘层2112并且延伸到下部结构110的垂直结构2188。垂直结构2188可以被设置为多个垂直结构。多个垂直结构2188可以包括分别对应于如上参照图3至图5B所述的伪垂直结构188d和存储单元垂直结构188c的伪垂直结构2188d和存储单元垂直结构2188c。
堆叠结构150可以包括延伸到栅电极122L、122M、122U、132L、132M、132U、142L、142M和142U的抵着垂直结构2188的侧表面并覆盖栅电极122L、122M、122U、132L、132M、132U、142L、142M和142U的上表面和下表面的附加栅极电介质1120。
垂直结构2188可以包括：半导体图案2159；设置在半导体图案2159上的垂直芯图案2168；包围垂直芯图案2168的外侧表面、在垂直芯图案2168与半导体图案2159之间延伸、并与半导体图案2159接触的垂直半导体层2166；包围垂直半导体层2166的外侧表面的垂直栅极电介质层2160；以及设置在垂直芯图案2168上并与垂直半导体层2166接触的焊盘图案172。垂直芯图案2168可以从堆叠结构150的下组120连续地延伸到上组140以被一体地设置。垂直半导体层2166可以从堆叠结构150的下组120连续地延伸到上组140以被一体地设置。垂直栅极电介质层2160可以包括与上述那些相同的隧道电介质(图5A的164)、数据存储层(图5A的163)和阻挡电介质(图5A的162)。
下部结构110可以包括半导体衬底，并且半导体图案2159可以由例如使用外延工艺从下部结构110的半导体衬底生长的材料(例如硅)形成。半导体图案2159可以抵着栅电极中的最下面的栅电极122L，并且可以沿着向下的方向延伸以延伸到下部结构110。抵着最下面的栅电极122L的下栅极电介质1119可以位于半导体图案2159的侧表面上。
垂直结构2188可以包括与上述相同的垂直缓冲部分170。垂直缓冲部分170可以设置在垂直芯图案2168中的与上述相同的位置，并且可以是如上所述的空隙。垂直芯图案2168可以由例如绝缘材料(诸如氧化硅等)形成。
图47至图49示出了根据示例实施例的形成三维半导体器件的方法的示例的截面图。
参照图47，牺牲层112和支撑图案114可以形成在下部结构110上。支撑图案114可以由例如硅形成。在下部结构110上形成牺牲层112之后，可以设置穿过牺牲层112的支撑图案114。在另一实施方式中，在下部结构110上形成支撑图案114之后，可以设置包围支撑图案114的侧表面的牺牲层112。
可以在牺牲层112和支撑图案114上设置下组120。形成下组120可以包括形成交替堆叠的下栅电极122L、122M和122U以及下层间绝缘层124，之后形成下覆盖层126。在示例实施例中，下栅电极122L、122M和122U可以由例如导电材料(例如，掺杂多晶硅或掺杂多晶硅-锗)形成，下层间绝缘层124可以由例如氧化硅形成，下覆盖层126可以由例如氧化硅或氮化硅形成。
可以设置穿过下组120并暴露牺牲层112的通孔128a和贯通沟槽128b。然后，可以设置填充通孔128a的下牺牲垂直结构129a和填充贯通沟槽128b的下牺牲分隔结构129b。
参照图48，可以在下组120上设置中间组130。形成中间组130可以包括形成交替堆叠的中间栅电极132L、132M和132U以及中间层间绝缘层134，之后形成中间覆盖层136。可以设置穿过中间组130并暴露下牺牲垂直结构129a的通孔138a，以及穿过中间组130并暴露下牺牲分隔结构129b的贯通沟槽138b。然后，可以设置填充通孔138a的中间牺牲垂直结构139a，以及填充贯通沟槽138b的中间牺牲分隔结构139b。
可以在中间组130上设置上组140。形成上组140可以包括形成交替堆叠的上栅电极142L、142M和142U以及上层间绝缘层144，之后形成上覆盖层146。因此，可以设置包括下组120、中间组130和上组140的堆叠结构150。
可以设置穿过上栅电极142L、142M和142U中的栅电极142U的一部分和上覆盖层146的绝缘图案152。可以设置穿过上组140并暴露中间牺牲垂直结构139a的通孔148a，以及穿过上组140并暴露中间牺牲分隔结构139b的贯通沟槽148b。然后，可以设置填充通孔148a的上牺牲垂直结构149a和填充贯通沟槽148b的上牺牲分隔结构149b。
参照图49，去除下牺牲垂直结构、中间牺牲垂直结构和上牺牲垂直结构(图48的129a、139a和149a)以及下牺牲分隔结构、中间牺牲分隔结构和上牺牲分隔结构(图48的129b、139b和149b)以暴露牺牲层(图48的112)。然后，可以去除牺牲层(图48的112)以在堆叠结构150与下部结构110之间形成空的空间154。堆叠结构150可以由支撑图案114支撑。空的空间154可以与穿过堆叠结构150的通孔128a、138a和148a以及贯通沟槽128b、138b和148b相通。每个贯通沟槽128b、138b和148b的宽度可以大于每个通孔128a、138a和148a宽度。
使用如上所述形成的结构，可以提供上述各种示例的半导体器件。例如，参照图4、图5A和图5B，在设置有堆叠结构150、空的空间154、通孔128a、138a和148a以及贯通沟槽128b、138b和148b的下部结构110上，可以顺序地设置栅极电介质160、半导体层166和芯图案168。在示例实施例中，栅极电介质160、半导体层166和芯图案168可以填充通孔128a、138a和148a以及空的空间154，并且可以部分地填充贯通沟槽128b、138b和148b。当设置芯图案168时，可以在芯图案168中设置垂直缓冲部分170。
然后，在将形成在贯通沟槽128b、138b和148b中的芯图案的一部分以及通孔128a、138a和148a中的芯图案的一部分去除之后，可以在保留在通孔128a、138a和148a中的芯图案168上形成焊盘图案172，并且可以在贯通沟槽128b、138b和148b中形成具有分隔缓冲部分178的分隔芯图案176。
图50和图51示出了根据示例实施例的形成三维半导体器件的方法的修改示例的截面图。
参照图50，在图47的下部结构110上可以设置支撑图案114和牺牲层112。可以在支撑图案114和牺牲层112上设置下绝缘层116。然后，通过执行与图47和图48的操作基本相同的操作，可以设置堆叠结构150、下牺牲垂直结构、中间牺牲垂直结构和上牺牲垂直结构(图48的129a、139a和149a)、下牺牲分隔结构、中间牺牲分隔结构和上牺牲分隔结构(图48的129b、139b和149b)以及绝缘图案152。下牺牲垂直结构129a和下分隔结构129b可以穿过下绝缘层116并且可以与牺牲层112接触。
参照图51，通过执行与图49的操作基本相同的操作，可以去除下牺牲垂直结构、中间牺牲垂直结构和上牺牲垂直结构(图50的129a、139a和149a)以及下牺牲分隔结构、中间牺牲分隔结构和上牺牲分隔结构(图50的129b、139b和149b)，以暴露牺牲层(图50的112)。然后，可以去除牺牲层(图50的112)以在堆叠结构150下方的下绝缘层116与下部结构110之间形成空的空间154。
使用如上所述形成的结构，可以提供上述各种示例的半导体器件。例如，参照图31和图32，在设置有堆叠结构150、下绝缘层116、空的空间154、通孔128a、138a和148a以及贯通沟槽128b、138b和148b的下部结构110上，可以顺序地设置栅极电介质160、半导体层166和芯图案168。在示例实施例中，栅极电介质160、半导体层166和芯图案168可以填充通孔128a、138a和148a，栅极电介质160和半导体层166可以填充空的空间154，并且栅极电介质160、半导体层166和芯图案168可以部分地填充贯通沟槽128b、138b和148b。然后，在将形成在贯通沟槽128b、138b和148b中的芯图案的一部分以及通孔128a、138a和148a中的芯图案的一部分去除之后，在保留在通孔128a、138a和148a中的芯图案168上形成焊盘图案172，并且可以设置填充贯通沟槽128b、138b和148b的分隔芯图案176。然后，在去除了通孔128a、138a和148a中的芯图案的一部分之后，在保留在通孔128a、138a和148a中的芯图案168上设置焊盘图案172。在去除了保留在贯通沟槽128b、138b和148b中的栅极电介质160、半导体层166和芯图案168时，可以暴露下部结构110。然后，通过执行外延工艺，可以设置图32的分隔连接图案872，并且可以在贯通沟槽128b、138b和148b的其余部分中形成分隔芯图案876。在设置分隔芯图案876之前，可以去除堆叠结构150中的栅电极122L、122M、122U、132L、132M、132U、142L、142M和142U以形成空的空间，并且在空的空间中，可以设置图33和图34中的附加栅极电介质1120。然后，可以设置填充空的空间的栅电极122L、122M、122U、132L、132M、132U、142L、142M和142U。如上所述，栅电极122L、122M、122U、132L、132M、132U、142L、142M和142U可以由例如导电材料(诸如TiN、W等)形成。
图52和图53示出了根据示例实施例的形成三维半导体器件的方法的修改示例的截面图。
参照图52，在下部结构110上，可以设置顺序堆叠的最下面的绝缘层1112、下水平图案1168、牺牲层1114和下绝缘层116。然后，通过执行与图47和图48的操作基本相同的操作，可以设置图48的堆叠结构150、下牺牲垂直结构129a、中间牺牲垂直结构139a和上牺牲垂直结构149a、图48的下牺牲分隔结构129b、中间牺牲分隔结构139b和上牺牲分隔结构149b以及绝缘图案152。下牺牲垂直结构129a和下分隔结构129b可以穿过最下面的绝缘层1112、下水平图案1168、牺牲层1114和下绝缘层116，以延伸到下部结构110。
参照图53，可以去除通孔128a、138a和148a中的图52中的下牺牲垂直结构129a、中间牺牲垂直结构139a和上牺牲垂直结构149a，以暴露下部结构110。顺序地设置覆盖通孔128a、138a和148a的内壁的栅极电介质160和半导体层166。设置具有垂直缓冲部分170同时填充通孔128a、138a和148a的芯图案168。在去除芯图案的一部分之后，可以在其余的芯图案168上形成焊盘图案172。
然后，去除贯通沟槽128b、138b和148b中的图48中的下牺牲分隔结构129b、中间牺牲分隔结构139b和上牺牲分隔结构149b，从而暴露下部结构110。
使用如上所述形成的结构，可以提供上述各种示例的半导体器件。例如，参照图39和图40以及图53，去除在去除牺牲层1114时暴露的栅极电介质160，以暴露半导体层166，并且图39和图40的上水平图案1160可以形成在去除了牺牲层1114的空间中。然后，可以在贯通沟槽128b、138b和148b中形成分隔结构1192。在一个修改示例中，参照图44A和图44B以及图53，去除堆叠结构150中的栅电极122L、122M、122U、132L、132M、132U、142L、142M和142U以及下水平图案1168，以提供空的空间，在空的空间中形成如图44A和图44B中所示的附加栅极电介质1120，并且可以再次提供填充空的空间的栅电极122L、122M、122U、132L、132M、132U、142L、142M和142U以及下水平图案1168。然后，去除在去除牺牲层1114时暴露的附加栅极电介质1120和栅极电介质160，从而暴露下水平图案1168和半导体层166。在去除了牺牲层1114的空间中，可以设置如图44A和图44B中所示的上水平图案1460。
可以形成在包括如上所述的多个组120、130和140的堆叠结构150中的垂直结构188可以包括垂直缓冲部分170。垂直缓冲部分170可以防止或显著减少诸如垂直结构188中的垂直半导体层166v1开裂的缺陷。因此，可以提高半导体器件的可靠性和耐久性。
如上所述的多个组120、130和140中的每一个组可以包括多个栅电极。随着多个组120、130和140的数目的增加，栅电极的堆叠数目增加。因此，可以提高半导体器件的集成度。
如上所述，实施例涉及包括堆叠栅电极的三维半导体器件。根据示例实施例，可以提供具有改善的集成度的三维半导体器件。
本文已经公开了示例实施例，并且虽然采用了特定术语，但是它们仅以一般性和描述性意义来使用和解释，而不是出于限制的目的。在一些情况下，如对于本申请的领域的普通技术人员显而易见的是，除非另外特别指出，否则结合特定实施例描述的特征、特性和/或元件可以单独使用，或与结合其他实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离所附权利要求中阐述的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种三维半导体器件，所述三维半导体器件包括：
下部结构；
堆叠结构，所述堆叠结构在所述下部结构上，所述堆叠结构包括：
下组，所述下组包括在垂直方向上堆叠并且彼此间隔开的栅电极，所述垂直方向是与所述下部结构的上表面垂直的方向，
上组，所述上组包括在所述垂直方向上堆叠并且彼此间隔开的栅电极，
所述下组和所述上组在所述垂直方向上堆叠；以及
垂直结构，所述垂直结构穿过所述堆叠结构，其中，
所述垂直结构包括垂直芯图案、位于所述垂直芯图案中的垂直缓冲部分以及包围所述垂直芯图案的外侧表面的垂直半导体层，
所述垂直结构包括穿过所述下组的下垂直部分和穿过所述上组的上垂直部分，
所述下垂直部分的上部区域的宽度大于所述上垂直部分的下部区域的宽度，并且
所述垂直缓冲部分位于所述下垂直部分中并位于所述上垂直部分下方。
2.根据权利要求1所述的三维半导体器件，其中，所述垂直芯图案由绝缘材料形成，并且所述垂直缓冲部分是空隙。
3.根据权利要求1所述的三维半导体器件，还包括位于所述下部结构上的水平结构，所述水平结构设置在所述堆叠结构下方并连接到所述垂直结构，其中，
所述垂直结构还包括包围所述垂直半导体层的外侧表面的垂直栅极电介质，并且
所述水平结构包括从所述垂直栅极电介质延伸并设置在所述堆叠结构下方的水平栅极电介质。
4.根据权利要求3所述的三维半导体器件，其中，所述水平结构还包括从所述垂直半导体层延伸并设置在所述堆叠结构下方的水平半导体层。
5.根据权利要求3所述的三维半导体器件，其中，
所述水平结构还包括从所述垂直芯图案延伸并设置在所述堆叠结构下方的水平芯图案，并且
所述垂直芯图案和所述水平芯图案由绝缘材料形成。
6.根据权利要求1所述的三维半导体器件，还包括：
位于所述下部结构上的水平结构，所述水平结构设置在所述堆叠结构下方并连接到所述垂直结构；以及
位于所述下部结构上的支撑图案，所述支撑图案设置在所述堆叠结构下方并穿过所述水平结构。
7.根据权利要求6所述的三维半导体器件，其中，
所述垂直结构还包括包围所述垂直半导体层的外侧表面的垂直栅极电介质，
所述水平结构包括从所述垂直栅极电介质延伸并设置在所述堆叠结构下方的水平栅极电介质，
所述水平结构还包括在所述堆叠结构与所述下部结构之间的水平缓冲部分，
所述水平栅极电介质从所述垂直栅极电介质沿着所述堆叠结构的下表面、所述支撑图案的侧表面和所述下部结构的上表面延伸，并且
所述水平缓冲部分在所述水平栅极电介质的位于所述堆叠结构的下表面上的第一部分与所述水平栅极电介质的位于所述下部结构的上表面上的第二部分之间。
8.根据权利要求1所述的三维半导体器件，其中，
所述堆叠结构还包括在所述下组与所述上组之间的中间组，
所述垂直结构还包括穿过所述中间组的中间垂直部分，
所述中间垂直部分的下部区域的宽度窄于所述下垂直部分的上部区域的宽度，并且
所述中间垂直部分的上部区域的宽度大于所述上垂直部分的下部区域的宽度。
9.根据权利要求8所述的三维半导体器件，其中，所述垂直芯图案是一体的，从所述下垂直部分的内部穿过所述中间垂直部分并连续地延伸到所述上垂直部分。
10.根据权利要求1所述的三维半导体器件，还包括位于所述下部结构上的水平结构，所述水平结构设置在所述堆叠结构下方并连接到所述垂直结构，其中，
所述水平结构包括水平芯图案，并且
所述水平芯图案与所述垂直半导体层接触，并且由半导体材料或导电材料形成。
11.根据权利要求1所述的三维半导体器件，其中，
所述下部结构包括半导体衬底，
所述垂直结构还包括从所述半导体衬底外延生长的半导体图案，并且
所述垂直半导体层位于所述半导体图案上并与所述半导体图案接触。
12.根据权利要求1所述的三维半导体器件，还包括位于所述下部结构上的水平结构，所述水平结构设置在所述堆叠结构下方并连接到所述垂直结构，其中，
所述水平结构包括下水平图案和位于所述下水平图案上的上水平图案，并且
所述下水平图案和所述上水平图案中的一个水平图案包括与所述栅电极的材料相同的导电材料，另一个水平图案包括与所述栅电极的材料不同的导电材料。
13.根据权利要求12所述的三维半导体器件，还包括与所述下水平图案接触的接触插塞，所述接触插塞穿过所述上水平图案并沿所述垂直方向延伸。
14.一种三维半导体器件，所述三维半导体器件包括：
下部结构；
堆叠结构，所述堆叠结构在所述下部结构上，所述堆叠结构包括：
下组，所述下组包括在垂直方向上堆叠并且彼此间隔开的栅电极，所述垂直方向是与所述下部结构的上表面垂直的方向，
上组，所述上组包括在所述垂直方向上堆叠并且彼此间隔开的栅电极，
所述下组和所述上组在所述垂直方向上堆叠；
分隔结构，所述分隔结构穿过所述堆叠结构；
垂直结构，所述垂直结构位于所述分隔结构之间并穿过所述堆叠结构；以及
水平结构，所述水平结构位于所述下部结构上并且被设置在所述堆叠结构下方，并且连接到所述垂直结构和所述分隔结构，其中，
所述垂直结构包括穿过所述下组的下垂直部分和穿过所述上组的上垂直部分，
每个所述分隔结构包括穿过所述下组的下分隔部分和穿过所述上组的上分隔部分，
所述下垂直部分的上部区域的宽度大于所述上垂直部分的下部区域的宽度，并且
所述下分隔部分的上部区域的宽度大于所述上分隔部分的下部区域的宽度。
15.根据权利要求14所述的三维半导体器件，其中，所述垂直结构包括垂直芯图案、包围所述垂直芯图案的外侧表面的垂直半导体层和包围所述垂直半导体层的外侧表面的垂直栅极电介质。
16.根据权利要求15所述的三维半导体器件，其中，
所述垂直结构还包括位于所述垂直芯图案中的垂直缓冲部分，
所述垂直缓冲部分位于所述下垂直部分中并且被设置在所述上垂直部分下方，并且
所述垂直缓冲部分是空隙。
17.根据权利要求14所述的三维半导体器件，其中，
每个所述分隔结构包括分隔缓冲部分，
每个所述分隔结构的宽度大于所述垂直结构的宽度，并且
所述分隔缓冲部分位于所述下分隔部分中并且被设置在所述上分隔部分下方。
18.一种三维半导体器件，包括：
下部结构；
水平结构，所述水平结构位于所述下部结构上；
堆叠结构，所述堆叠结构位于所述水平结构上，所述堆叠结构包括在垂直方向上堆叠的多个组，所述多个组中的每个组包括在所述垂直方向上堆叠并且彼此间隔开的栅电极，所述垂直方向是与所述下部结构的上表面垂直的方向；
分隔结构，所述分隔结构穿过所述堆叠结构和所述水平结构；以及
垂直结构，所述垂直结构位于所述分隔结构之间并穿过所述堆叠结构和所述水平结构，其中，
所述水平结构包括下水平图案和位于所述下水平图案上的上水平图案，并且
所述下水平图案和所述上水平图案中的一个水平图案包括与所述栅电极的材料相同的导电材料，另一个水平图案包括与所述栅电极的材料不同的导电材料。
19.根据权利要求18所述的三维半导体器件，其中，每个所述组包括交替并重复堆叠的栅电极和层间绝缘层以及在交替并重复堆叠的所述栅电极和所述层间绝缘层上的覆盖层。
20.根据权利要求18所述的三维半导体器件，其中，
所述垂直结构包括垂直芯图案、位于所述垂直芯图案中的垂直缓冲部分、包围所述垂直芯图案的外侧表面的垂直半导体层，以及包围所述垂直半导体层的外侧表面的垂直栅极电介质，并且
所述水平结构包括连接到所述垂直半导体层的水平芯图案。
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