CN105027285B - 三维存储器 - Google Patents

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Abstract

本文大体上论述三维存储器单元及制造及使用所述存储器单元的方法。在一或多个实施例中，三维垂直存储器可包含存储器堆叠。此存储器堆叠可包含存储器单元及介于邻近存储器单元之间的电介质，每一存储器单元包含控制栅极及电荷存储结构。所述存储器单元可进一步包含介于所述电荷存储结构与所述控制栅极之间的势垒材料，所述电荷存储结构及所述势垒材料具有实质上相等的尺寸。

Description

三维存储器
优先权申请
本申请案主张2013年1月24日申请的第13/748,747号美国临时申请案的权益，所述申请案的全文并入本文中。
背景技术
一些存储器单元可包含浮动栅极及包覆所述浮动栅极的三侧的氮化物。非所要的电荷可能被捕获于所述氮化物中，特定来说，被捕获于氮化物的并非直接介于控制栅极与所述浮动栅极之间的部分中。单元的阈值电压(Vt)可由捕获于所述氮化物中的非所要电荷改变。
附图说明
图1说明存储器单元的实例的横截面图，其中栅极间电介质(IGD)部分地包覆浮动栅极。
图2说明存储器单元的实例的横截面图。
图3说明存储器单元的实例的横截面图。
图4通过实例说明不同存储器单元中的控制栅极偏压电压对比支柱电流的曲线图。
图5A到G说明制造垂直存储器的技术的实例。
图6A到K说明制造垂直存储器的另一技术的另一实例。
图7A到D说明制造垂直存储器的技术的另一实例。
图8A到F说明制造垂直存储器的技术的其它实例。
图9说明垂直存储器的实例的横截面图。
图10A到B说明制造垂直存储器的技术的实例。
图11说明存储器阵列的实例。
具体实施方式
以下详细描述涉及以说明的方式展示具体方面及可在其中实践本发明的目标的实施例的附图。充分详细描述这些实施例以使所属领域的技术人员能实践本发明。
将本申请案中所使用的术语“水平”定义为平行于晶片(例如，衬底)的常规平面或表面的平面，而与所述晶片或衬底的实际定向无关。术语“垂直”是指垂直于如上文所定义的水平的方向。相对于处于所述晶片或衬底的顶面上的常规平面或表面而定义例如“上”、“侧”、“高于”、“低于”、“上方”及“下方”等的介词，而与所述晶片或衬底的实际定向无关。本文中所使用的术语“晶片”及“衬底”大体上是指集成电路形成于其上的任何结构，且还指在集成电路制造的各个阶段期间的此类结构。因此，以下详细描述不应以限制性意义理解，且本发明的范围仅由所附权利要求书连同这些权利要求书授权的等效物的全部范围来界定。
本文大体上论述三维(3D)存储器、存储器单元及制造及其使用方法。在一或多个实施例中，3D垂直存储器可包含存储器堆叠。存储器堆叠可包含至少两个存储器单元及介于邻近存储器单元之间的电介质的堆叠，其中每一存储器单元包含控制栅极(CG)及电荷存储结构(例如，浮动栅极(FG)或电荷陷阱(CT))，所述电荷存储结构经配置以存储积累于其上的电子或空穴。信息由所述单元所存储的电子或空穴量来表示。所述存储器堆叠可进一步包含势垒材料，例如，包括氧化物-氮化物-氧化物(“ONO”)的复合物的栅极间电介质(IGD)中的氮化物，其中所述IGD可介于所述电荷存储结构与所述CG之间。所述势垒材料及所述电荷存储结构可邻近而横向定位、彼此水平对准或具有实质上相等高度。
NAND阵列架构为存储器单元阵列，所述阵列经布置使得所述阵列的存储器单元在逻辑行中耦合到存取线(其被耦合到所述存储器单元的CG，且在一些情况下至少部分地由所述记忆单元的CG形成)，所述存取线常规地称为字线。所述阵列的一些存储器单元一起串联耦合在源极线与数据线(其常规地称为位线)之间。
可将NAND阵列架构中的存储器单元编程到所需数据状态。例如，可将电荷积累(例如，放置)于存储器单元的FG上或从所述存储器单元的FG移除以将所述单元编程到若干数据状态中的所需者。常规地称为单电平单元(SLC)的存储器单元可经编程到两种数据状态中的所需者(例如，“1”或“0”状态)。常规地称为多电平单元(MLC)的存储器单元可经编程到两种以上数据状态中的所需者。
当将电子存储于FG上时，其修改所述单元的Vt。因此，当通过将特定电压置于CG上(例如，通过利用读取电压来驱动耦合到所述单元的存取线)来“读取”所述单元时，电流将取决于所述单元的Vt及置于所述CG上的特定电压而在所述单元的通道中流动或不流动。电流的此存在或缺乏可被感测且翻译成1及0，从而重现所存储的数据。
每一存储器单元可并非直接地耦合到源极线及数据线。而是，可在串中将实例阵列的存储器单元布置在一起(通常每一串具有4、8、16、32或更多个单元)，其中所述串中的所述存储器单元一起串联耦合在共用源极线与数据线之间。
可由行解码器来存取NAND阵列，所述行解码器通过使用电压驱动耦合到一行存储器单元的存取线而激活所述单元。另外，可使用不同电压来驱动耦合到每一串的未被选择的存储器单元的存取线。例如，可使用导通电压来驱动每一串的未被选择的存储器单元以便将其作为通路晶体管来操作，从而允许其以不受其经编程的数据状态限制的方式来使电流通过。接着，电流可通过串连耦合串的每一存储器单元而从源极线流动到数据线，由经选定而待读取的每一串的存储器单元限制。此将所述行经选定的存储器单元的当前经编码、经存储的数据值放置于所述数据线上。选定且感测一页数据线，且接着可从来自所述页的经感测的数据字选择个别数据字且从存储器设备来传递所述个别数据字。
快闪存储器(例如，NAND阵列)形成为具有多于一个以上存储器单元的堆叠的3D存储器。所述记忆单元的CG可邻近于CG凹部。
图1展示来自3D存储器内的存储器单元的堆叠的存储器单元100的实例，存储器单元100可包含电荷存储结构(例如，FG 102A)、电介质(例如，氧化物)108、势垒膜(例如，氮化物)104A、CG 106及支柱110。在所说明的实例中，势垒膜104A介于FG 102A与CG 106之间。如大体上所说明，势垒膜104A可为实质上直线的，但可能不实质上呈矩形。电荷可捕获于势垒膜104A的部分上，例如捕获于势垒膜104A的不直接使FG 102A与CG 106分离的部分上。
图2展示垂直存储器单元200的实例的横截面图。存储器单元200可包含FG 102B、电介质108、势垒膜104B及CG 106。垂直存储器单元200可用于NAND串、NOR串或其它类型的串。如图2中所说明，势垒膜104可实质上呈矩形。
图3展示存储器单元300(例如，垂直存储器单元)的实例的横截面图，存储器单元300可包含FG 102B、势垒膜104B、CG 106、电介质108及半导体支柱110。FG 102B可由半导体材料(例如，导电掺杂的多晶硅)制成。FG 102B可具有实质上等于势垒膜104B的第一尺寸312B的第一尺寸312A(例如，高度)(例如，在用于制造存储器单元的制造工艺中的标准偏差的一或两倍内)，如图3中所示。FG 102B的第一尺寸312A还可大于势垒膜104B的第一尺寸312B。FG 102B可具有垂直于第一尺寸312A的第二尺寸(例如，长度)314A，第二尺寸314A贯穿FG 102B的整个第一尺寸312A而大于势垒膜104B的第二尺寸314B，如图3中所示。FG 102B的第一尺寸312A可小于CG 106的第一尺寸312C或实质上等于CG 106的第一尺寸312C。CG106的第二尺寸314C可贯穿FG 102B的整个第一尺寸312A而大于FG 102B的第二尺寸314A。可使用PECVD工艺来沉积CG 106、氧化物108、FG 102或势垒膜104。
势垒膜104B可包含第二尺寸314B，第二尺寸314B贯穿其第一尺寸312B而实质上相等(例如，势垒膜104B可跨其整个第一尺寸312B而包含实质上均匀的厚度)，如图3中所示。势垒膜104B可在垂直存储器单元300的垂直横截面中实质上呈矩形，如图3中所示。势垒膜104B可包含小于FG 102B的表面积(例如，第二尺寸314A乘以第一尺寸312A)的表面积(例如，第二尺寸314B乘以第一尺寸312B)，如图3中所示。势垒膜104B可完全介于对应于FG102B的一侧的平面316A与对应于CG 106的与FG 102B的所述侧相对的一侧的平面316B之间，如图3中所示。势垒膜104B可仅邻近于FG 102B的一侧，如图3中所示。
势垒膜104B可包含表面且FG 102B可具有表面，例如，对应于平面316A、与势垒膜104B的所述表面相对且实质上平行于势垒膜104B的所述表面的表面。势垒膜104B的所述表面的每一部分可与浮动栅极102B的表面分离达实质上相等距离，如图3所示。
FG 102B可具有面向势垒膜104B的平面侧(例如，对应于平面316A的侧)。CG 106可具有面向势垒膜104B的平面侧(例如，对应于平面316B的侧)。势垒膜104B可具有面向且实质上平行于FG 102B的平面侧的第一平面侧及面向且实质上平行于CG 106的平面侧的第二平面侧。CG 106的第一尺寸312C可实质上等于势垒膜104B的对应第一尺寸312B，如图3所示。
图4展示CG偏压对比支柱电流的曲线图的实例。线418为包含势垒膜104(例如图2中所展示的势垒膜104B)的存储器单元中的CG偏压对比支柱电流的实例。线420为包含势垒膜104(其在三侧上邻近于FG 102，如图1中所示)的单元中的CG偏压对比支柱电流的实例。对于相同支柱电流，线418的CG 106偏压可小于线420的CG 106偏压。例如，如图4中所说明，偏压电压差可为约2.9伏特。可实现其它电压差。例如，偏压电压差可高达约7伏特。所述电压差可随捕获于势垒膜104上的电荷量或FG 102与CG 106的对准程度而变。例如，较低CG偏压可至少部分地归因于相较于捕获于势垒膜104A上的电荷的捕获于势垒膜104B上的电荷量的减少。并且，较低CG偏压可至少部分地归因于FG 102B与CG 106之间的对准。
如本文中所使用，“垂直存储器串”可表示“垂直存储器堆叠”(例如，交替CG 106及阶层电介质524层，其中CG凹部530介于阶层电介质524层之间)，所述“垂直存储器堆叠”具有填充有电介质108的CG凹部530、FG 102及势垒膜104且包含支柱110(例如，经填充沟槽528，例如填充有多晶硅的沟槽)。并且，术语“垂直存储器”可用于指示最终形式。
图5A到G展示制造具有平面势垒膜104的垂直存储器500的技术的实例。图5A展示衬底522上的第一CG 106A到106B、第一CG 106A到106B上的第一阶层电介质524A到524B、第一阶层电介质524A到524B上的第二CG 106C到106D、第二CG 106C到106D上的第二阶层电介质524C到524D及第二阶层电介质524C到524D上的掩模材料(例如，电介质，例如氧化物、氮化物或多晶硅)526。垂直存储器500可包含沟槽528及多个CG凹部530。电介质108的第一层(例如，氧化物)可形成于沟槽528的侧壁上及CG凹部530中的CG 106的暴露表面上，如图5A中所示。CG凹部530可为阶层电介质层524之间的间隙，阶层电介质层524邻近于形成于阶层电介质层524之间的CG 106。
沟槽528及CG凹部530可至少部分地填充有势垒材料532，如图5B中所示。例如，势垒材料532可为氮化物。势垒材料532可沉积或以其它方式形成于沟槽528及CG凹部530中。可(例如)通过使用机械、化学、激光、蒸汽或光蚀刻工艺部分地移除势垒材料532。可从沟槽528及CG凹部530部分地移除势垒材料532以在CG凹部530中留下势垒材料532中的至少一些以形成邻近于CG 106的势垒膜104，如图5C中所示。可使用热磷酸移除经移除的势垒材料532的部分。可通过使用不同温度或浓度的热磷酸，或通过将势垒材料532暴露于热磷酸达不同的时间量来控制所述工艺之后剩余的势垒材料532的大小或形状。
可(例如)通过使用原位蒸汽产生工艺(ISSG)来生长电介质108)在势垒膜104上形成电介质108的第二层(其可为或可不为与第一层相同的电介质材料)，如图5D所示。沟槽528及CG凹部530可至少部分地填充有电荷存储材料534，如图5E中所示。电荷存储材料534可为导电掺杂的多晶硅。电荷存储材料534可经沉积以至少部分地填充CG凹部530。可至少部分地移除电荷存储材料534，如图5F中所示。可从沟槽528及CG凹部530至少部分地移除电荷存储材料534，且电荷存储材料534的剩余部分可留在CG凹部530中以便形成FG 102。可使用CertasTM(例如，蒸汽氨)、氟化铵与硝酸混合物(NH4F-HNO3)、臭氧(O3)或氢氟酸(HF)混合物或循环(例如，可将暴露表面暴露于臭氧以产生氧化(例如，使氧化)表面且可将所述经氧化的表面暴露于氢氟酸以移除所述氧化物)、氢氟酸与硝酸混合物(HF-HNO3)、氢氟酸与过氧化氢混合物(HF-H2O2)或四甲基氢氧化铵(TMAH)工艺来移除电荷存储材料534的部分。用于移除电荷存储材料534的部分的工艺可依据对电荷存储材料534的掺杂。例如，如果电荷存储材料534为n型多晶硅，那么可将TMAH工艺用于移除电荷存储材料534的部分。
电介质108的第三层(例如，隧道氧化物)可形成(例如，生长)于FG 102上，且支柱110可形成在沟槽528中，如图5G中所示。形成支柱110可包含在沟槽528的暴露表面(例如，沟槽528的侧壁)上形成衬里(例如，多晶硅衬里)。所述衬里可保护或遮蔽电介质108使之免受下游工艺。可将沟槽528的底部中的电介质108(例如，多晶硅衬里)穿通或以其它方式移除以便允许与衬底522或通道1138的电接触(参见图11)。如图5G中所示，可形成支柱110以至少部分地填充沟槽528。由所述技术形成的垂直存储器500可包含实质上类似于图3中所展示的垂直存储器单元300的存储器单元，其中FG 102的第一尺寸312A及势垒膜104的第一尺寸312B小于CG 106的第一尺寸312C。图5G展示具有两个垂直存储器串的垂直存储器500，每一垂直存储器串包含两个存储器单元。
图6A到J展示制造垂直存储器600的技术的实例。图6A中的垂直存储器600可实质上类似于图5A中所展示的无电介质108的垂直存储器600。电介质108的层可形成于沟槽528的侧壁上及邻近于凹部530的CG 106的暴露表面上。如图6B中所示，可(例如)通过使用氢氟酸将电介质108的部分从沟槽528的侧壁及CG凹部530的暴露表面移除。替代地，电介质108可(例如)通过原位蒸汽产生(ISSG)工艺生长于CG 106的暴露部分上。此技术可将邻近于CG106的电介质108留在相应CG凹部530中，电介质108具有实质上等于CG 106的对应尺寸(例如，高度)的尺寸(例如，高度)。沟槽528及CG 530凹部可至少部分填充有势垒材料532以将势垒材料532提供于CG凹部530的暴露表面上及沟槽528的侧壁上，如图6C中所示。
沟槽528及CG凹部530可至少部分地填充有牺牲材料636。如图6D中所示，牺牲材料636可沉积或以其它方式形成于沟槽528及CG凹部530中的势垒材料532上。可使用原子层沉积(ALD)工艺、高纵横比工艺(HARP)或其它工艺来沉积牺牲材料636。牺牲材料636可为多晶硅、氧化物、正硅酸乙酯(TEOS)、有机物(例如碳底抗反射涂层(BARC)或抗蚀剂)、氮化物、其掺杂版本或其组合。牺牲材料636可在以下技术中有用，在所述技术中，如果不使用牺牲材料636，那么下游工艺(例如，磷酸势垒材料移除)可能损坏原本将变成FG 102的材料。可从沟槽528至少部分地移除牺牲材料636，从而将一些牺牲材料636留在CG凹部530中，如图6E中所示。当所述牺牲材料636包括多晶硅时，TMAH、氨(NH4OH)或蒸汽氨工艺可用于至少部分地移除牺牲材料636。当牺牲材料636包括通过ALD或其它工艺来沉积的氧化物或氮化物时，氢氟酸或热磷酸可用于至少部分地移除牺牲材料636。当牺牲材料636包括TEOS或HARP材料时，氢氟酸可用于至少部分地移除牺牲材料636。当所述牺牲材料包括BARC或抗蚀剂时，各向异性干式蚀刻或等离子干式剥离(例如，“除渣”)可用于至少部分地移除牺牲材料636。
可蚀刻势垒材料532以从沟槽528及CG凹部530至少部分地移除势垒材料532。如图6F中所示，所述蚀刻可形成邻近于相应CG凹部530中的电介质108的势垒膜104，势垒膜104具有实质上等于邻近于凹部530的CG 106的对应尺寸(例如，高度)的尺寸(例如，高度)。牺牲材料636可抵抗移除工艺以便受保护而免于所述移除工艺。所述移除工艺可包含化学蚀刻，所述化学蚀刻包含选择性地移除势垒材料532的部分而不移除电介质108或垂直存储器600的其它部分的化学品(例如，热磷酸)。可移除牺牲材料636，如图6G中所示。
电介质108的第二层可生长于势垒膜104的暴露表面上，如图6H中所示。相应CG凹部530中的生长电介质108可具有实质上等于邻近于凹部530的CG 106的对应尺寸(例如，高度)的尺寸(例如，高度)。
沟槽528及CG凹部530可至少部分地填充有电荷存储材料534，如图6I中所示。可使用保形沉积工艺来填充沟槽528及CG凹部530。可从沟槽528及CG凹部530至少部分地移除电荷存储材料534。可将一些电荷存储材料534留在CG凹部530中。留下的电荷存储材料534可形成FG 102。相应CG凹部530中的FG 102可具有实质上等于邻近于CG凹部530的CG 106的对应尺寸(例如，高度)的尺寸(例如，高度)，如图6J中所示。如图6K中所示，电介质108的第三层(其可为或可不为第一及/或第二层中使用的相同类型的电介质)及支柱110可形成(例如，生长)于沟槽528中。由所述技术所形成的垂直存储器600可包含实质上类似于图3中所展示的垂直存储器单元300的存储器单元。
图7A到D说明形成垂直存储器700的另一技术。所述技术可包含关于图6A到C所描述的工艺。垂直存储器(例如，图6C中所描述的垂直存储器600)可具有形成于沟槽528及CG凹部530中的势垒材料532上的电介质108的第二层。可至少部分地移除电介质108的所述第二层，如图7A中所示。如图7B所示，沟槽528及CG凹部530可至少部分地填充有电荷存储材料534(例如，使得电荷存储材料534位于电介质108的所述第二层上)。可从沟槽528至少部分地移除电荷存储材料534以形成FG 102，如图7C中所示。如图7D所示，可至少部分地移除势垒材料532(例如通过使用热磷酸)，且电介质108的第三层可形成于沟槽528及CG凹部530的暴露表面上。可使用沉积工艺来形成电介质108的第三层(例如，高温氧化物)。电介质108可形成隧道氧化物。支柱110可形成于沟槽528中，如图5G中所示。
可填充图6C中所描绘的垂直存储器600(例如，通过使用ALD工艺)。ALD工艺可使用电介质108A来填充CG凹部530及至少部分地填充沟槽528，如图8A中所示。可移除沟槽528中的电介质108A中的至少一些。可使得电介质108A实质实质上与沟槽528中的势垒材料532齐平，如图8B中所示。图8C展示通过凭借原位蒸汽产生(ISSG)工艺将势垒材料532转换成电介质而移除势垒材料532之后的垂直存储器800。此工艺可移除势垒材料532的部分，例如通过将势垒材料532的部分转换成电介质108。图8D展示已使用湿化学(例如，氢氟酸)回蚀电介质108A之后的垂直存储器800。可选择性地将从ISSG工艺所产生的电介质108蚀刻成CG凹部530中的电介质材料108A。侧壁上的电介质108(例如，使用ISSG工艺转换成氧化物的氮化物)可比其它电介质108A更慢地蚀除。FG 102可形成于CG凹部530中以形成包含实质上类似于图1的存储器的存储器单元的垂直存储器800。此垂直存储器可包含FG 102，FG 102包含延伸到沟槽528中以与沟槽528中的电介质108齐平的更大尺寸(例如，长度)。
替代地，可使用热磷酸来蚀刻图8C中所描绘的垂直存储器800。热磷酸可蚀刻电介质108A及108及势垒材料532以在CG凹部530中形成势垒膜104，如图8E中所示。电介质108可比电介质108A更能抵抗热磷酸蚀刻。例如，将电介质108暴露于热磷酸达一分钟可移除的电介质108少于通过将电介质108A暴露于相同热磷酸达相同时间量将移除的电介质108A。电介质108可邻近于势垒膜104而形成且FG 102可邻近于电介质108而形成。图8F中描绘所得结构。
图9展示垂直存储器900的实例，可使用与对应于图7A到D的存储器单元的实质上相同的技术来形成垂直存储器900。可生长形成隧道氧化物的电介质108。此生长可包含使用ISSG工艺。使用此工艺可将硅转换成氧化物，例如，将FG 102的一些转换成氧化物。此工艺可圆化FG 102的隅角或移除FG 102邻近于阶层电介质524的一部分，如图9中所示。此工艺可改变形成于FG 102上的后续材料(例如，电介质108及支柱110)的几何形状，如图9所示。
图10A到B展示形成垂直存储器1000的技术的实例。垂直存储器1000可包含实质上类似于图6B中所描绘的垂直存储器600的结构。势垒材料532可沉积于沟槽528的侧壁上及沉积于CG凹部530之内，如图10A所示。可将存储器1000氧化(例如通过使用ISSG工艺)以将势垒材料532的部分转换成电介质108(例如，氮氧化物电介质)。图10B中展示所得结构的实例。可移除所述电介质108且移除剩余势垒材料532中的一些以便形成势垒材料104，如图6G中所示。可使用实质上类似于图6H到K中所描绘的技术的技术来形成存储器单元1000的剩余部分以便形成实质上类似于图6K中所描绘的垂直存储器600的垂直存储器1000。
图11展示存储器阵列1100的实例。在存储器阵列1100中，可通过通道1138来将存储器单元1142A到1142C电耦合。可将通道1138电耦合到一或多个数据线接触件1140A到1140B。存储器阵列1100的存储器单元1142A到1142D可实质上类似于本文中所论述的存储器单元，例如图2、5G、6K、7D、9或10B中所展示的存储器单元。
与包含于一个以上的侧上邻近于FG的势垒膜(例如，氮化物)的存储器单元相关联的问题可为电荷捕获于所述氮化物不使FG与CG分离的部分中(例如，捕获于所述氮化物并非直接介于FG与CG之间的部分中)。并且，捕获的电荷可沿IGD迁移，例如，通过编程、擦除或温度循环。相对于在氮化物中不具有此电荷捕获的存储器单元，此电荷捕获或移动可改变存储器单元的阈值电压(Vt)或使递增阶跃脉冲编程(ISPP)降级。
可通过包含仅邻近于FG的表面的氮化物(例如，通过包含实质上呈矩形且并非“U”形的氮化物)来至少部分地消除氮化物上的此电荷捕获或迁移。此配置可包含电荷捕获于FG上而非氮化物上。
一或多个实施例的优点可包含减少存储器单元中擦除饱和的发生。另一优点可包含归因于消除制造中的变动源(例如，氮化物以不规则形状包覆CG凹部或阶层氧化物的隅角)而改善FG与CG之间的对准。而可由等离子增强化学气相沉积(PECVD)工艺(其可实质上为均匀堆叠沉积工艺)来界定FG的形状及大小。
存储器单元的编程及擦除性质随栅极耦合率而变，所述栅极耦合率随存储器单元的FG与CG之间的电容而变。在包覆氮化物的情形中(如图1中所示)，所述电容随CG 106及FG102A的相对表面之间的距离及FG的顶部及底部表面与邻近于其氮化物之间的距离而变，如图1中的箭头所示。在包含平面势垒膜104B的存储器单元200的情形中(如图2中所示)，可减少或消除IGD与FG之间产生的电容，以便使所述电容随FG 102B的表面与CG 106的相对表面之间的距离而变。此配置可减少栅极耦合率的变动源，以便改善存储器单元编程及擦除性能的均匀性。具有经改善的FG与CG对准的装置可包含经改良的VgVt。另一优点可包含减少ISPP降级问题或维持足够低的Vt，例如，通过经由减少捕获于氮化物上的电荷而减少由循环导致的Vt偏移。
另一优点可包含通道长度与存储器单元第一尺寸的增大的比率，此配置可增加相应存储器单元的可靠性。
以上描述及图式说明本发明的一些实施例以使所属领域的技术人员能实践本发明的实施例。其它实施例可并有结构变化、逻辑变化、电变化、工艺变化及其它变化。实例仅代表可能的变动。一些实施例的部分及特征可包含入其它实施例的部分及特征中或取代其它实施例的部分及特征。所属领域的技术人员在阅读及理解以上描述之后将明白许多其它实施例。

Claims (51)

1.一种垂直存储器，其包括：
存储器单元的堆叠，所述堆叠的单元包括：
控制栅极；
电荷存储结构，其具有尺寸；
势垒膜，其介于所述电荷存储结构与所述控制栅极之间，其中所述势垒膜具有对应于所述电荷存储结构的所述尺寸的尺寸，且其中所述电荷存储结构的所述尺寸实质上等于或大于所述势垒膜的所述尺寸；
第一电介质，其介于所述势垒膜与所述电荷存储结构之间且在所述势垒膜的第一侧；以及
第二电介质，其介于所述势垒膜与所述控制栅极之间且在相对所述势垒膜的所述第一侧的所述势垒膜的第二侧。
2.根据权利要求1所述的存储器，其中所述势垒膜具有表面且所述电荷存储结构具有与所述势垒膜的所述表面相对且实质上平行于所述势垒膜的所述表面的表面，其中所述势垒膜的所述表面的每一部分与所述电荷存储结构的所述表面具有实质上相等距离。
3.根据权利要求1所述的存储器，其中所述电荷存储结构具有面向所述势垒膜的实质上平面侧，所述控制栅极具有面向所述势垒膜的实质上平面侧，且所述势垒膜具有面向且实质上平行于所述电荷存储结构的所述实质上平面侧的第一实质上平面侧及面向且实质上平行于所述控制栅极的所述实质上平面侧的第二实质上平面侧。
4.根据权利要求1所述的存储器，其中实质上等于或大于所述势垒膜的所述尺寸的所述电荷存储结构的所述尺寸包括实质上等于所述势垒膜的所述尺寸的所述电荷存储结构的所述尺寸。
5.根据权利要求1所述的存储器，其进一步包括邻近于所述电荷存储结构的支柱且其中电介质介于所述支柱与所述电荷存储结构之间。
6.根据权利要求5所述的存储器，其中所述支柱包括多晶硅，所述电荷存储结构包括多晶硅，所述电介质包括氧化物，且所述势垒膜包括氮化物。
7.根据权利要求1所述的存储器，其中所述存储器单元堆叠包括存储器单元的NAND串。
8.根据权利要求1所述的存储器，其中所述势垒膜完全介于对应于所述电荷存储结构的一侧的平面与对应于所述控制栅极的与所述电荷存储结构的所述侧相对的一侧的平面之间。
9.根据权利要求1所述的存储器，其中所述电荷存储结构及所述势垒膜形成于邻近于所述控制栅极的控制栅极凹部中。
10.一种包括垂直支柱的存储器单元的垂直堆叠，其中所述堆叠的单元包括：
电荷存储结构，其沿尺寸而邻近于所述支柱；
第一电介质及势垒膜，其沿所述尺寸而邻近于所述电荷存储结构，所述第一电介质介于所述电荷存储结构和所述支柱之间；
控制栅极，其沿所述尺寸而邻近于所述电介质及势垒膜，其中所述存储器单元的所述势垒膜跨所述整个尺寸而具有实质上均匀厚度；
第二电介质，其介于所述势垒膜和所述电荷存储结构之间且在所述势垒膜的第一侧；以及
第三电介质，其介于所述势垒膜和所述控制栅极之间且在相对所述势垒膜的所述第一侧的所述势垒膜的第二侧。
11.根据权利要求10所述的堆叠，其中所述电荷存储结构实质上呈矩形。
12.根据权利要求10所述的堆叠，其中所述控制栅极包括掺杂多晶硅。
13.根据权利要求10所述的堆叠，其中所述支柱包括多晶硅，所述电荷存储结构包括多晶硅，所述电介质包括氧化物，且所述势垒膜包括氮化物。
14.根据权利要求10所述的堆叠，其中所述堆叠包括存储器单元的NAND串。
15.根据权利要求10所述的堆叠，其中所述第一电介质、所述第二电介质和所述第三电介质围绕所述电荷存储结构及所述势垒膜。
16.根据权利要求10所述的堆叠，其中所述电荷存储结构及所述势垒膜形成于控制栅极凹部中。
17.一种存储器单元的垂直堆叠，其中所述堆叠的单元包括：
电荷存储结构，其具有尺寸；
控制栅极，其具有对应于所述电荷存储结构的所述尺寸的尺寸，其中所述控制栅极的所述尺寸与所述电荷存储结构的所述对应尺寸实质上相等；
势垒膜，其介于所述电荷存储结构和所述控制栅极之间；
第一电介质，其介于所述势垒膜和所述电荷存储结构之间且在所述势垒膜的第一侧；以及
第二电介质，其介于所述势垒膜和所述控制栅极之间且在相对所述势垒膜的所述第一侧的所述势垒膜的第二侧。
18.根据权利要求17所述的堆叠，其中所述控制栅极的所述尺寸实质上等于所述势垒膜的对应尺寸。
19.根据权利要求18所述的堆叠，其中所述势垒膜实质上呈矩形。
20.根据权利要求19所述的堆叠，其中，在所述存储器单元的垂直横截面中，所述单元的所述势垒膜的表面积小于所述单元的所述电荷存储结构的表面积。
21.根据权利要求18所述的堆叠，其中所述电荷存储结构包括多晶硅，所述控制栅极包括多晶硅，且所述势垒膜包括氮化物。
22.根据权利要求18所述的堆叠，其中所述堆叠的单元还包含第三电介质，其介于所述势垒膜和所述控制栅极之间且在相对所述势垒膜的所述第一侧的所述势垒膜的第二侧，所述第一电介质、所述第二电介质和所述第三电介质围绕所述电荷存储结构及所述势垒膜。
23.根据权利要求18所述的堆叠，其中所述电荷存储结构及所述势垒膜至少部分地形成于邻近于所述控制栅极且在使所述单元与所述堆叠的邻近单元分离的阶层电介质层之间的控制栅极凹部中。
24.一种垂直存储器阵列，其包括：
多个垂直存储器串，其中所述多个垂直存储器串的串包括：
垂直支柱；以及
至少两个阶层电介质层；以及
存储器单元，其介于所述至少两个阶层电介质层的两个邻近阶层电介质层之间，所述存储器单元包括：
电荷存储结构，其具有尺寸；
控制栅极；
电介质层，其介于所述电荷存储结构与所述垂直支柱之间；
势垒膜，其介于所述电荷存储结构与所述控制栅极之间，所述势垒膜具有对应于所述电荷存储结构的所述尺寸的尺寸，所述势垒膜的所述尺寸与所述电荷存储结构的所述尺寸实质上相等；
第一电介质，其介于所述势垒膜和所述电荷存储结构之间且在所述势垒膜的第一侧；以及
第二电介质，其介于所述势垒膜和所述控制栅极之间且在相对所述势垒膜的所述第一侧的所述势垒膜的第二侧。
25.根据权利要求24所述的存储器阵列，其中所述势垒膜具有表面且所述电荷存储结构具有与所述势垒膜的所述表面相对且实质上平行于所述势垒膜的所述表面的表面，其中所述势垒膜的所述表面的每一部分与所述电荷存储结构的所述表面具有实质上相等距离。
26.根据权利要求24所述的存储器阵列，其中所述电荷存储结构具有面向所述势垒膜的平面侧，所述控制栅极具有面向所述势垒膜的平面侧，且所述势垒膜具有面向且实质上平行于所述电荷存储结构的所述平面侧的第一平面侧及面向且实质上平行于所述控制栅极的所述平面侧的第二平面侧。
27.根据权利要求24所述的存储器阵列，其中所述控制栅极具有对应于所述电荷存储结构的所述尺寸的尺寸且所述控制栅极的所述尺寸实质上等于所述电荷存储结构的所述尺寸。
28.根据权利要求24所述的存储器阵列，其中所述支柱包括多晶硅，所述电荷存储结构包括多晶硅，所述控制栅极包括多晶硅，且所述势垒膜包括氮化物。
29.根据权利要求24所述的存储器阵列，其中所述存储器串为NAND存储器串。
30.根据权利要求24所述的存储器阵列，其中所述控制栅极具有对应于所述电荷存储结构的所述尺寸的尺寸且其中所述控制栅极的所述尺寸大于所述电荷存储结构的所述对应尺寸。
31.根据权利要求24所述的存储器阵列，其中所述电荷存储结构及所述势垒膜形成于介于所述邻近阶层电介质层之间且邻近于所述控制栅极的控制栅极凹部中。
32.一种形成存储器堆叠的方法，所述方法包括：
在阶层电介质层之间形成多个控制栅极及控制栅极凹部；
在所述控制栅极凹部中的所述多个控制栅极上形成电介质材料的第一层；
在所述控制栅极凹部中及所述电介质材料的第一层上形成势垒材料；
移除所述势垒材料的部分以形成邻近于所述控制栅极的势垒膜；
在所述势垒膜上形成电介质材料的第二层；
在所述电介质材料的第二层上形成电荷存储结构材料；以及
移除所述电荷存储结构材料的部分以形成电荷存储结构，所述电荷存储结构中的每一者具有实质上等于所述势垒膜的相应者的对应尺寸的尺寸。
33.根据权利要求32所述的方法，其进一步包括：
在移除所述势垒材料的所述部分之前，在所述势垒材料上形成牺牲材料且移除所述牺牲材料的部分；以及
在形成所述电介质材料的第二层之前，移除剩余牺牲材料。
34.根据权利要求32所述的方法，其中移除所述势垒材料的部分以形成所述势垒膜包含移除所述势垒材料的所述部分以形成所述势垒膜中的每一者以具有实质上等于所述控制栅极的相应者的对应尺寸的尺寸。
35.根据权利要求32所述的方法，其中形成所述多个控制栅极包括形成多个多晶硅控制栅极。
36.根据权利要求32所述的方法，其中形成势垒材料包括形成氮化物。
37.根据权利要求32所述的方法，其中形成电荷存储材料包括形成多晶硅。
38.根据权利要求32所述的方法，其中形成所述存储器堆叠包含形成NAND存储器堆叠。
39.一种形成存储器堆叠的方法，所述方法包括：
在阶层电介质层之间形成多个控制栅极及控制栅极凹部；
在所述控制栅极凹部中的所述多个控制栅极上形成电介质材料的第一层；
在所述控制栅极凹部中及所述电介质材料的第一层上形成势垒材料；
在所述势垒材料上形成电介质材料的第二层；
在所述电介质材料的第二层上形成电荷存储结构材料；
移除所述电荷存储结构材料的部分以形成电荷存储结构，所述电荷存储结构中的每一者具有实质上等于所述势垒膜的相应者的对应尺寸的尺寸；
移除所述势垒材料的部分以形成邻近于所述控制栅极的势垒膜；以及
在所述多个控制栅极凹部的暴露表面上形成电介质材料的第三层。
40.根据权利要求39所述的方法，其进一步包括：
在移除所述势垒材料的所述部分前，在所述势垒材料上形成牺牲材料及移除所述牺牲材料的部分；以及
在形成所述电介质材料的第二层之前，移除剩余牺牲材料。
41.根据权利要求39所述的方法，其中移除所述势垒材料的部分以形成所述势垒膜包含移除所述势垒材料的所述部分以形成所述势垒膜中的每一者以具有实质上等于所述控制栅极的相应者的对应尺寸的尺寸。
42.根据权利要求39所述的方法，其中形成所述多个控制栅极包括形成多个多晶硅控制栅极。
43.根据权利要求39所述的方法，其中形成势垒材料包括形成氮化物。
44.根据权利要求39所述的方法，其中形成电荷存储材料包括形成多晶硅。
45.根据权利要求39所述的方法，其中形成所述存储器堆叠包含形成NAND存储器堆叠。
46.根据权利要求39所述的方法，其中移除所述势垒材料的部分包含通过原位蒸汽产生工艺来将所述势垒的部分转换成电介质；且
所述方法进一步包括蚀刻覆盖所述势垒材料的电介质材料。
47.一种形成存储器堆叠的方法，所述方法包括：
在控制栅极凹部中形成多个控制栅极；
在所述多个控制栅极中的每一个上及在所述控制栅极凹部中形成第一电介质；
在所述控制栅极凹部中及在所述第一电介质上形成势垒膜材料；
在所述势垒膜材料上形成第二电介质；
在所述第二电介质上形成电荷存储结构；以及
移除所述电荷存储结构的一部分以形成具有尺寸的电荷存储结构，所述尺寸实质上等于在所述控制栅极凹部中的所述势垒膜材料的对应尺寸。
48.根据权利要求47所述的方法，其进一步包括移除所述势垒膜材料的部分以形成邻近所述控制栅极的势垒膜。
49.根据权利要求48所述的方法，其中形成所述势垒膜材料包括形成所述势垒膜材料使得所述势垒膜具有表面，且形成所述电荷存储结构包括形成所述电荷存储结构以具有与所述势垒膜的所述表面相对且实质上平行于所述势垒膜的所述表面的表面，其中所述势垒膜的所述表面的每一部分与所述电荷存储结构的所述表面具有实质上相等距离。
50.根据权利要求48所述的方法，其中形成所述电荷存储结构包括形成所述电荷存储结构以具有面向所述势垒膜的实质上平面侧，形成所述控制栅极包括形成所述控制栅极以具有面向所述势垒膜的实质上平面侧，且形成所述势垒膜包括形成所述势垒膜以具有与面向且实质上平行于所述电荷存储结构的所述实质上平面侧的第一实质上平面侧及面向且实质上平行于所述控制栅极的所述实质上平面侧的第二实质上平面侧。
51.根据权利要求47所述的方法，其进一步包括在所述多个控制栅极凹部的经暴露的表面上形成第三电介质。
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