KR102192977B1 - 3d 메모리 - Google Patents

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다윈 프란세다 팬
파트마 아르줌 심섹-에게
제임스 브라이튼
아우렐리오 지안카를로 마우리
스리칸트 제이안티
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마이크론 테크놀로지, 인크.
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Abstract

3-차원 메모리 셀들 및 메모리 셀들을 제작하고 사용하는 방법들이 일반적으로 본 출원에서 논의된다. 하나 이상의 실시예에서, 3-차원 수직 메모리는 메모리 스택을 포함할 수 있다. 그러한 메모리 스택은 메모리 셀들 및 인접한 메모리 셀들 사이의 유전체를 포함할 수 있고, 각 메모리 셀은 제어 게이트 및 전하 저장 구조를 포함한다. 메모리 셀은 전하 저장 구조 및 제어 게이트 사이의 배리어 물질을 더 포함할 수 있고, 전하 저장 구조 및 배리어 물질은 대체로 동일한 치수를 갖는다.

Description

3D 메모리{3D MEMORY}
우선 출원
본 출원은 2013년 1월 24일에 출원된 미국 출원 13/748,747에 대한 우선권의 혜택을 주장하며, 이는 그 전체가 참조용으로 본 출원에 통합된다.
몇몇 메모리 셀들은 플로팅 게이트 및 플로팅 게이트의 세 개의 측면들 주위에 둘러싸이는 질화물을 포함할 수 있다. 원치 않는 전하들이 질화물 내에, 특히 직접적으로 제어 게이트 및 플로팅 게이트 사이에 있지 않은 질화물의 부분들 내에 트랩되어질 수 있다. 셀의 임계 전압(Vt)은 질화물 내에 트랩되는 원치 않는 전하들에 의해 변경될 수 있다.
도 1은 플로팅 게이트 주위에 부분적으로 둘러싸이는 게이트 간 유전체(IGD; inter-gate dielectric)를 갖는 메모리 셀의 예의 단면도를 예시한다.
도 2은 메모리 셀의 예의 단면도를 예시한다.
도 3은 메모리 셀의 예의 단면도를 예시한다.
도 4는 예로서, 상이한 메모리 셀들에서의 제어 게이트 바이어스 전압 대 필러 전류의 그래프를 예시한다.
도 5a 내지 도 5g는 수직 메모리를 제작하는 기술의 예를 예시한다.
도 6a 내지 도 6k는 수직 메모리를 제작하는 다른 기술의 다른 예를 예시한다.
도 7a 내지 도 7d는 수직 메모리를 제작하는 기술의 다른 예를 예시한다.
도 8a 내지 도 8f는 수직 메모리를 제작하는 기술의 다른 예들을 예시한다.
도 9는 수직 메모리의 예의 단면도를 예시한다.
도 10a 및 도 10b는 수직 메모리를 제작하는 기술의 예를 예시한다.
도 11은 메모리 어레이의 예를 예시한다.
이하의 상세한 설명은 본 내용이 실시될 수 있는 특정한 측면들 및 실시예들을 예로서 도시하는 첨부 도면들을 나타낸다. 이들 실시예들은 당해 기술분야의 통상의 기술자들이 본 내용을 실시하는 것을 가능하게 하기 위해 충분히 상세하게 설명된다.
본 출원에 사용되는 바와 같은 "수평"이라는 용어는 웨이퍼 또는 기판의 실제 배향과 관계 없이, 기판과 같은, 웨이퍼의 통상의 평면 또는 표면에 평행한 평면으로서 정의된다. "수직"이라는 용어는 위에서 정의된 바와 같이 수평에 수직인 방향을 나타낸다. "상에", "옆", "보다 높은", "보다 낮은", "위" 및 "아래"와 같은, 전치사들은 웨이퍼 또는 기판의 실제 배향과 관계 없이, 웨이퍼 또는 기판의 상부 표면 상에 있는 통상의 평면 또는 표면에 대하여 정의된다. "웨이퍼" 및 "기판"이라는 용어들은 본 출원에서 일반적으로 그 위에 집적 회로들이 형성되는 임의의 구조를 나타내고, 그리고 또한 집적 회로 제조의 다양한 스테이지들 동안 그러한 구조들을 나타내기 위해 설명된다. 따라서, 이하의 상세한 설명은 한정하는 의미로 취해지지 않으며, 본 발명의 범위는 첨부된 청구항들에 의해서만, 그러한 청구항들에 부여되는 등가물들의 전체 범위와 함께, 정의된다.
일반적으로 3-차원(3D) 메모리들, 메모리 셀들, 및 이를 제작하고 사용하는 방법들이 본 출원에서 논의된다. 하나 이상의 실시예에서, 3D 수직 메모리는 메모리 스택을 포함할 수 있다. 메모리 스택은 적어도 두 개의 메모리 셀 및 인접한 메모리 셀들 간 유전체의 스택을 포함할 수 있으며, 여기서 각 메모리 셀은 그것 위에 축적되는 전자들 또는 홀들을 저장하도록 구성되는, 플로팅 게이트(FG) 또는 전하 트랩(CT)과 같은, 전하 저장 구조 및 제어 게이트(CG)를 포함한다. 정보는 셀에 의해 저장된 전자들 또는 홀들의 양들에 의해 제시된다. 메모리 스택은 산화물-질화물-산화물("ONO"; oxide-nitride-oxide)의 합성물을 포함하는 게이트 간 유전체(IGD)에서의 질화물과 같은, 배리어 물질을 더 포함할 수 있으며, 여기서 IGD는 전하 저장 구조 및 CG 사이에 있을 수 있다. 배리어 물질 및 전하 저장 구조는 인접하여 좌우로 위치되거나, 서로에 수평으로 정렬되거나, 또는 대체로 동일한 높이들을 가질 수 있다.
NAND 어레이 아키텍처는 어레이의 메모리 셀들이 액세스 라인들(이들은 메모리 셀들의 CG들에 결합되고, 몇몇 경우들에서 적어도 부분적으로 메모리 셀들의 CG들에 의해 형성되는)에 논리적 로우들로 결합되도록 배열되는 메모리 셀들의 어레이이며, 이는 보통 워드 라인들로 지칭된다. 어레이의 몇몇 메모리 셀들은 소스 라인 및 데이터 라인 사이에 직렬로 함께 결합되며, 이는 보통 비트 라인으로 지칭된다.
NAND 어레이 아키텍처 내 메모리 셀들은 원하는 데이터 상태로 프로그램될 수 있다. 예를 들어, 전기 전하는 셀을 다수의 데이터 상태 중 원하는 상태로 프로그램하기 위해 메모리 셀의 FG 상에 축적되거나(예컨대, 배치되거나), 또는 메모리 셀의 FG로부터 제거될 수 있다. 메모리 셀은 보통 두 개의 데이터 상태 중 원하는 상태, 예컨대, "1" 또는 "0" 상태로 프로그램될 수 있는 단일 레벨 셀(SLC)로 지칭된다. 메모리 셀들은 보통 두 개보다 많은 데이터 상태 중 원하는 상태로 프로그램 될 수 있는 멀티레벨 셀들(MLC)로 지칭된다.
전자들이 FG 상에 저장될 때, 그것들은 셀의 Vt를 변경한다. 따라서, 셀이 CG 상에 특정한 전압을 배치함으로써(예컨대, 판독 전압을 갖고 셀에 결합되는 액세스 라인을 구동함으로써) "판독"될 때, 전기 전류는 셀의 Vt 및 CG 상에 배치되는 특정 전압에 따라 셀의 채널에 흐르거나 흐르지 않을 것이다. 이러한 전류의 존재 또는 부재는 감지되고 1 및 0으로 변환되어, 저장 데이터를 재생산할 수 있다.
각 메모리 셀은 소스 라인 및 데이터 라인에 직접 결합하지 않을 수 있다. 대신에, 예시적인 어레이의 메모리 셀들은 통상적으로 각각 4, 8, 16, 32 또는 그 이상의 셀들의 스트링들에 함께 배열될 수 있고, 여기서 스트링 내 메모리 셀들은 공통 소스 라인 및 데이터 라인 사이에 직렬로 함께 결합된다.
NAND 어레이는 전압을 갖고 그러한 셀들에 결합되는 액세스 라인을 구동함으로써 메모리 셀들의 로우를 활성화하는 로우 디코더에 의해 액세스될 수 있다. 또한, 각 스트링의 미선택 메모리 셀들에 결합되는 액세스 라인들은 상이한 전압으로 구동될 수 있다. 예를 들어, 각 스트링의 미선택 메모리 셀들은 그것들을 패스 트랜지스터들로서 작동시키기 위해 패스 전압을 갖고 구동되어, 그것들이 그것들의 프로그램된 데이터 상태들에 의해 제한되지 않는 방식으로 전류를 통과시키는 것을 허용할 수 있다. 그 후 전류는 판독되도록 선택되는 각 스트링의 메모리 셀에 의해 제한되는, 직렬 결합된 스트링의 각 메모리 셀을 통해 소스 라인으로부터 데이터 라인으로 흐를 수 있다. 이는 선택된 메모리 셀들의 로우의 현재 인코딩된, 저장된 데이터 값들을 데이터 라인들에 배치한다. 데이터 라인들의 페이지가 선택되고 감지되며, 그 후 각각의 데이터 워드들이 페이지로부터 감지된 데이터 워드들로부터 선택되고 메모리 장치로부터 전달될 수 있다.
NAND 어레이와 같은, 플래시 메모리는 하나보다 많은 메모리 셀들의 스택들을 갖고 3D 메모리로서 형성될 수 있다. 메모리 셀들에 대한 CG들은 CG 리세스들에 인접할 수 있다.
도 1은 FG(102A), 유전체(예컨대, 산화물)(108), 배리어 필름(예컨대, 질화물)(104A), CG(106) 및 필러(110)와 같은, 전하 저장 구조를 포함할 수 있는 3D 메모리 내 메모리 셀들의 스택에서의 메모리 셀(100)의 예를 도시한다. 예시된 예에서, 배리어 필름(104A)은 FG(102A) 및 CG(106) 사이에 있다. 배리어 필름(104A)은 일반적으로 예시되는 바와 같이 대체로 직선일 수 있으나, 대체로 직사각형은 아닐 수 있다. 전하는 이를테면 FG(102A) 및 CG(106)를 직접 분리하지 않는 배리어 필름(104A)의 부분들 상에와 같이, 배리어 필름(104A)의 부분들 상에 트랩될 수 있다.
도 2은 수직 메모리 셀(200)의 예의 단면도를 도시한다. 메모리 셀(200)은 FG(102B), 유전체(108), 배리어 필름(104B) 및 CG(106)를 포함할 수 있다. 수직 메모리 셀(200)은 NAND 스트링, NOR 스트링 또는 다른 유형의 스트링에서 사용될 수 있다. 배리어 필름(104)은 도 2에 예시된 바와 같이, 대체로 직사각형일 수 있다.
도 3은 FG(102B), 배리어 필름(104B), CG(106), 유전체(108), 및 반도체 필러(110)를 포함할 수 있는, 수직 메모리 셀과 같은, 메모리 셀(300)의 예의 단면도를 도시한다. FG(102B)는 전도성으로 도핑된 폴리실리콘과 같은, 반도체 물질로 제작될 수 있다. FG(102B)는 도 3에 도시된 바와 같이, 배리어 필름(104B)의 제1 치수(312B)와 대체로 동일한(예컨대, 메모리 셀을 제작하는데 사용되는 제조 프로세스에서 표준 변형 한 두배 내) 제1 치수(312A)(예컨대, 높이)를 가질 수 있다. FG(102B)의 제1 치수(312A)는 또한 배리어 필름(104B)의 제1 치수(312B)보다 더 클 수 있다. FG(102B)는 도 2에 도시된 바와 같이, FG(102B)의 제1 치수(312A)에 거쳐 배리어 필름(104B)의 제2 치수(314B)보다 큰 제1 치수(312A)에 수직인 제2 치수(예컨대, 길이)(314A)를 가질 수 있다. FG(102B)의 제1 치수(312A)는 CG(106)의 제1 치수(312C)보다 작거나 CG(106)의 제1 치수(312C)와 대체로 동일할 수 있다. CG(106)의 제2 치수(314C)는 FG(102B)의 제1 치수(312A) 전체에 거쳐 FG(102B)의 제2 치수(314A)보다 클 수 있다. CG(106), 산화물(108), FG(102), 또는 배리어 필름(104)은 PECVD 공정을 사용하여 증착될 수 있다.
배리어 필름(104B)은 도 3에 도시된 바와 같이, 그것의 제1 치수(312B)에 거쳐 대체로 동일한 제2 치수(314B)를 포함할 수 있다(예컨대, 배리어 필름(104B)은 그것의 전체 제1 치수(312B)에 거쳐 대체로 균일한 두께를 포함할 수 있다). 배리어 필름(104B)은 도 3에 도시된 바와 같이, 수직 메모리 셀(300)의 수직 단면에서 대체로 직사각형일 수 있다. 배리어 필름(104B)은 도 3에 도시된 바와 같이, FG(102B)의 표면적(예컨대, 제2 치수(314A)와 제1 치수(312A)를 곱한 값)보다 작은 표면적(예컨대, 제2 치수(314B)와 제1 치수(312B)를 곱한 값)을 포함할 수 있다. 배리어 필름(104B)은 도 3에 도시된 바와 같이, 완전히 FG(102B)의 측면에 대응하는 평면(316A) 및 FG(102B)의 측면에 대향하는 CG(106)의 측면에 대응하는 평면(316B) 사이에 있을 수 있다. 배리어 필름(104B)은 도 3에 도시된 바와 같이, FG(102B)의 단지 하나의 측면에 인접할 수 있다.
배리어 필름(104B)은 면을 포함할 수 있고, FG(102B)는 배리어 필름(104B)의 면에 대향하고 배리어 필름(104B)의 면에 실질적으로 평행한, 면(316A)에 대응하는 면과 같은, 면을 가질 수 있다. 배리어 필름(104B)의 면의 각 부분은 도 3에 도시된 바와 같이, 실질적으로 동일한 거리만큼 플로팅 게이트(102B)의 면으로부터 분리될 수 있다.
FG(102B)는 배리어 필름(104B)과 면하는 평평한 측면(예컨대, 평면(316A)에 대응하는 측면)을 가질 수 있다. CG(106)는 배리어 필름(104B)과 면하는 평평한 측면(예컨대, 평면(316B)에 대응하는 측면)을 가질 수 있다. 배리어 필름(104B)은 FG(102B)의 평평한 측면에 면하고 대체로 평행한 제1 평평한 측면 및 CG(106)의 평평한 측면에 면하고 대체로 평행한 제2 평평한 측면을 가질 수 있다. CG(106)의 제1 치수(312C)는 도 3에 도시된 바와 같이, 배리어 필름(104B)의 대응하는 제1 치수(312B)와 대체로 동일할 수 있다.
도 4는 CG 바이어스 대 필러 전류의 그래프의 예를 도시한다. 라인(418)은 도 2에 도시된 배리어 필름(104B)과 같은 배리어 필름(104)를 포함하는 메모리 셀에서의 CG 바이어스 대 필러 전류의 예이다. 라인(420)은 도 1에 도시된 바와 같이, 세 개의 측면들 상에 FG(102)에 인접한 배리어 필름(104)을 포함하는 셀에서의 CG 바이어스 대 필러 전류의 예이다. 동일한 필러 전류에 대해, 라인(418)에 대한 CG(106) 바이어스는 라인(420)에 대한 CG(106) 바이어스보다 작을 수 있다. 예를 들어, 도 4에 예시된 바와 같이, 바이어스 전압 차이는 약 2.9 볼트일 수 있다. 다른 전압 차이들이 실현될 수 있다. 예를 들어, 바이어스 전압 차이가 약 7 볼트까지일 수 있다. 전압 차이들은 얼마나 많은 전하가 배리어 필름(104)에 트랩되는지의 함수 또는 CG(106)에 대한 FG(102)의 정렬에 대한 함수일 수 있다. 예를 들어, 낮은 CG 바이어스는 적어도 부분적으로, 배리어 필름(104A) 상에 트랩되는 전하와 비교할 때 배리어 필름(104B) 상에 트랩되는 전하의 양의 감소로 인한 것일 수 있다. 또한, 낮은 CG 바이어스는 적어도 부분적으로, FG(102B) 및 CG(106) 사이 정렬로 인한 것일 수 있다.
본 출원에서 사용되는 바와 같이, "수직 메모리 스트링"은 필러(110)를 포함하고, 유전체(108), FG(102), 및 배리어 필름(104)을 갖고 충진되는 CG 리세스(530)(예컨대, 폴리실리콘으로 충진되는 트렌치와 같은, 충진된 트렌치(528))를 갖는 "수직 메모리 스택"(예컨대, 티어 유전체(524) 계층들 사이 CG 리세스들(530)을 갖고 교번하는 CG(106) 및 티어 유전체(524) 계층들)을 의미할 수 있다. 또한, "수직 메모리"라는 용어는 최종 형태를 나타내는데 사용될 수 있다.
도 5a 내지 도 5g는 평평한 배리어 필름(104)을 갖고 수직 메모리(500)를 제작하는 기술의 예를 도시한다. 도 5a는 기판(522) 위의 제1 CG(106A-B), 제1 CG(106A-B) 위의 제1 티어 유전체(524A-B), 제1 티어 유전체(524A-B) 위의 제2 CG(106C-D), 제2 CG(106C-D) 위의 제2 티어 유전체(524C-D) 및 제2 티어 유전체(524C-D) 위의 마스크 물질(예컨대, 산화물, 질화물, 또는 폴리실리콘과 같은, 유전체)(526)을 도시한다. 수직 메모리(500)는 트렌치(528) 및 복수의 CG 리세스(530)를 포함할 수 있다. 산화물과 같은, 유전체(108)의 제1 계층은 도 5a에 도시된 바와 같이, 트렌치(528)의 측벽들 상에 및 CG 리세스들(530)에서의 CG들(106)의 노출된 표면들 상에 형성될 수 있다. CG 리세스들(530)은 티어 유전체 계층들(524) 사이에 형성되는 CG들(106)에 인접한 티어 유전체 계층들(524) 사이의 갭들일 수 있다.
트렌치(528) 및 CG 리세스들(530)은 도 5b에 도시된 바와 같이, 배리어 물질(532)로 적어도 부분적으로 충진될 수 있다. 예를 들어, 배리어 물질(532)은 질화물일 수 있다. 배리어 물질(532)은 트렌치(528) 및 CG 리세스들(530)에 증착되거나 다르게 형성될 수 있다. 배리어 물질(532)은 이를테면 기계, 화학, 레이저, 가스, 또는 포토 에칭 공정을 사용함으로써 부분적으로 제거될 수 있다. 배리어 물질(532)은 도 5c에 도시된 바와 같이, CG들(106)에 인접한 배리어 필름들(104)을 형성하기 위해 CG 리세스들(530)에 배리어 물질(532)의 적어도 일부를 남기기 위해 트렌치(528) 및 CG 리세스들(530)로부터 부분적으로 제거될 수 있다. 제거된 배리어 물질(532)의 부분들은 고온 인산을 사용하여 제거될 수 있다. 공정 후 잔존 배리어 물질(532)의 크기 또는 형상은 상이한 온도들 또는 농도들에서 인산을 사용함으로써, 또는 시간의 양들을 변화시키기 위해 배리어 물질(532)을 고온 인산에 노출시킴으로써 제어될 수 있다.
유전체(108)의 제2 계층(제1 계층과 동일한 유전체 물질일 수 있거나 그러한 물질이 아닐 수 있는)은 도 5d에 도시된 바와 같이, 배리어 필름들(104) 상에, 이를테면 현장 스팀 발생 공정(ISSG; in situ steam generation process)을 사용하여 유전체(108)를 성장시킴으로써, 형성될 수 있다. 트렌치(528) 및 CG 리세스들(530)은 도 5e에 도시된 바와 같이, 전하 저장 물질(534)로 적어도 부분적으로 충진될 수 있다. 전하 저장 물질(534)은 전도성으로 도핑된 폴리실리콘일 수 있다. 전하 저장 물질(534)은 CG 리세스들(530)을 적어도 부분적으로 충진하기 위해 증착될 수 있다. 전하 저장 물질(534)은 도 5f에 도시된 바와 같이, 적어도 부분적으로 제거될 수 있다. 전하 저장 물질(534)은 트렌치(528) 및 CG 리세스들(530)로부터 적어도 부분적으로 제거될 수 있고, 전하 저장 물질(534)의 잔존 부분들은 이를테면 FG들(102)을 형성하기 위해, CG 리세스들(530)에 남겨질 수 있다. 전하 저장 물질(534)의 부분들은 CertasTM(예컨대, 암모니아 증기), 플루오르화 암모늄 및 질산 혼합(NH4F-HNO3), 오존(O3) 또는 불산(HF) 혼합 또는 순환(예컨대, 노출된 표면들은 표면 산화물을 생성하기(예컨대, 산화시키기) 위해 오존에 노출될 수 있고 산화된 표면은 산화물을 제거하기 위해 불산에 노출될 수 있다), 불산 및 질산 혼합(HF-HNO3), 불산 및 과산화수소 혼합(HF-H2O2), 또는 수산화 테트라 메틸 아모늄(TMAH) 공정을 사용하여 제거될 수 있다. 전하 저장 물질(534)의 부분들을 제거하는데 사용되는 공정은 전하 저장 물질(534)의 도핑의 함수일 수 있다. 예를 들어, 전하 저장 물질(534)이 n-형 폴리실리콘이라면, TMAH 공정은 전하 저장 물질(534)의 부분들을 제거하는데 사용될 수 있다.
터널 산화막과 같은, 유전체(108)의 제3 계층은 FG들(102) 상에 형성(예컨대, 성장)될 수 있고, 필러(110)는 도 5g에 도시된 바와 같이, 트렌치(528)에 형성될 수 있다. 필러(110)를 형성하는 것은 트렌치(528)의 측벽들과 같은, 트렌치(528)의 노출된 표면들 상에, 폴리실리콘 라이너(polysilicon liner)와 같은, 라이너를 형성하는 것을 포함할 수 있다. 라이너는 하류 공정으로부터 유전체(108)를 보호하거나 차폐할 수 있다. 트렌치(528)의 하부에서의 유전체(108)(예컨대, 폴리 라이너)는 이를테면 기판(522) 또는 채널(1138)(도 11 참조)에 전기 접촉을 가능하게 하기 위해, 침식되거나 다르게 제거될 수 있다. 도 5g에 도시된 바와 같이, 필러(110)는 트렌치(528)를 적어도 부분적으로 충진하기 위해 형성될 수 있다. 본 기술에 의해 형성되는 수직 메모리(500)는 CG(106)의 제1 치수(312C)보다 작은 배리어 필름(104)의 제1 치수(312B) 및 FG(102)의 제1 치수(312A)를 갖는 도 3에 도시된 수직 메모리 셀(300)과 대체로 유사한 메모리 셀을 포함할 수 있다. 도 5g는 두 개의 수직 메모리 스트링들을 갖는 수직 메모리(500)를 도시하고, 각 수직 메모리 스트링은 두 개의 메모리 셀들을 포함한다.
도 6a 내지 도 6j는 수직 메모리(600)를 제작하는 기술의 예를 도시한다. 도 6a의 수직 메모리(600)는 유전체(108)를 제외하고 도 5a에 도시된 수직 메모리(600)와 대체로 유사할 수 있다. 유전체(108)의 계층은 트렌치(528)의 측벽들 상에 그리고 리세스들(530)에 인접한 CG들(106)의 노출된 표면들 상에 형성될 수 있다. 도 6b에 도시된 바와 같이, 유전체(108)의 부분들은 이를테면 불산을 사용함으로써, 트렌치(528)의 측벽들 및 CG 리세스들(530)의 노출된 표면들의 부분들로부터 제거될 수 있다. 대안적으로, 유전체(108)는 이를테면 현장 스팀 발생(ISSG) 공정을 통해, CG(106)의 노출된 부분들 상에 성장될 수 있다. 그러한 기술은 CG(106)의 대응하는 치수(예컨대, 높이)와 대체로 동일한 치수(예컨대, 높이)를 갖는 각각의 CG 리세스(530)에서 CG(106)에 인접한 유전체(108)를 남길 수 있다. 트렌치(528) 및 CG 리세스들(530)은 도 6c에 도시된 바와 같이, CG 리세스들(530)의 노출된 표면들 및 트렌치(528)의 측벽들 상에 배리어 물질(532)을 제공하기 위해 배리어 물질(532)로 적어도 부분적으로 충진될 수 있다.
트렌치(528) 및 CG 리세스들(530)은 적어도 부분적으로 희생 물질(636)로 충진될 수 있다. 도 6d에 도시된 바와 같이, 희생 물질(636)은 트렌치(528) 및 CG 리세스들(530)에서 배리어 물질(532) 상에 증착되거나 다르게 형성될 수 있다. 희생 물질(636)은 원자 층 증착(ALD) 공정, 높은 종횡비 공정(HARP) 또는 다른 공정을 사용하여 증착될 수 있다. 희생 물질(636)은 폴리실리콘, 산화물, 테트라에틸올소실리케이트(TEOS), 탄소 반사 방지막 코팅(BARC) 또는 레지스트와 같은 유기물, 질화물, 이들의 도핑된 버전들 또는 이들의 조합들일 수 있다. 희생 물질(636)은 희생 물질(636)이 사용되지 않았더라면 인산 배리어 물질 제거와 같은, 하류 공정이 다르게 FG(102)가 되었을 수 있는 물질에 손상을 입힐 수 있는 기술들에서 유용할 수 있다. 희생 물질(636)은 도 6e에 도시된 바와 같이, 적어도 부분적으로 트렌치(528)로부터 제거되어, CG 리세스들(530)에 희생 물질(636) 일부를 남길 수 있다. 희생 물질(636)이 폴리실리콘을 포함할 때 TMAH, 암모니아(NH4OH), 또는 가스 암모니아 공정은 희생 물질(636)을 적어도 부분적으로 제거하는데 사용될 수 있다. 희생 물질(636)이 ALD 또는 다른 공정에 의해 증착되는 산화물 또는 질화물을 포함할 때, 불산 또는 고온 인산이 희생 물질(636)을 적어도 부분적으로 제거하는데 사용될 수 있다. 희생 물질(636)이 TEOS 또는 HARP 물질을 포함할 때 불산이 희생 물질(636)을 적어도 부분적으로 제거하는데 사용될 수 있다. 희생 물질이 BARC 또는 레지스트를 포함할 때 이방성 드라이 에칭 또는 플라즈마 드라이 스트립(예컨대, "디스컴(descum)")은 희생 물질(636)을 적어도 부분적으로 제거하는데 사용될 수 있다.
배리어 물질(532)은 트렌치(528) 및 CG 리세스들(530)로부터 배리어 물질(532)을 적어도 부분적으로 제거하기 위해 에칭될 수 있다. 도 6f에 도시된 바와 같이, 에칭은 해당 리세스(530)에 인접한 CG(106)의 대응하는 치수(예컨대, 높이)와 대체로 동일한 치수(예컨대, 높이)를 갖는 각각의 CG 리세스(530)에서의 유전체(108)에 인접한 배리어 필름(104)을 형성할 수 있다. 희생 물질(636)은 이를테면 제거 공정으로부터 보호되도록 제거 공정에 저항성일 수 있다. 제거 공정은 배리어 물질(532)의 부분들을 선택적으로 제거하고 유전체(108) 또는 수직 메모리(600)의 다른 부분들을 제거하지 않는, 고온 인산과 같은, 화학 물질을 포함하는 화학적 에칭을 포함할 수 있다. 희생 물질(636)은 도 6g에 도시된 바와 같이, 제거될 수 있다.
유전체(108)의 제2 계층은 도 6h에 도시된 바와 같이, 배리어 필름들(104)의 노출된 표면들 상에 성장될 수 있다. 각각의 CG 리세스(530)에서의 성장된 유전체(108)는 해당 리세스(530)에 인접한 CG(106)의 대응하는 치수(예컨대, 높이)와 대체로 동일한 치수(예컨대, 높이)를 가질 수 있다.
트렌치(528) 및 CG 리세스들(530)은 도 6i에 도시된 바와 같이, 전하 저장 물질(534)로 적어도 부분적으로 충진될 수 있다. 트렌치(528) 및 CG 리세스들(530)은 등각 증착 공정을 사용하여 충진될 수 있다. 전하 저장 물질(534)은 트렌치(528) 및 CG 리세스들(530)로부터 적어도 부분적으로 제거될 수 있다. 일부 전하 저장 물질(534)은 CG 리세스들(530)에 남겨질 수 있다. 남겨진 전하 저장 물질(534)은 FG들(102)을 형성할 수 있다. 각각의 CG 리세스(530)에서의 FG(102)는 도 6j에 도시된 바와 같이, 해당 CG 리세스(530)에 인접한 CG(106)의 대응하는 치수(예컨대, 높이)와 대체로 동일한 치수(예컨대, 높이)를 가질 수 있다. 도 6k에 도시된 바와 같이, 유전체(108)의 제3 계층(제1 및/또는 제2 계층에서 사용되는 동일한 유형의 유전체일 수 있거나 그러한 유전체가 아닐 수 있는) 및 필러(110)는 트렌치(528)에 형성(예컨대, 성장)될 수 있다. 본 기술에 의해 형성되는 수직 메모리(600)는 도 3에 도시된 수직 메모리 셀(300)과 대체로 유사한 메모리 셀을 포함할 수 있다.
도 7a 내지 도 7d는 수직 메모리(700)를 형성하는 다른 기술을 예시한다. 본 기술은 도 6a 내지 도 6c에 대하여 설명된 공정을 포함할 수 있다. 도 6c에 도시된 수직 메모리(600)와 같은, 수직 메모리는 트렌치(528) 및 CG 리세스들(530)에서의 배리어 물질(532) 상에 형성된 유전체(108)의 제2 계층을 가질 수 있다. 유전체(108)의 제2 계층은 도 7a에 도시된 바와 같이, 적어도 부분적으로 제거될 수 있다. 도 7b에 도시된 바와 같이, 트렌치(528) 및 CG 리세스들(530)은 전하 저장 물질(534)로 적어도 부분적으로 충진될 수 있다(예컨대, 전하 저장 물질(534)이 유전체(108)의 제2 계층 상에 있도록). 전하 저장 물질(534)은 도 7c에 도시된 바와 같이, FG(102)를 형성하기 위해 트렌치(528)로부터 적어도 부분적으로 제거될 수 있다. 도 7d에 도시된 바와 같이, 배리어 물질(532)은 이를테면 고온 인산을 사용함으로써, 적어도 부분적으로 제거될 수 있고, 유전체(108)의 제3 계층은 트렌치(528) 및 CG 리세스들(530)의 노출된 표면들 상에 형성될 수 있다. 고온 산화물과 같은, 유전체(108)의 제3 계층은 증착 공정을 사용하여 형성될 수 있다. 유전체(108)는 터널 산화막을 형성할 수 있다. 필러(110)는 도 5g에 도시된 바와 같이, 트렌치(528)에 형성될 수 있다.
도 6c에 도시된 수직 메모리(600)는 이를테면 ALD 공정을 사용함으로써, 충진될 수 있다. ALD 공정은 도 8a에 도시된 바와 같이, CG 리세스들(530)을 충진하고 유전체(108A)로 트렌치(528)를 적어도 부분적으로 충진할 수 있다. 트렌치(528)에서의 유전체(108A)의 적어도 일부가 제거될 수 있다. 유전체(108A)는 도 8b에 도시된 바와 같이, 트렌치(528)에서의 배리어 물질(532)과 대체로 같은 높이로 남겨질 수 있다. 도 8c는 배리어 물질(532)이 현장 스팀 발생(ISSG) 공정을 통해 그것을 유전체로 변환시킴으로써 제거된 후의 수직 메모리(800)를 도시한다. 그러한 공정은 이를테면 배리어 물질(532)의 부분들을 유전체(108)로 변환시킴으로써, 배리어 물질(532)의 부분들을 제거할 수 있다. 도 8d는 유전체(108A)가 습식 화학 물질(예컨대, 불산)을 다시 사용하여 에칭된 후의 수직 메모리(800)를 도시한다. ISSG 공정으로 생성된 유전체(108)는 CG 리세스들(530)에서의 유전체 물질(108A)에 선택적으로 에칭될 수 있다. 측벽 상의 유전체(108)(예컨대, ISSG 공정을 사용하여 산화물로 변환된 질화물)는 다른 유전체(108A)보다 느리게 에칭할 수 있다. FG(102)는 도 1의 메모리와 대체로 유사한 메모리 셀들을 포함하는 수직 메모리(800)를 형성하기 위해 CG 리세스(530)에 형성될 수 있다. 그러한 수직 메모리는 더 큰 치수(예컨대, 길이)를 포함하는 FG(102)를 포함할 수 있으며, 이는 트렌치(528)에서의 유전체(108)와 같은 높이이도록 트렌치(528)로 연장한다.
대안적으로, 도 8c에 도시된 수직 메모리(800)는 고온 인산을 사용하여 에칭될 수 있다. 고온 인산은 도 8e에 도시된 바와 같이, CG 리세스들(530)에 배리어 필름(104)을 형성하기 위해 유전체(108A 및 108) 및 배리어 물질(532)을 에칭할 수 있다. 유전체(108)는 유전체(108A)보다 고온 인산 에칭에 더 저항성일 수 있다. 예를 들어, 유전체(108)를 1분 동안 고온 인산에 노출시키는 것은 유전체(108A)를 동일한 양의 시간 동안 동일한 고온 인산에 노출시킴으로써 제거될 수 있는 것보다 더 적은 유전체(108)를 제거할 수 있다. 유전체(108)는 배리어 필름(104)에 인접하여 형성될 수 있고 FG(102)는 유전체(108)에 인접하여 형성될 수 있다. 결과적인 구조는 도 8f에 도시된다.
도 9는 수직 메모리(900)의 예를 도시하며, 이는 도 7a 내지 도 7d에 대응하는 메모리 셀과 대체로 동일한 기술을 사용하여 형성될 수 있다. 터널 산화막을 형성하는 유전체(108)는 성장될 수 있다. 그러한 성장은 ISSG 공정을 사용하는 것을 포함할 수 있다. 그러한 공정을 사용하는 것은 이를테면 FG(102)의 일부를 산화물로 변환하는 것과 같이, 실리콘을 산화물로 변환할 수 있다. 그러한 공정은 도 9에 도시된 바와 같이, FG(102)의 코너들을 둥글게 하거나 티어 유전체(524)에 인접한 FG(102)의 부분을 제거할 수 있다. 그러한 공정은 도 9에 도시된 바와 같이, 유전체(108) 및 필러(110)와 같은, FG(102) 상에 형성된 후속 물질의 기하학적 구조를 변경시킬 수 있다.
도 10a 및 도 10b는 수직 메모리(1000)를 형성하는 기술의 예를 도시한다. 수직 메모리(1000)는 도 6b에 도시된 수직 메모리(600)에 대체로 유사한 구조를 포함할 수 있다. 배리어 물질(532)은 도 10a에 도시된 바와 같이, 트렌치(528)의 측벽들 상에 그리고 CG 리세스들(530) 내에 증착될 수 있다. 메모리 셀(1000)은 배리어 물질(532)의 부분들을 산화질화물 유전체와 같은, 유전체(108)로 변환시키기 위해, 이를테면 ISSG 공정을 사용함으로써, 산화될 수 있다. 결과적인 구조의 예는 도 10b에 도시된다. 도 6g에 도시된 바와 같이, 유전체(108)가 제거될 수 있고 잔존 배리어 물질(532)의 일부는 이를테면 배리어 필름(104)을 형성하기 위해, 제거될 수 있다. 메모리 셀(1000)의 잔존 부분들은 이를테면 도 6k에 도시된 수직 메모리(600)와 대체로 유사한 수직 메모리(1000)를 형성하기 위해, 도 6h 내지 도 6k에 도시된 기술과 대체로 유사한 기술을 사용하여 형성될 수 있다.
도 11은 메모리 어레이(1100)의 예를 도시한다. 메모리 어레이(1100)에서, 메모리 셀들(1142A-C)은 채널(1138)을 통해 전기적으로 결합될 수 있다. 채널(1138)은 하나 이상의 데이터 라인 접촉들(1140A-B)에 전기적으로 결합될 수 있다. 메모리 어레이(1100)의 메모리 셀들(1142A-D)은 도 2, 도 5g, 도 6k, 도 7d, 도 9 또는 도 10b에 도시된 메모리 셀들과 같이, 본 출원에 논의된 메모리 셀들과 대체로 유사할 수 있다.
하나보다 많은 측면 상의 FG에 인접한, 질화물과 같은, 배리어 필름를 포함하는 메모리 셀들과 연관된 문제는 FG 및 CG를 분리하지 않는 질화물의 부분들에(예컨대, FG 및 CG 사이에 직접적으로 있지 않은 질화물의 부분들에) 트랩되는 전하들일 수 있다. 또한, 트랩된 전하는 이를테면 프로그램, 소거 또는 온도 사이클링을 통해, IGD를 따라 이동할 수 있다. 그러한 전하 트랩 또는 이동은 질화물에 그러한 전하 트랩을 갖지 않는 메모리 셀들에 관하여 메모리 셀의 임계 전압(Vt)을 변경시키거나 증분 스텝 펄스 프로그래밍(ISPP; incremental step pulse programming)을 저하시킬 수 있다.
질화물 상의 그러한 전하 트랩 또는 이동은 FG의 적어도 하나의 표면에 인접하여 질화물을 포함함으로써(예컨대, 대체로 직사각형이고 "U"자형이 아닌 질화물을 포함함으로써) 적어도 부분적으로 제거될 수 있다. 그러한 구성운 질화물이 아니라 FG 상에 트랩되는 전하를 포함할 수 있다.
하나 이상의 실시예의 이점은 메모리 셀들의 소거 포화의 애로 사항들을 감소시키는 것을 포함할 수 있다. 다른 이점은 CG 리세스 또는 티어 산화물의 코너들 주위 불규칙한 형상들로 둘러싸이는 질화물과 같은, 제조시 변이원을 제거하는 것에 기인하는 FG 및 CG 사이의 개선된 정렬을 포함할 수 있다. 대신에 FG의 형상 및 크기는 플라즈마 강화 화학 증기 증착(PECVD) 공정에 의해 정의될 수 있으며, 이는 대체로 균일한 스택 증착 공정일 수 있다.
메모리 셀의 프로그램 및 소거 속성들은 게이트 결합비의 함수이며, 이는 메모리 셀의 FG 및 CG 간 커패시턴스의 함수이다. 도 1에 도시된 바와 같은, 둘러싸인 질화물을 가지고, 커패시턴스는 도 1의 화살표에 의해 도시된 바와 같은, CG(106) 및 FG(102A)의 대향하는 표면들 간 거리 및 FG 및 이에 인접한 질화물의 상하부 표면들 간 거리들의 대한 함수이다. 도 2에 도시된 바와 같은, 평평한 배리어 필름(104B)을 포함하는 메모리 셀(200)을 가지고, IGD 및 FG 사이에 발생되는 커패시턴스는 이를테면 커패시턴스를 FG(102B)의 표면 및 CG(106)의 대향하는 표면 간 거리의 함수로 만들기 위해, 감소 또는 제거될 수 있다. 그러한 구성은 이를테면 메모리 셀의 프로그램 및 소거 수행에 있어서의 균일성을 개선하기 위해, 게이트 결합비의 변이원들을 감소시킬 수 있다. 개선된 FG 대 CG 정렬을 갖는 디바이스는 개선된 VgVt를 포함할 수 있다. 다른 이점은 ISPP 저하 문제들을 감소시키는 것 및 이를테면 질화물 상에 트랩되는 전하를 감소시킴으로써 사이클링에 의해 야기되는 Vt 이동을 감소시킴으로써, 충분히 낮은 Vt를 유지하는 것을 포함할 수 있다.
다른 이점은 메모리 셀 1차 치수비로 감소된 채널 길이를 포함할 수 있고, 그러한 구성은 각각의 메모리 셀의 신뢰성을 증가시킬 수 있다.
상기 설명 및 도면들은 당해 기술분야의 통상의 기술자들이 본 발명의 실시예들을 실시하게 하기 위해 본 발명의 일부 실시예들을 예시한다. 다른 실시예들은 구조적, 논리적, 전기적, 프로세스 및 다른 변화들을 통합할 수 있다. 예들은 단지 가능한 변형들을 나타낸다. 일부 실시예들의 부분들 및 피처들은 다른 실시예들의 부분들 및 피처들에 포함되거나, 그러한 부분들 및 피처들로 대체될 수 있다. 많은 다른 실시예들은 상기 설명을 판독 및 이해할 때 당해 기술분야의 통상의 기술자들에게 분명할 것이다.

Claims (47)

  1. 수직 메모리에 있어서:
    메모리 셀들의 스택을 포함하고, 상기 스택의 각각의 셀은 2개의 각각의 수직으로 이격된 유전체 티어(tier)들 사이로 연장되고, 각각의 셀은:
    수직 표면을 갖는 제어 게이트;
    상기 제어 게이트의 수직 표면에 대향하는 수직 표면을 갖는 전하 저장 구조;
    상기 전하 저장 구조와 상기 제어 게이트 사이의 배리어 필름 - 상기 배리어 필름은 상기 제어 게이트의 수직 표면에 대향하는 제1 수직 표면 및 상기 제1 수직 표면의 반대편이고 상기 전하 저장 구조의 수직 표면에 대향하는 제2 수직 표면을 갖고, 상기 배리어 필름은 전체적으로 상기 제어 게이트의 수직 표면과 상기 전하 저장 구조의 수직 표면 사이의 수평 치수 내에 위치함 -;
    상기 배리어 필름의 제1 수직 표면과 상기 전하 저장 구조 사이로 연장되는 제1 유전체; 및
    상기 배리어 필름의 제1 수직 표면과 상기 제어 게이트 사이로 연장되는 제2 유전체
    를 포함하며, 상기 제1 유전체와 상기 제2 유전체 중 적어도 하나는 또한 상기 전하 저장 구조와 상기 2개의 각각의 수직으로 이격된 유전체 티어들 사이로 연장되고, 상기 제1 유전체와 상기 제2 유전체 중 적어도 하나는 또한 상기 배리어 필름과 상기 2개의 각각의 수직으로 이격된 유전체 티어들 사이로 연장되는, 수직 메모리.
  2. 제1항에 있어서, 상기 배리어 필름의 제2 수직 표면의 각 부분은 동일한 거리만큼 상기 전하 저장 구조의 수직 표면으로부터 분리되는, 수직 메모리.
  3. 제1항에 있어서, 상기 전하 저장 구조의 수직 치수는 상기 제2 수직 표면의 수직 치수보다 대체적으로 더 크거나 동일한, 수직 메모리.
  4. 제3항에 있어서, 상기 전하 저장 구조의 수직 치수가 상기 제2 수직 표면의 수직 치수보다 대체적으로 더 크거나 동일한 것은 상기 전하 저장 구조의 치수가 상기 배리어 필름의 치수와 대체적으로 동일한 것을 포함하는, 수직 메모리.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 전하 저장 구조에 인접한 필러(pillar)를 더 포함하고, 상기 필러와 상기 전하 저장 구조 사이에 제3 유전체가 있는, 수직 메모리.
  6. 제5항에 있어서, 상기 필러는 폴리실리콘을 포함하고, 상기 전하 저장 구조는 폴리실리콘을 포함하고, 상기 제1 유전체는 산화물을 포함하며, 상기 배리어 필름은 질화물을 포함하는, 수직 메모리.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 메모리 셀들의 스택은 메모리 셀들의 NAND 스트링을 포함하는, 수직 메모리.
  8. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 전하 저장 구조 및 상기 배리어 필름은 제어 게이트 리세스(control gate recess) 내에 형성되는, 수직 메모리.
  9. 메모리 구조를 형성하는 방법에 있어서:
    제어 게이트의 물질을 포함하는 제어 게이트 티어(tier)를 형성하는 단계 - 상기 제어 게이트 티어는 인접한 유전체 티어들 사이로 연장됨 -;
    상기 제어 게이트 티어를 통해 연장되는 수직 개구부를 형성하는 단계;
    상기 제어 게이트 티어 내에 제어 게이트 리세스를 형성하는 단계 - 상기 제어 게이트 리세스는 상기 제어 게이트의 수직 표면을 정의하도록 연장됨 -;
    상기 제어 게이트의 수직 표면에 인접한 제1 유전체를 형성하는 단계;
    상기 제1 유전체에 인접한 상기 제어 게이트 리세스 내에 배리어 물질을 형성하는 단계;
    상기 배리어 물질의 상기 제1 유전체와는 반대측에 인접한 제2 유전체를 형성하는 단계; 및
    상기 제2 유전체에 인접한 전하 저장 구조를 형성하는 단계 - 상기 전하 저장 구조는 상기 제어 게이트의 수직 표면에 대향하는 제1 수직 표면을 가짐 -
    를 포함하고, 상기 배리어 물질은 전체적으로 상기 전하 저장 구조의 제1 수직 표면과 상기 제어 게이트의 수직 표면 사이의 수평 거리 내에 위치하고, 상기 제2 유전체는 상기 전하 저장 구조의 위 아래로 연장되고, 상기 제1 유전체와 상기 제2 유전체 중 적어도 하나는 또한 상기 배리어 물질과 각각의 상기 인접한 유전체 티어들 사이로 연장되는, 메모리 구조 형성 방법.
  10. 제9항에 있어서, 상기 전하 저장 구조에 인접한 제3 유전체를 형성하는 단계를 더 포함하는, 메모리 구조 형성 방법.
  11. 제9항에 있어서, 상기 전하 저장 구조의 높이는 상기 배리어 물질의 높이보다 더 크거나 동일한, 메모리 구조 형성 방법.
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