JP2022502859A - 三次元メモリデバイス内の保護誘電体層によって保護される半導体プラグ及びそれを形成するための方法 - Google Patents
三次元メモリデバイス内の保護誘電体層によって保護される半導体プラグ及びそれを形成するための方法 Download PDFInfo
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Abstract
誘電体層によって保護される半導体プラグを有する３Ｄメモリデバイス、及びそれを形成するための方法の実施形態を開示している。一例では、３Ｄメモリデバイスは、基板と、この基板上で交互配置されている複数の導電体層及び誘電体層を含むメモリスタックと、このメモリスタックを貫通して垂直方向に延在するメモリストリングと、を備える。このメモリストリングは、メモリストリングの下部にある半導体プラグ、この半導体プラグ上の保護誘電体層、及びこの保護誘電体層の上側に、かつメモリストリングの側壁に沿ってあるメモリ膜を含む。
Description
本開示の実施形態は、三次元（３Ｄ）メモリデバイス及びその形成方法に関する。
プレーナ型メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、及び形成プロセスを改良することにより、より小さいサイズに縮小されている。しかしながら、メモリセルの加工寸法が下限に近づくにつれ、プレーナプロセス及び形成技術の難易度が高くなり、またコストがかかるようになる。結果として、プレーナ型メモリセルのメモリ密度は上限に近づくことになる。
３Ｄメモリ構造により、プレーナ型メモリセルの密度制限に対処することができる。この３Ｄメモリ構造は、メモリアレイと、メモリアレイとの間で信号を制御する周辺デバイスと、を含む。
保護誘電体層によって保護される半導体プラグを有する３Ｄメモリデバイス、及びそれを形成するための方法の実施形態を本明細書に開示している。
一例では、３Ｄメモリデバイスは、基板と、この基板上で交互配置されている複数の導電体層及び誘電体層を含むメモリスタックと、このメモリスタックを貫通して垂直方向に延在するメモリストリングと、を備える。このメモリストリングは、メモリストリングの下部にある半導体プラグ、この半導体プラグ上の保護誘電体層、及びこの保護誘電体層の上側に、かつメモリストリングの側壁に沿ってあるメモリ膜を含む。
別の例では、３Ｄメモリデバイスを形成するための方法が開示されている。交互配置されている第１の複数の犠牲層及び誘電体層を含む第１の誘電体基板が、基板上に形成される。この第１の誘電体基板を貫通して垂直方向に延在する、第１の開口部が形成される。この第１の開口部の下部に半導体プラグが形成される。この半導体プラグ上に、保護誘電体層が形成される。この第１の開口部内の保護誘電体層上に、犠牲層が形成される。交互配置されている第２の複数の犠牲層及び誘電体層を含む第２の誘電体基板が、第１の誘電体基板上に形成される。この第２の誘電体基板を貫通して垂直方向に延在する第２の開口部が、第１の開口部内の犠牲層を露出させるように形成される。第１の開口部内の犠牲層が除去される。保護誘電体層上に、かつ第１及び第２の開口部の側壁に沿って、メモリ膜が形成される。第１の開口部の下部で、メモリ膜及び保護誘電体層に第３の開口部が貫通形成される。メモリ膜上に、かつ第３の開口部内に、半導体プラグに接触するように半導体チャネルが形成される。
さらに別の例では、３Ｄメモリデバイスを形成するための方法が開示されている。交互配置されている第１の複数の犠牲層及び誘電体層を含む第１の誘電体基板が、基板上に形成される。この第１の誘電体基板を貫通して垂直方向に延在する、第１の開口部が形成される。第１の開口部の下部で、基板から半導体プラグがエピタキシャル成長する。この半導体プラグの上部を酸化させて、自然酸化膜を形成する。この第１の開口部内の自然酸化膜上に、犠牲層が形成される。交互配置されている第２の複数の犠牲層及び誘電体層を含む第２の誘電体基板が、第１の誘電体基板上に形成される。この第２の誘電体基板を貫通して垂直方向に延在する第２の開口部が、第１の開口部内の犠牲層を露出させるように形成される。この犠牲層は、自然酸化膜で停止するまでエッチングされる。
本明細書に取り入れられて本明細書の一部を形成している添付の図面は本開示の実施形態を例示しており、本明細書と共に本開示の原理を説明し、当業者による本開示の製造及び使用を有効にする役割をさらに果たしている。
典型的な３Ｄメモリデバイスの断面を示す。
本開示のいくつかの実施形態による、保護誘電体層によって保護される半導体プラグを有する、典型的な３Ｄメモリデバイスの断面を示す。
本開示のいくつかの実施形態による、保護誘電体層によって保護される半導体プラグを有する、３Ｄメモリデバイスを形成するための典型的な形成プロセスを示す。
本開示のいくつかの実施形態による、保護誘電体層によって保護される半導体プラグを有する、３Ｄメモリデバイスを形成するための典型的な形成プロセスを示す。
本開示のいくつかの実施形態による、保護誘電体層によって保護される半導体プラグを有する、３Ｄメモリデバイスを形成するための典型的な形成プロセスを示す。
本開示のいくつかの実施形態による、保護誘電体層によって保護される半導体プラグを有する、３Ｄメモリデバイスを形成するための典型的な形成プロセスを示す。
本開示のいくつかの実施形態による、保護誘電体層によって保護される半導体プラグを有する、３Ｄメモリデバイスを形成するための典型的な形成プロセスを示す。
本開示のいくつかの実施形態による、保護誘電体層によって保護される半導体プラグを有する、３Ｄメモリデバイスを形成するための典型的な形成プロセスを示す。
本開示のいくつかの実施形態による、保護誘電体層によって保護される半導体プラグを有する、３Ｄメモリデバイスを形成するための典型的な形成プロセスを示す。
本開示のいくつかの実施形態による、保護誘電体層によって保護される半導体プラグを有する、３Ｄメモリデバイスを形成するための典型的な形成プロセスを示す。
本開示のいくつかの実施形態による、保護誘電体層によって保護される半導体プラグを有する、３Ｄメモリデバイスを形成するための典型的な形成プロセスを示す。
本開示のいくつかの実施形態による、保護誘電体層によって保護される半導体プラグを有する、３Ｄメモリデバイスを形成するための典型的な形成プロセスを示す。
本開示のいくつかの実施形態による、保護誘電体層によって保護される半導体プラグを有する、３Ｄメモリデバイスを形成するための典型的な方法のフローチャートを示す。
本開示のいくつかの実施形態による、保護誘電体層によって保護される半導体プラグを有する、３Ｄメモリデバイスを形成するための典型的な方法のフローチャートを示す。
本開示の実施形態を、添付の図面を参照しながら説明する。
特定の構成及び配置について述べているが、例示のみを目的としてこれを行っていることを理解すべきである。当業者であれば、本開示の趣旨及び範囲から逸脱することなく、他の構成及び配置が使用できることを認識するであろう。本開示を他の種々の用途にも使用できることは、当業者には明らかであろう。
なお、本明細書において、「一（ｏｎｅ）実施形態」、「一（ａｎ）実施形態」、「典型的な一実施形態」、「いくつかの実施形態」などへ言及する場合、記載している実施形態が特定の特徴、構造、又は特性を含み得ることを示しているが、全ての実施形態がその特定の特徴、構造、又は特性を必ずしも含み得るとは限らない。また、そのような語句は必ずしも同じ実施形態を指しているとは限らない。さらに、特定の特徴、構造、又は特性を一実施形態に関連して記載している場合、これらを明示的に記載しているかどうかにかかわらず、そのような特徴、構造、又は特性が他の実施形態との関連においても有効であることは、当業者に知られていると考えられる。
通常、用語法はその文脈での使用状況から少なくとも部分的に理解され得る。たとえば、本明細書で「１つ又は複数の（ｏｎｅ ｏｒ ｍｏｒｅ）」という用語を使用する場合、文脈に少なくとも部分的に依存して、これを使用して任意の特徴、構造、若しくは特性を単数の意味で表してもよいし、これを使用してこうした特徴、構造又は特性の組み合わせを複数の意味で表してもよい。同様に「１つの（ａ）」、「１つの（ａｎ）」、又は「その（ｔｈｅ）」などの用語を、ここでも文脈に少なくとも部分的に依存して、単数形の用法を表していると理解してもよいし、複数形の用法を表していると理解してもよい。また、「ｂａｓｅｄ ｏｎ（に基づいて／を基に）」という用語は、排他的な一連の要因を表すことを必ずしも意図していないと理解され、その代わりに、ここでも文脈に少なくとも部分的に依存して、必ずしも明示的に記載されていない別の要因が存在できるようにしている可能性がある。
本開示における「上（ｏｎ）」、「上側（ａｂｏｖｅ）」、及び「上方（ｏｖｅｒ）」の意味について、「上（ｏｎ）」が何かの「上に直接ある」ことを意味するだけでなく、それらの間に中間の特徴部又は層を伴って何かの「上にある」という意味を含み、また「上側（ａｂｏｖｅ）」又は「上方（ｏｖｅｒ）」が何かの「上側にある」若しくは「上方にある」ことを意味するだけでなく、それらの間に中間の特徴部又は層を何ら伴わずに何かの「上側にある」又は「上方にある」（すなわち、何かの上に直接ある）という意味をも含み得るように、最も広義の意味で解釈すべきであることは容易に理解されるべきである。
さらに、「下（ｂｅｎｅａｔｈ）」、「下側（ｂｅｌｏｗ）」、「下部（ｌｏｗｅｒ）」、「上側（ａｂｏｖｅ）」、及び「上部（ｕｐｐｅｒ）」などの空間的な相対語を、図面に示しているある要素又は特徴と他の要素（複数可）又は特徴（複数可）との関係を表す際、説明を簡単にするために本明細書で用いてもよい。これらの空間的な相対語は、図面に示している向きに加えて、使用中又は動作中のデバイスの種々の向きをも包含することが意図されている。本装置を他の方向に向けてもよく（９０度又は他の方位に回転させて）、また本明細書で使用している空間的な相対記述子を、それに応じて同様に解釈してもよい。
本明細書で使用する場合、「基板」という用語は、後続の材料層がその上に付加される材料を指す。この基板自体をパターン化することができる。基板の上部に付加される材料をパターン化することも、パターン化しないままにすることもできる。また基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどの多様な半導体材料を含み得る。あるいは、この基板をガラス、プラスチック、又はサファイアウェハなどの非導電性材料から作製することもできる。
本明細書で使用する場合、「層」という用語はある厚さを有する領域を含む材料部分を指す。層は、下にあるか若しくは上にある構造の全体にわたって延在し得、又はその範囲が、下にあるか若しくは上にある構造の範囲よりも狭くなる可能性がある。また層を、その厚さが連続構造の厚さよりも薄い、均一又は不均一な連続構造の領域とすることができる。たとえば、この連続構造の上面と底面との間、又は上面及び底面にある任意の一対の水平面間に層を配置することができる。層は水平方向に、垂直方向に、かつ／又はテーパ面に沿って延在し得る。基板は層であり得、その中に１つ又は複数の層を含み得、かつ／又はその上、その上側、及び／若しくはその下側に１つ又は複数の層を有し得る。１つの層は複数の層を含み得る。たとえば、相互接続層は１つ又は複数の導電体層及びコンタクト層（その中に相互接続線、及び／又はヴィアコンタクトが形成される）と、１つ又は複数の誘電体層と、を含み得る。
本明細書で使用する場合、「名目の／名目上」という用語は、製品又はプロセス設計段階で設定される構成要素若しくはプロセス動作の特性又はパラメータにおいて、希望値を上回り、かつ／又は下回る範囲の値も含めて希望値又は目標値を指すものである。値に幅があるのは、製造プロセス又は製造公差にわずかな変動が生じることに起因している可能性がある。本明細書で使用する場合、「約」という用語は、当該半導体デバイスと関連している特定のテクノロジーノードに基づいて変動する可能性のある、所与の量の値を示す。特定のテクノロジーノードに基づいて、「約」という用語は、たとえば値の１０〜３０％以内で変動する所与の量の値を示し得る（たとえば、その値の±１０％、±２０％、又は±３０％）。
本明細書で使用する場合、「３Ｄメモリデバイス」という用語は、メモリストリングが基板に対して垂直方向に延在するように、メモリセルトランジスタのストリング（ＮＡＮＤメモリストリングなど、本明細書では「メモリストリング」と呼んでいる）が横向きの基板上に垂直の向きに配置されている半導体デバイスを指す。本明細書で使用する場合、「垂直方向の／垂直方向に」という用語は、基板の側面に対して名目上垂直であることを意味する。
３Ｄ ＮＡＮＤメモリデバイスなどの一部の３Ｄメモリデバイスでは通常、ＮＡＮＤメモリストリングの一方端に半導体プラグが形成される。この半導体プラグは、これを包囲するように形成されているゲート導電体層と組み合わされると、トランジスタのチャネルとして機能する。９６以上の層を有するなどの高度な技術を備える３Ｄ ＮＡＮＤメモリデバイスの形成では通常、二層基板構造が使用されており、この構造では、半導体プラグの上側の下部基板にある下部チャネルホールを充填している犠牲層（たとえば、ポリシリコン）の除去が必要となる。
一例として、図１は、二層基板の誘電体スタック１０４（下部誘電体基板１０４Ａ及び上部誘電体基板１０４Ｂを含む）を貫通して垂直方向に延在する、ＮＡＮＤメモリストリングを形成するための一形成段階における典型的な３Ｄメモリデバイス１００の断面を示す。下部誘電体基板及び上部誘電体基板１０４Ａ及び１０４Ｂのそれぞれは、基板１０２の上側に形成されている誘電体層１０６及び犠牲層１０８をそれぞれ含む、複数の対（本明細書では「誘電体層対」と呼んでいる）を備え得る。全ての形成プロセスが完了すると、誘電体スタック１０４は、各犠牲層１０８を導電体層に置き換えるゲート置換プロセスによってメモリスタックに置き換えられる。上部チャネルホール１１０と下部チャネルホール（図１では犠牲層１１４で充填されている）とはそれぞれ、上部誘電体基板１０４Ｂ及び下部誘電体基板１０４Ａに貫通形成され得、ここに本ＮＡＮＤメモリストリングを形成することができる。図１に示すように、３Ｄメモリデバイス１００は、この下部チャネルホールの下端に半導体プラグ１１２を備え得る。いくつかの実施形態では、この半導体プラグ１１２は、基板１０２の一部まで、すなわち基板１０２の上面の下側に延在している。
犠牲層１１４は、下部誘電体基板１０４Ａを貫通している下部チャネルホールを部分的に、又は完全に充填するように形成され得る。すなわち、犠牲層１１４は、下部チャネルホールの半導体プラグ１１２の上側に形成され得る。その後のプロセスで犠牲層１１４をエッチングするとき、その下の半導体プラグ１１２は、化学エッチャントによって引き起こされる損傷から保護される必要があり、このエッチングは通常、下部チャネルホールの側壁及び底面に沿って蒸着されているライナー酸化膜１１６により、原子層蒸着（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）プロセスを用いて行われる。
ライナー酸化膜１１６はまた、３Ｄメモリデバイス１００の形成プロセス中、犠牲層の除去後に除去される必要があるが、このことにより、様々なプロセス上の課題が生じる恐れがある。たとえば、このライナー酸化膜１１６のエッチングにより、チャネルホール、特に上部チャネルホール１１０の限界寸法が拡大する可能性がある。また、このライナー酸化膜１１６のエッチングでは、下部誘電体基板１０４Ａにおける誘電体層１０６（たとえば、酸化シリコンから作製される）の凹部制御に関するリスクが高まる。その上、ライナー酸化膜１１６を形成するためのＡＬＤプロセスのコストが比較的高く、またライナー酸化膜１１６を除去するための追加のエッチングプロセスが必要となることから、プロセスコストが増大する恐れがある。
本開示による様々な実施形態は、保護誘電体層を形成することによって、犠牲層のエッチングから３Ｄメモリデバイスの半導体プラグを保護する、コスト効率の高い構造及び方法を提供する。いくつかの実施形態では、ＡＬＤによるライナー酸化膜の代わりに、半導体プラグの自然酸化膜を使用して、下にある半導体プラグを保護している。自然酸化膜を形成するプロセスでは、ＡＬＤプロセスと比較して、熱酸化や湿式化学酸化などのプロセスの方が、よりコストがかからない。さらに、形成プロセス中に自然酸化膜を除去する必要がなくなるため、本プロセスのコスト効率がより高くなり、また、チャネルホールの限界寸法が拡大することや、凹部酸化の制御が困難となる課題に対処することができる。
図２は、本開示のいくつかの実施形態による、保護誘電体層２１４によって保護される半導体プラグ２１２を有する、典型的な３Ｄメモリデバイス２００の断面を示す。３Ｄメモリデバイス２００は、シリコン（たとえば、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコン・オン・インシュレータ（ＳＯＩ）、ゲルマニウム・オン・インシュレータ（ＧＯＩ）、又は他の任意の適切な材料を含み得る基板２０２を備え得る。いくつかの実施形態では、基板２０２は、研削、エッチング、化学機械研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）、又はそれらの任意の組み合わせによって薄肉化されている薄肉基板（たとえば、半導体層）である。なお、３Ｄメモリデバイス２００内の構成要素の空間的相関関係をさらに示すために、図２にはｘ軸及びｙ軸が含まれている。３Ｄメモリデバイス２００の基板２０２は、ｘ方向（すなわち、横方向）に横方向に延在する２つの側面（たとえば、上面及び下面）を含む。本明細書で使用する場合、１つの構成要素（たとえば、層又はデバイス）が、３Ｄメモリデバイス（たとえば、３Ｄメモリデバイス２００）の別の構成要素（たとえば、層又はデバイス）の「上」、「上側」、又は「下側」にあるかどうかは、基板がｙ方向に３Ｄメモリデバイスの最下平面内に位置決めされたときに、３Ｄメモリデバイスの基板（たとえば、基板２０２）に対してｙ方向（すなわち、垂直方向）に決定される。空間的相関関係を説明するための同一の概念が、本開示全体にわたって適用されている。
３Ｄメモリデバイス２００を、モノリシック３Ｄメモリデバイスの一部とすることができる。「モノリシック」という用語は、３Ｄメモリデバイスの構成要素（たとえば、周辺デバイスやメモリアレイデバイス）が単一の基板上に形成されていることを意味する。モノリシック３Ｄメモリデバイスの場合、周辺デバイス処理及びメモリアレイデバイス処理の畳み込みにより、その形成には別途制限が生じることになる。たとえば、メモリアレイデバイス（たとえば、ＮＡＮＤメモリストリング）の形成は、同じ基板上に形成されているか、又は形成される予定の周辺デバイスと関連する熱履歴によって制約を受けるものである。
あるいは、３Ｄメモリデバイス２００を、非モノリシック３Ｄメモリデバイスの一部とすることができ、この場合、構成要素（たとえば、周辺デバイスやメモリアレイデバイス）は異なる基板上に別々に形成され、次いで、たとえば対向して接合され得る。いくつかの実施形態では、メモリアレイデバイス基板（たとえば、基板２０２）は、接合済みの非モノリシック３Ｄメモリデバイスの基板として残存し、また、周辺デバイス（たとえば、ページバッファ、デコーダ、及びラッチなど、３Ｄメモリデバイス２００の動作を容易にするために使用される任意の適切なデジタル回路、アナログ回路、及び／又は混合信号周辺回路を含むが、図示せず）は、ハイブリッド接合を行うために、メモリアレイデバイス（たとえば、ＮＡＮＤメモリストリング）に向かって反転して下向きになる。いくつかの実施形態では、メモリアレイデバイス基板（たとえば、基板２０２）が、ハイブリッド接合を行うために、周辺デバイス（図示せず）に向かって反転して下向きになり、その結果、接合済みの非モノリシック３Ｄメモリデバイスにおいて、アレイデバイスが周辺デバイスよりも上側になるようにしていることが理解される。このメモリアレイデバイス基板（たとえば、基板２０２）を薄肉基板（接合済みの非モノリシック３Ｄメモリデバイスの基板ではない）とすることができ、また、この薄肉化されているメモリアレイデバイス基板の裏側に、非モノリシック３Ｄメモリデバイスのバック・エンド・オブ・ライン（ｂａｃｋ‐ｅｎｄ‐ｏｆ‐ｌｉｎｅ：ＢＥＯＬ）相互接続体が形成され得る。
いくつかの実施形態では、３Ｄメモリデバイス２００は、基板２０２の上側で垂直方向に延在するＮＡＮＤメモリストリング２１０のアレイの形態でメモリセルが設けられる、ＮＡＮＤフラッシュ・メモリ・デバイスである。このメモリアレイデバイスは、それぞれが導電体層２０６及び誘電体層２０８を含む複数の対（本明細書では「導電体層／誘電体層対」と呼んでいる）を貫通して延在しているＮＡＮＤメモリストリング２１０を含み得る。積層されている導電体層／誘電体層対を、本明細書では「メモリスタック」２０４とも呼んでいる。いくつかの実施形態では、基板２０２とメモリスタック２０４との間に、酸化シリコン層などの絶縁層２０３が形成されている。メモリスタック２０４内の導電体層／誘電体層対の数（たとえば、３２、６４、９６、又は１２８）により、３Ｄメモリデバイス２００内のメモリセルの数が決まる。メモリスタック２０４は、交互配置されている複数の導電体層２０６及び誘電体層２０８を含み得る。メモリスタック２０４内の導電体層２０６と誘電体層２０８とは、垂直方向に交互に並び得る。導電体層２０６は、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ポリシリコン、ドープシリコン、シリサイド、又はそれらの任意の組み合わせを含むが、これらに限定されない導電性材料を含み得る。誘電体層２０８は、酸化シリコン、窒化シリコン、酸窒化シリコン、又はそれらの任意の組み合わせを含むが、これらに限定されない誘電体材料を含み得る。いくつかの実施形態では、メモリスタック２０４は、下部メモリ基板２０４Ａ、及び下部メモリ基板２０４Ａ上の上部メモリ基板２０４Ｂを含む、二層基板構造を有する。下部メモリ基板及び上部メモリ基板２０４Ａ及び２０４Ｂのそれぞれにおける導電体層／誘電体層対の数を、同じとすることもできるし、異なるものとすることもできる。
図２に示すように、ＮＡＮＤメモリストリング２１０は、メモリスタック２０４を貫通して垂直方向に延在するチャネル構造２１１を含み得る。チャネル構造２１１は、半導体材料（複数可）（たとえば、半導体チャネル２２４として）及び誘電体材料（複数可）（たとえば、メモリ膜２１６として）で充填されているチャネルホールを含み得る。いくつかの実施形態では、半導体チャネル２２４は、アモルファスシリコン、ポリシリコン、又は単結晶シリコンなどのシリコンを含む。いくつかの実施形態では、メモリ膜２１６は、トンネル層２２２と、蓄積層２２０（「電荷トラップ層」としても知られる）と、ブロッキング層２１８と、を含む複合層である。チャネル構造２１１の残りの空間は、酸化シリコンなどの誘電体材料を含む充填層２２６で部分的に、又は完全に充填され得る。チャネル構造２１１は、円筒形状（たとえば、柱形状）を有し得る。いくつかの実施形態によれば、充填層２２６、半導体チャネル２２４、トンネル層２２２、蓄積層２２０、及びブロッキング層２１８は、中心から柱の外面に向かって半径方向に、この順序で配置されている。トンネル層２２２は、酸化シリコン、酸窒化シリコン、又はそれらの任意の組み合わせを含み得る。蓄積層２２０は、窒化シリコン、酸窒化シリコン、シリコン、又はそれらの任意の組み合わせを含み得る。ブロッキング層２１８は、酸化シリコン、酸窒化シリコン、高誘電率（ｈｉｇｈ‐ｋ）誘電体、又はそれらの任意の組み合わせを含み得る。一実施例では、メモリ膜２１６は、酸化シリコン／酸窒化シリコン／酸化シリコン（ＯＮＯ）の複合層を含み得る。
いくつかの実施形態では、メモリスタック２０４内の導電体層２０６（それぞれがワード線の一部である）は、ＮＡＮＤメモリストリング２１０内のメモリセルのゲート導電体として機能している。導電体層２０６は複数のＮＡＮＤメモリセルにおける複数の制御ゲートを含み得、かつメモリスタック２０４の端縁で終端するワード線として、横方向に延在し得る（たとえば、メモリスタック２０４の階段構造において）。いくつかの実施形態では、ＮＡＮＤメモリストリング２１０内のメモリセルトランジスタは、Ｗから作製されているゲート導電体（すなわち、チャネル構造２１１に当接している導電体層２０６の部分）、チタン／窒化チタン（Ｔｉ／ＴｉＮ）又はタンタル／窒化タンタル（Ｔａ／ＴａＮ）を含む接着層（図示せず）、ｈｉｇｈ‐ｋ誘電体材料から作製されているゲート誘電体層（図示せず）、及びポリシリコンを含むチャネル構造２１１を含む。
いくつかの実施形態では、ＮＡＮＤメモリストリング２１０は、ＮＡＮＤメモリストリング２１０の下部（たとえば、下端）に半導体プラグ２１２をさらに含む。本明細書で使用する場合において、基板２０２が３Ｄメモリデバイス２００の最下平面に位置しているときは、構成要素（たとえば、ＮＡＮＤメモリストリング２１０）の「上端」は、基板２０２からｙ方向にさらに離隔している端部であり、またその構成要素（たとえば、ＮＡＮＤメモリストリング２１０）の「下端」は、基板２０２に対してｙ方向により接近している端部である。半導体プラグ２１２は、基板２０２から任意の適切な方向にエピタキシャル成長した、シリコンなどの半導体材料を含み得る。いくつかの実施形態では、半導体プラグ２１２が、基板２０２の材料と同じである単結晶シリコンを含むことが理解される。すなわち、半導体プラグ２１２は、基板２０２の材料と同じである、エピタキシャル成長した半導体層を含み得る。半導体プラグ２１２は、ＮＡＮＤメモリストリング２１０のソース選択ゲートによって制御されるチャネルとして機能し得る。
いくつかの実施形態では、ＮＡＮＤメモリストリング２１０は、ＮＡＮＤメモリストリング２１０の上部に（たとえば、上端に）チャネルプラグ２３０をさらに含む。チャネルプラグ２３０は、半導体チャネル２２４の上端と接触し得る。チャネルプラグ２３０は、半導体材料（たとえば、ポリシリコン）又は導電性材料（たとえば、金属）を含み得る。いくつかの実施形態では、チャネルプラグ２３０は、接着層としてのＴｉ／ＴｉＮ又はＴａ／ＴａＮと、導電体としてのタングステンとで充填されている開口部を含む。３Ｄメモリデバイス２００の形成中にチャネル構造２１１の上端を覆うことにより、チャネルプラグ２３０は、チャネル構造２１１に充填されている酸化シリコン及び窒化シリコンなどの誘電体のエッチングを防止するためのエッチング停止層として機能し得る。いくつかの実施形態では、チャネルプラグ２３０は、ＮＡＮＤメモリストリング２１０のドレインとしても機能している。
半導体プラグ１１２が、半導体プラグ１１２上に、かつＮＡＮＤメモリストリング（たとえば、下部チャネルホール）の側壁に沿って形成されているライナー酸化膜１１６によって保護される図１とは異なり、いくつかの実施形態によれば、半導体プラグ２１２は図２に示すように、半導体プラグ２１２上に形成されてはいるが、ＮＡＮＤメモリストリング２１０の側壁に沿ってはいない保護誘電体層２１４によって保護される。いくつかの実施形態では、コストが比較的高いＡＬＤプロセスを用いて、チャネルホールの側壁及び底面の両方を良好に覆うコンフォーマルな薄膜（たとえば、ライナー酸化膜１１６として）を得る代わりに、ＡＬＤプロセスと比較するとよりコストがかからない物理蒸着（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）、化学蒸着（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）、電解めっき、無電解めっき、又はそれらの任意の組み合わせを含むが、これらに限定されない任意の適切な非ＡＬＤプロセスを用いて、保護誘電体層２１４が形成され得る。また、ライナー酸化膜１１６のように最終製品から除去される場合とは対照的に、保護誘電体層２１４は最終製品である３Ｄメモリデバイス２００に残存することができる。すなわち、いくつかの実施形態では、３Ｄメモリデバイス２００の形成プロセスは、ＮＡＮＤメモリストリング２１０のチャネルホールを充填している犠牲層を除去した後、保護誘電体層２１４を除去するために行うエッチングステップを含まない。結果として、上述したような、３Ｄメモリデバイス１００を形成するためのライナー酸化膜１１６の除去によって発生する様々な課題が回避され得る。
いくつかの実施形態によれば、保護誘電体層２１４は図２に示すように、ＮＡＮＤメモリストリング２１０の側壁に沿って形成されてはいない。保護誘電体層２１４は半導体プラグ２１２の上面の実質的に全体を覆うことができ、たとえば、チャネル構造２１１の半導体チャネル２２４を半導体プラグ２１２に電気的に結合する半導体コンタクト２２８を形成するための開口部のみを残存させることができる。すなわち、保護誘電体層２１４は、垂直方向におけるＮＡＮＤメモリストリング２１０内のチャネル構造２１１と半導体プラグ２１２との間に配置され得る。このため、メモリ膜２１６（及びその内部のトンネル層２２２、蓄積層２２０、及びブロッキング層２１８）は、保護誘電体層２１４の上側に、かつＮＡＮＤメモリストリング２１０の側壁に沿って配置され得る。いくつかの実施形態では、半導体チャネル２２４は、保護誘電体層２１４の開口部を貫通して、下にある半導体プラグ２１２に接触するように延在している。半導体チャネル２２４と半導体コンタクト２２８とは、ポリシリコンなどの同じ半導体材料を含み得る。いくつかの実施形態では、半導体チャネル２２４と半導体コンタクト２２８とはそれぞれポリシリコンを含み、また、半導体プラグ２１２は単結晶シリコンを含む。保護誘電体層２１４を、半導体コンタクト２２８の領域に加えて、半導体プラグ２１２の上面全体の上に形成し、かつＮＡＮＤメモリストリング２１０の側壁に当接させることで、たとえば犠牲層除去プロセスで使用される化学エッチャントによって引き起こされる損傷から、下にある半導体プラグ２１２及び基板２０２を保護することができる。
保護誘電体層２１４の厚さを約１ｎｍ〜約５ｎｍ、たとえば１ｎｍ〜５ｎｍ（たとえば、１ｎｍ、１．５ｎｍ、２ｎｍ、２．５ｎｍ、３ｎｍ、３．５ｎｍ、４ｎｍ、４．５ｎｍ、５ｎｍ、これらの値のいずれかで下限によって境界付けられる任意の範囲、又はこれらの値のうちのいずれか２つによって画定される任意の範囲内にあるもの）とすることができる。いくつかの実施形態では、保護誘電体層２１４の厚さは約３ｎｍ、たとえば３ｎｍである。誘電体層２１４の厚さを、２つの要因の均衡を図ることによって決定することができ、これらはすなわち、（１）その後の形成プロセスで下部の半導体プラグ２１２及び基板２０２を保護するのに十分な厚さであるかどうか、及び（２）半導体コンタクト２２８の開口部をエッチングするときに、その厚さが厚過ぎて、過剰なエッチング負荷を導入することができなくなるかどうかである。いくつかの実施形態では、保護誘電体層２１４は、上述した範囲内の合計厚さで垂直方向に積み重ねられている、複数の誘電体層を含む複合層である。
保護誘電体層２１４は、酸化シリコン、窒化シリコン、酸窒化シリコン、ｈｉｇｈ‐ｋ誘電体、又はそれらの任意の組み合わせなどの誘電体材料を含み得る。いくつかの実施形態では、保護誘電体層２１４は、半導体プラグ２１２の自然酸化膜である。すなわち、半導体プラグ２１２の上部を酸化させて、下にある半導体プラグ２１２の残りの部分を保護するための保護誘電体層２１４として、自然酸化膜を形成することができる。以下に詳述しているように、この自然酸化膜は、熱酸化又は湿式化学酸化（たとえば、オゾンを含有する化学物質を使用する）などの任意の適切な方法で形成され得る。半導体プラグ２１２がシリコンを含む場合、この自然酸化膜を酸化シリコン層とすることができる。いくつかの実施形態では、保護誘電体層２１４が、半導体プラグ２１２の自然酸化膜ではなく、半導体プラグ２１２の上面に蒸着されていることが理解される。たとえば、半導体プラグ２１２はシリコンを含み、保護誘電体層２１４は、酸化シリコン以外に任意の誘電体材料を含み得る。
図３Ａ〜図３Ｊは、本開示のいくつかの実施形態による、保護誘電体層によって保護される半導体プラグを有する、３Ｄメモリデバイスを形成するための典型的な形成プロセスを示す。図４Ａ〜図４Ｂは、本開示のいくつかの実施形態による、保護誘電体層によって保護される半導体プラグを有する、３Ｄメモリデバイスを形成するための典型的な方法４００のフローチャートを示す。図３Ａ〜図３Ｊ及び図４Ａ〜図４Ｂに示す３Ｄメモリデバイスの実施例には、図２に示す３Ｄメモリデバイス２００が含まれる。図３Ａ〜図３Ｊ及び図４Ａ〜図４Ｂについては併せて説明する。方法４００に示す動作は網羅的なものではなく、他の動作も、図示している動作のいずれかの前、後、又は合間に実行され得ることが理解される。さらに、一部の動作は同時に、又は図４Ａ〜図４Ｂに示すものとは異なる順序で実行されてもよい。
図４Ａを参照すると、方法４００は動作４０２から開始され、ここで、基板上に第１の誘電体基板が形成される。この基板をシリコン基板とすることができる。第１の誘電体基板は、交互配置されている第１の複数の犠牲層及び誘電体層を含み得る。図３Ａを参照すると、第１の誘電体層３０６及び第２の誘電体層（「犠牲層」として知られる）３０８の複数の対（本明細書では総称して「誘電体層対」と呼んでいる）を含む下部誘電体基板３０４Ａが、シリコン基板３０２上に形成される。いくつかの実施形態では、この下部誘電体基板３０４Ａを形成する前に、シリコン基板３０２に対し、酸化シリコンなどの誘電体材料を蒸着するか、又は熱酸化を行うことにより、下部誘電体基板３０４Ａとシリコン基板３０２との間に絶縁層３０３が形成される。いくつかの実施形態によれば、下部誘電体基板３０４Ａは、交互配置されている犠牲層３０８及び誘電体層３０６を含む。誘電体層３０６及び犠牲層３０８がシリコン基板３０２上に交互に蒸着されることにより、下部誘電体基板３０４Ａが形成され得る。いくつかの実施形態では、誘電体層３０６はそれぞれ酸化シリコンの層を含み、犠牲層３０８はそれぞれ窒化シリコンの層を含む。下部誘電体基板３０４Ａは、ＣＶＤ、ＰＶＤ、ＡＬＤ、又はそれらの任意の組み合わせを含むが、これらに限定されない１つ又は複数の薄膜蒸着プロセスによって形成され得る。
図４Ａに示すように、方法４００は動作４０４に進み、ここで、第１の誘電体基板を貫通して垂直方向に延在する第１の開口部が形成される。図３Ａに示すように、下部チャネルホール３１０は、下部誘電体基板３０４Ａを貫通して垂直方向に延在するように形成された開口部である。いくつかの実施形態では、複数の開口部が下部誘電体基板３０４Ａに貫通形成され、その結果、これらの開口部がそれぞれ、その後のプロセスで個々のＮＡＮＤメモリストリングを成長させるための場所となるようにしている。いくつかの実施形態では、下部チャネルホール３１０を形成する形成プロセスには、湿式エッチング、及び／又は深堀り反応性イオンエッチング（ｄｅｅｐ‐ｉｏｎ ｒｅａｃｔｉｖｅ ｅｔｃｈｉｎｇ：ＤＲＩＥ）などの乾式エッチングが含まれる。いくつかの実施形態では、下部チャネルホール３１０は、シリコン基板３０２の上部を貫通してさらに延在している。下部誘電体基板３０４Ａに貫通エッチングを行うプロセスは、シリコン基板３０２の上面で停止しなくてもよく、さらにシリコン基板３０２の一部をエッチングし続けてもよい。いくつかの実施形態では、下部誘電体基板３０４Ａの貫通エッチングを行った後、別のエッチングプロセスを用いて、シリコン基板３０２の一部をエッチングする。
図４Ａに示すように、方法４００は動作４０６に進み、ここで、第１の開口部の下部に半導体プラグが形成される。この半導体プラグを、第１の開口部の下部で、基板からエピタキシャル成長させることができる。いくつかの実施形態では、この半導体プラグは、エピタキシャル成長したシリコンプラグである。図３Ａに示すように、シリコン基板３０２から任意の適切な方向（たとえば、底面及び／又は側面から）にエピタキシャル成長させた単結晶シリコンで、下部チャネルホール３１０の下部を充填することによって、シリコンプラグ３１２が形成され得る。エピタキシャル成長型シリコンプラグ３１２の形成プロセスは、気相エピタキシー（ｖａｐｏｒ‐ｐｈａｓｅ ｅｐｉｔａｘｙ：ＶＰＥ）、液相エピタキシー（ｌｉｑｕｉｄ‐ｐｈａｓｅ ｅｐｉｔａｘｙ：ＬＰＥ）、分子線エピタキシー（ｍｏｌｅｃｕｌａｒ‐ｂｅａｍ ｅｐｉｔａｘｙ：ＭＰＥ）、又はそれらの任意の組み合わせを含み得るが、これらに限定されない。
図４Ａに示すように、方法４００は動作４０８に進み、ここで、半導体プラグ上に、半導体プラグを保護するように保護誘電体層が形成される。半導体プラグの上部を酸化させて、保護誘電体層としての自然酸化膜を形成することができる。この自然酸化膜は、熱酸化又は湿式化学酸化によって形成され得る。いくつかの実施形態では、保護誘電体層の厚さは１ｎｍ〜５ｎｍである。いくつかの実施形態によれば、保護誘電体層は、第１の開口部の側壁に沿って形成されてはいない。いくつかの実施形態では、保護誘電体層は、半導体プラグを完全に覆うように形成されている。
図３Ｂに示すように、シリコンプラグ３１２上に、シリコンプラグ３１２を完全に覆うように保護誘電体層３１４が形成される。いくつかの実施形態では、保護誘電体層３１４は、下部チャネルホール３１０の側壁に沿って形成されてはいない。保護誘電体層３１４の厚さを約１ｎｍ〜約５ｎｍ、たとえば１ｎｍ〜５ｎｍ（たとえば、１ｎｍ、１．５ｎｍ、２ｎｍ、２．５ｎｍ、３ｎｍ、３．５ｎｍ、４ｎｍ、４．５ｎｍ、５ｎｍ、これらの値のいずれかで下限によって境界付けられる任意の範囲、又はこれらの値のうちのいずれか２つによって画定される任意の範囲内にあるもの）とすることができる。いくつかの実施形態では、保護誘電体層３１４の厚さは約３ｎｍ、たとえば３ｎｍである。
保護誘電体層３１４を、シリコンプラグ３１２の上部を酸化させて上述した範囲内の厚さにすることによって形成された、シリコンプラグ３１２の自然酸化膜とすることができる。いくつかの実施形態では、シリコンプラグ３１２の上部を熱酸化プロセスによって酸化させている。酸化剤として分子状酸素を使用する乾式酸化、又は酸化剤として水蒸気を使用する湿式酸化のいずれを用いても、たとえば約７００℃〜約１２００℃の温度で自然酸化膜を形成することができる。熱酸化物は、シリコンプラグ３１２から消費されるシリコンと、周囲空気から供給される酸素とを取り込むので、この自然酸化膜は、シリコンプラグ３１２内へと下方にも、そしてシリコンプラグ３１２から上方にも成長し得、その結果、自然酸化膜の厚さの一部がシリコンプラグ３１２の元の上面よりも下側になり得、また一部が元の上面よりも上側になり得る。ここで結果として得られる自然酸化膜の厚さは、熱酸化温度及び／又は熱酸化時間によって制御され得る。
いくつかの実施形態では、湿式化学酸化プロセスによって、シリコンプラグ３１２の上部を酸化させている。オゾンを含有する湿式化学物質を使用して、シリコンプラグ３１２の一部を酸化させることにより、自然酸化膜を形成することができる。いくつかの実施形態では、この湿式化学物質は、フッ化水素酸とオゾンとの混合物（たとえば、ＦＯＭ）である。たとえば、超純水中のフッ化水素酸濃度は４９％である。ここで結果として得られる自然酸化膜の厚さは、湿式化学組成、湿式化学処理温度、及び／又は湿式化学処理時間によって制御され得る。
いくつかの実施形態では、ＡＬＤプロセスと比較するとよりコストがかからないＰＶＤ、ＣＶＤ、電解めっき、無電解めっき、又はそれらの任意の組み合わせなどの１つ又は複数の薄膜蒸着プロセスを用いて、シリコンプラグ３１２上に１つ又は複数層の誘電体材料を蒸着することにより、保護誘電体層３１４が形成されていることが理解される。いくつかの実施形態では、保護誘電体層３１４を形成するための蒸着プロセスでは、下部チャネルホール３１０の側壁への蒸着を回避するために、下部チャネルホール３１０の底部に向かって指向性が高くなっている（たとえば、磁場を使用して誘導している）。いくつかの実施形態では、指向性ＡＬＤプロセスを用いて、シリコンプラグ３１２の上面は覆うが、下部チャネルホール３１０の側壁は覆わないように、保護誘電体層３１４が蒸着される。
図４Ａに示すように、方法４００は動作４１０に進み、ここで、第１の開口部内の保護誘電体層上に犠牲層が形成される。図３Ｃに示すように、ＰＶＤ、ＣＶＤ、ＡＬＤ、電解めっき、無電解めっき、又はそれらの任意の組み合わせなどの１つ又は複数の薄膜蒸着プロセスを用いて、犠牲層３１６が蒸着され、これにより、下部チャネルホール３１０（図３Ｂに図示）を部分的に、又は完全に充填する。犠牲層３１６は、ポリシリコンなど、その後のプロセスで除去されることになる任意の適切な材料を含み得る。いくつかの実施形態によれば、犠牲層３１６と同時に保護誘電体層３１４を除去することを回避するために、犠牲層３１６と保護誘電体層３１４とは異なる材料を含む。
図４Ａに示すように、方法４００は動作４１２に進み、ここで、第１の誘電体基板上に第２の誘電体基板が形成される。この第２の誘電体基板は、第１の誘電体基板と同様に、交互配置されている第２の複数の犠牲層及び誘電体層を含み得る。図３Ｄを参照すると、複数の誘電体層対を含む上部誘電体基板３０４Ｂが、下部誘電体基板３０４Ａ上に形成されている。上部誘電体基板３０４Ｂは、ＣＶＤ、ＰＶＤ、ＡＬＤ、又はそれらの任意の組み合わせを含むが、これらに限定されない１つ又は複数の薄膜蒸着プロセスによって形成され得る。
図４Ａに示すように、方法４００は動作４１４に進み、ここで、第２の誘電体基板を貫通して垂直方向に延在する第２の開口部が、犠牲層を露出させるように形成される。図３Ｅに示すように、上部チャネルホール３１８は、犠牲層３１６を露出させるように、上部誘電体基板３０４Ｂを貫通して垂直方向に延在するように形成された、別の開口部である。犠牲層３１６の少なくとも一部を露出させるように、上部チャネルホール３１８が下部チャネルホール３１０（図３Ｆに図示）と位置合わせされ得る。犠牲層３１６が除去された後、上部チャネルホール３１８と下部チャネルホール３１０とが結合され得る。いくつかの実施形態では、上部チャネルホール３１８を形成する形成プロセスには、湿式エッチング、及び／又はＤＲＩＥなどの乾式エッチングが含まれる。いくつかの実施形態では、上部チャネルホール３１８は、犠牲層３１６の一部まで延在している。上部誘電体基板３０４Ｂに貫通エッチングを行うプロセスは、犠牲層３１６の上面で停止しなくてもよく、さらに犠牲層３１６の一部をエッチングし続けてもよい。いくつかの実施形態では、上部誘電体基板３０４Ｂのエッチングを行った後、別のエッチングプロセスを用いて、犠牲層３１６の一部をエッチングする。
図４Ｂに示すように、方法４００は動作４１６に進み、ここで、犠牲層が除去される。いくつかの実施形態では、この犠牲層は、保護誘電体層で停止するまでエッチングされる。図３Ｆに示すように、犠牲層３１６（図３Ｅに図示）は、保護誘電体層３１４で停止するまで、下部誘電体基板３０４Ａにおいて湿式エッチング及び／又は乾式エッチングによって除去される。いくつかの実施形態では、犠牲層３１６はポリシリコンを含み、保護誘電体層３１４は酸化シリコン（たとえば、シリコンプラグ３１２の自然酸化膜）を含み、また犠牲層３１６は、テトラメチルアンモニウムヒドロキシド（ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍ ｈｙｄｒｏｘｉｄｅ：ＴＭＡＨ）エッチャントによってエッチングされ、このエッチングは保護誘電体層３１４の酸化シリコンで停止し得る。上述したような十分な厚さの保護誘電体層３１４は、犠牲層３１６のエッチングによって発生する下部のシリコンプラグ３１２及びシリコン基板３０２への損傷を防止するための、エッチング停止層として機能し得る。犠牲層３１６の除去後、図３Ｆに示すように、下部チャネルホール３１０は再度開放状態になって、上部チャネルホール３１８に結合される。
図４Ｂに示すように、方法４００は動作４１８に進み、ここで保護誘電体層上に、かつ第１及び第２の開口部の側壁に沿って、メモリ膜が形成される。いくつかの実施形態では、まずこのメモリ膜が保護誘電体層上に、かつ第１及び第２の開口部の側壁に沿って形成され、次いでこのメモリ膜上にチャネル犠牲層が形成される。いくつかの実施形態では、第１の酸化シリコン層、窒化シリコン層、第２の酸化シリコン層、及びポリシリコン層が、続けてこの順序で第１及び第２の開口部の側壁上に蒸着されて、メモリ膜とチャネル犠牲層とを形成する。
図３Ｇに示すように、保護誘電体層３１４上に、かつ下部及び上部チャネルホール３１０及び３１８の側壁に沿って、メモリ膜３２０（ブロッキング層３２２、蓄積層３２４、及びトンネル層３２６を含む）と、チャネル犠牲層３２８とが形成される。いくつかの実施形態では、下部及び上部チャネルホール３１０及び３１８の側壁に沿って、かつ保護誘電体層３１４上にまずメモリ膜３２０が蒸着され、次いで、このメモリ膜３２０上にチャネル犠牲層３２８が蒸着される。ブロッキング層３２２、蓄積層３２４、及びトンネル層３２６が、続けてこの順序で、ＡＬＤ、ＣＶＤ、ＰＶＤ、他の任意の適切なプロセス、又はそれらの任意の組み合わせなどの１つ又は複数の薄膜蒸着プロセスを用いて蒸着され得、これによってメモリ膜３２０を形成する。次に、ＡＬＤ、ＣＶＤ、ＰＶＤ、他の任意の適切なプロセス、又はそれらの任意の組み合わせなどの１つ又は複数の薄膜蒸着プロセスを用いて、トンネル層３２６上にポリシリコン又は他の任意の適切な犠牲材料を蒸着することにより、チャネル犠牲層３２８が形成され得る。図３Ｇに示すように、メモリ膜３２０及びチャネル犠牲層３２８は、下部及び上部チャネルホール３１０及び３１８の底面（保護誘電体層３１４上にある）と、側壁との両方を覆うことができる。いくつかの実施形態では、酸化シリコン層、窒化シリコン層、酸化シリコン層、そしてポリシリコン層（「ＳＯＮＯ」構造）と続けて蒸着することにより、メモリ膜３２０とチャネル犠牲層３２８とが形成される。半導体プラグの保護層としてＡＬＤによるライナー酸化膜を使用し、これをメモリ膜及び半導体チャネルを形成する前に除去する一部の３Ｄメモリデバイスとは異なり、シリコンプラグ３１２の保護誘電体層３１４は、その後の形成プロセス全てを通して、かつ、結果として得られる３Ｄメモリデバイスにおいて残存するものである。
図４Ｂに示すように、方法４００は動作４２０に進み、ここで、メモリ膜及び保護誘電体層を貫通する第３の開口部が、第１の開口部の下部に形成される。図３Ｈに示すように、複数の湿式エッチングプロセス及び／又は乾式エッチングプロセスを用いて、シリコンプラグ３１２に到達するまで、チャネル犠牲層３２８、メモリ膜３２０、及び保護誘電体層３１４にコンタクト開口部３３０が貫通形成される。いくつかの実施形態では、チャネル犠牲層３２８とメモリ膜３２０とによる「ＳＯＮＯ」構造が形成される場合、「ＳＯＮＯ穿孔」として知られるプロセスを用いて、下部チャネルホール３１０の底面において、チャネル犠牲層３２８とメモリ膜３２０とを貫通エッチングし、次いで、保護誘電体層３１４を貫通エッチングして、シリコンプラグ３１２まで到達させるための別のエッチングプロセスを行う。
図４Ｂに示すように、方法４００は動作４２２に進み、ここで、メモリ膜上に、かつ第３の開口部内に、半導体プラグに接触するように半導体チャネルが形成される。いくつかの実施形態では、半導体チャネルを形成するために、第２の酸化シリコン層上に、かつ第３の開口部内にポリシリコン層が蒸着される。いくつかの実施形態では、この半導体チャネルの形成後、第１及び第２の開口部を充填するように充填層が形成される。図３Ｉに示すように、湿式エッチング及び／又は乾式エッチングによってチャネル犠牲層３２８（図３Ｈに図示）が除去され、次いでＣＶＤ、ＰＶＤ、ＡＬＤ、電解めっき、無電解めっき、又はそれらの任意の組み合わせなどの１つ又は複数の薄膜蒸着プロセスを同様に用いて、メモリファイル３２０のトンネル層３２６上に、かつコンタクト開口部３３０（図３Ｈに図示）内に、シリコンプラグ３１２に接触するように半導体チャネル３３２が形成される。いくつかの実施形態では、半導体チャネル３３２はポリシリコンを含む。シリコンプラグ３１２に接触できる限り、半導体チャネル３３２はコンタクト開口部３３０を完全に、又は部分的に充填し得る。たとえば、コンタクト開口部３３０を完全に充填することなく、コンタクト開口部３３０の側壁上に半導体チャネル３３２を蒸着することができる。図３Ｉに示すように、ＣＶＤ、ＰＶＤ、ＡＬＤ、電解めっき、無電解めっき、又はそれらの任意の組み合わせなどの１つ又は複数の薄膜蒸着プロセスを用いて、下部及び上部チャネルホール３１０及び３１８（図３Ｈに図示）内に、これら下部及び上部チャネルホール３１０及び３１８の残りの空間を完全に、又は部分的に充填するように、酸化シリコン層などの充填層３３４が形成される。
図３Ｊに示すように、上部チャネルホール３１８（図３Ｈに図示）の上部にチャネルプラグ３３６が形成される。いくつかの実施形態では、メモリ膜３２０、半導体チャネル３３２、及び充填層３３４において上部誘電体基板３０４Ｂ（図３Ｉに図示）の上面上にある部分が、ＣＭＰ、湿式エッチング及び／又は乾式エッチングによって除去され、かつ平坦化される。次に、メモリ膜３２０、半導体チャネル３３２、及び充填層３３４において上部チャネルホール３１８（図３Ｉに図示）の上部にある部分を湿式エッチングかつ／又は乾式エッチングすることにより、上部チャネルホール３１８の上部に凹部が形成され得る。次に、ＣＶＤ、ＰＶＤ、ＡＬＤ、電解めっき、無電解めっき、又はそれらの任意の組み合わせなどの１つ又は複数の薄膜蒸着プロセスを用いて、金属などの導電性材料をこの凹部内に蒸着することにより、チャネルプラグ３３６が形成され得る。これにより、ＮＡＮＤメモリストリングが形成される。
図示していないが、図３Ａ〜図３Ｊに示すようなＮＡＮＤメモリストリングの形成後、下部及び上部誘電体基板３０４Ａ及び３０４Ｂの犠牲層３０８を導電体層に置き換えることにより、二層基板のメモリスタックを形成できることが理解される。したがって、本メモリスタックは、複数の導電体層／誘電体層対を含み得る。いくつかの実施形態では、本メモリスタックを形成するために、下部及び上部誘電体基板３０４Ａ及び３０４Ｂにスリット開口部（たとえば、ゲート線スリット）が貫通形成され得、このスリット開口部を介してエッチャントを適用することにより、下部及び上部誘電体基板３０４Ａ及び３０４Ｂ内の犠牲層３０８をエッチングして、複数の横方向凹部が形成され得、また、この横方向凹部に導電体層が蒸着され得る。
本開示の一態様によれば、３Ｄメモリデバイスは、基板と、この基板上で交互配置されている複数の導電体層及び誘電体層を含むメモリスタックと、このメモリスタックを貫通して垂直方向に延在するメモリストリングと、を備える。このメモリストリングは、メモリストリングの下部にある半導体プラグ、この半導体プラグ上の保護誘電体層、及びこの保護誘電体層の上側に、かつメモリストリングの側壁に沿ってあるメモリ膜を含む。
いくつかの実施形態では、この半導体プラグは、エピタキシャル成長したシリコンプラグである。
いくつかの実施形態では、保護誘電体層は、半導体プラグの自然酸化膜である。保護誘電体層の厚さを、約１ｎｍ〜約５ｎｍとすることができる。いくつかの実施形態では、保護誘電体層は、メモリストリングの側壁に沿って配置されてはいない。いくつかの実施形態では、保護誘電体層は、メモリストリングの側壁に当接している。
いくつかの実施形態では、保護誘電体層は開口部を含む。いくつかの実施形態によれば、メモリストリングは、このメモリストリングの側壁に沿ってあり、かつ開口部を貫通して半導体プラグに接触するように延在する半導体チャネルを含む。
いくつかの実施形態では、メモリ膜は、ブロッキング層と、蓄積層と、トンネル層と、を含む。
本開示の別の態様によれば、３Ｄメモリデバイスを形成するための方法が開示されている。交互配置されている第１の複数の犠牲層及び誘電体層を含む第１の誘電体基板が、基板上に形成される。この第１の誘電体基板を貫通して垂直方向に延在する、第１の開口部が形成される。この第１の開口部の下部に半導体プラグが形成される。この半導体プラグ上に、保護誘電体層が形成される。この第１の開口部内の保護誘電体層上に、犠牲層が形成される。交互配置されている第２の複数の犠牲層及び誘電体層を含む第２の誘電体基板が、第１の誘電体基板上に形成される。この第２の誘電体基板を貫通して垂直方向に延在する第２の開口部が、第１の開口部内の犠牲層を露出させるように形成される。第１の開口部内の犠牲層が除去される。保護誘電体層上に、かつ第１及び第２の開口部の側壁に沿って、メモリ膜が形成される。第１の開口部の下部で、メモリ膜及び保護誘電体層に第３の開口部が形成される。メモリ膜上に、かつ第３の開口部内に、半導体プラグに接触するように半導体チャネルが形成される。
いくつかの実施形態では、保護誘電体層を形成するために、半導体プラグの自然酸化膜が形成される。いくつかの実施形態では、この自然酸化膜は、熱酸化によって形成される。いくつかの実施形態では、この自然酸化膜は、湿式化学酸化によって形成される。保護誘電体層の厚さを、約１ｎｍ〜約５ｎｍとすることができる。いくつかの実施形態では、保護誘電体層は、第１の開口部の側壁に沿って形成されてはいない。いくつかの実施形態では、保護誘電体層は、半導体プラグを完全に覆うように形成されている。
いくつかの実施形態では、半導体プラグを形成するために、基板からシリコンプラグがエピタキシャル成長する。
いくつかの実施形態では、犠牲層を除去するために、保護誘電体層で停止するまで犠牲層がエッチングされる。
いくつかの実施形態では、メモリ膜を形成するために、第１の酸化シリコン層、窒化シリコン層、及び第２の酸化シリコン層が、続けてこの順序で、第１及び第２の開口部の側壁上に蒸着される。いくつかの実施形態では、半導体チャネルを形成するために、第２の酸化シリコン層上に、かつ第３の開口部内にポリシリコン層が蒸着される。
本開示のさらに別の態様によれば、３Ｄメモリデバイスを形成するための方法が開示されている。交互配置されている第１の複数の犠牲層及び誘電体層を含む第１の誘電体基板が、基板上に形成される。この第１の誘電体基板を貫通して垂直方向に延在する、第１の開口部が形成される。第１の開口部の下部で、基板から半導体プラグがエピタキシャル成長する。この半導体プラグの上部を酸化させて、自然酸化膜を形成する。この第１の開口部内の自然酸化膜上に、犠牲層が形成される。交互配置されている第２の複数の犠牲層及び誘電体層を含む第２の誘電体基板が、第１の誘電体基板上に形成される。この第２の誘電体基板を貫通して垂直方向に延在する第２の開口部が、第１の開口部内の犠牲層を露出させるように形成される。この犠牲層は、自然酸化膜で停止するまでエッチングされる。
いくつかの実施形態では、犠牲層をエッチングした後、自然酸化膜上に、かつ第１及び第２の開口部の側壁に沿って、メモリ膜が形成される。
いくつかの実施形態では、第１の開口部の下部で、第３の開口部がメモリ膜及び自然酸化膜に貫通形成され、また、メモリ膜上に、かつ第３の開口部内に、半導体プラグに接触するように半導体チャネルが形成される。
いくつかの実施形態では、メモリ膜を形成するために、第１の酸化シリコン層、窒化シリコン層、及び第２の酸化シリコン層が、続けてこの順序で、第１及び第２の開口部の側壁上に蒸着される。いくつかの実施形態では、半導体チャネルを形成するために、第２の酸化シリコン層上に、かつ第３の開口部内にポリシリコン層が蒸着される。
いくつかの実施形態では、この自然酸化膜は、熱酸化によって形成される。いくつかの実施形態では、この自然酸化膜は、湿式化学酸化によって形成される。この自然酸化膜の厚さを、約１ｎｍ〜約５ｎｍとすることができる。
特定の実施形態に関する前述の説明により、本開示の一般的性質が完全に明らかになるので、当業者であれば、当技術分野の範囲内の知識を適用することにより、過度の実験を実施することなく、また本開示の一般的な概念から逸脱することなく、そのような特定の実施形態を容易に修正し、かつ／又は種々の用途にこれらを適合させることができる。したがって、そのような適合及び修正は、本明細書に提示している教示及び指針に基づいて、開示している実施形態の等価物の意味するところ及び範囲内にあることが意図される。本明細書における表現法又は用語法は説明を目的とするものであって、限定するものではなく、そのため本明細書の用語法又は表現法は、その教示及び指針に照らして、当業者により解釈されるべきである、と理解すべきである。
特定の諸機能及びそれらの関係の実装形態を示す機能的構成ブロックを用いて、本開示の実施形態を上記で説明してきた。これらの機能的構成ブロックの境界を、本明細書では説明の便宜を図って任意に定義している。特定の諸機能とその関係とが適切に実行される限り、代替の境界を定義することができる。
「発明の概要」及び「要約書」のセクションには、本発明者（複数可）によって企図される１つ又は複数の典型的な実施形態を記載できるが、その全ては記載できないことから、本開示及び添付の特許請求の範囲を何ら限定することを意図したものではない。
本開示の範囲及び領域を、上記の典型的な実施形態のいずれによっても限定すべきではなく、以下の特許請求の範囲及びそれらの等価物によってのみ定義すべきである。
図４Ｂに示すように、方法４００は動作４２２に進み、ここで、メモリ膜上に、かつ第３の開口部内に、半導体プラグに接触するように半導体チャネルが形成される。いくつかの実施形態では、半導体チャネルを形成するために、第２の酸化シリコン層上に、かつ第３の開口部内にポリシリコン層が蒸着される。いくつかの実施形態では、この半導体チャネルの形成後、第１及び第２の開口部を充填するように充填層が形成される。図３Ｉに示すように、湿式エッチング及び／又は乾式エッチングによってチャネル犠牲層３２８（図３Ｈに図示）が除去され、次いでＣＶＤ、ＰＶＤ、ＡＬＤ、電解めっき、無電解めっき、又はそれらの任意の組み合わせなどの１つ又は複数の薄膜蒸着プロセスを同様に用いて、メモリ膜３２０のトンネル層３２６上に、かつコンタクト開口部３３０（図３Ｈに図示）内に、シリコンプラグ３１２に接触するように半導体チャネル３３２が形成される。いくつかの実施形態では、半導体チャネル３３２はポリシリコンを含む。シリコンプラグ３１２に接触できる限り、半導体チャネル３３２はコンタクト開口部３３０を完全に、又は部分的に充填し得る。たとえば、コンタクト開口部３３０を完全に充填することなく、コンタクト開口部３３０の側壁上に半導体チャネル３３２を蒸着することができる。図３Ｉに示すように、ＣＶＤ、ＰＶＤ、ＡＬＤ、電解めっき、無電解めっき、又はそれらの任意の組み合わせなどの１つ又は複数の薄膜蒸着プロセスを用いて、下部及び上部チャネルホール３１０及び３１８（図３Ｈに図示）内に、これら下部及び上部チャネルホール３１０及び３１８の残りの空間を完全に、又は部分的に充填するように、酸化シリコン層などの充填層３３４が形成される。
本開示の別の態様によれば、３Ｄメモリデバイスを形成するための方法が開示されている。交互配置されている第１の複数の犠牲層及び誘電体層を含む第１の誘電体基板が、基板上に形成される。この第１の誘電体基板を貫通して垂直方向に延在する、第１の開口部が形成される。この第１の開口部の下部に半導体プラグが形成される。この半導体プラグ上に、保護誘電体層が形成される。この第１の開口部内の保護誘電体層上に、犠牲層が形成される。交互配置されている第２の複数の犠牲層及び誘電体層を含む第２の誘電体基板が、第１の誘電体基板上に形成される。この第２の誘電体基板を貫通して垂直方向に延在する第２の開口部が、第１の開口部内の犠牲層を露出させるように形成される。第１の開口部内の犠牲層が除去される。保護誘電体層上に、かつ第１及び第２の開口部の側壁に沿って、メモリ膜が形成される。第１の開口部の下部で、メモリ膜及び保護誘電体層を貫通して第３の開口部が形成される。メモリ膜上に、かつ第３の開口部内に、半導体プラグに接触するように半導体チャネルが形成される。
Claims (26)
- 基板と、
前記基板上で交互配置されている複数の導電体層及び誘電体層を含むメモリスタックと、
前記メモリスタックを貫通して垂直方向に延在するメモリストリングであって、前記メモリストリングは、
前記メモリストリングの下部にある半導体プラグ、
前記半導体プラグ上の保護誘電体層、及び
前記保護誘電体層の上側に、かつ前記メモリストリングの側壁に沿ってあるメモリ膜を含む、メモリストリングと、を備える、
三次元（３Ｄ）メモリデバイス。 - 前記保護誘電体層は、前記半導体プラグの自然酸化膜である、
請求項１に記載の３Ｄメモリデバイス。 - 前記半導体プラグは、エピタキシャル成長したシリコンプラグである、
請求項１又は２に記載の３Ｄメモリデバイス。 - 前記保護誘電体層の厚さは約１ｎｍ〜約５ｎｍである、
請求項１から３のいずれか一項に記載の３Ｄメモリデバイス。 - 前記保護誘電体層は、前記メモリストリングの前記側壁に沿って配置されてはいない、
請求項１から４のいずれか一項に記載の３Ｄメモリデバイス。 - 前記保護誘電体層は、前記メモリストリングの前記側壁に当接している、
請求項１から５のいずれか一項に記載の３Ｄメモリデバイス。 - 前記保護誘電体層は開口部を含む、
請求項１から６のいずれか一項に記載の３Ｄメモリデバイス。 - 前記メモリストリングは、前記メモリストリングの前記側壁に沿ってあり、かつ前記開口部を貫通して前記半導体プラグに接触するように延在する半導体チャネルを含む、
請求項７に記載の３Ｄメモリデバイス。 - 前記メモリ膜は、ブロッキング層と、蓄積層と、トンネル層と、を含む、
請求項１から８のいずれか一項に記載の３Ｄメモリデバイス。 - 三次元（３Ｄ）メモリデバイスを形成するための方法であって、
交互配置されている第１の複数の犠牲層及び誘電体層を含む第１の誘電体基板を、基板上に形成するステップと、
前記第１の誘電体基板を貫通して垂直方向に延在する、第１の開口部を形成するステップと、
前記第１の開口部の下部に半導体プラグを形成するステップと、
前記半導体プラグ上に保護誘電体層を形成するステップと、
前記第１の開口部内の前記保護誘電体層上に、犠牲層を形成するステップと、
交互配置されている第２の複数の犠牲層及び誘電体層を含む第２の誘電体基板を、前記第１の誘電体基板上に形成するステップと、
前記第２の誘電体基板を貫通して垂直方向に延在する第２の開口部を、前記第１の開口部内の前記犠牲層を露出させるように形成するステップと、
前記第１の開口部内の前記犠牲層を除去するステップと、
前記保護誘電体層上に、かつ前記第１及び第２の開口部の側壁に沿って、メモリ膜を形成するステップと、
前記メモリ膜及び前記保護誘電体層を貫通する第３の開口部を、前記第１の開口部の下部に形成するステップと、
前記メモリ膜上に、かつ前記第３の開口部内に、前記半導体プラグに接触するように半導体チャネルを形成するステップと、を含む、
方法。 - 前記保護誘電体層を形成する前記ステップは、前記半導体プラグの自然酸化膜を形成するステップを含む、
請求項１０に記載の方法。 - 前記自然酸化膜は、熱酸化によって形成されている、
請求項１１に記載の方法。 - 前記自然酸化膜は、湿式化学酸化によって形成されている、
請求項１１に記載の方法。 - 前記半導体プラグを形成する前記ステップは、前記基板からシリコンプラグをエピタキシャル成長させるステップを含む、
請求項１０から１３のいずれか一項に記載の方法。 - 前記保護誘電体層の厚さは約１ｎｍ〜約５ｎｍである、
請求項１０から１４のいずれか一項に記載の方法。 - 前記誘電体層は、前記第１の開口部の前記側壁に沿って形成されてはいない、
請求項１０から１５のいずれか一項に記載の方法。 - 前記保護誘電体層は、前記半導体プラグを完全に覆うように形成されている、
請求項１０から１６のいずれか一項に記載の方法。 - 前記犠牲層を除去する前記ステップは、前記保護誘電体層で停止するまで前記犠牲層をエッチングするステップを含む、
請求項１０から１７のいずれか一項に記載の方法。 - 前記メモリ膜を形成する前記ステップは、第１の酸化シリコン層、窒化シリコン層、及び第２の酸化シリコン層を、続けて本順序で、前記第１及び第２の開口部の前記側壁上に蒸着するステップを含み、
前記半導体チャネルを形成する前記ステップは、前記第２の酸化シリコン層上に、かつ前記第３の開口部内にポリシリコン層を蒸着するステップを含む、
請求項１０から１８のいずれか一項に記載の方法。 - 三次元（３Ｄ）メモリデバイスを形成するための方法であって、
交互配置されている第１の複数の犠牲層及び誘電体層を含む第１の誘電体基板を、基板上に形成するステップと、
前記第１の誘電体基板を貫通して垂直方向に延在する、第１の開口部を形成するステップと、
前記第１の開口部の下部で、前記基板から半導体プラグをエピタキシャル成長させるステップと、
前記半導体プラグの上部を酸化させて、自然酸化膜を形成するステップと、
前記第１の開口部内の前記自然酸化膜上に、犠牲層を形成するステップと、
交互配置されている第２の複数の犠牲層及び誘電体層を含む第２の誘電体基板を、前記第１の誘電体基板上に形成するステップと、
前記第２の誘電体基板を貫通して垂直方向に延在する第２の開口部を、前記第１の開口部内の前記犠牲層を露出させるように形成するステップと、
前記自然酸化膜で停止するまで前記犠牲層をエッチングするステップと、を含む、
方法。 - 前記犠牲層をエッチングした後、前記自然酸化膜上に、かつ前記第１及び第２の開口部の側壁に沿って、メモリ膜を形成するステップをさらに含む、
請求項２０に記載の方法。 - 前記メモリ膜及び前記自然酸化膜を貫通する第３の開口部を、前記第１の開口部の下部に形成するステップと、
前記メモリ膜上に、かつ前記第３の開口部内に、前記半導体プラグに接触するように半導体チャネルを形成するステップと、をさらに含む、
請求項２１に記載の方法。 - 前記メモリ膜を形成する前記ステップは、第１の酸化シリコン層、窒化シリコン層、及び第２の酸化シリコン層を、続けて本順序で、前記第１及び第２の開口部の前記側壁上に蒸着するステップを含み、
前記半導体チャネルを形成する前記ステップは、前記第２の酸化シリコン層上に、かつ前記第３の開口部内にポリシリコン層を蒸着するステップを含む、
請求項２２に記載の方法。 - 前記自然酸化膜は、熱酸化によって形成されている、
請求項２０から２３のいずれか一項に記載の方法。 - 前記自然酸化膜は、湿式化学酸化によって形成されている、
請求項２０から２３のいずれか一項に記載の方法。 - 前記自然酸化膜の厚さは約１ｎｍ〜約５ｎｍである、
請求項２０から２５のいずれか一項に記載の方法。
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