CN109863597B - 具有比字线更厚的选择栅极电极的三维存储器器件及其制造方法 - Google Patents

具有比字线更厚的选择栅极电极的三维存储器器件及其制造方法 Download PDF

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Abstract

本发明提供了一种三维存储器器件，所述三维存储器器件包括位于衬底上的绝缘层和导电层的交替堆叠体，所述交替堆叠体具有存储器阵列区域和包含阶梯表面的接触区域，以及具有半导体沟道和延伸穿过所述交替堆叠体的所述存储器阵列区域的存储器膜的存储器堆叠结构。所述导电层包括漏极选择栅极电极和字线，其中所述漏极选择栅极电极比每个所述字线更厚。

Description

具有比字线更厚的选择栅极电极的三维存储器器件及其制造 方法
相关申请
本申请要求2017年4月25日提交的美国申请序列号15/496,359的优先权，该申请是2016年11月17日提交的美国专利申请序列号15/354,795的部分延续申请，其全部内容通过引用方式并入本文。
技术领域
本公开整体涉及半导体器件领域，并且具体地涉及具有厚度比字线更大的选择栅极电极的三维存储器器件及其制造方法。
背景技术
每个单元具有一个位的三维竖直NAND串在T.Endoh等人的标题为“Novel UltraHigh Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell”，IEDM Proc.(2001)33-36的文章中公开。
金属线的高电阻会限制器件的性能。通常，金属线越窄，电阻越高。在其中漏极选择栅极电极具有比下面的控制栅极电极窄的宽度的三维存储器器件中，漏极选择栅极电极相对较高的电阻率会限制三维存储器阵列内存储器单元的性能。
发明内容
根据本公开的一个方面，三维存储器器件包括位于衬底上的绝缘层和导电层的交替堆叠体，该交替堆叠体具有存储器阵列区域和包含阶梯表面的接触区域，以及具有半导体沟道和延伸穿过交替堆叠体的存储器阵列区域的存储器膜的存储器堆叠结构。导电层包括漏极选择栅极电极和字线，其中漏极选择栅极电极在存储器阵列区域中具有比每个字线更大的有效厚度。例如，漏极选择栅极电极比每个字线厚。
根据本公开的另一方面，一种形成三维存储器器件的方法包括：在衬底上形成绝缘层和间隔材料层的交替堆叠体，形成包括半导体沟道和延伸穿过交替堆叠体的存储器膜的存储器堆叠结构，穿过交替堆叠体形成背侧沟槽，通过穿过背侧沟槽相对于绝缘层选择性地去除间隔材料层形成背侧凹陷部，其中背侧凹陷部包括字线级背侧凹陷部和比每个字线级背侧凹陷部更宽的漏极选择级背侧凹陷部，并且在漏极选择级背侧凹陷部中形成漏极选择栅极电极，并且在字线级背侧凹陷部中形成字线，其中漏极选择栅极电极比每个字线厚。
根据本公开的一个方面，提供了三维存储器器件，其包括：位于衬底上方的绝缘层和导电层的交替堆叠体；延伸穿过所述交替堆叠体的存储器堆叠结构，其中每个所述存储器堆叠结构包括存储器膜和接触所述存储器膜的内侧壁的竖直半导体沟道；隔离沟槽，其沿着水平方向横向延伸，并且将交替堆叠体内包括至少两个漏极选择级导电层的一组层分成两个物理分离的层堆叠体，所述堆叠包括至少两个漏极选择级导电层的相应片段；以及位于隔离沟槽的纵向侧壁上并沿水平方向横向延伸的两个导电轨道结构，其中两个导电轨道结构中的每一个都电短路到位于相应物理分离的层堆叠体内的至少两个漏极选择级导电层的片段。
根据本公开的另一方面，提供了形成三维存储器器件的方法。绝缘层和间隔材料层的交替堆叠体在衬底上方形成。间隔材料层形成为导电层或者被导电层替换。存储器堆叠结构穿过所述交替堆叠体形成。每个存储器堆叠结构包括存储器膜和接触存储器膜的内侧壁的垂直半导体沟道。在交替堆叠体内形成至少穿过包括至少两个漏极选择级间隔材料层的一组层沿水平方向横向延伸的隔离沟槽。隔离沟槽将所述一组层中的每一层分成多个片段。两个导电轨道结构形成在隔离沟槽的纵向侧壁上。两个导电轨道结构中的每一个都电短路到至少两个漏极选择级导电层的片段，所述至少两个漏极选择级导电层设置在被隔离沟槽分隔开的两个物理分离的层堆叠体中的相应一个内。
附图说明
图1为根据本公开的第一实施方案的在形成至少一个外围器件、半导体材料层以及栅极介电层之后的第一示例性结构的示意性竖直剖面图。
图2为根据本公开的第一实施方案的在形成绝缘层和牺牲材料层的交替堆叠体之后的第一示例性结构的示意性竖直剖面图。
图3为根据本公开的第一实施方案的在形成步进阶梯台面和后向阶梯式介电材料部分之后的第一示例性结构的示意性垂直剖面图。
图4A为根据本公开的第一实施方案的在形成存储器开口和支撑开口之后的第一示例性结构的示意性垂直剖面图。
图4B为图4A的第一示例性结构的俯视图。垂直平面A-A'是图4A的剖面的平面。
图5A至图5H是根据本公开的第一实施方案的直到沉积第二半导体沟道层的处理步骤的第一示例性结构内的存储器开口的顺序示意性垂直剖面图。
图6是根据本公开的第一实施方案的存储器堆叠结构和支撑柱结构形成之后的第一示例性结构的示意性垂直剖面图。
图7A为根据本公开的第一实施方案的在形成隔离沟槽之后的第一示例性结构的示意性垂直剖面图。
图7B为图7A的第一示例性结构的局部透视俯视图。竖直平面A-A’为图7A的示意性垂直剖面图的平面。
图8为根据本公开的第一实施方案的在形成背侧凹陷部之后的第一示例性结构的示意性垂直剖面图。
图9是根据本公开的第一实施方案的在隔离沟槽的背侧凹陷部和外围部分中沉积至少一种导电材料之后的第一示例性结构的示意性垂直剖面图。
图10为根据本公开的第一实施方案的在将沉积的导电材料从隔离沟槽内去除之后的第一示例性结构的示意性垂直剖面图。
图11是根据本公开的第一实施方案的在每个隔离沟槽内形成介电轨道结构之后的第一示例性结构的示意性垂直剖面图。
图12是根据本公开的第一实施方案的介电轨道结构垂直凹陷之后的第一示例性结构的示意性垂直剖面图。
图13为根据本公开的第一实施方案的在形成导电材料层之后的第一示例性结构的示意性垂直剖面图。
图14A是根据本公开的第一实施方案的在覆盖介电轨道结构的每个凹陷区域内形成两个导电轨道结构之后的第一示例性结构的示意性垂直剖面图。
图14B为图14A的第一示例性结构的局部透视俯视图。竖直平面A-A’为图14A的示意性垂直剖面图的平面。
图15是根据本公开的第一实施方案的在每个凹陷区域内形成介电填充材料部分之后的第一示例性结构的示意性垂直剖面图。
图16A是根据本公开的第一实施方案的在形成接触通孔结构之后的第一示例性结构的示意性垂直剖面图。
图16B为图16A的第一示例性结构的俯视图。竖直平面A-A’为图16A的示意性垂直剖面图的平面。
图17是根据本公开的第一实施方案的在覆盖介电轨道结构的每个凹陷区域内形成两个导电轨道结构之后的第一示例性结构的第一另选实施方案的示意性垂直剖面图。
图18是根据本公开的第一实施方案的在每个凹陷区域内形成介电填充材料部分之后的第一示例性结构的第一另选实施方案的示意性垂直剖面图。
图19是根据本公开的第一实施方案的在垂直凹陷介电轨道结构和横向凹陷至少两个漏极选择级导电层之后的第一示例性结构的第二另选实施方案的示意性垂直剖面图。
图20是根据本公开的第一实施方案的在每个凹陷区域内形成两个导电轨道结构和介电填充材料部分之后，第一示例性结构的第二另选实施方案的示意性垂直剖面图。
图21是根据本公开的第一实施方案的在每个凹陷区域内形成两个导电轨道结构和介电填充材料部分之后，第一示例性结构的第三另选实施方案的示意性垂直剖面图。
图22是根据本公开的第一实施方案的在形成第一和第二介电轨道材料层之后的第一示例性结构的第四另选实施方案的示意性垂直剖面图。
图23是根据本公开的第一实施方案的在凹陷第二介电轨道材料层之后的第一示例性结构的第四另选实施方案的示意性垂直剖面图。
图24是根据本公开的第一实施方案的在每个隔离沟槽内形成介电轨道结构之后的第一示例性结构的第四另选实施方案的示意性垂直剖面图。
图25是根据本公开的第一实施方案的在形成导电轨结构和接触通孔结构之后的第一示例性结构的第四另选实施方案的示意性垂直剖面图。
图26是根据本公开的第一实施方案的在形成导电轨结构和接触通孔结构之后的第一示例性结构的第五另选实施方案的示意性垂直剖面图。
图27是根据本公开的第一实施方案的在形成导电轨结构和接触通孔结构之后的第一示例性结构的第六另选实施方案的示意性垂直剖面图。
图28是根据本公开的第一实施方案的在形成导电轨结构和接触通孔结构之后的第一示例性结构的第七另选实施方案的示意性垂直剖面图。
图29A是根据本公开的第二实施方案的在形成背侧沟槽和隔离沟槽之后的第二示例性结构的示意性垂直剖面图。
图29B为图29A的第二示例性结构的局部透视俯视图。竖直平面A-A’为图29A的示意性垂直剖面图的平面。
图30为根据本公开的第二实施方案的在形成背侧凹陷部之后的第二示例性结构的示意性垂直剖面图。
图31是根据本公开的第二实施方案的在背侧沟槽和隔离沟槽的背侧凹陷部和外围部分中沉积至少一种导电材料之后的第二示例性结构的示意性垂直剖面图。
图32为根据本公开的第二实施方案的在形成源极区域之后的第二示例性结构的示意性垂直剖面图。
图33为根据本公开的第二实施方案的在形成介电轨道材料层之后的第二示例性结构的示意性垂直剖面图。
图34是根据本公开的第二实施方案的在形成介电轨道结构和绝缘间隔物之后的第二示例性结构的示意性垂直剖面图。
图35是根据本公开的第二实施方案的在形成背侧接触通孔结构之后的第二示例性结构的示意性垂直剖面图。
图36是根据本公开的第二实施方案的介电轨道结构垂直凹陷之后的第二示例性结构的示意性垂直剖面图。
图37是根据本公开的第二实施方案的在覆盖介电轨道结构的每个凹陷区域内形成两个导电轨道结构之后的第二示例性结构的示意性垂直剖面图。
图38A是根据本公开的第一实施方案的在形成接触通孔结构之后的第二示例性结构的示意性垂直剖面图。
图38B为图38A的第二示例性结构的俯视图。竖直平面A-A’为图38A的示意性垂直剖面图的平面。
图39是根据本公开的第一实施方案的在形成接触通孔结构之后的第二示例性结构的第一另选实施方案的示意性垂直剖面图。
图40A为根据本公开的第三实施方案的在形成隔离沟槽之后的第三示例性结构的示意性垂直剖面图。
图40B为图40A的第三示例性结构的俯视图。竖直平面A-A’为图40A的示意性垂直剖面图的平面。
图41A是根据本公开的第三实施方案的在每个隔离沟槽内形成牺牲间隔结构之后的第三示例性结构的示意性垂直剖面图。
图41B为图41A的第三示例性结构的俯视图。竖直平面A-A’为图41A的示意性垂直剖面图的平面。
图42为根据本公开的第三实施方案的在形成介电填充材料层之后的第三示例性结构的示意性垂直剖面图。
图43A为根据本公开的第三实施方案的在形成背侧沟槽之后的第三示例性结构的示意性垂直剖面图。
图43B为图43A的第三示例性结构的俯视图。竖直平面A-A’为图43A的示意性垂直剖面图的平面。
图44是根据本公开的第三实施方案的在形成背侧凹陷部和轨道腔体之后的第三示例性结构的示意性垂直剖面图。
图45A是根据本公开的第三实施方案的在形成导电层和导电轨道结构之后的第三示例性结构的示意性垂直剖面图。
图45B是包括导电轨道结构的图45A的第三示例性结构的区域的放大视图。
图46是根据本公开的第三实施方案的在形成源极区域和背侧接触通孔结构之后的第三示例性结构的示意性垂直剖面图。
图47A是根据本公开的第三实施方案的在形成附加接触通孔结构之后的第三示例性结构的示意性垂直剖面图。
图47B为图47A的第三示例性结构的俯视图。竖直平面A-A’为图47A的示意性垂直剖面图的平面。
图48A是根据本公开第四实施方案的形成背侧接触通孔结构之后的第四示例性结构的示意性垂直剖面图。
图48B为图48A的第四示例性结构的俯视图。竖直平面A-A’为图48A的示意性垂直剖面图的平面。
图49是根据本公开的第四实施方案的通过去除牺牲材料层形成背侧凹陷部之后的第四示例性结构的示意性垂直剖面图。
图50是根据本公开的第四实施方案的在背侧凹陷部中形成导电层之后的第四示例性结构的示意性垂直剖面图。
图51是根据本公开的第四实施方案的在形成源极区域和背侧接触通孔结构之后的第四示例性结构的示意性垂直剖面图。
图52A为根据本公开的第四实施方案的在形成隔离沟槽之后的第四示例性结构的示意性垂直剖面图。
图52B为图52A的第四示例性结构的俯视图。竖直平面A-A’为图52A的示意性垂直剖面图的平面。
图53是根据本公开的第四实施方案的在隔离沟槽中形成导电轨道结构之后的第四示例性结构的垂直剖面图。
图54A是根据本公开的第四实施方案的在形成附加接触通孔结构之后的第四示例性结构的垂直剖面图。
图54B为图54A的第四示例性结构的俯视图。竖直平面A-A’为图54A的示意性垂直剖面图的平面。
图55是根据本公开的第四实施方案的在形成接触通孔结构之后的第四示例性结构的另选实施方案的垂直剖面图。
图56为根据本公开的第五实施方案的在形成绝缘层和牺牲材料层的交替堆叠体之后的第五示例性结构的垂直剖面图。
图57A为根据本公开的第五实施方案的在形成存储器开口和支撑开口之后的第五示例性结构的垂直剖面图。
图57B为图57A的第五示例性结构的俯视图。
图58为根据本公开的第五实施方案的在形成存储器堆叠结构之后的第五示例性结构的垂直剖面图。
图59A为根据本公开的第五实施方案的在形成背侧沟槽之后的第五示例性结构的垂直剖面图。
图59B为图59A的第五示例性结构的俯视图。
图60为根据本公开的第五实施方案的在形成背侧凹陷部之后的第五示例性结构的垂直剖面图。
图61A至图61F是根据本公开的第五实施方案的在背侧凹陷部中形成导电层期间第五示例性结构的区域的顺序垂直剖面图。
图62A至图62C是根据本公开的第六实施方案的在背侧凹陷部中形成导电层期间第六示例性结构的区域的顺序垂直剖面图。
图63A至图63F是根据本公开的第七实施方案的在背侧凹陷部中形成导电层期间第七示例性结构的区域的顺序垂直剖面图。
图64是在图61F、图62C或图63F的处理步骤中的第五、第六或第七示例性结构的垂直剖面图。
图65是根据本公开的第五至第七实施方案的在每个背侧沟槽内形成绝缘间隔物和背侧接触通孔结构之后的第五、第六或第七示例性结构的垂直剖面图。
图66是根据本公开的第五实施方案的在图65的处理步骤中的第五示例性结构的区域的垂直剖面图。
图67是根据本公开的第五实施方案的在图65的处理步骤中的第六示例性结构的区域的垂直剖面图。
图68是根据本公开的第五实施方案的在图65的处理步骤中的第七示例性结构的区域的垂直剖面图。
图69A是根据本公开的第五至第七实施方案的在形成附加接触通孔结构之后的第五、第六或第七示例性结构的垂直剖面图。
图69B为图69A的示例性结构的俯视图。
具体实施方式
如上所述，本公开针对采用多级漏极选择栅极的三维存储器器件及其制造方法，其各个方面在下文中描述。本公开的实施方案可用于形成各种结构，包括多级存储器结构，其非限制性示例包括半导体器件，诸如包括多个NAND存储器串的三维单体存储器阵列器件。
附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元素，并且在本公开的整个说明书和权利要求书中可采用不同序号。相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成。如本文所用，位于第二元件“上”的第一元件可以位于第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”位于第二元件上。
如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下面的或上覆的结构的整体之上延伸，或者可具有比下面的或上覆的结构的范围小的范围。另外，层可以是均匀或不均匀的连续结构的厚度比连续结构的厚度小的区域。例如，层可以位于连续结构的顶表面和底表面之间或所在位置的任何一对水平平面之间。层可水平地、竖直地和/或沿渐缩表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。
单体三维存储器阵列是在单个衬底(诸如半导体晶圆)上方形成多个存储器层级而没有居间衬底的存储器阵列。术语“单体”是指阵列的每一级的层直接沉积在阵列的每个下面级的层上。相反，二维阵列可以单独形成，然后封装在一起以形成非单片存储器器件。例如，如标题为“Three-dimensional Structure Memory”的美国专利No.5,915,167中所述，通过在单独的衬底上形成存储器级和竖直地堆叠存储器级来构造非单体堆叠存储器。可在键合前将衬底减薄或从存储器级去除，但由于存储器级最初是在单独的衬底上方形成的，所以这种存储器不是真正的单体三维存储器阵列。本公开的各种三维存储器器件包括单体三维NAND串存储器器件，并且可以采用本文所述的各种实施方案来制造。
参考图1，示出了根据本公开的第一实施方案的第一示例性结构，其可用于例如制造包含竖直NAND存储器器件的器件结构。第一示例性结构包括衬底，衬底可以是半导体衬底(9，10)。衬底可以包括衬底半导体层9。衬底半导体层9可以是半导体晶圆或半导体材料层，并且可以包括至少一种元素半导体材料(例如，单晶硅晶圆或层)、至少一种III-V族化合物半导体材料、至少一种II-VI化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。衬底可以具有主表面7，该主表面可以是例如衬底半导体层9的最顶表面。主表面7可以是半导体表面。在一个实施方案中，主表面7可以是单晶半导体表面，诸如单晶半导体表面。
如本文所用，“半导体材料”是指具有范围为从1.0×10-6S/cm至1.0×105S/cm的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有范围为从1.0×10-6S/cm至1.0×105S/cm的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有范围为从1.0S/cm至1.0×105S/cm的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0×105S/cm的电导率的材料。如本文所用，“绝缘体材料”或“介电材料”是指具有小于1.0×10-6S/cm的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以变成导电材料(即，具有大于1.0×105S/cm的电导率)的半导体材料。“掺杂半导体材料”可以是重掺杂半导体材料，或可以是包括呈提供范围为从1.0×10-6S/cm至1.0×105S/cm的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不被掺杂以电掺杂物的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。
外围电路的至少一个半导体器件700可形成在衬底半导体层9的一部分上。至少一个半导体器件可以包括例如场效应晶体管。例如，可以通过蚀刻衬底半导体层9的部分并在其中沉积介电材料来形成至少一个浅沟槽隔离结构120。可以在衬底半导体层9上方形成栅极介电层、至少一个栅极导体层和栅极盖层介电层，并且可以随后将其图案化以形成至少一个栅极结构(150,152,154,158)，所述栅极结构中的每一个可以包括栅极电介质150、栅电极(152,154)和栅极盖层电介质158。栅电极(152,154)可以包括第一栅电极部分152和第二栅电极部分154的堆叠。可以通过沉积和各向异性蚀刻介电衬垫围绕至少一个栅极结构(150,152,154,158)形成至少一个栅极间隔物156。有源区130可以例如通过引入采用至少一个栅极结构(150,152,154,158)作为掩模结构的电掺杂剂来形成在衬底半导体层9的上部部分中。根据需要可以采用附加掩模。活性区域130可以包括场效应晶体管的源极区和漏极区。可以任选地形成第一介电衬垫161和第二介电衬垫162。第一介电衬垫161和第二介电衬垫162中的每一个可以包括氧化硅层、氮化硅层和/或介电金属氧化物层。如本文所用，氧化硅包括二氧化硅以及对于每个硅原子具有多于或少于两个氧原子的非化学计量氧化硅。二氧化硅是优选的。在示例性示例中，第一介电衬垫161可以是氧化硅层，并且第二介电衬垫162可以是氮化硅层。外围电路的至少一个半导体器件可以含有随后形成的存储器器件的驱动器电路，其可以包括至少一个NAND器件。
介电材料诸如氧化硅可以沉积在至少一个半导体器件上方，并且可以随后被平面化以形成平面化介电层170。在一个实施方案中，平面化介电层170的平面化顶表面可以与介电衬垫(161,162)的顶表面共面。随后，可以从某个区域移除平面化介电层170和介电衬垫(161,162)以物理地暴露衬底半导体层9的顶表面。如本文所用，如果表面与真空或气相材料(诸如空气)物理接触，则表面“物理暴露”。
可选的半导体材料层10可以通过沉积单晶半导体材料(例如通过选择性外延)形成在衬底半导体层9的顶表面上。沉积的半导体材料可以与衬底半导体层9的半导体材料相同或不同。所沉积的半导体材料可以是可用于半导体衬底层9的任何材料，如上所述。半导体材料层10的单晶半导体材料可以与衬底半导体层9的单晶结构外延对准。沉积的半导体材料的位于平面化介电层170的顶表面上方的部分可以例如通过化学机械平面化(CMP)移除。在这种情况下，半导体材料层10可以具有与平面化介电层170的顶表面共面的顶表面。
至少一个半导体器件700的区域(即区)在本文中被称为外围区域(例如，外围器件区域)200。随后形成存储器阵列的区在本文中称为存储器阵列区100。用于随后形成导电层的阶梯式台面的接触区域300可在存储器阵列区域100和外围区域200之间提供。可选地，栅极介电层12可以形成在半导体材料层10和平面化介电层170上方。栅极介电层12可以是例如氧化硅层。栅极介电层12的厚度可以在3nm至30nm的范围内，但是也可以采用更小和更大的厚度。
参考图2，交替的多个第一材料层(其可为绝缘层32)和第二材料层(其可为牺牲材料层42)的堆叠形成在衬底的顶表面的上方，其可以例如在栅极介电层12的顶表面上。如本文所用，“材料层”是指包括材料遍及其整体的层。如本文所用，交替的多个第一元件和第二元件是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的末端元件的第一元件的每个实例在两侧毗连第二元件的两个实例，并且不是交替的多个元件的末端元件的第二元件的每个实例在两侧毗连第一元件的两个实例。第一元件可以具有相同的厚度，或者可以具有不同的厚度。第二元件可以具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层能够以第一材料层的实例或第二材料层的实例开始，并且能够以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。
每个第一材料层包括第一材料，并且每个第二材料层包括与第一材料不同的第二材料。在一个实施方案中，每个第一材料层可为绝缘层32，并且每个第二材料层可为牺牲材料层。在这种情况下，堆叠可以包括交替的多个绝缘层32和牺牲材料层42，并且构成包括绝缘层32和牺牲材料层42的交替层的原型堆叠。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或构成中被修改的瞬态结构。
交替的多个的堆叠在本文中被称为交替堆叠体(32,42)。在一个实施方案中，交替堆叠体(32,42)可包括由第一材料构成的绝缘层32以及由第二材料构成的牺牲材料层42，其中第二材料不同于绝缘层32的材料。绝缘层32的第一材料可以是至少一种绝缘材料。因此，每个绝缘层32可以是绝缘材料层。可用于绝缘层32的绝缘材料包括但不限于氧化硅(包括掺杂或不掺杂的硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐的介电金属氧化物以及有机绝缘材料。在一个实施方案中，绝缘层32的第一材料可以是氧化硅。
牺牲材料层42的第二材料为可对于绝缘层32的第一材料选择性地去除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。
牺牲材料层42可包括绝缘材料、半导体材料或导电材料。随后可用导电电极替换牺牲材料层42的第二材料，该导电电极可用作例如竖直NAND器件的控制栅电极。第二材料的非限制性示例包括氮化硅、非晶半导体材料(诸如非晶硅)和多晶半导体材料(诸如多晶硅)。在一个实施方案中，牺牲材料层42可为包括氮化硅或半导体材料的间隔材料层，该半导体材料包括硅和锗中的至少一种。
在一个实施方案中，绝缘层32可以包括氧化硅，并且牺牲材料层可以包括氮化硅牺牲材料层。可例如通过化学气相沉积(CVD)来沉积绝缘层32的第一材料。例如，如果将氧化硅用于绝缘层32，则可采用原硅酸四甲酯(TEOS)作为CVD过程的前体材料。可形成牺牲材料层42的第二材料，例如CVD或原子层沉积(ALD)。
牺牲材料层42可以被适当地图案化，使得随后通过替换牺牲材料层42形成的导电材料部分可以用作导电电极，诸如随后形成的单体三维NAND串存储器器件的控制栅电极。牺牲材料层42可包括具有基本上平行于衬底的主表面7延伸的条带形状的部分。
绝缘层32和牺牲材料层42的厚度可在20nm至50nm的范围内，但是对于每个绝缘层32和每个牺牲材料层42可采用更小和更大的厚度。绝缘层32和牺牲材料层(例如控制栅电极或牺牲材料层)42的对的重复次数可在2至1,024的范围内，并且通常在8至256的范围内，但是也可采用更多的重复次数。堆叠中的顶栅电极和底栅电极可用作选择栅电极。在一个实施方案中，交替堆叠体(32，42)中的每个牺牲材料层42可以具有在每个相应牺牲材料层42内基本上不变的均匀厚度。
虽然本公开使用间隔材料层是随后被导电层取代的牺牲材料层42的实施方案来描述，但是在此明确设想了其中牺牲材料层形成为导电层的实施方案。在这种情况下，可以省略用导电层替换间隔材料层的步骤。
任选地，绝缘覆盖层70可形成在交替堆叠体(32,42)上方。绝缘覆盖层70包括与牺牲材料层42的材料不同的介电材料。在一个实施方案中，绝缘覆盖层70可以包括如上所述可以用于绝缘层32的介电材料。绝缘覆盖层70可以具有比每个绝缘层32更大的厚度。绝缘覆盖层70可以通过例如化学气相沉积来沉积。在一个实施方案中，绝缘覆盖层70可以是氧化硅层。
参考图3，阶梯腔体可形成在位于存储器阵列(例如，器件)区域100和外围区域200之间的接触区域300之内，该外围区域包含用于外围电路的至少一个半导体器件。阶梯腔体可具有各种阶梯表面，使得阶梯腔体的水平横截面形状随着距衬底(9,10)顶面的竖直距离而逐步变化。在一个实施方案中，可通过重复执行一组处理步骤来形成阶梯腔体。该组处理步骤可包括例如第一类型的蚀刻工艺，该第一类型使腔体深度竖直地增加了一级或多级，以及第二类型的蚀刻工艺，该第二类型横向地扩展在第一类型的随后的蚀刻工艺中要竖直蚀刻的区域。如本文所用，包括交替多个级的结构的“级”被定义成结构内一对第一材料层和第二材料层的相对位置。
在形成阶梯腔体之后，交替堆叠体(32,42)的外围部分在形成阶梯腔体之后可具有阶梯表面。如本文所用，“阶梯表面”是指包括至少两个水平表面和至少两个竖直表面的一组表面，使得每个水平表面邻接于从水平表面的第一边缘向上延伸的第一竖直表面，并且邻接于从水平表面的第二边缘向下延伸的第二竖直表面。“阶梯腔体”是指具有阶梯表面的腔体。
通过图案化交替堆叠体(32,42)形成台面区域。交替叠堆(32，42)内除了最顶部牺牲材料层42之外的每个牺牲材料层42比交替叠堆(32，42)内的任何上覆牺牲材料层42横向延伸得更远。台面区域包括交替堆叠体(32,42)的阶梯表面，该阶梯表面从交替堆叠体(32,42)内的最底层持续延伸至交替堆叠体(32,42)内的最顶层。
通过在其中沉积介电材料，可在阶梯腔体中形成后向阶梯式介电材料部分65(即绝缘填充材料部分)。例如，介电材料诸如氧化硅可沉积在阶梯腔体中。可例如通过化学机械平坦化(CMP)从绝缘覆盖层70的顶表面上方去除沉积介电材料的多余部分。
填充阶梯腔体的沉积介电材料的剩余部分构成后向阶梯式介电材料部分65。如本文所用，“逆反阶梯”元件是指具有阶梯表面和随着距衬底的在其上存在有该元件的顶表面的竖直距离而单调地增大的水平横截面积的元件。如果将氧化硅用于后向阶梯式介电材料部分65，则后向阶梯式介电材料部分65的氧化硅可掺杂有或者可不掺杂有掺杂剂，诸如B、P和/或F。
参考图4A和图4B，包括至少光致抗蚀剂层的光刻材料堆叠(未示出)可以形成在绝缘覆盖层70和后向阶梯式介电材料部分65上，并且可以光刻图案化以在其中形成开口。开口包括形成在存储器阵列区域100之上的第一组开口和形成在接触区域300之上的第二组开口。光刻材料堆叠中的图案可以通过采用图案化光刻材料堆叠作为蚀刻掩模的至少一种各向异性蚀刻穿过绝缘覆盖层70或后向阶梯式介电材料部分65，并且穿过交替堆叠体(32,42)进行转移。图案化光刻材料叠堆中开口下面的交替叠堆(32，42)的部分被蚀刻以形成存储器开口49和支撑开口19。如本文所用，“存储器开口”是指其中随后在其中形成存储器元件诸如存储器堆叠结构的结构。如本文所用，“支撑开口”是指其中随后形成机械支撑其他元件的支撑结构(诸如支撑柱结构)的结构。存储器开口49穿过绝缘覆盖层70和存储器阵列区域100中的整个交替堆叠体(32,42)形成。支撑开口19穿过后向阶梯式介电材料部分65和交替堆叠体(32,42)的位于接触区域300中阶梯表面下方的部分形成。
存储器开口49延伸穿过交替堆叠体(32，42)的整体。支撑开口19延伸穿过交替堆叠体(32，42)内的层的子集。用于蚀刻穿过交替叠堆(32，42)的材料的各向异性蚀刻过程的化学属性可交替以优化交替堆叠体(32，42)中第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。存储器开口49和支撑开口19的侧壁可以是基本上竖直的，或者可以是锥形的。随后可例如通过灰化来移除图案化光刻材料叠堆。
存储器开口49和支撑开口19可以穿过栅极介电层12形成，使得存储器开口49和支撑开口19从交替堆叠体(32,42)的顶表面延伸到至少包括半导体材料层10的最顶表面的水平平面。在一个实施方案中，在半导体材料层10的顶表面物理暴露在每个存储器开口49和每个支撑开口19的底部之后，可以可选地执行对半导体材料层10的过蚀刻。过蚀刻可在去除光刻材料堆叠之前或之后进行。换句话讲，半导体材料层10的凹陷表面可以从半导体材料层10的未加工顶表面垂直偏移凹陷深度。凹陷深度可以在例如1nm至50nm的范围内，尽管也可以采用更小和更大的凹陷深度。过蚀刻是可选的并且可以省略。如果不执行过蚀刻，存储器开口49和支撑开口19的底表面可以与半导体材料层10的最顶表面共面。
存储器开口49和支撑开口19中的每一者可包括基本垂直于衬底的最顶表面延伸的侧壁(或多个侧壁)。可以在存储器阵列区域100中形成存储器开口49的二维阵列。可以在接触区域300中形成支撑开口19的二维阵列。衬底半导体层9和半导体材料层10共同构成衬底(9，10)，衬底可以是半导体衬底。或者，可以省略半导体材料层10，并且存储器开口49和支撑开口19可以延伸到衬底半导体层9的顶表面。
图5A至图5H示出了存储器开口49中的结构变化，该存储器开口是图4A和图4B的第一示例性结构中的存储器开口49之一。相同的结构变化同时发生在每个其他存储器开口49和每个支撑开口19中。
参考图5A，示出了图4A和图4B的第一示例性器件结构中的存储器开口49。存储器开口49延伸穿过绝缘覆盖层70、交替堆叠体(32,42)、栅极介电层12，并且可选地延伸到半导体材料层10的上部。在该处理步骤中，每个支撑开口19可以延伸穿过后向阶梯式介电材料部分65、交替堆叠体(32,42)中的层子集、栅极介电层12，并且可选地穿过半导体材料层10的上部。每个存储器开口的底表面相对于半导体材料层10的顶表面的凹陷深度可在0nm至30nm的范围内，但是也可采用更大的凹陷深度。可选地，牺牲材料层42可以例如通过各向同性蚀刻部分地横向凹陷以形成横向凹陷部(未示出)。
参考图5B，可选的外延沟道部分(例如，外延基座)11可以例如通过选择性外延形成在每个存储器开口49和每个支撑开口19的底部。每个外延沟道部分11包括与半导体材料层10的单晶半导体材料外延对准的单晶半导体材料。在一个实施方案中，外延沟道部分11可以掺杂有与半导体材料层10相同导电类型的电掺杂剂。在一个实施方案中，每个外延沟道部分11的顶表面可以形成在包括牺牲材料层42的顶表面的水平平面之上。在这种情况下，通过用相应的导电材料层替换位于包括外延沟道部分11的顶表面的水平面下方的每个牺牲材料层42，可以随后形成至少一个源极选择栅极电极。外延沟道部分11可以是晶体管沟道的一部分，其在随后将在衬底(9,10)中形成的源极区和随后将在存储器开口49的上部形成的漏极区之间延伸。腔体49'存在于外延沟道部分11上方的存储器开口49的未填充部分中。在一个实施方案中，外延沟道部分11可以包括单晶硅。在一个实施方案中，外延沟道部分11可以具有第一导电类型的掺杂，其与外延沟道部分所接触的半导体材料层10的导电类型是相同的。如果不存在半导体材料层10，则外延沟道部分11可直接形成在衬底半导体层9上，其可以具有第一导电类型的掺杂。
参考图5C，包括阻挡介电层52、电荷存储层54、隧穿介电层56和任选的第一半导体沟道层601的层堆叠体可以顺序地沉积在存储器开口49中。
阻挡介电层52可以包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可以包括介电金属氧化物层，其基本上由介电金属氧化物组成。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可以包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。
介电金属氧化物的非限制性示例包括氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、其硅酸盐、其氮掺杂化合物、其合金及其堆叠。可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、液体源雾化化学沉积或其组合来沉积介电金属氧化物层。介电金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以采用更小和更大的厚度。随后，介电金属氧化物层可以用作介电材料部分，其阻止所存储的电荷泄漏到控制栅电极。在一个实施方案中，阻挡介电层52包括氧化铝。在一个实施方案中，阻挡介电层52可以包括具有不同的材料组成的多个介电金属氧化物层。
另选地或另外地，阻挡介电层52可以包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或其组合。在一个实施方案中，阻挡介电层52可以包括氧化硅。在这种情况下，阻挡介电层52的介电半导体化合物可以通过保形沉积方法(诸如低压化学气相沉积、原子层沉积或其组合)形成。介电半导体化合物的厚度可以在1nm至20nm的范围内，但是也可以采用更小和更大的厚度。另选地，可以省略阻挡介电层52，并且可以在随后形成的存储器膜的表面上形成背侧凹陷之后形成背侧阻挡介电层。
随后，可形成电荷存储层54。在一个实施方案中，电荷存储层54可以是包括介电电荷捕获材料(例如可以是氮化硅)的电荷捕获材料的连续层或图案化分立部分。或者，电荷存储层54可包括导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化分立部分，导电材料例如通过在横向凹陷部内形成为牺牲材料层42而被图案化成多个电隔离部分(例如浮栅)。在一个实施方案中，电荷存储层54包括氮化硅层。在一个实施方案中，牺牲材料层42和绝缘层32可具有竖直重合的侧壁，并且电荷存储层54可形成为单个连续层。
在另一个实施方案中，牺牲材料层42可相对于绝缘层32的侧壁横向凹陷，并且可采用沉积工艺和各向异性蚀刻工艺的组合来将电荷存储层54形成为竖直间隔开的多个存储器材料部分。虽然采用其中电荷存储层54是单个连续层的实施方案描述了本公开，但是本文中明确地构想其中电荷存储层54被竖直地间隔开的多个存储器材料部分(其可以是电荷捕集材料部分或电隔离的导电材料部分)代替的实施方案。
电荷存储层54可以形成为均一组成的单个电荷存储层，或者可以包括多个电荷存储层的堆叠。多个电荷存储层(如果采用的话)可以包括多个间隔开的浮栅材料层，该间隔开的浮栅材料层含有导电材料(例如，诸如钨、钼、钽、钛、铂、钌及其合金的金属，或诸如硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴或其组合的金属硅化物)和/或半导体材料(例如，包括至少一种元素半导体元件或至少一种化合物半导体材料的多晶或非晶半导体材料)。另选地或除此之外，电荷存储层54可包括绝缘电荷捕获材料，诸如一个或多个氮化硅链段。另选地，电荷存储层54可包括导电纳米粒子，诸如金属纳米粒子，其可以是例如钌纳米粒子。电荷存储层54可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何合适的沉积技术形成。电荷存储层54的厚度可以在2nm至20nm的范围内，但是也可以采用更小和更大的厚度。
隧穿介电层56包括介电材料，可以在合适的电偏压条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿介电层56可以包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或其组合。在一个实施方案中，隧穿介电层56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，其通常被称为ONO堆叠。在一个实施方案中，隧穿介电层56可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是也可以采用更小和更大的厚度。
任选的第一半导体沟道层601包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，第一半导体沟道层601包括非晶硅或多晶硅。第一半导体沟道层601可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法形成。第一半导体沟道层601的厚度可以在2nm至10nm的范围内，但是也可以采用更小和更大的厚度。腔体49'形成在每个存储器开口49的未填充有沉积的材料层(52,54,56,601)的体积中。
参考图5D，采用至少一种各向异性蚀刻工艺循序地各向异性地蚀刻可选的第一半导体沟道层601、隧穿介电层56、电荷存储层54、阻挡介电层52。可以通过至少一个各向异性蚀刻工艺移除第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52的位于绝缘盖层70的顶表面上方的部分。此外，可以移除第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52的在每个腔体49'的底部处的水平部分，以在其剩余部分中形成开口。可以通过各向异性蚀刻工艺来蚀刻第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52中的每一个。
第一半导体沟道层601的每个剩余部分可以具有管状构型。电荷存储层54可包括电荷捕获材料或浮栅材料。在一个实施方案中，每个电荷存储层54可包括在编程时存储电荷的电荷存储区域的竖直堆叠。在一个实施方案中，电荷存储层54可为电荷存储层，其中邻近牺牲材料层42的每个部分构成电荷存储区域。
外延沟道部分11的表面(或在不采用外延沟道部分11的情况下的半导体衬底层10的表面)可以穿过第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52在开口下面物理地暴露。任选地，在每个腔体49'的底部处的物理地暴露的半导体表面可以竖直地凹陷，使得在腔体49'下面的凹陷的半导体表面竖直地偏离外延沟道部分11(或在没有采用外延沟道部分11的情况下的半导体衬底层10)的最顶表面达凹陷距离。隧穿介电层56位于电荷存储层54上方。存储器开口49中的一组阻挡介电层52、电荷存储层54和隧穿介电层56构成存储器膜50，存储器膜包括多个电荷存储区(如电荷存储层54体现的)，多个电荷存储区通过阻挡介电层52和隧穿介电层56与周围材料绝缘。在一个实施方案中，第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52可以具有竖直重合的侧壁。
参见图5E，第二半导体沟道层602可直接沉积在外延沟道部分11的半导体表面上或者半导体衬底层10上(如果部分11被省略的话)，并且直接沉积在第一半导体沟道层601上。任选的第二半导体沟道层602包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，第二半导体沟道层602包括非晶硅或多晶硅。第二半导体沟道层602可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法形成。第二半导体沟道层602的厚度可以在2nm至10nm的范围内，但是也可以采用更小和更大的厚度。第二半导体沟道层602可部分地填充每个存储器开口中的腔体49'，或者可完全填充每个存储器开口中的腔体。
第一半导体沟道层601和第二半导体沟道层602的材料统称为半导体沟道材料。换句话说，半导体沟道材料是第一半导体沟道层601和第二半导体沟道层602中的所有半导体材料的集合。
参考图5F，在每个存储器开口中的腔体49’未被第二半导体沟道层602完全填充的情况下，可将介电核心层62L沉积在腔体49’中以填充每个存储器开口内的腔体49’的任何剩余部分。介电核心层62L包括介电材料诸如氧化硅或有机硅酸盐玻璃。可通过保形沉积方法诸如低压化学气相沉积(LPCVD)或者通过自平坦化沉积工艺诸如旋涂来沉积介电核心层62L。
参考图5G，可例如通过从绝缘覆盖层70的顶面上方的凹陷蚀刻来去除介电核心层62L的水平部分。介电核心层62L的每个剩余部分构成介电核心62。此外，第二半导体沟道层602的位于绝缘盖层70的顶表面上方的水平部分可以通过可采用凹陷蚀刻或化学机械平面化(CMP)的平面化工艺移除。第二半导体沟道层602的每个剩余部分可以全部位于存储器开口49内或者全部位于支撑开口19内。
第一半导体沟道层601和第二半导体沟道层602的每个邻接对可共同形成竖直半导体沟道60，当包括竖直半导体沟道60的竖直NAND器件接通时，电流可流过该竖直半导体沟道。隧穿介电层56被电荷存储层54包围，并且横向包围竖直半导体沟道60的部分。每组邻接的阻挡介电层52、电荷存储层54和隧穿介电层56共同地构成存储器膜50，存储器膜能够以宏观保留时间存储电荷。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且可以在形成背侧凹陷之后随后形成阻挡介电层。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。
参考图5H，每个介电核心62的顶面可进一步凹陷入每个存储器开口内，例如通过凹陷蚀刻到位于绝缘覆盖层70的顶面和绝缘覆盖层70的底面之间的深度。可通过将掺杂半导体材料沉积在介电核心62上方的每个凹陷区域内来形成漏极区域63。漏极区域63可以具有与第一导电类型相反的第二导电类型的掺杂。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。漏极区域63的掺杂剂浓度可以在5.0×1019/cm3至2.0×1021/cm3的范围内，尽管也可以采用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂的多晶硅。可例如通过化学机械平坦化(CMP)或凹陷蚀刻从绝缘覆盖层70的顶面上方去除沉积半导体材料的多余部分，以形成漏极区域63。
存储器开口49内的存储器膜50和竖直半导体沟道60(其为竖直半导体沟道)的每个组合构成存储器堆叠结构55。存储器堆叠结构55是半导体沟道、隧穿电介质层、体现为电荷存储层54的部分的多个存储器元件以及可选的阻挡介电层52的组合。
参照图6，示出了在存储器开口49和支撑开口19内分别形成存储器开口填充结构(11,55,62,63)和支撑柱结构20之后的第一示例性结构。存储器开口填充结构(11,55,62,63)的实例可以形成在图4A和图4B的结构的每个存储器开口49内。支撑柱结构20的实例可以形成在图4A和图4B的结构的每个支撑开口19内。
外延沟道部分11(如果存在)、存储器堆叠结构55、介电核心62和存储器开口49内的漏极区63的每个组合在此被称为存储器开口填充结构(11,55,62,63)。每个支撑开口19内的外延沟道部分11(如果存在)、存储器膜50、垂直半导体沟道60、介电核心62和漏极区域63的每个组合填充相应的支撑开口19，并且构成支撑柱结构20。支撑柱结构中的漏极区63是虚拟漏极区域，因为其没有电连接到位线。因此，支撑柱结构20中的垂直半导体沟道60和存储器膜50是不具有电活性的结构支撑元件。
每个存储器堆叠结构55包括竖直半导体沟道60，该竖直半导体沟道可包括多个半导体沟道层(601,602)和存储器膜50。存储器膜50可包括横向包围竖直半导体沟道60的隧穿介电层56以及横向包围隧穿介电层56(如实施为存储器材料层54)和可选的阻挡介电层52的电荷存储区域的竖直堆叠。虽然使用所示出的用于存储器堆叠结构的构型来描述本公开，但是本公开的方法可以应用于包括用于存储器膜50和/或用于竖直半导体沟道60的不同层堆叠体或结构的另选存储器堆叠结构。
参考图7A和图7B，接触级介电层73可以形成在绝缘层32和牺牲材料层42的交替堆叠体(32,42)上，以及存储器堆叠结构55和支撑柱结构20上。接触级介电层73包括与牺牲材料层42的介电材料不同的介电材料。例如，接触级介电层73可以包括氧化硅。接触级介电层73的厚度可以在50nm至500nm的范围内，但是也可以采用更小和更大的厚度。
光致抗蚀剂层(未示出)可以施加在交替堆叠体(32,42)上，并且光刻图案化以在存储器堆叠结构55的集群之间的区域中形成开口。光致抗蚀剂层中的图案可以穿过交替堆叠体(32,42)和/或采用各向异性蚀刻的后向阶梯式介电材料部分65来转移，以形成隔离沟槽179，该背侧沟槽至少垂直延伸到衬底(9,10)的顶表面，并且横向延伸穿过存储器阵列区域100和接触区域300。
隔离沟槽179可以垂直延伸到衬底(9,10)的顶表面。在一个实施方案中，每个隔离沟槽179可以沿着水平方向横向延伸穿过整个交替堆叠体(32,42)，并且因此延伸穿过一组层，该组层包括交替堆叠体(32,42)内的至少两个最顶部的间隔材料层42。如本文所用，“N个最顶部牺牲材料层”是指从顶部开始计数的第一到第N个牺牲材料层的集合。同样，任何类型的“N个最顶部材料层”是指从顶部开始计数的该类型的第一至第N个材料层的集合。每个隔离沟槽179横向将交替堆叠体(32,42)内的每个层分成多个片段，即分成相应的一对片段。因此，每个隔离沟槽179横向地将包括交替堆叠体(32,42)内的至少两个最顶部间隔材料层42的该组层内的每个层分成多个片段，即分成位于相应水平的相应片段对。可以例如通过灰化去除光致抗蚀剂层。
参考图8，可例如采用蚀刻工艺将蚀刻剂引入隔离沟槽179中，该蚀刻剂相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料。背侧凹陷部43形成在从中移除牺牲材料层42的体积中。牺牲材料层42的第二材料可对于绝缘层32的第一材料、后向阶梯式介电材料部分65的材料、半导体材料层10的半导体材料和存储器膜50的最外层材料选择性地去除。在一个实施方案中，牺牲材料层42可包括氮化硅，并且绝缘层32、支撑柱结构20和后向阶梯式介电材料部分65的材料可选自氧化硅和介电金属氧化物。在另一个实施方案中，牺牲材料层42可包括半导体材料诸如多晶硅，并且绝缘层32和后向阶梯式介电材料部分65的材料可选自氧化硅、氮化硅和介电金属氧化物。在这种情况下，可修改隔离沟槽179的深度，使得隔离沟槽179的最底部表面位于栅极介电层12内，即以避免半导体材料层10的顶表面的物理暴露。
对于第一材料和存储器膜50的最外层选择性地去除第二材料的蚀刻工艺可以是采用湿蚀刻溶液的湿法蚀刻工艺，或者可以是将蚀刻剂以汽相引入隔离沟槽179中的气相蚀刻工艺。例如，如果牺牲材料层42包括氮化硅，则蚀刻工艺可以是将第一示例性结构浸入包括磷酸的湿蚀刻槽中的湿法蚀刻工艺，磷酸蚀刻对于氧化硅、硅和本领域中采用的各种其他材料有选择性的氮化硅。当背侧凹陷部43存在于先前由牺牲材料层42占据的体积内时，支撑柱结构20、后向阶梯式介电材料部分65和存储器堆叠结构55提供结构支撑。
每个背侧凹陷部43可为横向延伸的腔体，该腔体的横向尺寸大于该腔体的竖直范围。换句话讲，每个背侧凹陷部43的侧向尺寸可大于背侧凹陷部43的高度。多个背侧凹陷部43可在从中去除牺牲材料层42的第二材料的体积中形成。其中形成存储器堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔体，与背侧凹陷部43形成对比。在一个实施方案中，存储器阵列区100包括单体三维NAND串阵列，其具有设置在衬底(9,10)上方的多个器件层级。在这种情况下，每个背侧凹陷部43可限定用于接纳单体三维NAND串的阵列的相应字线的空间。
多个背侧凹陷部43中的每一个可基本平行于衬底(9,10)的顶面延伸。背侧凹陷部43可由下面的绝缘层32的顶面和上覆的绝缘层32的底面竖直地限定。在一个实施方案中，每个背侧凹陷部43可以始终具有均一高度。
每个外延沟道部分11的至少一个表面部分可以掺杂有与第一导电类型相反的第二导电类型的掺杂剂，以形成源极区域111。外延沟道部分11的表面部分的掺杂可以通过等离子掺杂工艺或气相掺杂工艺执行。在一个实施方案中，源极区域111可以形成为管状构型，即形成为同胚于环面的形状，并且具有基本垂直的外侧壁和基本垂直的内侧壁。在另一个实施方案中，每个外延沟道部分11的整体可以被转换成相应的源极区域111。源极区域111中的净掺杂剂浓度(即第二导电类型掺杂剂的浓度减去第一导电类型掺杂剂的浓度)可以在5.0×1019/cm3至2.0×1021/cm3的范围内，尽管也可以采用更小和更大的掺杂剂浓度。具有第二导电类型掺杂的掺杂阱171可以形成在每个隔离沟槽179的底部。
参考图9，通过保形沉积，至少一种导电材料可以沉积在背侧凹陷部43、隔离沟槽179的外围部分以及接触级介电层73上方。沉积在背侧凹陷部43中的至少一种导电材料的每个连续部分构成导电层46。沉积在背侧凹陷部43外侧的导电材料共同构成连续金属材料层46L，该连续金属材料层是沉积在接触级介电层73上和隔离沟槽179的外围部分处的导电材料的连续层。
在说明性示例中，金属阻挡层(未明确示出)可以沉积在背侧凹陷部中。金属阻挡层包括导电金属材料，其可以用作随后沉积的金属填充材料的扩散阻挡层和/或粘合促进层。金属阻挡层可以包括导电金属氮化物材料诸如TiN、TaN、WN或其堆叠，或者可以包括导电金属碳化物材料诸如TiC、TaC、WC或其堆叠。在一个实施方案中，金属阻挡层可以通过保形沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)进行沉积。金属阻挡层的厚度可以在2nm至8nm的范围内，诸如3nm至6nm，但是也可以采用更小和更大的厚度。在一个实施方案中，金属阻挡层可以基本上由导电金属氮化物诸如TiN组成。
金属填充材料沉积在多个背侧凹陷部43中、隔离沟槽179的侧壁上以及接触级介电层73的顶表面上，以形成金属填充材料层。金属填充材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或其组合。在一个实施方案中，金属填充材料层可以基本上由至少一种元素金属构成。金属填充材料层的至少一种元素金属可以选自例如钨、钴、钌、钛和钽。在一个实施方案中，金属填充材料层可以基本上由单个元素金属构成。在一个实施方案中，金属填充材料层可以采用含氟前体气体诸如WF6进行沉积。在一个实施方案中，金属填充材料层可以是包括残余级氟原子作为杂质的钨层。金属填充材料层通过金属阻挡层与绝缘层32和存储器堆叠结构55间隔开，金属衬垫是阻止氟原子扩散穿过其中的金属阻挡层。
多个导电层46可以形成在多个背侧凹陷部43中。连续金属材料层46L可以形成在每个隔离沟槽179的侧壁上和接触级介电层73上。每个导电层46包括位于竖直相邻的一对介电材料层之间的金属阻挡层的一部分和金属填充材料层的一部分，该对介电材料层可以是一对绝缘层32、最底部绝缘层和栅极介电层12、或者最顶部绝缘层和绝缘覆盖层70。连续金属材料层46L包括位于隔离沟槽179中或接触级介电层73上方的金属阻挡层的连续部分和金属填充材料层的连续部分。
每个牺牲材料层42可被导电层46替换。隔离腔体存在于每个隔离沟槽179的未填充有背侧阻挡介电层和连续的金属材料层46L的部分中。
在采用外延沟道部分11的实施方案中，外延沟道部分11作为半导体材料部分形成在每个存储器开口49的底部，并且可以具有第一导电类型的掺杂。每个垂直半导体沟道60可以形成在相应的外延沟道部分60上。导电层46中最底部的导电层46可以直接形成在外延沟道部分11的侧壁上，并且因此可以电短路到外延沟道部分11(其是半导体材料部分)。
参考图10，连续导电材料层46L的沉积的金属材料例如通过各向同性湿法蚀刻、各向异性干法蚀刻或其组合从每个隔离沟槽179的侧壁并且从接触级介电层73上方回蚀刻。背侧凹陷部43中的沉积金属材料的每个剩余部分构成导电层46。每个导电层46可以是导电线路结构。因此，牺牲材料层42被导电层46替换。
不包括最底层导电层的导电层46的子集可用作位于同一级的多个控制栅电极和与位于同一级的多个控制栅电极电互连(即电短路)的字线的组合。最底部导电层可以用作源极电极层。每个导电层46内的多个控制栅电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅电极。换句话讲，每个导电层46可以是充当用于多个竖直存储器器件的公共控制栅电极的字线。在一个实施方案中，包括最顶层导电层的导电层46的另一子集可以用作漏极选择栅极电极。
参考图11，在每个隔离沟槽179内沉积至少一种介电材料。在一个实施方案中，该至少一种介电材料可以具有比绝缘层32和接触级介电层73的介电材料更大的蚀刻速率。例如，绝缘层32和接触级介电层73可以包括未掺杂的硅酸盐玻璃(即未掺杂的氧化硅)，以及至少一种介电材料可以包括掺杂的硅酸盐玻璃(诸如硼硅酸盐玻璃)和/或多孔或非多孔有机硅酸盐玻璃。在另一个示例中，绝缘层32和接触级介电层73可以包括未掺杂的硅酸盐玻璃或掺杂的硅酸盐玻璃，并且至少一种介电材料可以包括多孔或非多孔有机硅酸盐玻璃。在又一个示例中，绝缘层32和接触级介电层73可以包括未掺杂的硅酸盐玻璃(即氧化硅)，其通过不同的方法和/或使用与至少一种介电材料不同的源极气体进行沉积，以获得蚀刻选择性差异，诸如在美国专利号9,305,932B2中描述的那些，该专利在此全文引入作为参考。例如，可以使用的氧化硅材料包括但不限于基于二氯甲基硅烷(DCS,H2SiCl2)的氧化硅、基于二硅烷(DS,Si2H6)的氧化硅、使用TEOS的高纵横比工艺(HARP)非等离子体CVD和基于臭氧源的氧化硅、基于高密度等离子体(HDP)CVD的氧化硅、基于正硅酸乙酯(TEOS)的氧化硅和硼硅酸盐玻璃(BSG)或硼磷硅酸盐玻璃(BPSG)。氧化硅材料的选择性蚀刻可以通过化学干法蚀刻或湿法蚀刻技术来进行。适用于选择性干法蚀刻技术的氧化硅组合的示例总结在下面的表1中，而适用于湿法蚀刻技术的组合总结在下面的表2中。
表1
蚀刻选择性 蚀刻方法
DCS氧化物：DS氧化物 5:1-32:1(可调) CDE(化学干法蚀刻)
HARP：HDP氧化物 230:1 CDE(化学干法蚀刻)
表2
Figure BDA0002018090410000271
从上面的表1和表2中可以看出，氧化硅对之间的选择性可以在5:1至230:1的范围内。此外，在DCS:DS的情况下，选择性是可调的。也就是说，DCS和DS之间的选择性可以基于蚀刻条件来选择，例如温度、蚀刻剂成分等。在一个实施方案中，选择性蚀刻可以包括在湿法蚀刻化学物质中使用1:5-15比例的HF:H2O或者1:40-60比例的HF:C2H4O2。可选地，选择性蚀刻可以包括使用任何合适的干法蚀刻系统的选择性干法蚀刻，诸如来自AppliedMaterials,Inc.的
Figure BDA0002018090410000272
CDE系统。上述各种氧化硅可以通过任何合适的方式沉积，诸如低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、化学气相沉积(CP)和大气压化学气相沉积(APCVD)。下面的表3总结了适用于沉积上述氧化硅材料的工艺参数(即反应物类型、温度、压力、反应物气体和流量比)。
表3
氧化物类型 CVD反应物类型 温度 压力 反应物气体与流量比
DCS氧化物 LPCVD 700-900℃ 125mT-1T DCS:N2O＝0.25-1
DS氧化物 PECVD ～300℃ 700mT DS:N2O＝3:1
HARP(TEOS+臭氧) 非等离子体基CVD ～400℃ 760T(大气) TEOS和O3
HDP氧化物 PECVD 300-400℃ 2-10T Ar,TEOS(SiH4)&O2
TEOS PECVD <450℃ 2-10T TEOS:O2＝1:10-1:20
BPSG PECVD 300-500℃ B2H6，磷化氢和SiH4
BPSG APCVD 300-500℃ 760T B2H6，磷化氢和SiH4
该至少一种介电材料可以沉积为单个介电材料层，或者可以沉积为多个介电材料层的堆叠。该至少一种介电材料的多余部分可以通过平坦化工艺从包括接触级介电层73的顶表面上方去除，该平坦化工艺可以包括化学机械平坦化(CMP)/凹陷蚀刻。沉积的至少一种介电材料的每个剩余部分填充相应的隔离沟槽179，并且可以构成介电轨道结构75，该介电轨道结构在与相应的隔离沟槽179相交并且垂直于相应隔离沟槽179的纵向方向的水平面内具有基本均匀的垂直横截面形状。该至少一种介电材料可以填充每个隔离沟槽179直到隔离沟槽179的顶部外围。
参考图12，介电轨道结构75的每个顶部可以相对于接触级介电层73的介电材料垂直凹陷。可以采用各向异性蚀刻或各向同性蚀刻工艺来垂直凹陷介电轨道结构75的顶部部分。在介电轨道结构75的每个剩余部分上形成凹陷腔体，其在此称为隔离腔体179’。选择凹陷部的深度，使得每个隔离腔体179’的底表面位于绝缘层32的水平，该绝缘层在最顶控制栅极电极水平和最底漏极选择栅极水平之间，即在用作最顶控制栅极电极的导电层46和用作漏极选择栅极电极的最底层的导电层46之间。
虽然本公开采用了一个实施方案来描述，在该实施方案中两个最顶部导电层46被用作漏极选择栅极电极，用于从漏极侧选择或取消选择垂直半导体沟道，但是这里明确采用了三个或更多个最顶部导电层46被用作漏极选择栅极电极的实施方案。
隔离沟槽179从接触级介电层73的顶表面延伸到衬底(9,10)的顶表面。通过在隔离沟槽179中填充至少一种介电材料直到每个隔离沟槽179的顶部外围并且垂直凹陷至少一种介电材料的顶部部分形成介电轨道结构75。每个介电轨道结构75在相应隔离沟槽179的下部部分沿着水平方向横向延伸，并且直接位于衬底(9,10)上。
参考图13，导电材料层78L可以沉积在每个隔离腔体179’的外围和接触级介电层73的顶表面上。隔离沟槽179将绝缘层32和导电层46的交替叠层(32,46)横向分成多个物理分离的层堆叠体。具体地讲，每个隔离沟槽179’将交替堆叠体(32,46)横向分成两个物理分离的层堆叠体。至少两个最顶部导电层46的片段的侧壁在每个隔离腔体179’内物理暴露。导电材料层78L可以直接形成在每个隔离腔体179’内的两个物理分离的层堆叠体中的至少两个最顶部导电层46的片段的侧壁上。
导电材料层78L包括导电材料诸如钨、钴、钼、钌、铜、钛、钽及其导电氮化物、导电合金和/或它们的组合(如在层堆叠体中)。导电材料层78L可以通过保形沉积方法诸如化学气相沉积进行沉积。可以选择导电材料层78L的厚度，使得导电材料层78L的垂直部分不会合并在隔离腔体179’中。在一个实施方案中，导电材料层78L的厚度可以在隔离腔体179’宽度的5％至45％的范围内。
参考图14A和图14B，执行各向异性蚀刻以去除导电材料层78L的水平部分。隔离沟槽179中导电材料层78L的每个剩余部分构成大致环形的导电结构，该导电结构具有接触相应隔离沟槽179的纵向侧壁和横向侧壁的一组相邻的外侧壁。在各向异性蚀刻之后，导电材料层78L的每个剩余水平部分包括沿着相应隔离沟槽179的纵向方向延伸的两个导电轨道结构和位于隔离沟槽179的横向侧壁上的两个横向部分。
光致抗蚀剂层(未示出)可以被施加在导电材料层的剩余部分上和接触级介电层73上，并且可以被光刻图案化以形成覆盖每个大致环形导电结构的端部部分的开口。光致抗蚀剂层中开口区域内的大致环形导电结构的每个部分可以例如通过各向同性蚀刻来去除。通过各向同性蚀刻去除每个大致环形导电结构的两个横向部分(其位于相应隔离沟槽179的两个端部部分78X内)。每个大致环形的导电结构被分成两个在物理上彼此分离的导电轨道结构78。两个导电轨道结构78形成在覆盖介电轨道结构75的每个凹陷区域内，即每个隔离腔体179’内。在一个实施方案中，两个导电轨道结构78可以直接形成在至少两个最顶部导电层46的侧壁上，所述侧壁与每个中间绝缘层32的侧壁垂直重合。
两个导电轨道结构78形成在每个隔离沟槽179的纵向侧壁上。两个导电轨道结构78中的每一个都电短路到至少两个最顶部导电层46(即漏极选择栅极电极，SGD)的片段，该片段设置在由隔离沟槽179分开的两个物理分离的层堆叠体中的相应一个层堆叠体内。在一个实施方案中，两个导电轨道结构78可以直接形成在至少两个最顶部导电层46的侧壁上，所述侧壁与物理暴露于隔离沟槽179的绝缘层32中的一个(即中间绝缘层32)的侧壁垂直重合。随后可以例如通过灰化移除光致抗蚀剂层。在一个实施方案中，每个导电轨结构78可以始终具有均匀的厚度，该厚度可以是沉积时导电材料层78L的厚度。
参考图15，介电材料可以沉积在隔离沟槽179的剩余未填充体积内。介电材料的多余部分可以从接触级介电层73的顶表面上方去除。介电填充材料部分77可以形成在一对导电轨道结构78之间的每个凹陷区域内。介电填充材料部分77可以形成在隔离沟槽179的横向侧壁和两个导电轨道结构78的内侧壁上。
参考图16A和图16B，附加的接触通孔结构(88,86,8P)可以通过接触级介电层73形成，并且可以可选地通过后向阶梯式介电材料部分65形成。例如，漏极接触通孔结构88可通过每个漏极区域63上的接触级介电层73形成。在随后的步骤中，位线电连接到接触存储器堆叠结构55的每个漏极区域63，但是不电连接到支撑柱结构20的虚拟漏极区域63。字线接触通孔结构86可通过接触级介电层73以及通过后向阶梯式介电材料部分65形成在导电层46上。外围器件接触通孔结构8P可以通过后向阶梯式介电材料部分65直接形成在外围器件的相应节点上。
参考图17，第一示例性结构的第一另选实施方案可以通过在覆盖介电轨道结构75的每个凹陷区域即每个隔离腔体179’内形成两个导电轨道结构178，从图12的第一示例性结构中获得。可以通过选择性地将导电材料沉积在两个物理分离的层堆叠体中的至少两个最顶部导电层46的片段的物理暴露的侧壁上，同时防止导电材料从绝缘材料部分诸如绝缘层32、后向阶梯式介电材料部分65和接触级介电层73的物理暴露的表面生长，从而在每个隔离腔体179’内形成两个导电轨道结构178。
导电轨道结构178包括金属材料，该金属材料可以选择性地沉积在金属表面上，而不会从绝缘体表面生长。例如，导电轨道结构178可以包括钴、钌、钨或其组合。最初，导电轨道结构178的导电材料在物理暴露在隔离沟槽179’中的导电层46的侧壁上成核，以形成在每个隔离沟槽179’中沿纵向方向横向延伸的分立导电材料部分，并且不在物理暴露在隔离沟槽179’中的绝缘层32和接触级介电层73的物理暴露的侧壁上成核。随着附加的导电材料累积在分立导电材料部分上，每对垂直相邻的分立导电材料部分合并以形成相应的导电轨道结构178。导电轨道结构178可以具有与导电层46的导电材料相同或不同的成分。
在一个实施方案中，两个导电轨道结构178中的每一个可以具有可变厚度，该厚度在至少两个最顶部导电层46的水平处具有局部最大值，并且在包括至少两个最顶部导电层46的该组层中的绝缘层32的每一个层级处具有至少一个局部最小值。在一个实施方案中，两个导电轨道结构178可以包括与导电层46不同的导电材料。在一个实施方案中，两个导电轨道结构178可以直接形成在至少两个最顶部导电层46的侧壁上，所述侧壁与形成导电轨道结构178之前物理暴露于隔离沟槽179的绝缘层32之一的侧壁垂直重合。
参考图18，介电材料可以沉积在隔离沟槽179的每个未填充体积中，以在每个凹陷部即在每个隔离腔内形成介电填充材料部分77。随后，可以执行图16A和图16B的处理步骤以形成各种接触通孔结构(86,88,8P)。
参考图19，通过垂直凹陷介电轨道结构75的顶表面以形成隔离腔体179’，同时并行横向凹陷物理暴露于隔离腔体179’的导电层46的子集，可以从图11的第一示例性结构获得第一示例性结构的第二另选实施方案。在这种情况下，可以修改在图12的处理步骤中采用的蚀刻化学物质，以诱导导电层46的物理暴露部分的并行蚀刻。介电轨道结构75的顶表面的垂直凹陷可以通过各向同性蚀刻或各向异性蚀刻来执行。或者，介电轨道结构75的顶表面的凹陷可以在第一蚀刻步骤中执行，并且导电层46的物理暴露部分的凹陷可以在随后的第二蚀刻步骤中执行，该第二蚀刻步骤可以使用选择性蚀刻导电层46的蚀刻介质，该蚀刻介质可以不同于第一蚀刻步骤中使用的蚀刻介质。
参考图20，可以执行图13、图14A至图14B和15的处理步骤，以在隔离沟槽179的每个凹陷区域内形成两个导电轨道结构78和介电填充材料部分77。可以通过采用图13的处理步骤，在隔离沟槽179中并且直接在两个物理分离层堆叠体的至少两个最顶部导电层46的片段的侧壁上沉积导电材料层78L，并且通过采用图14A和图14B的处理步骤的各向异性蚀刻去除导电材料层78L的水平部分，从而形成导电轨道结构78。
每个隔离沟槽179内的导电材料层78L的剩余垂直部分包括两个导电轨道结构78和大致环形导电结构的两个横向部分。横向部分通过穿过图案化光致抗蚀剂层的各向同性蚀刻被去除，该图案化光致抗蚀剂层包括隔离沟槽179的每个端部部分78X内的开口。每个大致环形的导电结构被分成两个在物理上彼此分离的导电轨道结构78。两个导电轨道结构78形成在覆盖介电轨道结构75的每个凹陷区域内，即每个隔离腔体179’内。在一个实施方案中，每个隔离沟槽179内的两个导电轨道结构78可以直接形成在至少两个最顶部导电层46的侧壁上，该至少两个最顶部导电层横向偏移即横向凹陷，具有物理暴露于隔离沟槽179绝缘层32之一的侧壁。介电填充材料部分77形成在隔离腔体179的剩余体积内。随后，可以执行图16A和图16B的处理步骤。
参考图21，通过执行图17的处理步骤代替图13和图14A中图14B的处理步骤，可以从图19所示的结构中获得第一示例性结构的第三另选实施方案。随后，可以执行图15的处理步骤以提供图21所示的结构。随后，可以执行图16A和图16B的处理步骤。
参考图22，通过沉积第一介电材料层175L和第二介电材料层275L以填充隔离沟槽179，可以从图10的第一示例性结构获得第一示例性结构的第四另选实施方案。在一个实施方案中，可以选择第一介电材料层175L和第二介电材料层275L的材料，使得第一介电材料层175L比第二介电材料层275L对于用于去除第二介电材料层275L的蚀刻化学物质更具耐受性。在一个实施方案中，第一介电材料层175L可以包括氮化硅或介电金属氧化物(诸如氧化铝)，第二介电材料层275L可以包括基于氧化硅的介电材料(诸如掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃或有机硅酸盐玻璃)。
参考图23，第二介电材料层275L可以通过蚀刻工艺相对于第一介电材料层175L选择性地进行蚀刻，该蚀刻工艺可以包括各向同性蚀刻工艺和/或各向异性蚀刻工艺。例如，如果第二介电材料层275L包括基于氧化硅的介电材料，则可以采用使用氢氟酸的湿法蚀刻来蚀刻第二介电材料层275L的部分，同时不蚀刻第一介电材料层175L。第二介电材料层275的介电材料可以凹陷以形成分立的介电材料部分，在此称为介电轨道填充部分275。隔离腔体179’形成在每个介电轨道填充部分275上方。选择凹陷部的深度，使得每个隔离腔体179’的底表面位于绝缘层32的水平，该绝缘层在最顶控制栅极电极水平和最底漏极选择栅极水平之间，即在用作最顶控制栅极电极的导电层46和用作漏极选择栅极电极的最底层的导电层46之间。每个隔离腔体179’可以被第一介电材料层175L的垂直部分横向包围。
参考图24，第一介电材料层175L的物理暴露部分可以通过各向同性蚀刻来蚀刻，该蚀刻可以对介电轨道填充部分275的材料具有选择性或者不具有选择性。第一介电材料层175L的每个剩余部分构成介电轨道衬垫175。每对相邻的介电轨道衬垫175和介电轨道填充部分275构成介电轨道结构75。可以通过在隔离沟槽179中填充多种介电材料直到隔离沟槽179的顶部周边，并且通过垂直凹陷多种介电材料的顶部部分形成每个介电轨道结构75。每个介电轨道结构75在相应隔离沟槽179的下部部分沿着水平方向横向延伸，并且直接位于衬底(9,10)上。
参考图25，可以执行图13、图14A至图14B和图15的处理步骤，以形成导电轨道结构78和介电填充材料部分77。随后，可以执行图16A和图16B的处理步骤以形成各种接触通孔结构(86,88,8P)
参考图26，通过采用图17的处理步骤代替图13和图14A至图14B的处理步骤来形成导电轨道结构178，可以从第一示例性结构的第四另选实施方案中获得第一示例性结构的第五另选实施方案。
参考图27，通过采用第一示例性结构的第二实施方案的处理步骤形成导电轨道结构78，可以从第一示例性结构的第四另选实施方案中获得第一示例性结构的第六另选实施方案。
参考图28，通过采用第一示例性结构的第三实施方案的处理步骤形成导电轨道结构178，可以从第一示例性结构的第四另选实施方案中获得第一示例性结构的第七另选实施方案。
图7A至图28所示的第一示例性结构可以包括掩埋源极线(例如，位于交替堆叠体(32,46)下方的水平源极电极)，图29A和图29B示出根据本公开第二实施方案的第二示例性结构，其包含垂直延伸穿过交替堆叠体的垂直源极线(例如，垂直源极电极或局部互连)。可以通过穿过交替堆叠体(32,42)形成背侧沟槽79和隔离沟槽179从图6的第一示例性结构获得第二示例性结构。垂直源极线(这里称为接触通孔结构76)将在随后的步骤中形成在相应的背侧沟槽79中。每个背侧沟槽79和隔离沟槽179可以沿着水平方向横向延伸，并且可以彼此平行。背侧沟槽79和隔离沟槽179可以同时形成，例如，通过在接触级介电层73上施加和图案化光致抗蚀剂层，并且通过采用图案化光致抗蚀剂层作为蚀刻掩模各向异性地蚀刻接触级介电层73、交替堆叠体(32,42)和栅极介电层12的部分。
每个背侧沟槽79可以沿着垂直于纵向方向的水平方向具有第一宽度，并且每个隔离沟槽179可以沿着水平方向具有小于第一宽度的第二宽度。换句话讲，隔离沟槽179可以比背侧沟槽79更窄。在一个实施方案中，可以在每对相邻的背侧沟槽79之间提供一个或多个隔离沟槽179。在一个实施方案中，可以采用图7A和图7B的各向异性蚀刻工艺形成背侧沟槽79和隔离沟槽179。在一个实施方案中，背侧沟槽79和隔离沟槽179中的每一个可以从接触级介电层73的顶表面垂直延伸到衬底(9,10)的顶表面。
参考图30，可例如采用蚀刻工艺将蚀刻剂引入背侧沟槽79和隔离沟槽179中，该蚀刻剂相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料。牺牲材料层42的第二材料可对于绝缘层32的第一材料、后向阶梯式介电材料部分65的材料、半导体材料层10的半导体材料和存储器膜50的最外层材料选择性地去除。在一个实施方案中，牺牲材料层42可包括氮化硅，并且绝缘层32、存储器堆叠结构55的外层和支撑柱结构20和后向阶梯式介电材料部分65的材料可选自氧化硅和介电金属氧化物。
对于第一材料和存储器膜50的最外层选择性地去除第二材料的蚀刻工艺可以是采用湿蚀刻溶液的湿法蚀刻工艺，或者可以是将蚀刻剂以汽相引入背侧沟槽79中的气相蚀刻工艺。例如，如果牺牲材料层42包括氮化硅，则蚀刻工艺可以是将示例性结构浸入包括磷酸的湿蚀刻槽中的湿法蚀刻工艺，磷酸蚀刻对于氧化硅、硅和本领域中采用的各种其他材料有选择性的氮化硅。当背侧凹陷部43存在于先前由牺牲材料层42占据的体积内时，支撑柱结构20、后向阶梯式介电材料部分65和存储器堆叠结构55提供结构支撑。
每个背侧凹陷部43可为横向延伸的腔体，该腔体的横向尺寸大于该腔体的竖直范围。换句话讲，每个背侧凹陷部43的侧向尺寸可大于背侧凹陷部43的高度。多个背侧凹陷部43可在从中去除牺牲材料层42的第二材料的体积中形成。其中形成存储器堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔体，与背侧凹陷部43形成对比。在一个实施方案中，存储器阵列区100包括单体三维NAND串阵列，其具有设置在衬底(9,10)上方的多个器件层级。在这种情况下，每个背侧凹陷部43可限定用于接纳单体三维NAND串的阵列的相应字线的空间。
多个背侧凹陷部43中的每一个可基本平行于衬底(9,10)的顶面延伸。背侧凹陷部43可由下面的绝缘层32的顶面和上覆的绝缘层32的底面竖直地限定。在一个实施方案中，每个背侧凹陷部43可以始终具有均一高度。
任选的外延沟道部分11和半导体材料层10的物理地暴露的表面部分可以通过将半导体材料热转换和/或等离子体转换成介电材料而转换成介电材料部分。例如，可以采用热转换和/或等离子体转换将每个外延沟道部分11的表面部分转换成管状介电间隔物116，并将半导体材料层10的每个物理地暴露的表面部分转换成平面介电部分616。在一个实施方案中，每个管状介电间隔物116可以在拓扑上同胚于环面即大致环形的。如本文所用，如果元件的形状可以连续拉伸而不破坏孔或形成新的孔到环面的形状中，则该元件是拓扑同胚的。管状介电间隔物116包括介电材料，该介电材料包括与外延沟道部分11相同的半导体元素，并且另外包括至少一种非金属元素诸如氧和/或氮，使得管状介电间隔物116的材料是介电材料。在一个实施方案中，管状介电间隔物116可以包括外延沟道部分11的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。同样，每个平面介电部分616包括介电材料，该介电材料包括与半导体材料层相同的半导体元素，并且另外包括至少一种非金属元素诸如氧和/或氮，使得平面介电部分616的材料是介电材料。在一个实施方案中，平面介电部分616可以包括半导体材料层10的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。
参考图31，可以可选地形成背侧阻挡介电层(未示出)。背侧阻挡介电层(如果存在)包括用作控制栅极电介质的介电材料，该控制栅极电介质用于随后在背侧凹陷部43中形成的控制栅。在每个存储器开口内存在阻挡介电层52的情况下，背侧阻挡介电层是任选的。在省略阻挡介电层52的情况下，存在背侧阻挡介电层。背侧阻挡介电层可以包括介电金属氧化物层(诸如氧化铝层)、半导体氧化物层(诸如氧化硅层)或其层堆叠体。
至少一种导电材料可以通过保形沉积沉积在背侧凹陷部43、背侧沟槽79的外围部分、隔离沟槽179的外围部分中，以及接触级介电层73上方。沉积在背侧凹陷部43中的至少一种导电材料的每个连续部分构成导电层46。沉积在背侧凹陷部43外部的导电材料共同构成连续金属材料层46L，该连续金属材料层是沉积在接触级介电层73上以及背侧沟槽79的外围部分和隔离沟槽179的外围部分处的导电材料的连续层。
在说明性示例中，金属阻挡层(未明确示出)可以沉积在背侧凹陷部中。金属阻挡层包括导电金属材料，其可以用作随后沉积的金属填充材料的扩散阻挡层和/或粘合促进层。金属阻挡层可以包括导电金属氮化物材料诸如TiN、TaN、WN或其堆叠，或者可以包括导电金属碳化物材料诸如TiC、TaC、WC或其堆叠。在一个实施方案中，金属阻挡层可以通过保形沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)进行沉积。金属阻挡层的厚度可以在2nm至8nm的范围内，诸如3nm至6nm，但是也可以采用更小和更大的厚度。在一个实施方案中，金属阻挡层可以基本上由导电金属氮化物诸如TiN组成。
金属填充材料沉积在多个背侧凹陷部43中、背侧沟槽79以及隔离沟槽179的侧壁上以及接触级介电层73的顶表面上，以形成金属填充材料层。金属填充材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或其组合。在一个实施方案中，金属填充材料层可以基本上由至少一种元素金属构成。金属填充材料层的至少一种元素金属可以选自例如钨、钴、钌、钛和钽。在一个实施方案中，金属填充材料层可以基本上由单个元素金属构成。在一个实施方案中，金属填充材料层可以采用含氟前体气体诸如WF6进行沉积。在一个实施方案中，金属填充材料层可以是包括残余级氟原子作为杂质的钨层。金属填充材料层通过金属阻挡层与绝缘层32和存储器堆叠结构55间隔开，金属衬垫是阻止氟原子扩散穿过其中的金属阻挡层。
多个导电层46可以形成在多个背侧凹陷部43中。连续金属材料层46L可以形成在每个背侧沟槽79和每个隔离沟槽179的侧壁上以及接触级介电层73上。每个导电层46包括位于竖直相邻的一对介电材料层之间的金属阻挡层的一部分和金属填充材料层的一部分，该对介电材料层可以是一对绝缘层32、最底部绝缘层和栅极介电层12、或者最顶部绝缘层和绝缘覆盖层70。连续金属材料层46L包括位于背侧沟槽79中、位于隔离沟槽179中或接触级介电层73上方的金属阻挡层的连续部分和金属填充材料层的连续部分。背侧腔体79’存在于背侧沟槽79的每个未填充体积中。隔离腔体179’可以存在于隔离沟槽179的每个未填充体积中。
每个牺牲材料层42可被导电层46替换。管状介电间隔物116横向围绕外延沟道部分11。在形成导电层46时，最底部的导电层46横向围绕每个管状介电间隔物116。在采用外延沟道部分11的实施方案中，外延沟道部分11作为半导体材料部分形成在每个存储器开口49的底部，并且可以具有第一导电类型的掺杂。每个垂直半导体沟道60可以形成在相应的外延沟道部分11上。
参考图32，连续导电材料层46L的沉积的金属材料例如通过各向同性湿法蚀刻、各向异性干法蚀刻或其组合从每个背侧沟槽79和每个隔离沟槽179的侧壁并且从接触级介电层73上方回蚀刻。背侧凹陷部43中的沉积金属材料的每个剩余部分构成导电层46。每个导电层46可以是导电线路结构。因此，牺牲材料层42被导电层46替换。
导电层46的子集可用作位于同一级的多个控制栅电极和与位于同一级的多个控制栅电极电互连(即电短路)的字线的组合。每个导电层46内的多个控制栅电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅电极。换句话讲，每个导电层46可以是充当用于多个竖直存储器器件的公共控制栅电极的字线。在一个实施方案中，包括至少两个最顶部导电层的导电层46的子集可以用作漏极选择栅极电极，而包括至少一个最底部导电层的导电层46的另一子集可以用作源极选择栅极电极。
参考图33，介电材料层75L可以沉积在背侧沟槽79的外围部分、每个隔离沟槽179的整体以及接触级介电层73上。(在背侧沟槽79的垂直侧壁上测量的)介电材料层75L的厚度可以大于隔离沟槽179宽度的一半，并且可以小于背侧沟槽79宽度的一半。介电材料层75L部分填充较宽的背侧沟槽79，以在其中留出背侧腔体79’，并且完全填充较窄的隔离沟槽179。介电材料层75L可以包括基于氧化硅的介电材料(诸如掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃或有机硅酸盐玻璃)、氮化硅和/或介电金属氧化物(诸如氧化铝)。介电材料层75L可以通过保形沉积工艺沉积诸如化学气相沉积(CVD)或原子层沉积(ALD)进行沉积。
参考图34，执行各向异性蚀刻，以去除背侧沟槽79中的介电材料层75L的水平部分。因为介电材料层75L完全填充隔离沟槽179，所以在各向异性蚀刻步骤之后，隔离沟槽保持完全填充介电材料。围绕每个背侧沟槽79的外围形成绝缘间隔物74。执行各向异性蚀刻以从接触层级介电层73上方和每个背侧沟槽79的底部去除介电材料层75L的水平部分。较宽背侧沟槽79中的介电材料层75L的每个剩余部分构成绝缘间隔物74。背侧腔体79’存在于由每个绝缘间隔物74包围的体积内。较窄隔离沟槽179内的介电材料层75L的每个剩余部分构成完全填充隔离沟槽179的介电轨道结构75。每个介电轨道结构75包括介电材料，并且沿着水平方向横向延伸。每个介电轨道结构75沿着垂直于介电轨道结构75的纵向方向的垂直平面的垂直横截面形状可以是均匀的，即在沿着每个介电轨道结构75的纵向方向平移时不变。
各向异性蚀刻可以延伸以物理暴露每个背侧沟槽79下方的衬底(9,10)的顶表面。穿过每个背侧腔体79’下面的平面电介质部分616形成开口，从而垂直延伸背侧腔体79’。半导体材料层10的顶表面可以在每个背侧沟槽79的底部物理地暴露。每个平面电介质部分616的剩余部分在此被称为环形电介质部分616’，其可以包括半导体材料层10的半导体材料的介电氧化物，具有均匀的厚度以及穿过其中的开口。
通过将电掺杂剂注入半导体材料层10的物理地暴露的表面部分，可以在每个背侧腔体79’下方的半导体材料层10的表面部分形成源极区61。每个源极区61形成在衬底(9,10)的表面部分中，该表面部分在穿过绝缘间隔物74的相应开口下面。由于在注入工艺期间的注入的掺杂剂原子的散布和在随后活化退火工艺期间的注入的掺杂剂原子的横向扩散，每个源极区61可以具有比穿过绝缘间隔物74的开口的横向范围更大的横向范围。
半导体材料层10的在源极区61和多个外延沟道部分11之间延伸的上部构成用于多个场效应晶体管的水平半导体沟道59。水平半导体沟道59通过相应的外延沟道部分11连接到多个竖直半导体沟道60。水平半导体沟道59接触源极区61和多个外延沟道部分11。在交替叠层(32,46)内形成导电层46时提供的最底部导电层46可以包括用于每个垂直NAND串的选择场效应晶体管的源极选择栅极电极。每个源极区61形成在半导体衬底(9,10)的上部。半导体沟道(59,11,60)在每个源极区域61和相应一组漏极区域63之间延伸。半导体沟道(59,11,60)包括存储器堆叠结构55的竖直半导体沟道60。
参考图35，接触通孔结构76可以形成在每个背侧腔体79’内。每个接触通孔结构76可填充相应背侧腔体79’。可以通过在背侧沟槽79的剩余未填充体积(即，背侧腔体79’)中沉积至少一种导电材料来形成接触通孔结构76。例如，至少一种导电材料可以包括导电衬垫和导电填充材料部分。导电衬垫可包括导电金属阻挡层，诸如TiN、TaN、WN、TiC、TaC、WC、其合金或其堆叠。导电衬垫的厚度可以在3nm至30nm的范围内，但是也可以采用更小和更大的厚度。导电填充材料部分可以包括金属或金属合金。例如，导电填充材料部分可以包括W、Cu、Al、Co、Ru、Ni、其合金或其堆叠。
可以使用覆盖在交替堆叠体(32,46)上面的接触级介电层73作为停止层来平面化至少一种导电材料。如果采用化学机械平面化(CMP)工艺，那么接触层级介电层73可以用作CMP停止层。背侧接触沟槽79中的至少一种导电材料的每个剩余连续部分构成背侧接触通孔结构76。每个背侧接触通孔结构76延伸穿过交替叠层(32,46)，并且接触相应源极区域61的顶表面。
参考图36，光致抗蚀剂层57可以施加在接触级介电层73上，并且光刻图案化以在与每个隔离沟槽179中的介电轨道结构75的区域重叠的区域中形成开口。介电轨道结构75的每个顶部部分可以采用光致抗蚀剂层57作为蚀刻掩模垂直凹陷。可以采用各向异性蚀刻工艺来垂直凹陷每个隔离沟槽中的介电轨道结构75的顶部部分。在介电轨道结构75的每个剩余部分上形成凹陷腔体，其在此称为隔离腔体179’。选择凹陷部的深度，使得每个隔离腔体179’的底表面位于绝缘层32的水平，该绝缘层在最顶控制栅极电极水平和最底漏极选择栅极水平之间，即在用作最顶控制栅极电极的导电层46和用作漏极选择栅极电极的最底层的导电层46之间。随后可以例如通过灰化去除光致抗蚀剂层57。
虽然本公开采用了一个实施方案来描述，在该实施方案中两个最顶部导电层46被用作漏极选择栅极电极，用于从漏极侧选择或取消选择垂直半导体沟道，但是这里明确采用了三个或更多个最顶部导电层46被用作漏极选择栅极电极的实施方案。
参照图37，可以执行图13和图14A至图14B的处理步骤以形成导电轨结构78，该导电轨道结构可以具有与第一实施方案的导电轨道结构78相同的组成。如在第一实施方案中，两个导电轨道结构78形成在每个隔离沟槽179的纵向侧壁上。两个导电轨道结构78中的每一个都电短路到至少两个最顶部导电层46的片段，所述至少两个漏极选择级导电层设置在被隔离沟槽179分隔开的两个物理分离的层堆叠体中的相应一个层堆叠体内。在一个实施方案中，两个导电轨道结构78可以直接形成在至少两个最顶部导电层46的侧壁上，所述侧壁与物理暴露于隔离沟槽179的绝缘层32中的一个(即中间绝缘层32)的侧壁垂直重合。在一个实施方案中，每个导电轨道结构78可以始终具有均匀的厚度，该厚度可以是在图13的处理步骤中沉积的导电材料层的厚度。
随后，可以执行图15的处理步骤，以在每个隔离沟槽179内形成介电填充材料部分77。
参考图38A和图38B，可以执行图16A和图16B的处理步骤以形成各种附加接触通孔结构(86,88,8P)
参考图39，通过去除光致抗蚀剂层57，并且通过执行图17的处理步骤以形成导电轨道结构178，而不是执行图13和图14A至图14B的处理步骤以形成导电轨道结构78，可以从图36的第二示例性结构获得第二示例性结构的第一另选实施方案。可以执行图15的处理步骤，以在每个隔离沟槽179内形成介电填充材料部分77。随后，可以执行图16A和图16B的处理步骤以形成各种附加接触通孔结构(86,88,8P)
在第一和第二实施方案中，隔离沟槽延伸穿过整个交替堆叠体到达衬底。在第三实施方案中，提供仅延伸穿过漏极选择栅极级的浅隔离沟槽。参考图40A和图40B，可以通过在绝缘覆盖层70的顶表面上形成第一接触级介电层71从图6的第一示例性结构获得根据本公开第三实施方案的第三示例性结构。第一接触级介电层71可以具有与图7A和图7B所示的接触级介电层73相同的组成。或者，第一接触级介电层71、浅隔离沟槽和填充浅隔离沟槽的材料可以在图3所示的步骤之后(即在形成存储器开口49和存储器堆叠结构55之前)形成。第一接触级介电层71的厚度可以与第一实施方案的接触级介电层73的厚度相同或者可以小于该厚度。
可以通过位于要形成的漏极选择电极的层级，以及位于随后要形成的最底部漏极选择电极的层级之上的绝缘层32的每个层级的第一接触级介电层71、绝缘覆盖层70和交替堆叠体(32,42)的层的子集形成浅隔离沟槽579。可以例如通过在第一接触级介电层71上施加光致抗蚀剂层(未示出)，并且对其进行图案化以形成始终具有均匀宽度的细长开口，并且通过将光致抗蚀剂层中的开口图案转移穿过第一接触级介电层71、绝缘覆盖层70以及位于最底部漏极选择电极之上或层级的交替堆叠体(32,42)内的层的子集，从而形成隔离沟槽579。因此，选择隔离沟槽579的深度，使得每个隔离沟槽579的底表面位于绝缘层32的层级，所述绝缘层在最顶部控制栅极电极层级和最底部漏极选择栅极层级之间。隔离沟槽579可以彼此平行。
虽然本公开采用一个实施方案来描述，在该实施方案中两个最顶部牺牲材料层42位于随后用于从漏极侧选择或取消选择垂直半导体沟道的漏极选择栅极电极的层级，但是这里明确采用了其中三个或更多个最顶部牺牲材料层42被用作漏极选择栅极层级的实施方案。
每个隔离沟槽579至少通过包括交替堆叠体(32,42)内的至少两个最顶部间隔材料层的一组层沿水平方向横向延伸，所述至少两个最顶部间隔材料层是至少两个最顶部牺牲材料层42。隔离沟槽579将该组层中的每个层共同分成多个片段。在一个实施方案中，每个隔离沟槽579的最底部表面可以形成在交替堆叠体(32,42)内的绝缘层32中的一个内。
参考图41A和图41B，牺牲间隔结构542可以形成在每个隔离沟槽579内。具体地讲，保形牺牲层可以作为连续层沉积在每个隔离沟槽579的外围和第一接触级介电层71的顶表面上。隔离沟槽579将绝缘层32和牺牲材料层42的交替叠层(32,42)横向分成多个物理分离的层堆叠体。具体地讲，每个隔离沟槽579将交替堆叠体(32,42)横向分成两个物理分离的层堆叠体。至少两个最顶部牺牲材料层42的片段的侧壁在每个隔离沟槽579内物理暴露。保形牺牲层可以直接形成在每个隔离沟槽579内的两个物理分离的层堆叠体的至少两个最顶部牺牲材料层42的片段的侧壁上，以在牺牲材料间隔结构542之间留出隔离腔体579’。
保形牺牲层包括可以相对于绝缘层32的材料与牺牲材料层42同时选择性地去除的材料。在一个实施方案中，保形牺牲层可以包括与牺牲材料层42相同的材料。例如，保形牺牲材料层和牺牲材料层42可以包括氮化硅。保形牺牲层可以通过保形沉积方法诸如化学气相沉积来沉积。保形牺牲层的厚度可以选择成使得保形牺牲层的垂直部分不会合并在隔离腔体579’中。在一个实施方案中，保形牺牲层的厚度可以在隔离沟槽579宽度的5％至45％的范围内。
执行各向异性蚀刻以去除保形牺牲层的水平部分。隔离沟槽579中保形牺牲层的每个剩余部分构成大致环形的导电结构，该导电结构具有接触相应隔离沟槽579的纵向侧壁和横向侧壁的一组相邻的外侧壁。在各向异性蚀刻之后，保形牺牲层的每个剩余水平部分包括沿着相应隔离沟槽579的纵向方向延伸的两个牺牲轨道结构和位于隔离沟槽579的横向侧壁上的两个横向部分。
光致抗蚀剂层(未示出)可以被施加在保形牺牲层的剩余部分上和第一接触级介电层71上，并且可以被光刻图案化以形成覆盖每个大致环形牺牲结构的端部部分的开口。光致抗蚀剂层中开口区域内的大致环形牺牲结构的每个部分可以例如通过各向同性蚀刻来去除。通过各向同性蚀刻去除每个大致环形牺牲结构的两个横向部分(其位于相应隔离沟槽579的两个端部部分578X内)。每个大致环形的牺牲结构被分成在物理彼此分离的两个牺牲间隔结构542。两个牺牲间隔结构542形成在每个隔离沟槽579内，并且被每个隔离腔体579’分隔开。在一个实施方案中，两个牺牲间隔结构542可以直接形成在至少两个最顶部牺牲材料层42的侧壁上，所述侧壁与每个中间绝缘层32的侧壁垂直重合。
在每个隔离沟槽579的纵向侧壁上形成两个牺牲间隔结构542。在一个实施方案中，两个牺牲间隔结构542可以直接形成在至少两个最顶部牺牲材料层42的侧壁上，所述侧壁与物理暴露于隔离沟槽579的绝缘层32中的一个(即中间绝缘层32)的侧壁垂直重合。随后可以例如通过灰化移除光致抗蚀剂层。在一个实施方案中，每个牺牲间隔结构542可以始终具有均匀的厚度，该厚度可以是沉积时保形牺牲层的厚度。隔离腔体579’存在于隔离沟槽579的每个未填充体积内。
参考图42，可以通过沉积介电材料来形成第二接触级介电层72。第二接触级介电层72的介电材料不同于牺牲间隔结构542和牺牲材料层42的材料，并且可以与第一接触级介电层71和/或绝缘层32的介电材料相同或不同。
第二接触级介电层72的介电材料可以填充隔离腔体579’的剩余未填充体积。作为介电填充材料部分的第二接触级介电层72的垂直部分可以形成在一对牺牲间隔结构542之间的每个隔离腔体579’内。第二接触级介电层72的介电材料可以沉积在隔离沟槽579的横向侧壁和牺牲间隔结构542的内侧壁上。填充相应隔离腔体579’的第二接触级介电层72的每个垂直延伸部分构成介电填充材料部分72V。
第一接触级介电层71和第二接触级介电层72统称为接触级介电层73，其可以具有与第一实施方案的接触级介电层73相同或更大的厚度。在一个实施方案中，第一接触级介电层71和第二接触级介电层72可以包括基于半导体氧化物的介电材料(诸如掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃和/或有机硅酸盐玻璃)。
参考图43A和图43B，光致抗蚀剂层(未示出)可以施加在接触级介电层73上，并且光刻图案化以在存储器堆叠结构55的集群之间的区域中形成开口。在一个实施方案中，光致抗蚀剂层中的开口可以沿着隔离沟槽579和牺牲间隔结构542的纵向方向伸长。此外，光致抗蚀剂层中的每个开口可以定位成使得一个或多个隔离沟槽579位于光致抗蚀剂层中的每对相邻开口之间。
光致抗蚀剂层中的图案可以穿过接触级介电层73、交替堆叠体(32,42)和/或采用各向异性蚀刻的后向阶梯式介电材料部分65来转移，以形成背侧沟槽79，该背侧沟槽至少从接触级介电层73的顶表面垂直延伸到衬底(9,10)的顶表面，并且横向延伸穿过存储器阵列区域100和接触区域300。在一个实施方案中，背侧沟槽79可以包括源极接触开口，其中随后可以形成源极接触通孔结构。可以例如通过灰化去除光致抗蚀剂层。背侧沟槽79和隔离沟槽579可以沿着相同的水平方向横向延伸，即可以彼此平行。
参考图44，可例如采用蚀刻工艺将蚀刻剂引入背侧沟槽79中，该蚀刻剂相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42和牺牲间隔结构542的第二材料。背侧凹陷部43形成在从中移除牺牲材料层42的体积中。在每个隔离沟槽579内形成一对沿着纵向方向横向延伸的轨道腔体543。牺牲材料层42的第二材料和牺牲间隔结构542的材料可相对于绝缘层32的第一材料、后向阶梯式介电材料部分65的材料、半导体材料层10的半导体材料、存储器膜50的最外层的材料和保留在隔离沟槽579中的介电填充材料部分72V的材料选择性地去除。在一个实施方案中，牺牲材料层42和牺牲间隔结构542可包括氮化硅，并且绝缘层32、支撑柱结构20和后向阶梯式介电材料部分65以及介电填充材料部分72V的材料可选自氧化硅和介电金属氧化物。
对于第一材料和存储器膜50的最外层选择性地去除第二材料的蚀刻工艺可以是采用湿蚀刻溶液的湿法蚀刻工艺，或者可以是将蚀刻剂以汽相引入背侧沟槽79中的气相蚀刻工艺。例如，如果牺牲材料层42和牺牲间隔结构542包括氮化硅，则蚀刻工艺可以是将示例性结构浸入包括磷酸的湿蚀刻槽中的湿法蚀刻工艺，磷酸蚀刻对于氧化硅、硅和本领域中采用的各种其他材料有选择性的氮化硅。当背侧凹陷部43存在于先前由牺牲材料层42占据的体积内，并且轨道腔体543存在于先前由牺牲间隔结构542占据的体积内时，支撑柱结构20、后向阶梯式介电材料部分65和存储器堆叠结构55提供结构支撑。
每个背侧凹陷部43可为横向延伸的腔体，该腔体的横向尺寸大于该腔体的竖直范围。换句话讲，每个背侧凹陷部43的侧向尺寸可大于背侧凹陷部43的高度。多个背侧凹陷部43可在从中去除牺牲材料层42的第二材料的体积中形成。其中形成存储器堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔体，与背侧凹陷部43形成对比。在一个实施方案中，存储器阵列区100包括单体三维NAND串阵列，其具有设置在衬底(9,10)上方的多个器件层级。在这种情况下，每个背侧凹陷部43可限定用于接纳单体三维NAND串的阵列的相应字线的空间。
多个背侧凹陷部43中的每一个可基本平行于衬底(9,10)的顶面延伸。背侧凹陷部43可由下面的绝缘层32的顶面和上覆的绝缘层32的底面竖直地限定。在一个实施方案中，每个背侧凹陷部43可以始终具有均一高度。
位于隔离沟槽579的体积内的每对轨道腔体543可以通过相应的介电填充材料部分72V彼此横向间隔开，该介电填充材料部分可以是第二接触级介电层72的垂直突出部分。每个轨道腔体543垂直延伸穿过位于随后要形成的漏极选择栅极电极的每个层级处的背侧凹陷部43的至少两个层级，穿过绝缘覆盖层70，并且穿过第一接触级介电层71。每个轨道腔体543的第一纵向侧壁可以是介电填充材料部分72V的纵向侧壁，并且每个轨道腔体543的第二纵向侧壁可以包括第一接触级介电层71、绝缘覆盖层70和位于漏极选择栅极电极层级处的背侧凹陷部之间的至少一个绝缘层32的侧壁。
任选的外延沟道部分11和半导体材料层10的物理地暴露的表面部分可以通过将半导体材料热转换和/或等离子体转换成介电材料而转换成介电材料部分。例如，可以采用热转换和/或等离子体转换将每个外延沟道部分11的表面部分转换成管状介电间隔物116，并将半导体材料层10的每个物理地暴露的表面部分转换成平面介电部分616。在一个实施方案中，每个管状介电间隔物116可以在拓扑上同胚于环面即大致环形的。如本文所用，如果元件的形状可以连续拉伸而不破坏孔或形成新的孔到环面的形状中，则该元件是拓扑同胚的。管状介电间隔物116包括介电材料，该介电材料包括与外延沟道部分11相同的半导体元素，并且另外包括至少一种非金属元素诸如氧和/或氮，使得管状介电间隔物116的材料是介电材料。在一个实施方案中，管状介电间隔物116可以包括外延沟道部分11的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。同样，每个平面介电部分616包括介电材料，该介电材料包括与半导体材料层相同的半导体元素，并且另外包括至少一种非金属元素诸如氧和/或氮，使得平面介电部分616的材料是介电材料。在一个实施方案中，平面介电部分616可以包括半导体材料层10的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。
参见图45A和图45B，可以任选地形成背侧阻挡介电层44。背侧阻挡介电层44(如果存在)包括用作控制栅极电介质的一部分的介电材料，该控制栅极电介质用于随后在背侧凹陷部43中形成的控制栅。在每个存储器开口内存在阻挡介电层52的情况下，背侧阻挡介电层是任选的。在省略阻挡介电层52的情况下，存在背侧阻挡介电层。
背侧阻挡介电层44可以形成在背侧凹陷部43中、轨道腔体543中以及背侧沟槽79的侧壁上。背侧阻挡介电层44可以直接形成在背侧凹陷部43内的绝缘层32的水平表面和存储器堆叠结构55的侧壁上。此外，背侧阻挡介电层44可以直接形成在介电填充材料部分72V的侧壁以及围绕每个轨道腔体543的绝缘层32、绝缘覆盖层70和第一接触级介电层71的侧壁上。如果形成背侧阻挡介电层44，那么在形成背侧阻挡介电层44之前形成管状介电间隔物116和平面介电部分616是任选的。在一个实施方案中，背侧阻挡介电层44可以通过诸如原子层沉积(ALD)的保形沉积工艺形成。背侧阻挡介电层44可以基本上由氧化铝组成。背侧阻挡介电层44的厚度可以在1nm至15nm的范围内，诸如2nm至6nm，但是也可以采用更小和更大的厚度。
背侧阻挡介电层44的介电材料可以是介电金属氧化物(诸如氧化铝)，至少一种过渡金属元素的介电氧化物，至少一种镧系元素的介电氧化物，铝、至少一种过渡金属元素和/或至少一种镧系元素的组合的介电氧化物。另选地或另外地，背侧阻挡介电层可以包括氧化硅层。可以通过诸如化学气相沉积或原子层沉积的保形沉积方法来沉积背侧阻挡介电层。背侧阻挡介电层的厚度可以在1nm至10nm的范围内，但是也可以采用更小和更大的厚度。背侧阻挡介电层形成在背侧沟槽79的侧壁、绝缘层32的水平表面和侧壁、存储器堆叠结构55的侧壁表面的物理暴露于背侧凹陷部43的部分以及平面电介质部分616的顶表面上。背侧腔体79’存在于每个背侧沟槽79的未填充有背侧阻挡介电层的部分内。
至少一种导电材料可以通过共形沉积沉积在背侧凹陷部43和轨道腔体543、背侧沟槽79的侧壁、可选地隔离沟槽179的外围部分，并且沉积在接触级介电层73上方。沉积在背侧凹陷部43中的至少一种导电材料的每个连续部分构成导电层46。沉积在轨道腔体543中的至少一种导电材料的每个部分构成导电轨道结构46V。沉积在背侧凹陷部43和轨道腔体543外部的导电材料共同构成连续金属材料层46L，该连续金属材料层是沉积在接触级介电层73上以及背侧沟槽79的侧壁上以及可选地隔离沟槽179的外围部分处的导电材料的连续层。
例如，金属阻挡层46A可以作为连续材料层沉积在背侧凹陷部43和轨道腔体543中。金属阻挡层46A包括导电金属材料，其可以用作随后沉积的金属填充材料的扩散阻挡层和/或粘合促进层。金属阻挡层46A可以包括导电金属氮化物材料诸如TiN、TaN、WN或其堆叠，或者可以包括导电金属碳化物材料诸如TiC、TaC、WC或其堆叠。在一个实施方案中，金属阻挡层46A可以通过保形沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)进行沉积。金属阻挡层46A的厚度可以在2nm至8nm的范围内，诸如3nm至6nm，但是也可以采用更小和更大的厚度。在一个实施方案中，金属阻挡层46A可以基本上由导电金属氮化物诸如TiN组成。
随后，金属填充材料沉积在多个背侧凹陷部43中、轨道腔体543的剩余体积中、至少一个背侧沟槽79的侧壁上以及接触级介电层73的顶表面上，以形成金属填充材料层46B(其可以是形成为单个连续结构的连续材料层)。金属填充材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或其组合。在一个实施方案中，金属填充材料层46B可以基本上由至少一种元素金属构成。金属填充材料层46B的至少一种元素金属可以选自例如钨、钴、钌、钛和钽。在一个实施方案中，金属填充材料层46B可以基本上由单个元素金属构成。在一个实施方案中，金属填充材料层46B可以采用含氟前体气体诸如WF6进行沉积。在一个实施方案中，金属填充材料层46B可以是包括残余级氟原子作为杂质的钨层。金属填充材料层46B通过金属阻挡层46A与绝缘层32和存储器堆叠结构55间隔开，金属衬垫是阻止氟原子扩散穿过其中的金属阻挡层。
多个导电层46可以形成在多个背侧凹陷部43中，多个导电轨道结构46V可以形成在多个轨道腔体543中，并且连续金属材料层46L可以形成在每个背面沟槽79的侧壁上和接触级介电层73上。每个导电层46包括位于竖直相邻的一对介电材料层之间的金属阻挡层46A的一部分和金属填充材料层46B的一部分，该对介电材料层可以是一对绝缘层32、最底部绝缘层和栅极介电层12、或者最顶部绝缘层和绝缘覆盖层70。每个导电轨道结构46V包括金属阻挡层46A的一部分和沿着相应轨道腔体543的水平方向横向延伸的金属填充材料层46B的一部分。连续金属材料层46L包括位于背侧沟槽79中或接触级介电层73上方的金属阻挡层46A的连续部分和金属填充材料层46B的连续部分。
每个牺牲材料层42可被导电层46替换。每个牺牲间隔结构542可以用导电轨道结构46V代替。背侧腔体79’存在于每个背侧沟槽79的未填充有背侧阻挡介电层和连续的金属材料层46L的部分中。管状介电间隔物116横向围绕外延沟道部分11。在形成导电层46时，最底部的导电层46横向围绕每个管状介电间隔物116。
在图45A和图45B的处理步骤期间，至少一种导电材料沉积在从中去除牺牲间隔结构542和牺牲材料层42的体积中。一对连续导电结构(46,46V)形成在每个隔离沟槽579中及其周围。该对连续导电结构(46,46V)中的每一个包括至少两个最顶部导电层46的相应片段和两个导电轨道结构46V中的相应一个。每个隔离沟槽549内的两个导电轨道结构46V形成在隔离沟槽549的纵向侧壁上。两个导电轨道结构46V中的每一个都电短路到至少两个最顶部导电层46的片段，所述至少两个漏极选择级导电层设置在被隔离沟槽549分隔开的两个物理分离的层堆叠体中的相应一个层堆叠体内。介电填充材料部分72V位于隔离沟槽549的横向侧壁和两个导电轨道结构46V的内侧壁上的相应隔离沟槽549内。
参考图46，连续的导电材料层46L的沉积的金属材料例如通过各向同性湿法蚀刻、各向异性干法蚀刻或其组合从每个背侧沟槽79的侧壁回蚀刻。可以采用图32的处理步骤。背侧凹陷部43中的沉积金属材料的每个剩余部分构成导电层46。每个导电层46可以是导电线路结构。因此，牺牲材料层42被导电层46替换。
导电层46的子集可用作位于同一级的多个控制栅电极和与位于同一级的多个控制栅电极电互连(即电短路)的字线的组合。每个导电层46内的多个控制栅电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅电极。换句话讲，每个导电层46可以是充当用于多个竖直存储器器件的公共控制栅电极的字线。在一个实施方案中，导电层46的子集可以用作漏极选择栅极电极，该子集包括至少两个通过相应导电轨道结构46V彼此电短路的最顶部导电层。
可以通过保形沉积工艺在至少一个背侧沟槽79中和在接触级介电层73上方形成绝缘材料层。示例性保形沉积工艺包括但不限于化学气相沉积和原子层沉积。绝缘材料层包括绝缘材料，诸如氧化硅、氮化硅、介电金属氧化物、有机硅酸盐玻璃或它们的组合。在一个实施方案中，绝缘材料层可包括氧化硅。绝缘材料层可以例如通过低压化学气相沉积(LPCVD)或原子层沉积(ALD)形成。绝缘材料层的厚度可以在1.5nm至60nm的范围内，但是也可以采用更小和更大的厚度。
如果存在背侧阻挡介电层44，则绝缘材料层可以直接形成在背侧阻挡介电层44的表面上，并且直接形成在导电层46的侧壁上。如果不采用背侧阻挡介电层44，则绝缘材料层可以直接形成在绝缘层32的侧壁上，并且直接形成在导电层46的侧壁上。
执行各向异性蚀刻以从接触级介电层73上方和每个背侧沟槽79的底部去除绝缘材料层的水平部分。绝缘材料层的每个剩余部分构成绝缘间隔物74。背侧腔体79’存在于由每个绝缘间隔物74包围的体积内。
各向异性蚀刻工艺可以在存在或不存在蚀刻化学变化的情况下继续，以去除可选的背侧阻挡介电层44和平面介电部分616的位于穿过绝缘间隔物74的开口下方的部分。穿过每个背侧腔体79’下面的平面电介质部分616形成开口，从而垂直延伸背侧腔体79’。半导体材料层10的顶表面可以在每个背侧沟槽79的底部物理地暴露。每个平面电介质部分616的剩余部分在此被称为环形电介质部分616’，其可以包括半导体材料层10的半导体材料的介电氧化物，具有均匀的厚度以及穿过其中的开口。
通过将电掺杂剂注入半导体材料层10的物理地暴露的表面部分，可以在每个背侧腔体79’下方的半导体材料层10的表面部分形成源极区61。每个源极区61形成在衬底(9,10)的表面部分中，该表面部分在穿过绝缘间隔物74的相应开口下面。由于在注入工艺期间的注入的掺杂剂原子的散布和在随后活化退火工艺期间的注入的掺杂剂原子的横向扩散，每个源极区61可以具有比穿过绝缘间隔物74的开口的横向范围更大的横向范围。
半导体材料层10的在源极区61和多个外延沟道部分11之间延伸的上部构成用于多个场效应晶体管的水平半导体沟道59。水平半导体沟道59通过相应的外延沟道部分11连接到多个竖直半导体沟道60。水平半导体沟道59接触源极区61和多个外延沟道部分11。在交替叠层(32,46)内形成导电层46时提供的最底部导电层46可以包括场效应晶体管的选择栅极电极。每个源极区61形成在半导体衬底(9,10)的上部。半导体沟道(59,11,60)在每个源极区域61和相应一组漏极区域63之间延伸。半导体沟道(59,11,60)包括存储器堆叠结构55的竖直半导体沟道60。
接触通孔结构76可以形成在每个背侧腔体79’内。每个接触通孔结构76可以填充相应腔体79'。可以通过在背侧沟槽79的剩余未填充体积(即，背侧腔体79’)中沉积至少一种导电材料来形成接触通孔结构76。例如，至少一种导电材料可以包括导电衬垫76A和导电填充材料部分76B。导电衬垫76A可包括导电金属阻挡层，诸如TiN、TaN、WN、TiC、TaC、WC、其合金或其堆叠。导电衬垫76A的厚度可以在3nm至30nm的范围内，但是也可以采用更小和更大的厚度。导电填充材料部分76B可以包括金属或金属合金。例如，导电填充材料部分76B可以包括W、Cu、Al、Co、Ru、Ni、其合金或其堆叠。
可以使用覆盖在交替堆叠体(32,46)上面的接触级介电层73作为停止层来平面化至少一种导电材料。如果采用化学机械平面化(CMP)工艺，那么接触层级介电层73可以用作CMP停止层。背侧沟槽79中的至少一种导电材料的每个剩余连续部分构成背侧接触通孔结构76。
背侧接触通孔结构76延伸穿过交替叠层(32,46)，并且接触源极区61的顶表面。如果采用背侧阻挡介电层44，则背侧接触通孔结构76可以接触背侧阻挡介电层44的侧壁。
参考图47A和图47B，附加的接触通孔结构(88,86,8P)可以通过接触级介电层73形成，并且可以可选地通过后向阶梯式介电材料部分65形成。例如，除了支撑柱结构20中的虚拟漏极区域之外，漏极接触通孔结构88可以通过每个漏极区域63上的接触级介电层73形成。字线接触通孔结构86可通过接触级介电层73以及通过后向阶梯式介电材料部分65形成在导电层46上。外围器件接触通孔结构8P可以通过后向阶梯式介电材料部分65直接形成在外围器件的相应节点上。
在第四实施方案中，浅隔离沟槽和填充浅隔离沟槽的材料在比第三实施方案更晚的步骤中形成，诸如在用导电层替换牺牲材料层之后。参考图48A和图48B，可以通过在绝缘层32和牺牲材料层42的交替堆叠体(32,42)上，并且在存储器堆叠结构55和支撑柱结构20上形成接触级介电层73，从而从图6的第一示例性结构获得根据本公开的第四实施方案的第四示例性结构。接触级介电层73包括与牺牲材料层42的介电材料不同的介电材料。例如，接触级介电层73可以包括氧化硅。接触级介电层73的厚度可以在50nm至500nm的范围内，但是也可以采用更小和更大的厚度。
光致抗蚀剂层(未示出)可以施加在接触级介电层73上，并且光刻图案化以在存储器堆叠结构55的集群之间的区域中形成开口。光致抗蚀剂层中的图案可以穿过接触级介电层73、交替堆叠体(32,42)和/或采用各向异性蚀刻的后向阶梯式介电材料部分65来转移，以形成背侧沟槽79，该背侧沟槽至少从接触级介电层73的顶表面垂直延伸至衬底(9,10)的顶表面，并且横向延伸穿过存储器阵列区域100和接触区域300。在一个实施方案中，背侧沟槽79可以包括源极接触开口，其中随后可以形成源极接触通孔结构。可以例如通过灰化去除光致抗蚀剂层。
参考图49，可例如采用蚀刻工艺将蚀刻剂引入背侧沟槽79中，该蚀刻剂相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料。背侧凹陷部43形成在从中去除牺牲材料层42的体积中。牺牲材料层42的第二材料可对于绝缘层32的第一材料、后向阶梯式介电材料部分65的材料、半导体材料层10的半导体材料和存储器膜50的最外层材料选择性地去除。在一个实施方案中，牺牲材料层42可包括氮化硅，并且绝缘层32、支撑柱结构20和后向阶梯式介电材料部分65的材料可选自氧化硅和介电金属氧化物。
对于第一材料和存储器膜50的最外层选择性地移除第二材料的蚀刻工艺可以是采用湿蚀刻溶液的湿法蚀刻工艺，或者可以是将蚀刻剂以汽相引入背侧沟槽79中的气相蚀刻工艺。例如，如果牺牲材料层42包括氮化硅，则蚀刻工艺可以是将示例性结构浸入包括磷酸的湿蚀刻槽中的湿法蚀刻工艺，磷酸蚀刻对于氧化硅、硅和本领域中采用的各种其他材料有选择性的氮化硅。当背侧凹陷部43存在于先前由牺牲材料层42占据的体积内时，支撑柱结构20、后向阶梯式介电材料部分65和存储器堆叠结构55提供结构支撑。
每个背侧凹陷部43可为横向延伸的腔体，该腔体的横向尺寸大于该腔体的竖直范围。换句话讲，每个背侧凹陷部43的侧向尺寸可大于背侧凹陷部43的高度。多个背侧凹陷部43可在从中去除牺牲材料层42的第二材料的体积中形成。其中形成存储器堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔体，与背侧凹陷部43形成对比。在一个实施方案中，存储器阵列区100包括单体三维NAND串阵列，其具有设置在衬底(9,10)上方的多个器件层级。在这种情况下，每个背侧凹陷部43可限定用于接纳单体三维NAND串的阵列的相应字线的空间。
多个背侧凹陷部43中的每一个可基本平行于衬底(9,10)的顶面延伸。背侧凹陷部43可由下面的绝缘层32的顶面和上覆的绝缘层32的底面竖直地限定。在一个实施方案中，每个背侧凹陷部43可以始终具有均一高度。
任选的外延沟道部分11和半导体材料层10的物理地暴露的表面部分可以通过将半导体材料热转换和/或等离子体转换成介电材料而转换成介电材料部分。例如，可以采用热转换和/或等离子体转换将每个外延沟道部分11的表面部分转换成管状介电间隔物116，并将半导体材料层10的每个物理地暴露的表面部分转换成平面介电部分616。在一个实施方案中，每个管状介电间隔物116可以在拓扑上同胚于环面即大致环形的。如本文所用，如果元件的形状可以连续拉伸而不破坏孔或形成新的孔到环面的形状中，则该元件是拓扑同胚的。管状介电间隔物116包括介电材料，该介电材料包括与外延沟道部分11相同的半导体元素，并且另外包括至少一种非金属元素诸如氧和/或氮，使得管状介电间隔物116的材料是介电材料。在一个实施方案中，管状介电间隔物116可以包括外延沟道部分11的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。同样，每个平面介电部分616包括介电材料，该介电材料包括与半导体材料层相同的半导体元素，并且另外包括至少一种非金属元素诸如氧和/或氮，使得平面介电部分616的材料是介电材料。在一个实施方案中，平面介电部分616可以包括半导体材料层10的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。
参考图50，可以可选地形成背侧阻挡介电层(未示出)。背侧阻挡介电层(如果存在)包括用作控制栅极电介质的一部分的介电材料，该控制栅极电介质用于随后在背侧凹陷部43中形成的控制栅。在每个存储器开口内存在阻挡介电层52的情况下，背侧阻挡介电层是任选的。在省略阻挡介电层52的情况下，存在背侧阻挡介电层。背侧阻挡介电层可以包括介电金属氧化物层(诸如氧化铝层)、半导体氧化物层(诸如氧化硅层)或其层堆叠体。
通过共形沉积，至少一种导电材料可以沉积在背侧凹陷部43、背侧沟槽79的外围部分以及接触级介电层73上。沉积在背侧凹陷部43中的至少一种导电材料的每个连续部分构成导电层46。沉积在背侧凹陷部43外侧的导电材料共同构成连续金属材料层46L，该连续金属材料层是沉积在接触级介电层73上和背侧沟槽79的外围部分处的导电材料的连续层。
在说明性示例中，金属阻挡层(未明确示出)可以沉积在背侧凹陷部中。金属阻挡层包括导电金属材料，其可以用作随后沉积的金属填充材料的扩散阻挡层和/或粘合促进层。金属阻挡层可以包括导电金属氮化物材料诸如TiN、TaN、WN或其堆叠，或者可以包括导电金属碳化物材料诸如TiC、TaC、WC或其堆叠。在一个实施方案中，金属阻挡层可以通过保形沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)进行沉积。金属阻挡层的厚度可以在2nm至8nm的范围内，诸如3nm至6nm，但是也可以采用更小和更大的厚度。在一个实施方案中，金属阻挡层可以基本上由导电金属氮化物诸如TiN组成。
金属填充材料沉积在多个背侧凹陷部43中、背侧沟槽79的侧壁上以及接触级介电层73的顶表面上，以形成金属填充材料层。金属填充材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或其组合。在一个实施方案中，金属填充材料层可以基本上由至少一种元素金属构成。金属填充材料层的至少一种元素金属可以选自例如钨、钴、钌、钛和钽。在一个实施方案中，金属填充材料层可以基本上由单个元素金属构成。在一个实施方案中，金属填充材料层可以采用含氟前体气体诸如WF6进行沉积。在一个实施方案中，金属填充材料层可以是包括残余级氟原子作为杂质的钨层。金属填充材料层通过金属阻挡层与绝缘层32和存储器堆叠结构55间隔开，金属衬垫是阻止氟原子扩散穿过其中的金属阻挡层。
多个导电层46可以形成在多个背侧凹陷部43中。连续金属材料层46L可以形成在每个背侧沟槽79的侧壁上和接触级介电层73上。每个导电层46包括位于竖直相邻的一对介电材料层之间的金属阻挡层的一部分和金属填充材料层的一部分，该对介电材料层可以是一对绝缘层32、最底部绝缘层和栅极介电层12、或者最顶部绝缘层和绝缘覆盖层70。连续金属材料层46L包括位于背侧沟槽79中或接触级介电层73上方的金属阻挡层的连续部分和金属填充材料层的连续部分。背侧腔体79’存在于背侧沟槽79的每个未填充体积中。
每个牺牲材料层42可被导电层46替换。管状介电间隔物116横向围绕外延沟道部分11。在形成导电层46时，最底部的导电层46横向围绕每个管状介电间隔物116。在采用外延沟道部分11的实施方案中，外延沟道部分11作为半导体材料部分形成在每个存储器开口49的底部，并且可以具有第一导电类型的掺杂。每个垂直半导体沟道60可以形成在相应的外延沟道部分60上。
参考图51，连续导电材料层46L的沉积的金属材料例如通过各向同性湿法蚀刻、各向异性干法蚀刻或其组合从每个背侧沟槽79的侧壁并且从接触级介电层73上方回蚀刻。背侧凹陷部43中的沉积金属材料的每个剩余部分构成导电层46。每个导电层46可以是导电线路结构。因此，牺牲材料层42被导电层46替换。
导电层46的子集可用作位于同一级的多个控制栅电极和与位于同一级的多个控制栅电极电互连(即电短路)的字线的组合。每个导电层46内的多个控制栅电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅电极。换句话讲，每个导电层46可以是充当用于多个竖直存储器器件的公共控制栅电极的字线。在一个实施方案中，包括至少两个最顶层导电层的导电层46的子集可以用作漏极选择栅极电极。
介电材料层可以沉积在背侧沟槽79的外围部分处和接触级介电层73上，并且可以各向异性地蚀刻以在每个背侧沟槽79内形成绝缘间隔物74。背侧腔体79’存在于由每个绝缘间隔物74包围的体积内。各向异性蚀刻可以延伸以物理暴露每个背侧沟槽79下方的衬底(9,10)的顶表面。穿过每个背侧腔体(即，背侧沟槽79的每个未填充的体积)下面的平面电介质部分616形成开口，从而垂直延伸背侧腔体。半导体材料层10的顶表面可以在每个背侧沟槽79的底部物理地暴露。每个平面电介质部分616的剩余部分在此被称为环形电介质部分616’，其可以包括半导体材料层10的半导体材料的介电氧化物，具有均匀的厚度以及穿过其中的开口。
通过将电掺杂剂注入半导体材料层10的物理地暴露的表面部分，可以在每个背侧腔体下方的半导体材料层10的表面部分形成源极区61。每个源极区61形成在衬底(9,10)的表面部分中，该表面部分在穿过绝缘间隔物74的相应开口下面。由于在注入工艺期间的注入的掺杂剂原子的散布和在随后活化退火工艺期间的注入的掺杂剂原子的横向扩散，每个源极区61可以具有比穿过绝缘间隔物74的开口的横向范围更大的横向范围。
半导体材料层10的在源极区61和多个外延沟道部分11之间延伸的上部构成用于多个场效应晶体管的水平半导体沟道59。水平半导体沟道59通过相应的外延沟道部分11连接到多个竖直半导体沟道60。水平半导体沟道59接触源极区61和多个外延沟道部分11。在交替叠层(32,46)内形成导电层46时提供的最底部导电层46可以包括场效应晶体管的选择栅极电极。每个源极区61形成在半导体衬底(9,10)的上部。半导体沟道(59,11,60)在每个源极区域61和相应一组漏极区域63之间延伸。半导体沟道(59,11,60)包括存储器堆叠结构55的竖直半导体沟道60。
接触通孔结构76可以形成在每个背侧腔体内。每个接触通孔结构76可填充相应背侧腔体。可以通过在背侧沟槽79的剩余未填充体积(即，背侧腔体)中沉积至少一种导电材料来形成接触通孔结构76。例如，至少一种导电材料可以包括导电衬垫和导电填充材料部分。导电衬垫可包括导电金属阻挡层，诸如TiN、TaN、WN、TiC、TaC、WC、其合金或其堆叠。导电衬垫的厚度可以在3nm至30nm的范围内，但是也可以采用更小和更大的厚度。导电填充材料部分可以包括金属或金属合金。例如，导电填充材料部分可以包括W、Cu、Al、Co、Ru、Ni、其合金或其堆叠。
可以使用覆盖在交替堆叠体(32,46)上面的接触级介电层73作为停止层来平面化至少一种导电材料。如果采用化学机械平面化(CMP)工艺，那么接触层级介电层73可以用作CMP停止层。背侧接触沟槽79中的至少一种导电材料的每个剩余连续部分构成背侧接触通孔结构76。每个背侧接触通孔结构76延伸穿过交替叠层(32,46)，并且接触相应源极区域61的顶表面。
参考图52A和图52B，然后在形成导电层46(例如，选择栅极电极和字线)之后并且在形成接触通孔结构76(例如，源电极或局部互连)之后形成浅隔离沟槽379。可以通过位于漏极选择电极的层级，以及位于最底部漏极选择电极的层级之上的绝缘层32的每个层级的接触级介电层73、绝缘覆盖层70和交替堆叠体(32,46)的层的子集形成隔离沟槽379。可以例如通过在接触级介电层73上施加光致抗蚀剂层(未示出)，并且对其进行图案化以形成始终具有均匀宽度的细长开口，并且通过将光致抗蚀剂层中的开口图案转移穿过接触级介电层73、绝缘覆盖层70以及位于最底部漏极选择电极之上或层级的交替堆叠体(32,46)内的层的子集，从而形成隔离沟槽379。因此，选择隔离沟槽379的深度，使得每个隔离沟槽379的底表面位于绝缘层32的层级，所述绝缘层在最顶部控制栅极电极层级和最底部漏极选择栅极层级之间。隔离沟槽379可以彼此平行。
虽然本公开采用了一个实施方案来描述，在该实施方案中两个最顶部导电层46位于漏极选择栅极电极的层级，可用于从漏极侧选择或取消选择垂直半导体沟道，但是这里明确在漏极选择栅极层级处采用了三个或更多个最顶部导电层46的实施方案。
每个隔离沟槽379至少通过包括交替堆叠体(32,46)内的至少两个最顶部间隔材料层的一组层沿水平方向横向延伸，所述至少两个最顶部间隔材料层是至少两个最顶部导电层46。隔离沟槽379将该组层中的每个层共同分成多个片段。在一个实施方案中，每个隔离沟槽379的最底部表面可以形成在交替堆叠体(32,42)内的绝缘层32中的一个内。
参考图53，导电材料层可以沉积在每个隔离沟槽379的外围和接触级介电层73的顶表面上。在一个实施方案中，可以采用图13的处理步骤来形成导电材料层。隔离沟槽379将绝缘层32和导电层46的交替叠层(32,46)横向分成多个物理分离的层堆叠体。具体地讲，每个隔离沟槽379将交替堆叠体(32,46)横向分成两个物理分离的层堆叠体。至少两个最顶部导电层46的片段的侧壁在每个隔离沟槽379内物理暴露。导电材料层可以直接形成在每个隔离沟槽379内的两个物理分离的层堆叠体中的至少两个最顶部导电层46的片段的侧壁上。
随后，可以执行图14A和图14B的处理步骤。执行各向异性蚀刻以去除导电材料层的水平部分。隔离沟槽379中导电材料层的每个剩余部分构成大致环形的导电结构，该导电结构具有接触相应隔离沟槽379的纵向侧壁和横向侧壁的一组相邻的外侧壁。在各向异性蚀刻之后，导电材料层的每个剩余水平部分包括沿着相应隔离沟槽379的纵向方向延伸的两个导电轨道结构和位于隔离沟槽379的横向侧壁上的两个横向部分。
光致抗蚀剂层(未示出)可以被施加在导电材料层的剩余部分上和接触级介电层73上，并且可以被光刻图案化以形成覆盖每个大致环形导电结构的端部部分的开口。光致抗蚀剂层中开口区域内的大致环形导电结构的每个部分可以例如通过各向同性蚀刻来去除。通过各向同性蚀刻去除每个大致环形导电结构的两个横向部分(其位于相应隔离沟槽379的两个端部部分内)。每个大致环形的导电结构被分成两个在物理上彼此分离的导电轨道结构78。两个导电轨道结构78形成在每个隔离沟槽379内。在一个实施方案中，两个导电轨道结构78可以直接形成在至少两个最顶部导电层46的侧壁上，所述侧壁与每个中间绝缘层32的侧壁垂直重合。
两个导电轨道结构78形成在每个隔离沟槽379的纵向侧壁上。两个导电轨道结构78中的每一个都电短路到至少两个最顶部导电层46的片段，所述至少两个漏极选择级导电层设置在被隔离沟槽379分隔开的两个物理分离的层堆叠体中的相应一个层堆叠体内。在一个实施方案中，两个导电轨道结构78可以直接形成在至少两个最顶部导电层46的侧壁上，所述侧壁与物理暴露于隔离沟槽379的绝缘层32中的一个(即中间绝缘层32)的侧壁垂直重合。随后可以例如通过灰化移除光致抗蚀剂层。在一个实施方案中，每个导电轨结构78可以始终具有均匀的厚度，该厚度可以是沉积时导电材料层78L的厚度。隔离腔体379'存在于每个隔离沟槽379内。
参考图54A和图54B，介电材料可以沉积在隔离沟槽379的剩余未填充体积(即，在隔离腔体379'中)内。介电材料的多余部分可以从接触级介电层73的顶表面上方去除。介电填充材料部分77可以形成在一对导电轨道结构78之间的每个凹陷区域内。介电填充材料部分77可以形成在隔离沟槽379的横向侧壁和两个导电轨道结构78的内侧壁上。
附加的接触通孔结构(88,86,8P)可以通过接触级介电层73形成，并且可以可选地通过后向阶梯式介电材料部分65形成。例如，除了支撑柱结构20中的虚拟漏极区域之外，漏极接触通孔结构88可以通过每个漏极区域63上的接触级介电层73形成。字线接触通孔结构86可通过接触级介电层73以及通过后向阶梯式介电材料部分65形成在导电层46上。外围器件接触通孔结构8P可以通过后向阶梯式介电材料部分65直接形成在外围器件的相应节点上。
参考图55，通过执行图17的处理步骤以形成导电轨道结构178，而不是执行图53的处理步骤(该处理步骤可以与图13和图14A至图14B的处理步骤相同)，可以从图52A和图52B的第四示例性结构获得第四示例性结构的另选实施方案。换句话讲，导电轨道结构178可以通过在每个隔离沟槽379周围的物理分离的层堆叠体的至少两个最顶部导电层46的片段的物理暴露侧壁上选择性地沉积导电材料来形成，同时防止导电材料从绝缘层32的物理暴露的表面生长。
随后，可以执行图54A和图54B的处理步骤。
本公开的各种示例性结构和另选的实施方案可以包括三维存储器器件。三维存储器器件包括交替堆叠体的绝缘层32和位于衬底(9,10)上方的导电层46、延伸穿过交替堆叠体(32,46)的存储器堆叠结构55，其中存储器堆叠结构55中的每一个包括存储器膜50和接触存储器膜50的内侧壁的竖直半导体沟道60；隔离沟槽(179,579,379)，其沿着水平方向横向延伸，并且将所述交替堆叠体(32,46)内包括至少两个最顶部导电层46的一组层分成两个物理分离的层堆叠体，所述堆叠包括至少两个最顶部导电层46的相应片段；以及位于隔离沟槽(179,579,379)的纵向侧壁上并沿水平方向横向延伸的两个导电轨道结构(78,178,46V)，其中两个导电轨道结构(78,178,46V)中的每一个都电短路到位于相应物理分离的层堆叠体内的至少两个漏极选择级导电层46的片段。
在一个实施方案中，介电填充材料部分(77,72V)可位于隔离沟槽(179,579,379)内。介电填充材料部分(77,72V)可以接触隔离沟槽(179,579,379)的横向侧壁和两个导电轨道结构(78,178,46V)的内侧壁。在一个实施方案中，两个导电轨道结构(78,178,46V)中的每一个具有基本上均匀的垂直横截面形状，其与沿垂直于沟槽侧壁纵向(即，伸长)方向的水平方向的横向平移不变。垂直横截面形状的垂直平面可以垂直于隔离沟槽(179,579,379)的纵向方向。
在一个实施方案中，两个导电轨道结构(78,178)和至少两个最顶部导电层46之间的物理界面与隔离沟槽(179,379)的纵向侧壁重合。在一些实施方案中，由于最顶部导电层46的横向凹陷，两个导电轨道结构(78,178)和至少两个最顶部导电层46之间的物理界面沿着垂直于纵向方向的方向从隔离沟槽(179,379)的纵向侧壁横向偏移。在一些实施方案中，其中没有任何界面的连续延伸的导电材料层(其可以是金属阻挡层46A或金属填充材料层46B)构成两个导电轨道结构46V中的一个的一部分和位于两个物理分离的层堆叠体中的一个内的至少两个最顶部导电层46的片段的部分。
在一些实施方案中，两个导电轨道结构178中的每一个具有可变厚度，该厚度在至少两个最顶部导电层46的水平处具有局部最大值，并且在包括至少两个最顶部导电层46的该组层中的绝缘层32的每一个层级处具有至少一个局部最小值。在一些实施方案中，两个导电轨道结构178包括与导电层46不同的导电材料。
在一些实施方案中，隔离沟槽(579,379)的最底部表面位于交替堆叠体(32,46)内的绝缘层32中的一个内。
在一些实施方案中，隔离沟槽179的最底部表面位于衬底(9,10)内。介电轨道结构75位于隔离沟槽179的下部部分，并接触衬底(9,10)和两个导电轨道结构(78,178)的底表面。
在一些实施方案中，环形源极区111位于每个竖直半导体沟道60的底端处。源极区111电短路到交替堆叠体(32,46)内的至少一个最底部导电层46(即，源极)。
在一些实施方案中，三维存储器器件还可包括垂直延伸穿过交替堆叠体(32,46)的背侧接触通孔结构76；横向围绕背侧接触通孔结构76并延伸穿过交替堆叠体(32,46)的绝缘间隔物74；以及位于衬底(9,10)中并接触背侧接触通孔结构76的底表面的源极区61。
图56为根据本公开的第五实施方案的在形成绝缘层32和牺牲材料层42的交替堆叠体(32,42)之后的第五示例性结构的竖直剖面图。绝缘层32的构成可以与第一至第四实施方案中的相同。另外，牺牲材料层42的构成可以与第一至第四实施方案中的相同。绝缘层32的厚度可以与第一至第四实施方案中的相同。
牺牲材料层42包括位于所有其他牺牲材料层之上的一组一个或多个牺牲材料层42，其在本文中被称为一组至少一个漏极选择级牺牲材料层42T。该组至少一个漏极选择级牺牲材料层42T包括将被一个或多个漏极选择栅极电极替换的每个牺牲材料层，并且可以仅包括单个牺牲材料层、两个牺牲材料层或三个或更多个牺牲材料层。牺牲材料层42包括位于所有其他牺牲材料层之下的一组一个或多个牺牲材料层42，其在本文中被称为一组至少一个源极选择级牺牲材料层42B。该组至少一个源极选择级牺牲材料层42B包括将被一个或多个源极选择栅极电极替换的每个牺牲材料层，并且可以仅包括单个牺牲材料层、两个牺牲材料层或三个或更多个牺牲材料层。不属于该组至少一个漏极选择级牺牲材料层42T的或该组至少一个源极选择级牺牲材料层42B的每个牺牲材料层42W将被用于随后形成的存储器堆叠结构55的字线(例如，控制栅极电极)替换，并且在本文中被称为字线级牺牲材料层42W。
字线级牺牲材料层42W的厚度可以与第一至第四实施方案中的相同。在一个实施方案中，每个字线级牺牲材料层42W的厚度(通过平均化衬底(9,10)上的相应字线级牺牲材料层42W的厚度来测量)可以在字线级牺牲材料层42W的平均厚度的30％之内。在一个实施方案中，每个字线级牺牲材料层42W的厚度可以在字线级牺牲材料层42W的平均厚度的20％之内。在一个实施方案中，每个字线级牺牲材料层42W的厚度可以在字线级牺牲材料层42W的平均厚度的10％之内。在一个实施方案中，除了工艺引起的无意变化之外，每个字线级牺牲材料层42W的厚度可以基本上相同。字线级牺牲材料层42W的平均厚度在本文中被称为第一牺牲材料层厚度，其可以在20nm至50nm的范围内，但也可以采用更小和更大的厚度。
根据本公开的实施方案，该组至少一个漏极选择级牺牲材料层42T中的每个层的厚度可以大于字线级牺牲材料层42W的平均厚度(即，第一牺牲材料层厚度)。在一个实施方案中，该组至少一个漏极选择级牺牲材料层42T中的每个层的厚度可以在字线级牺牲材料层42W的平均厚度的120％至600％的范围内。在一个实施方案中，该组至少一个漏极选择级牺牲材料层42T中的每个层的厚度可以在字线级牺牲材料层42W的平均厚度的140％至500％的范围内。在一个实施方案中，该组至少一个漏极选择级牺牲材料层42T中的每个层的厚度可以在字线级牺牲材料层42W的平均厚度的160％至400％的范围内。在一个实施方案中，该组至少一个漏极选择级牺牲材料层42T中的每个层的厚度可以在字线级牺牲材料层42W的平均厚度的180％至300％的范围内。在该组至少一个漏极选择级牺牲材料层42T内的层的平均厚度在本文中被称为第二牺牲材料层厚度。第二牺牲材料层厚度与第一牺牲材料层厚度的比率可以在1.2至6.0、1.4至5.0、1.6至4.0和/或1.8至3.0的范围内。
根据本公开的实施方案，该组至少一个源极选择级牺牲材料层42B中的每个层的厚度可以大于字线级牺牲材料层42W的平均厚度(即，第一牺牲材料层厚度)。在一个实施方案中，该组至少一个源极选择级牺牲材料层42B中的每个层的厚度可以在字线级牺牲材料层42W的平均厚度的120％至600％的范围内。在一个实施方案中，该组至少一个源极选择级牺牲材料层42B中的每个层的厚度可以在字线级牺牲材料层42W的平均厚度的140％至500％的范围内。在一个实施方案中，该组至少一个源极选择级牺牲材料层42B中的每个层的厚度可以在字线级牺牲材料层42W的平均厚度的160％至400％的范围内。在一个实施方案中，该组至少一个源极选择级牺牲材料层42B中的每个层的厚度可以在字线级牺牲材料层42W的平均厚度的180％至300％的范围内。在该组至少一个源极选择级牺牲材料层42B内的层的平均厚度在本文中被称为第三牺牲材料层厚度。第三牺牲材料层厚度与第一牺牲材料层厚度的比率可以在1.2至6.0、1.4至5.0、1.6至4.0和/或1.8至3.0的范围内。
随后，可以执行图3的处理步骤以形成后向阶梯式介电材料部分65。
参考图57A和图57B，可以执行图4A和图4B的处理步骤，以在存储器阵列区域100中形成存储器开口49，并在接触区域300中形成支撑开口19。
参考图58，图5A至图5H的处理步骤在每个存储器开口49内形成存储器开口填充结构(11,55,62,63)，并在每个支撑开口19内形成支撑柱结构20。每个存储器开口填充结构(11,55,62,63)和每个支撑柱结构20可以包括任选的外延沟道区域11、存储器堆叠结构55、任选的介电核心62和漏极区63。每个存储器堆叠结构55包括位于字线级(其为字线级牺牲材料层42W的层级)处的竖直堆叠的存储器元件，该存储器元件位于导电层42的层级的子集内。
参考图59A和图59B，可以执行图7A和图7B的处理步骤以形成接触级介电层73并形成背侧沟槽79。每个背侧沟槽79垂直延伸穿过接触级介电层73和交替堆叠体(32,42)并延伸到衬底(9,10)的顶表面。在一个实施方案中，每个背侧沟槽79可以沿着水平方向横向延伸穿过整个交替堆叠体(32,42)，并且因此延伸穿过一组层，该组层包括交替堆叠体(32,42)内的至少两个漏极选择级间隔材料层42。每个背侧沟槽79横向将交替堆叠体(32,42)内的每个层分成多个片段，即分成相应的一对片段。因此，每个背侧沟槽79横向地将包括交替堆叠体(32,42)内的至少两个漏极选择级间隔材料层42的该组层内的每个层分成多个片段，即分成位于相应水平的相应片段对。可以例如通过灰化移除光致抗蚀剂层。
参考图60和图61A，可例如采用蚀刻工艺将蚀刻剂引入背侧沟槽79中，该蚀刻剂相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料。背侧凹陷部43形成在从中去除牺牲材料层42的体积中。牺牲材料层42的第二材料可对于绝缘层32的第一材料、后向阶梯式介电材料部分65的材料、半导体材料层10的半导体材料和存储器膜50的最外层材料选择性地去除。在一个实施方案中，牺牲材料层42可包括氮化硅，并且绝缘层32、支撑柱结构20和后向阶梯式介电材料部分65的材料可选自氧化硅和介电金属氧化物。在另一个实施方案中，牺牲材料层42可包括半导体材料诸如多晶硅，并且绝缘层32和后向阶梯式介电材料部分65的材料可选自氧化硅、氮化硅和介电金属氧化物。在这种情况下，可修改背侧沟槽79的深度，使得背侧沟槽79的最底部表面位于栅极介电层12内，即以避免半导体材料层10的顶表面的物理暴露。对于第一材料和存储器膜50的最外层选择性地去除第二材料的蚀刻工艺可以与第一至第四实施方案中的相同。
多个背侧凹陷部43可在从中去除牺牲材料层42的第二材料的体积中形成。多个背侧凹陷部43包括通过去除一组至少一个漏极选择级牺牲材料层42T形成的一组至少一个漏极选择级背侧凹陷部43T、通过去除一组至少一个源极选择级牺牲材料层42B形成的一组至少一个源极选择级背侧凹陷部43B，以及通过去除字线级牺牲材料层42W形成的字线级背侧凹陷部43W。
其中形成存储器堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔体，与背侧凹陷部43形成对比。在一个实施方案中，存储器阵列区100包括单体三维NAND串阵列，其具有设置在衬底(9,10)上方的多个器件层级。在这种情况下，每个背侧凹陷部43可限定用于接纳单体三维NAND串阵列的相应字线或选择栅极电极的空间。多个背侧凹陷部43中的每一个可基本平行于衬底(9,10)的顶面延伸。背侧凹陷部43可由下面的绝缘层32的顶面和上覆的绝缘层32的底面竖直地限定。
每个背侧凹陷部43的高度可与被去除以形成背侧凹陷部43的相应牺牲材料层42的高度相同。因此，至少一个漏极选择级背侧凹陷部43T内的每个背侧凹陷部的高度可以大于字线级背侧凹陷部43W的平均高度。字线级背侧凹陷部43W的平均高度在本文中被称为第一背侧凹陷部高度，其可以与第一牺牲材料层高度相同。在一个实施方案中，该组至少一个漏极选择级背侧凹陷部43T中的每个背侧凹陷部的高度可以在字线级背侧凹陷部43W的平均高度的120％至600％的范围内。在一个实施方案中，该组至少一个漏极选择级背侧凹陷部43T中的每个背侧凹陷部的高度可以在字线级背侧凹陷部43W的平均高度的140％至500％的范围内。在一个实施方案中，该组至少一个漏极选择级背侧凹陷部43T中的每个背侧凹陷部的高度可以在字线级背侧凹陷部43W的平均高度的160％至400％的范围内。在一个实施方案中，该组至少一个漏极选择级背侧凹陷部43T中的每个背侧凹陷部的高度可以在字线级背侧凹陷部43W的平均高度的180％至300％的范围内。在该组至少一个漏极选择级背侧凹陷部43T内的背侧凹陷部的平均高度在本文中被称为第二背侧凹陷部高度。第二背侧凹陷部高度与第一背侧凹陷部高度的比率可以在1.2至6.0、1.4至5.0、1.6至4.0和/或1.8至3.0的范围内。
另外，该组至少一个源极选择级背侧凹陷部43B中的每个背侧凹陷部的高度可以大于字线级背侧凹陷部43W的平均高度(即，第一背侧凹陷部高度)。在一个实施方案中，该组至少一个源极选择级背侧凹陷部43B中的每个背侧凹陷部的高度可以在字线级背侧凹陷部43W的平均高度的120％至600％的范围内。在一个实施方案中，该组至少一个源极选择级背侧凹陷部43B中的每个背侧凹陷部的高度可以在字线级背侧凹陷部43W的平均高度的140％至500％的范围内。在一个实施方案中，该组至少一个源极选择级背侧凹陷部43B中的每个背侧凹陷部的高度可以在字线级背侧凹陷部43W的平均高度的160％至400％的范围内。在一个实施方案中，该组至少一个源极选择级背侧凹陷部43B中的每个背侧凹陷部的高度可以在字线级背侧凹陷部43W的平均高度的180％至300％的范围内。在该组至少一个源极选择级背侧凹陷部43B内的层的平均高度在本文中被称为第三背侧凹陷部高度。第三背侧凹陷部高度与第一背侧凹陷部高度的比率可以在1.2至6.0、1.4至5.0、1.6至4.0和/或1.8至3.0的范围内。
在一个实施方案中，存储器阵列区100包括单体三维NAND串阵列，其具有设置在衬底(9,10)上方的多个器件层级。在这种情况下，每个字线级背侧凹陷部43W可限定用于接纳单体三维NAND串的阵列的相应字线的空间。
任选的外延沟道部分11和半导体材料层10的物理地暴露的表面部分可以通过将半导体材料热转换和/或等离子体转换成介电材料而转换成介电材料部分。例如，可以采用热转换和/或等离子体转换将每个外延沟道部分11的表面部分转换成管状介电间隔物116，并将半导体材料层10的每个物理地暴露的表面部分转换成平面介电部分616。在一个实施方案中，每个管状介电间隔物116可以在拓扑上同胚于环面即大致环形的。如本文所用，如果元件的形状可以连续拉伸而不破坏孔或形成新的孔到环面的形状中，则该元件是拓扑同胚的。管状介电间隔物116包括介电材料，该介电材料包括与外延沟道部分11相同的半导体元素，并且另外包括至少一种非金属元素诸如氧和/或氮，使得管状介电间隔物116的材料是介电材料。在一个实施方案中，管状介电间隔物116可以包括外延沟道部分11的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。同样，每个平面介电部分616包括介电材料，该介电材料包括与半导体材料层相同的半导体元素，并且另外包括至少一种非金属元素诸如氧和/或氮，使得平面介电部分616的材料是介电材料。在一个实施方案中，平面介电部分616可以包括半导体材料层10的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。
参考图61B，可以可选地形成背侧阻挡介电层44。背侧阻挡介电层44(如果存在)包括用作控制栅极电介质的介电材料，该控制栅极电介质用于随后在背侧凹陷部43中形成的控制栅。在每个存储器开口内存在阻挡介电层52的情况下，背侧阻挡介电层44是任选的。在省略阻挡介电层52的情况下，存在背侧阻挡介电层44。
背侧阻挡介电层44可以形成在背侧凹陷部43中和背侧沟槽79的侧壁上。背侧阻挡介电层44可以直接形成在背侧凹陷部43内的绝缘层32的水平表面和存储器堆叠结构55的侧壁上。如果形成背侧阻挡介电层44，那么在形成背侧阻挡介电层44之前形成管状介电间隔物116和平面介电部分616是任选的。在一个实施方案中，背侧阻挡介电层44可以通过诸如原子层沉积(ALD)的保形沉积工艺形成。背侧阻挡介电层44可以基本上由氧化铝组成。背侧阻挡介电层44的厚度可以在1nm至15nm的范围内，诸如2nm至6nm，但是也可以采用更小和更大的厚度。
背侧阻挡介电层44的介电材料可以是介电金属氧化物(诸如氧化铝)，至少一种过渡金属元素的介电氧化物，至少一种镧系元素的介电氧化物，铝、至少一种过渡金属元素和/或至少一种镧系元素的组合的介电氧化物。另选地或另外地，背侧阻挡介电层44可以包括氧化硅层。可以通过诸如化学气相沉积或原子层沉积的保形沉积方法来沉积背侧阻挡介电层44。背侧阻挡介电层44形成在背侧沟槽79的侧壁、绝缘层32的水平表面和侧壁、存储器堆叠结构55的侧壁表面的物理暴露于背侧凹陷部43的部分以及平面电介质部分616的顶表面上。背侧腔体79’存在于每个背侧沟槽79的未填充有背侧阻挡介电层44的部分内。
参考图61C，连续金属阻挡层46L可以沉积在背侧凹陷部43中。连续金属阻挡层46L包括导电金属材料，其可以用作随后沉积的金属填充材料的扩散阻挡层和/或粘合促进层。连续金属阻挡层46L可以包括导电金属氮化物材料诸如TiN、TaN、WN或其堆叠，或者可以包括导电金属碳化物材料诸如TiC、TaC、WC或其堆叠。在一个实施方案中，连续金属阻挡层46L可以通过保形沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)进行沉积。连续金属阻挡层46L的厚度可以在2nm至8nm的范围内，诸如3nm至6nm，但是也可以采用更小和更大的厚度。在一个实施方案中，连续金属阻挡层46L可以基本上由导电金属氮化物诸如TiN组成。
包括第一金属的金属填充材料沉积在多个背侧凹陷部43中、至少一个背侧沟槽79的侧壁上以及接触级介电层73的顶表面上，以形成金属填充材料层46M。金属填充材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或其组合。在一个实施方案中，金属填充材料层46M可以基本上由至少一种元素金属构成。金属填充材料层46M的至少一种元素金属可以选自例如钨、铜、钌、钛和钽。在一个实施方案中，金属填充材料层46M可以基本上由单个元素金属构成。在一个实施方案中，金属填充材料层46M可以采用含氟前体气体诸如WF6进行沉积。在一个实施方案中，金属填充材料层46M可以是包括残余级氟原子作为杂质的钨层。金属填充材料层46M通过连续金属阻挡层46L与绝缘层32和存储器堆叠结构55间隔开，金属衬垫是阻止氟原子扩散穿过其中的金属阻挡层。
选择金属填充材料层46M的厚度，使得金属填充材料层46M完全填充每个字线级背侧凹陷部43W，并且不完全填充该组至少一个漏极选择级背侧凹陷部43T和该组至少一个源极选择级背侧凹陷部43B中的背侧凹陷部(43T,43B)。漏极选择级空隙43T'(其为未填充的体积)存在于至少一个漏极选择级背侧凹陷部43T中的每一个内，并且源极选择级空隙43B'(其为另一个未填充的体积)存在于至少一个源极选择级背侧凹陷部43B中的每一个内。
参考图61D，执行各向异性蚀刻工艺以从背侧凹陷部79内去除包括第一金属和连续金属阻挡层46L的金属填充材料的部分。各向异性蚀刻可对背侧阻挡介电层44的材料和/或接触级介电层73的介电材料具有选择性。金属填充材料层46M被分成包括金属填充材料的多个第一金属部分46B。每个第一金属部分46B被限定在包括相应绝缘材料的垂直相邻的一对层(12,32,70)之间的单个层级内。连续金属阻挡层46L被分成多个金属阻挡层46A。每个金属阻挡层46A被限定在包括相应绝缘材料的垂直相邻的一对层(12,32,70)之间的单个层级内，并在其中嵌入相应的第一金属部分46B。
在一个实施方案中，金属阻挡层46A和第一金属部分46B可以从背侧沟槽79的侧壁横向凹陷。因此，金属阻挡层46A和第一金属部分46B的侧壁可以从背侧沟槽79的侧壁横向偏移横向偏移距离，该横向偏移距离可以在3nm至30nm的范围内，但也可采用更小或更大的横向偏移距离。
金属阻挡层46A和第一金属部分46B的组合形成在每个背侧凹陷部43内。字线级处的每个金属阻挡层46A(即，字线级背侧凹陷部43W的高度)在本文中被称为字线级金属阻挡层46AW。字线级处的每个第一金属部分46B在本文中被称为字线级第一金属部分46BW。字线级第一金属部分的基本垂直的侧壁可以从位于相同层级的字线级金属阻挡层46AW的顶部水平部分的物理暴露的侧壁延伸到字线级金属阻挡层46AW的底部水平部分的物理暴露的侧壁。
在至少一个漏极选择级背侧凹陷部43T的层级处的每个金属阻挡层46A在本文中被称为漏极选择级金属阻挡层46AT。在漏极选择级(即，漏极选择级背侧凹陷部43T的高度)处的每个第一金属部分46B在本文中被称为漏极选择级第一金属部分46BT。漏极选择级空隙43T'存在于每个漏极选择级第一金属部分46BT内。
在至少一个源极选择级背侧凹陷部43B的层级处的每个金属阻挡层46A在本文中被称为源极选择级金属阻挡层46AB。在源极选择级(即，源极选择级背侧凹陷部43T的高度)处的每个第一金属部分46B在本文中被称为源极选择级第一金属部分46BB。源极选择级空隙43B'存在于每个源极选择级第一金属部分46BB内。
参考图61E，包括第二金属的第二金属层46N可以沉积在漏极选择级背侧凹陷部43T和源极选择级背侧凹陷部43B的未填充体积内。具体地讲，第二金属层46N可通过非选择性沉积方法或通过选择性沉积方法沉积在每个漏极选择级空隙43T'内、在每个源极选择级空隙43B'内，并且任选地在背侧沟槽79的侧壁上。在一个实施方案中，第二金属层46N包括具有与第一金属(即，第一金属部分46B的金属填充材料)不同的组成的第二金属。在一个实施方案中，第二金属层46N包括一种金属，该金属可以在与漏极选择级空隙43T'的高度和/或源极选择级空隙43B'的高度相对应的厚度处提供较低的电阻率。
例如，在约20nm的高度处，用作第二金属的钴可提供约15μOhm-cm的电阻率，而钨或钼提供17μOhm-cm至27μOhm-cm范围内的电阻率。在一个实施方案中，第一金属部分46A的第一金属可基本上由钨组成或基本上由钼组成，第二金属层46N的第二金属可基本上由钴组成。
参考图61F，执行各向异性蚀刻以从背侧沟槽79的体积内部去除第二金属层46N。第二金属层46N的剩余部分包括被限定在字线级中的相应一个中的离散的第二金属部分46C。第二金属部分46C包括嵌入在相应漏极选择级第一金属部分46BT内的至少一个漏极选择级第二金属部分46CT、与相应字线级第一金属部分46BW的侧壁接触的字线级第二金属部分46CW，以及嵌入在相应源极选择级第一金属部分46BB内的至少一个源极选择级第二金属部分46CB。
导电层(46S,46W,46D)填充背侧凹陷部43的体积。每个导电层(46S,46W,46D)包括连续金属阻挡层46L、金属填充材料层46M和第二金属层46N的剩余部分。导电层(46S,46W,46D)包括至少一个漏极选择级导电层(即，漏极选择栅极电极)46D、位于至少一个漏极选择级导电层46D之下的字线级导电层(即，字线/控制栅极电极)46W，以及在字线级导电层46W之下的至少一个源极选择级导电层(即，源极选择栅极电极)46S。
每个字线级导电层46W包括字线级金属阻挡层46AW，其包括顶部水平部分、底部水平部分和连接顶部水平部分和底部水平部分的垂直部分。每个字线级导电层46W还包括嵌入在字线级金属阻挡层46AW内并且在字线级金属阻挡层46AW的顶部水平部分和字线级金属阻挡层46AW的底部水平部分之间的整个体积内具有均匀厚度的字线级第一金属部分46BW。
至少一个漏极选择级导电层46D中的每一个包括漏极选择级金属阻挡层46AT、嵌入漏极选择级金属阻挡层46AT内的漏极选择级第一金属部分46BT以及位于漏极选择级金属阻挡层46AT的顶部水平部分和漏极选择级金属阻挡层46AT的底部水平部分之间的体积内的漏极选择级第二金属部分46CT。
至少一个源极选择级导电层46S中的每一个包括源极选择级金属阻挡层46AB、嵌入漏极选择级金属阻挡层46AB内的源极选择级第一金属部分46BB以及位于源极选择级金属阻挡层46AB的顶部水平部分和源极选择级金属阻挡层46AB的底部水平部分之间的体积内的源极选择级第二金属部分46CB。
金属阻挡层46A和第一金属部分46B的每个侧壁可以与背侧沟槽79的最近侧侧壁横向间隔开。靠近最近侧背侧沟槽79的金属阻挡层46A的侧壁和第一金属部分46B可以被第二金属部分46C中的相应一个覆盖。因此，第二金属部分46C的侧壁可以是物理地暴露于背侧腔体79'的导电层(46S,46W,46D)的唯一侧壁。导电层(46S,46W,46D)的这些侧壁可以与背侧阻挡介电层44的物理暴露表面基本上垂直重合。
根据本公开的第六实施方案，通过省略使金属阻挡层46A和第一金属部分46B的侧壁从图61D的背侧沟槽79的侧壁横向凹陷的处理步骤，可以从第五示例性结构获得第六示例性结构。因此，可以执行第五实施方案的所有处理步骤直到图61C的处理步骤。图62A至图62C是在用于第六示例性结构的图61C的处理步骤之后的第六示例性结构的区域的顺序垂直剖面图。
参考图62A，执行各向异性蚀刻工艺以从背侧凹陷部79内去除包括第一金属和连续金属阻挡层46L的金属填充材料的部分。各向异性蚀刻可对背侧阻挡介电层44的材料和/或接触级介电层73的介电材料具有选择性。金属填充材料层46M被分成包括金属填充材料的多个第一金属部分46B。每个第一金属部分46B被限定在包括相应绝缘材料的垂直相邻的一对层(12,32,70)之间的单个层级内。连续金属阻挡层46L被分成多个金属阻挡层46A。
每个金属阻挡层46A被限定在包括相应绝缘材料的垂直相邻的一对层(12,32,70)之间的单个层级内，并在其中嵌入相应的第一金属部分46B。第一金属部分46B和金属阻挡层46A中的每一个被限定在背侧凹陷部43的相应一个内。金属阻挡层46A和第一金属部分46B的物理暴露侧壁可以与背侧阻挡介电层44的物理暴露侧壁基本上垂直重合，或者如果不存在背侧阻挡介电层44，则与背侧沟槽79的相应一个的侧壁基本上垂直重合。
金属阻挡层46A和第一金属部分46B的组合形成在每个背侧凹陷部43内。字线级处的每个金属阻挡层46A(即，字线级背侧凹陷部43W的高度)在本文中被称为字线级金属阻挡层46AW。字线级处的每个第一金属部分46B在本文中被称为字线级第一金属部分46BW。字线级第一金属部分的基本垂直的侧壁可以从位于相同层级的字线级金属阻挡层46AW的顶部水平部分的物理暴露的侧壁延伸到字线级金属阻挡层46AW的底部水平部分的物理暴露的侧壁。在一个实施方案中，金属阻挡层46A的物理暴露侧壁和第一金属部分46B的物理暴露侧壁可以与背侧沟槽79的侧壁垂直重合，或者与背侧沟槽79内的背侧阻挡介电层44的侧壁垂直重合。
在至少一个漏极选择级背侧凹陷部43T的层级处的每个金属阻挡层46A在本文中被称为漏极选择级金属阻挡层46AT。在漏极选择级(即，漏极选择级背侧凹陷部43T的高度)处的每个第一金属部分46B在本文中被称为漏极选择级第一金属部分46BT。未填充的体积(其在本文中被称为漏极选择级空隙43T')存在于每个漏极选择级第一金属部分46BT内。
在至少一个源极选择级背侧凹陷部43B的层级处的每个金属阻挡层46A在本文中被称为源极选择级金属阻挡层46AB。在源极选择级(即，源极选择级背侧凹陷部43T的高度)处的每个第一金属部分46B在本文中被称为源极选择级第一金属部分46BB。附加的未填充的体积(其在本文中被称为源极选择级空隙43B')存在于每个源极选择级第一金属部分46BB内。
参考图62B，通过执行图61E的处理步骤，包括第二金属的第二金属层46N可以沉积在漏极选择级背侧凹陷部43T和源极选择级背侧凹陷部43B的未填充体积内。因此，第二金属层46N可通过非选择性沉积方法或通过选择性沉积方法沉积在每个漏极选择级空隙43T'内、在每个源极选择级空隙43B'内，并且任选地在背侧沟槽79的侧壁上。在一个实施方案中，第二金属层46N包括具有与第一金属(即，第一金属部分46B的金属填充材料)不同的组成的第二金属。在一个实施方案中，第二金属层46N包括一种金属，该金属可以在与漏极选择级空隙43T'的高度和/或源极选择级空隙43B'的高度相对应的厚度处提供较低的电阻率。
参考图62C，执行各向异性蚀刻以从背侧沟槽79的体积内部去除第二金属层46N。第二金属层46N的剩余部分包括被限定在选择栅极级中的相应一个中的离散的第二金属部分46C。第二金属部分46C包括嵌入在相应漏极选择级第一金属部分46BT内的至少一个漏极选择级第二金属部分46CT，以及嵌入在相应源极选择级第一金属部分46BB内的至少一个源极选择级第二金属部分46CB。
导电层(46S,46W,46D)填充背侧凹陷部43的体积。每个导电层(46S,46W,46D)包括连续金属阻挡层46L、金属填充材料层46M和第二金属层46N的剩余部分。导电层(46S,46W,46D)包括至少一个漏极选择级导电层(即，漏极选择栅极电极)46D、位于至少一个漏极选择级导电层46D之下的字线级导电层(即，字线/控制栅极电极)46W，以及在字线级导电层46W之下的至少一个源极选择级导电层(即，源极选择栅极电极)46S。
每个字线级导电层46W包括字线级金属阻挡层46AW，其包括顶部水平部分、底部水平部分和连接顶部水平部分和底部水平部分的垂直部分。每个字线级导电层46W还包括嵌入在字线级金属阻挡层46AW内并且在字线级金属阻挡层46AW的顶部水平部分和字线级金属阻挡层46AW的底部水平部分之间的整个体积内具有均匀厚度的字线级第一金属部分46BW。每个字线级导电层46W可以排除第二金属46C。
至少一个漏极选择级导电层46D中的每一个包括漏极选择级金属阻挡层46AT、嵌入漏极选择级金属阻挡层46AT内的漏极选择级第一金属部分46BT以及位于漏极选择级金属阻挡层46AT的顶部水平部分和漏极选择级金属阻挡层46AT的底部水平部分之间的体积内的漏极选择级第二金属部分46CT。
至少一个源极选择级导电层46S中的每一个包括源极选择级金属阻挡层46AB、嵌入漏极选择级金属阻挡层46AB内的源极选择级第一金属部分46BB以及位于源极选择级金属阻挡层46AB的顶部水平部分和源极选择级金属阻挡层46AB的底部水平部分之间的体积内的源极选择级第二金属部分46CB。
金属阻挡层46A和第一金属部分46B的每个远侧侧壁物理地暴露于背侧沟槽79内的背侧腔体79'中的相应一个。如本文所用，金属阻挡层46A或第一金属部分46B的“远侧壁”是指位于存储器堆叠结构55的相对侧上并靠近背侧沟槽79的侧壁。第二金属部分46C的每个远侧侧壁可以物理地暴露于背侧沟槽79内的背侧腔体79'中的相应一个。
根据本公开的第七实施方案，通过在形成交替堆叠体(32,42)期间(即，在图56的处理步骤期间)改变至少一个源极选择级牺牲材料层42B的厚度，可以从第五示例性结构获得第七示例性结构，使得源极选择栅极电极具有与字线相同的厚度，并且比漏极选择栅极电极薄。
具体地讲，字线级牺牲材料层42W的厚度可以与第五实施方案中的相同。在一个实施方案中，每个字线级牺牲材料层42W的厚度(通过平均化衬底(9,10)上的相应字线级牺牲材料层42W的厚度来测量)可以在字线级牺牲材料层42W的平均厚度的30％之内。在一个实施方案中，每个字线级牺牲材料层42W的厚度可以在字线级牺牲材料层42W的平均厚度的20％之内。在一个实施方案中，每个字线级牺牲材料层42W的厚度可以在字线级牺牲材料层42W的平均厚度的10％之内。在一个实施方案中，除了工艺引起的无意变化之外，每个字线级牺牲材料层42W的厚度可以基本上相同。字线级牺牲材料层42W的平均厚度在本文中被称为第一牺牲材料层厚度，其可以在20nm至50nm的范围内，但也可以采用更小和更大的厚度。
该组至少一个漏极选择级牺牲材料层42T中的每层的厚度可以与第五实施方案中的相同。因此，该组至少一个漏极选择级牺牲材料层42T中的每个层的厚度可以大于字线级牺牲材料层42W的平均厚度(即，第一牺牲材料层厚度)。在一个实施方案中，该组至少一个漏极选择级牺牲材料层42T中的每个层的厚度可以在字线级牺牲材料层42W的平均厚度的120％至600％的范围内。在一个实施方案中，该组至少一个漏极选择级牺牲材料层42T中的每个层的厚度可以在字线级牺牲材料层42W的平均厚度的140％至500％的范围内。在一个实施方案中，该组至少一个漏极选择级牺牲材料层42T中的每个层的厚度可以在字线级牺牲材料层42W的平均厚度的160％至400％的范围内。在一个实施方案中，该组至少一个漏极选择级牺牲材料层42T中的每个层的厚度可以在字线级牺牲材料层42W的平均厚度的180％至300％的范围内。在该组至少一个漏极选择级牺牲材料层42T内的层的平均厚度在本文中被称为第二牺牲材料层厚度。第二牺牲材料层厚度与第一牺牲材料层厚度的比率可以在1.2至6.0、1.4至5.0、1.6至4.0和/或1.8至3.0的范围内。
根据本公开的实施方案，该组至少一个源极选择级牺牲材料层42B中的每个层的厚度可以大致与字线级牺牲材料层42W的平均厚度(即，第一牺牲材料层厚度)相同。在一个实施方案中，该组至少一个源极选择级牺牲材料层42B中的每个层的厚度可以在字线级牺牲材料层42W的平均厚度的70％至110％的范围内。在一个实施方案中，该组至少一个源极选择级牺牲材料层42B中的每个层的厚度可以在字线级牺牲材料层42W的平均厚度的80％至105％的范围内。在一个实施方案中，该组至少一个源极选择级牺牲材料层42B中的每个层的厚度可以在字线级牺牲材料层42W的平均厚度的90％至100％的范围内。在一个实施方案中，该组至少一个源极选择级牺牲材料层42B中的每个层的厚度可以大致与字线级牺牲材料层42W的平均厚度相同。在该组至少一个源极选择级牺牲材料层42B内的层的平均厚度在本文中被称为第三牺牲材料层厚度。第三牺牲材料层厚度与第一牺牲材料层厚度的比率可以在0.7至1.1、0.8至1.05和/或0.9至1的范围内。
参考图63A，可以执行图60和图61A的处理步骤。多个背侧凹陷部43可在从中去除牺牲材料层42的第二材料的体积中形成。多个背侧凹陷部43包括通过去除一组至少一个漏极选择级牺牲材料层42T形成的一组至少一个漏极选择级背侧凹陷部43T、通过去除一组至少一个源极选择级牺牲材料层42B形成的一组至少一个源极选择级背侧凹陷部43B，以及通过去除字线级牺牲材料层42W形成的字线级背侧凹陷部43W。源极选择级背侧凹陷部43B的厚度可以与每个字线级背侧凹陷部43W的厚度相同。
参考图63B，可以可选地形成背侧阻挡介电层44。如果形成背侧阻挡介电层44，则可以采用图61B的处理步骤。
参考图63C，与第五实施方案中一样，连续金属阻挡层46L可以沉积在背侧凹陷部43中。
包括第一金属的金属填充材料沉积在多个背侧凹陷部43中、至少一个背侧沟槽79的侧壁上以及接触级介电层73的顶表面上，以形成金属填充材料层46M。金属填充材料可以具有相同的组成，并且可以采用与第五实施方案中相同的方法沉积。金属填充材料层46M通过连续金属阻挡层46L与绝缘层32和存储器堆叠结构55间隔开，金属衬垫是阻止氟原子扩散穿过其中的金属阻挡层。
选择金属填充材料层46M的厚度，使得金属填充材料层46M完全填充每个字线级背侧凹陷部43W和每个源极选择级背侧凹陷部43B，并且不完全填充该组至少一个漏极选择级背侧凹陷部43T中的背侧凹陷部。漏极选择级空隙43T'(其为未填充的体积)存在于至少一个漏极选择级背侧凹陷部43T中的每一个内。每个源极选择级背侧凹陷部43B的整个体积完全被任选的背侧阻挡介电层44、连续金属阻挡层46L和金属填充材料层46M的组合填充。
参考图63D，执行各向异性蚀刻工艺以从背侧凹陷部79内去除包括第一金属和连续金属阻挡层46L的金属填充材料的部分。各向异性蚀刻可对背侧阻挡介电层44的材料和/或接触级介电层73的介电材料具有选择性。金属填充材料层46M被分成包括金属填充材料的多个第一金属部分46B。每个第一金属部分46B被限定在包括相应绝缘材料的垂直相邻的一对层(12,32,70)之间的单个层级内。连续金属阻挡层46L被分成多个金属阻挡层46A。每个金属阻挡层46A被限定在包括相应绝缘材料的垂直相邻的一对层(12,32,70)之间的单个层级内，并在其中嵌入相应的第一金属部分46B。
金属阻挡层46A和第一金属部分46B中的每一个被限定在背侧凹陷部43中的相应一个内。在一个实施方案中，金属阻挡层43A的侧壁和第一金属部分43B的侧壁可以与背侧沟槽79的侧壁垂直重合，或者与背侧阻挡介电层44的侧壁垂直重合。
金属阻挡层46A和第一金属部分46B的组合形成在每个背侧凹陷部43内。字线级处的每个金属阻挡层46A(即，字线级背侧凹陷部43W的高度)在本文中被称为字线级金属阻挡层46AW。字线级处的每个第一金属部分46B在本文中被称为字线级第一金属部分46BW。字线级第一金属部分的基本垂直的侧壁可以从位于相同层级的字线级金属阻挡层46AW的顶部水平部分的物理暴露的侧壁延伸到字线级金属阻挡层46AW的底部水平部分的物理暴露的侧壁。
在至少一个漏极选择级背侧凹陷部43T的层级处的每个金属阻挡层46A在本文中被称为漏极选择级金属阻挡层46AT。在漏极选择级(即，漏极选择级背侧凹陷部43T的高度)处的每个第一金属部分46B在本文中被称为漏极选择级第一金属部分46BT。漏极选择级空隙43T'存在于每个漏极选择级第一金属部分46BT内。
在至少一个源极选择级背侧凹陷部43B的层级处的每个金属阻挡层46A在本文中被称为源极选择级金属阻挡层46AB。在源极选择级(即，源极选择级背侧凹陷部43T的高度)处的每个第一金属部分46B在本文中被称为源极选择级第一金属部分46BB。源极选择级第一金属部分46BB的基本垂直的侧壁可以从位于相同层级的源极选择级金属阻挡层46AB的顶部水平部分的物理暴露的侧壁延伸到源极选择级金属阻挡层46AB的底部水平部分的物理暴露的侧壁。
参考图63E，包括第二金属的第二金属部分(46CT,46CX)可通过选择性沉积方法沉积在第一金属部分46B和金属阻挡层46A的表面上。在选择性沉积工艺期间，第二金属从诸如第一金属部分46B和金属阻挡层46A的表面的金属表面生长，并且不从诸如背侧阻挡介电层44的表面的介电材料的表面生长。这种选择性沉积工艺采用仅在暴露的金属表面上但不在绝缘表面上发生的成核工艺。
在一个实施方案中，第二金属可通过执行一系列处理步骤至少两次来沉积，所述一系列处理步骤包括：采用自终止化学气相沉积工艺沉积第二金属的第一步骤，该工艺采用含第二金属的前体气体和氢气；以及通过基于NH3的等离子体处理工艺从先前沉积的第二金属的表面去除残留的碳的第二步骤。
用于选择性沉积第二金属的示例性方法是在钨或铜上沉积钴。在这种情况下，第一金属部分46B可基本上由铜组成或基本上由钨组成。可首先用氢等离子体处理第一金属部分46B的物理暴露表面以去除表面氧化物。可以执行使用金属前体气体和氢载气的热化学气相沉积以使第二金属(诸如钴)沉积在第一金属部分46B的表面上，而不使第二金属沉积在介电表面上。来自沉积的第二金属部分中的金属前体气体的残余碳累积在可导致沉积速率的逐渐降低。在这种情况下，去除残留碳原子的等离子体处理可以恢复第二金属沉积工艺的沉积速率。例如，可以在第二金属沉积循环之间间歇地执行NH3等离子体处理工艺，以重置第二金属的沉积速率。
选择性金属沉积工艺可以在每个漏极选择级空隙43T'内沉积第二金属并完全填充每个漏极选择级空隙43T'。在漏极选择级内形成并填充相应的漏极选择级空隙43T'的第二金属的每个部分构成漏极选择级第二金属部分46CT。每个漏极选择级第二金属部分46CT可以横向突出到背侧沟槽79中的相应一个中。另外，选择性金属沉积工艺可以将第二金属沉积在字线级第一金属部分46BW的侧壁和至少一个源极选择级第一金属部分46BB的每个侧壁上，以形成突出的第二金属部分46CX。至少一个漏极选择级第二金属部分46CT和突出的第二金属部分46CX统称为第二金属部分46C。
参考图63F，执行各向异性蚀刻以去除位于背侧沟槽79的体积内的第二金属部分46C的子部分。突出的第二金属部分46CX可以通过各向异性蚀刻完全去除。至少一个漏极选择级第二金属部分46CT的每个剩余部分可以包括物理暴露于背侧腔体79’的侧壁，并且与背侧阻挡介电层44的侧壁或背侧沟槽79的侧壁垂直重合。每个漏极选择级第二金属部分46CT嵌入在相应的漏极选择级第一金属部分46BT中。
导电层(46S,46W,46D)填充背侧凹陷部43的体积。每个导电层(46S,46W,46D)包括连续金属阻挡层46L和金属填充材料层46M。导电层(46S,46W,46D)包括至少一个漏极选择级导电层(即，漏极选择栅极电极)46D、位于至少一个漏极选择级导电层46D之下的字线级导电层(即，字线/控制栅极电极)46W，以及在字线级导电层46W之下的至少一个源极选择级导电层(即，源极选择栅极电极)46S。漏极选择级导电层46D包括相应的漏极选择级第二金属部分46CT，但是层46S和46W不包括。
每个字线级导电层46W包括字线级金属阻挡层46AW，其包括顶部水平部分、底部水平部分和连接顶部水平部分和底部水平部分的垂直部分。每个字线级导电层46W还包括嵌入在字线级金属阻挡层46AW内并且在字线级金属阻挡层46AW的顶部水平部分和字线级金属阻挡层46AW的底部水平部分之间的整个体积内具有均匀厚度的字线级第一金属部分46BW。
至少一个漏极选择级导电层46D中的每一个包括漏极选择级金属阻挡层46AT、嵌入漏极选择级金属阻挡层46AT内的漏极选择级第一金属部分46BT以及位于漏极选择级金属阻挡层46AT的顶部水平部分和漏极选择级金属阻挡层46AT的底部水平部分之间的体积内的漏极选择级第二金属部分46CT。
至少一个源极选择级导电层46S中的每一个包括源极选择级金属阻挡层46AB和嵌入源极选择级金属阻挡层46AB内的源极选择级第一金属部分46BB。
金属阻挡层46A和第一金属部分46B的每个侧壁可以位于或靠近包括背侧阻挡介电层44的侧壁的垂直面，或者如果背侧阻挡介电层44不存在，则位于或靠近包括背侧沟槽79的侧壁的垂直面。
图64示出了在图61F、图62C或图63F的处理步骤中的第五、第六或第七示例性结构的垂直剖视图。虽然图64示出了看起来比字线级导电层46W更厚的源极选择级导电层46S，但应当理解，在第七示例性结构的情况下，每个源极选择级导电层46S的厚度(即高度)可以在字线级导电层46W的平均厚度的0.7倍至字线级导电层46W的平均厚度的1.1倍的范围内。
参考图65，在形成导电层46之后，可以在每个背侧沟槽79中形成绝缘材料部分。例如，可以通过保形沉积工艺在至少一个背侧沟槽79中和在接触级介电层73上方形成绝缘材料层。示例性保形沉积工艺包括但不限于化学气相沉积和原子层沉积。绝缘材料层包括绝缘材料，诸如氧化硅、氮化硅、介电金属氧化物、有机硅酸盐玻璃或它们的组合。在一个实施方案中，绝缘材料层可包括氧化硅。绝缘材料层可以例如通过低压化学气相沉积(LPCVD)或原子层沉积(ALD)形成。绝缘材料层的厚度可以在1.5nm至60nm的范围内，但是也可以采用更小和更大的厚度。
如果存在背侧阻挡介电层44，则绝缘材料层可以直接形成在背侧阻挡介电层44的表面上，并且直接形成在导电层46的侧壁上。如果不采用背侧阻挡介电层44，则绝缘材料层可以直接形成在绝缘层32的侧壁上，并且直接形成在导电层46的侧壁上。
执行各向异性蚀刻以从接触级介电层73上方和每个背侧沟槽79的底部去除绝缘材料层的水平部分。绝缘材料层的每个剩余部分构成绝缘间隔物74。背侧腔体79’存在于由每个绝缘间隔物74包围的体积内。
各向异性蚀刻工艺可以在存在或不存在蚀刻化学变化的情况下继续，以去除可选的背侧阻挡介电层44和平面介电部分616的位于穿过绝缘间隔物74的开口下方的部分。穿过每个背侧腔体79’下面的平面电介质部分616形成开口，从而垂直延伸背侧腔体79’。半导体材料层10的顶表面可以在每个背侧沟槽79的底部物理地暴露。每个平面电介质部分616的剩余部分在此被称为环形电介质部分616’，其可以包括半导体材料层10的半导体材料的介电氧化物，具有均匀的厚度以及穿过其中的开口。
通过将电掺杂剂注入半导体材料层10的物理地暴露的表面部分，可以在每个背侧腔体79’下方的半导体材料层10的表面部分形成源极区61。每个源极区61形成在衬底(9,10)的表面部分中，该表面部分在穿过绝缘间隔物74的相应开口下面。由于在注入工艺期间的注入的掺杂剂原子的散布和在随后活化退火工艺期间的注入的掺杂剂原子的横向扩散，每个源极区61可以具有比穿过绝缘间隔物74的开口的横向范围更大的横向范围。
半导体材料层10的在源极区61和多个外延沟道部分11之间延伸的上部构成用于多个场效应晶体管的水平半导体沟道59。水平半导体沟道59通过相应的外延沟道部分11连接到多个竖直半导体沟道60。水平半导体沟道59接触源极区61和多个外延沟道部分11。在交替堆叠体(32,46)内形成导电层46时提供的源极选择级导电层46可以包括场效应晶体管的选择栅极电极。每个源极区61形成在半导体衬底(9,10)的上部。半导体沟道(59,11,60)在每个源极区域61和相应一组漏极区域63之间延伸。半导体沟道(59,11,60)包括存储器堆叠结构55的竖直半导体沟道60。
背侧接触通孔结构76可以形成在每个背侧腔体79’内。每个接触通孔结构76可以填充相应腔体79'。可以通过在背侧沟槽79的剩余未填充体积(即，背侧腔体79’)中沉积至少一种导电材料来形成接触通孔结构76。例如，至少一种导电材料可以包括导电衬垫76A和导电填充材料部分76B。导电衬垫76A可包括导电金属阻挡层，诸如TiN、TaN、WN、TiC、TaC、WC、其合金或其堆叠。导电衬垫76A的厚度可以在3nm至30nm的范围内，但是也可以采用更小和更大的厚度。导电填充材料部分76B可以包括金属或金属合金。例如，导电填充材料部分76B可以包括W、Cu、Al、Co、Ru、Ni、其合金或其堆叠。
可以使用覆盖在交替堆叠体(32,46)上面的接触级介电层73作为停止层来平面化至少一种导电材料。如果采用化学机械平面化(CMP)工艺，那么接触层级介电层73可以用作CMP停止层。背侧沟槽79中的至少一种导电材料的每个剩余连续部分构成背侧接触通孔结构76。
背侧接触通孔结构76延伸穿过交替叠层(32,46)，并且接触源极区61的顶表面。如果采用背侧阻挡介电层44，则背侧接触通孔结构76可以接触背侧阻挡介电层44的侧壁。
图66是根据本公开第五实施方案的在图65的处理步骤中的第五示例性结构的区域。在第五示例性结构中，每个导电层46可以包括相应的第二金属部分46C，并且相比于形成在字线级背侧凹陷部43W(即字线级导电层46W)中的导电层46的子集内的字线级第二金属部分46CW与存储器堆叠结构55的接近度，漏极选择级导电层46D内的漏极选择级第二金属部分46CT可以更接近存储器堆叠结构55。
图67是根据本公开第六实施方案的在图65的处理步骤中的第六示例性结构的区域。在第六示例性结构中，形成在字线级背侧凹陷部43中的导电层46的子集(即字线级导电层46W)可以不含诸如钴的第二金属(即不包括痕量级以上的任何第二金属，诸如十亿分之10以上)。形成在至少一个漏极选择级背侧凹陷部43T中的至少一个漏极选择级导电层46D包括第二金属部分，即漏极选择级第二金属部分46CT。形成在至少一个源极选择级背侧凹陷部43B中的至少一个源极选择级导电层46S包括第二金属部分，即源极选择级第二金属部分46CB。
图68是根据本公开第七实施方案的在图65的处理步骤中的第七示例性结构的区域。在第七示例性结构中，形成在字线级背侧凹陷部43中的导电层46的子集(即字线级导电层46W)不含第二金属(诸如钴)，并且形成在至少一个漏极选择级背侧凹陷部43T中的至少一个漏极选择级导电层46D包括第二金属部分46B(即漏极选择级第二金属部分46B)。此外，至少一个源极选择级导电层46S不含第二金属。
参考图69A和图69B，附加的接触通孔结构(88,86,8P)可以通过接触级介电层73形成，并且可以可选地通过后向阶梯式介电材料部分65形成。例如，漏极接触通孔结构88可通过每个漏极区域63上的接触级介电层73形成。在随后的步骤中，位线电连接到接触存储器堆叠结构55的每个漏极区域63，但是不电连接到支撑柱结构20的虚拟漏极区域63。字线接触通孔结构86可通过接触级介电层73以及通过后向阶梯式介电材料部分65形成在导电层46上。外围器件接触通孔结构8P可以通过后向阶梯式介电材料部分65直接形成在外围器件的相应节点上。
第一至第七示例性结构中的每一个包括三维存储器器件，该三维存储器器件包括位于衬底(9,10)上的绝缘层32和导电层46的交替堆叠体。交替堆叠体(32,46)具有存储器阵列区域100和包含阶梯表面的接触区域300。存储器堆叠结构55包括半导体沟道60和延伸穿过交替堆叠体的存储器阵列区域100的存储器膜50。导电层46包括漏极选择栅极电极46D和字线46W。漏极选择栅极电极46D在存储器阵列区域100中具有比每个字线46W更大的有效厚度。
在第一到第四实施方案中，漏极选择栅极电极具有在存储器阵列区域100中短接在一起的多个导电层，使得在存储器阵列区域100中彼此短接的多个漏极选择栅极电极具有比每个字线更大的组合有效厚度(例如，作为具有多个水平部分的公共漏极选择栅极电极)。
在第五至第七实施方案中，漏极选择栅极电极46D在物理上比每个字线46W厚，以在存储器阵列区域100中提供更大的有效厚度。
在第五、第六和第七示例性结构的每一个中，导电层46可以包括漏极选择级导电层46D(以及可选地任何附加的漏极选择级导电层46D)和漏极选择级导电层46D下面的字线级导电层(即字线/控制栅极电极)46W。每个字线级导电层46W包括字线级金属阻挡层46AW，金属阻挡层包括顶部水平部分、底部水平部分和连接顶部水平部分和底部水平部分的垂直部分，并且还包括嵌入在字线级金属阻挡层46AW内并且在字线级金属阻挡层46AW的顶部水平部分和字线级金属阻挡层46AW的底部水平部分之间的整个体积内具有均匀厚度的字线级第一金属部分46BW。漏极选择级导电层46D包括漏极选择级金属阻挡层46AT、嵌入漏极选择级金属阻挡层46AT内的漏极选择级第一金属部分46BT以及位于漏极选择级金属阻挡层46AT的顶部水平部分和漏极选择级金属阻挡层46AT的底部水平部分之间的体积内的第二金属部分46CT(即漏极选择级第二金属部分)。
在一个实施方案中，漏极选择级第一金属部分46BT包括顶部水平第一金属子部分、底部水平第一金属子部分和连接顶部水平第一金属子部分和底部水平第一金属子部分的垂直第一金属部分。第二金属部分46CT位于顶部水平第一金属子部分和底部水平第一金属子部分之间的体积内。如本文所用，子部分是指小于该部分整体的部分的子集。在一个实施方案中，顶部水平第一金属子部分和底部水平第一金属部分可以具有大于字线级第一金属部分46BW的均匀厚度的一半的相同厚度。
在一个实施方案中，每个字线级导电层46W内的字线级金属阻挡层46AW的垂直部分横向围绕所述存储器堆叠结构55。在一个实施方案中，字线级金属阻挡层46AW和漏极选择级金属阻挡层46AT具有相同的厚度，并且包括相同的导电金属氮化物材料。
在一个实施方案中，存储器膜包括阻挡介电层、电荷存储层和隧穿介电层，字线级第一金属部分包括钨，漏极选择级第一金属部分包括钨，并且第二金属部分包括钴。
在一个实施方案中，每个字线级导电层46W包括接触字线级第一金属部分46BW的垂直侧壁的相应第二金属部分46CW，垂直侧壁在字线级金属阻挡层46AW的顶部水平部分的外围和字线级金属阻挡层46AW的底部水平部分的外围之间延伸；在一个实施方案中，漏极选择级导电层46D的第二金属部分46CT接触覆盖漏极选择级第一金属部分46BT的漏极选择级金属阻挡层46AT的顶部水平部分的外围，并且接触位于漏极选择级第一金属部分46BT下方的漏极选择级金属阻挡层46AT的底部水平部分的外围。
在一个实施方案中，可以提供背侧沟槽79，其垂直延伸穿过交替堆叠体(32,46)，并且其中包括绝缘材料部分(诸如绝缘间隔物74)。每个字线级导电层46W的字线级第一金属部分46BW的侧壁物理接触绝缘材料部分74的侧壁。在一个实施方案中，绝缘材料部分是绝缘间隔物74，其横向包围衬底接触通孔结构76，所述衬底接触通孔结构延伸穿过所述交替堆叠体(32,46)并接触衬底(9,10,61)的一部分。
在一个实施方案中，如第五和第六示例性结构中所示，源极选择栅极电极46S比字线46W中的每一条都厚。在这些实施方案中，导电层46包括位于字线级导电层46W(以及可选的任何附加源极选择级导电层46S)下方的源极选择级导电层(即源极选择栅极电极)46S，并且源极选择级导电层46S包括源极选择级金属阻挡层46AB、嵌入源极选择级金属阻挡层46AB内的源极选择级第一金属部分46BB、以及位于源极选择级金属阻挡层46AB的顶部水平部分和源极选择级金属阻挡层46AB的底部水平部分之间的体积内的另一个第二金属部分46CB。
在另一实施方案中，如第七示例性结构中所示，源极选择栅极电极46S具有与每个字线46W大约相同的厚度，并且比漏极选择栅极电极46D更薄。在该实施方案中，导电层46包括位于字线级导电层46W下方的源极选择级导电层(即源极选择栅极电极)46S。源极选择级导电层46S仅包括源极选择级金属阻挡层46AB、嵌入所述源极选择级金属阻挡层46AB内并且在所述源极选择级金属阻挡层46AB的顶部水平部分和所述源极选择级金属阻挡层46AB的底部水平部分之间的整个体积内具有均匀厚度的源极选择级第一金属部分46BB。
在一个实施方案中，交替堆叠体(32,46)包括台面区域，其中交替堆叠体内除了漏极选择级导电层46之外的每个导电层46比交替堆叠体(32,46)内的任何上覆导电层46横向延伸得更远。台面区域可包括交替堆叠体(32,46)的阶梯表面，该阶梯表面从交替堆叠体(32,46)内的源极选择级层延伸至交替堆叠体(32,46)内的漏极选择级层。支撑柱结构20延伸穿过阶梯表面并穿过覆盖阶梯表面的后向阶梯式介电材料部分65。
第五、第六和第七示例性结构的每一者可包括三维存储器器件。在一个实施方案中，三维存储器器件包括竖直NAND存储器器件。导电层46可包括或者可电连接到单体三维NAND存储器器件的相应字线。衬底(9，10)可以包括硅衬底。竖直NAND存储器器件可包括硅衬底上方的单体三维NAND串阵列。单体三维NAND串阵列的第一器件级中的至少一个存储器单元(如实施为在导电层46的层级处的电荷存储层54的部分)可位于单体三维NAND串阵列的第二器件级中的另一存储器单元(如实施为在另一导电层46的层级处的电荷存储层54的另一部分)上方。硅衬底可以含有集成电路，该集成电路包括用于位于其上的存储器器件的驱动器电路。导电层46可包括多个控制栅电极，这些控制栅电极具有基本上平行于衬底(9,10)顶面延伸，例如在一对背侧沟槽79之间的条状。多个控制栅电极至少包括位于第一器件层级中的第一控制栅电极和位于第二器件层级中的第二控制栅电极。单体三维NAND串阵列可以包括：多个半导体沟道(59,11,60)，其中多个半导体沟道(59,11,60)中的每一个的至少一个端部部分60基本上垂直于衬底(9,10)的顶表面延伸；以及多个电荷存储元件(作为电荷俘获材料部分实施)。每个电荷存储元件可以邻近多个半导体沟道(59,11,60)中的相应一者定位。
与字线的厚度相比，选择栅极电极诸如漏极和/或源极选择栅极电极的更大厚度提供了更低的电阻选择栅极电极和更快的器件操作速度。在一些实施方案中，第二金属诸如钴可以提供比第一金属诸如钨更低的电阻率，从而为漏极选择级导电层46D和/或源极选择级导电层46S提供优异的电性能。另外，与仅使用第一金属的结构相比，第二金属的使用可以提供附加的机械性能，该机械性能与第一金属结合提供优异的性能。例如，由漏极选择级导电层46D和/或源极选择级导电层46S中的第一金属和第二金属的组合产生的总应力可以小于仅使用第一金属作为漏极选择级导电层46D和/或源极选择级导电层46S的金属填充材料产生的总应力。另外，第二金属的沉积可以通过选择性工艺进行，并且与采用非选择性沉积方法的工艺方案相比，随后通过各向异性蚀刻去除的第二金属的量可以显著减少。本公开的方法可以在三维存储器器件中提供电性能和/或结构稳定性的增强。
虽然前面提及特定优选实施方案，但是将理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在本公开中示出了采用特定结构和/或构型的实施方案，应当理解，本公开能够以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类置换不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。

Claims (24)

1.一种三维存储器器件，包括：
绝缘层和导电层的交替堆叠体，所述交替堆叠体位于衬底上，所述交替堆叠体具有存储器阵列区域和包含阶梯表面的接触区域；和
存储器堆叠结构，所述存储器堆叠结构包括半导体沟道和延伸穿过所述交替堆叠体的所述存储器阵列区域的存储器膜；其中所述导电层包括漏极选择栅极电极和字线，并且其中所述漏极选择栅极电极在所述存储器阵列区域中具有比每个所述字线更大的有效厚度；其中
所述导电层包括漏极选择级导电层和字线级导电层，所述漏极选择级导电层包括所述漏极选择栅极电极，并且所述字线级导电层包括所述漏极选择级导电层下面的所述字线；
每个所述字线级导电层包括字线级金属阻挡层，所述金属阻挡层包括顶部水平部分、底部水平部分和连接所述顶部水平部分和所述底部水平部分的垂直部分，并且还包括嵌入在所述字线级金属阻挡层内的字线级第一金属部分，并且所述字线级第一金属部分在所述字线级金属阻挡层的顶部水平部分和所述字线级金属阻挡层的所述底部水平部分之间的整个体积内具有均匀厚度；并且
所述漏极选择级导电层包括漏极选择级金属阻挡层、嵌入所述漏极选择级金属阻挡层内的漏极选择级第一金属部分，以及位于所述漏极选择级金属阻挡层的顶部水平部分和所述漏极选择级金属阻挡层的底部水平部分之间的体积内的第二金属部分。
2.根据权利要求1所述的三维存储器器件，其中所述漏极选择栅极电极物理地比每个所述字线更厚。
3.根据权利要求1所述的三维存储器器件，其中：
所述漏极选择级第一金属部分包括顶部水平第一金属子部分、底部水平第一金属子部分和连接所述顶部水平第一金属子部分和所述底部水平第一金属子部分的垂直第一金属部分；
所述第二金属部分位于所述顶部水平第一金属子部分和所述底部水平第一金属子部分之间的体积内；
所述顶部水平第一金属子部分和所述底部水平第一金属部分具有相同的厚度；
每个所述字线级导电层内的所述字线级金属阻挡层的所述垂直部分横向围绕所述存储器堆叠结构；并且
所述字线级金属阻挡层和所述漏极选择级金属阻挡层具有相同的厚度，并且包括相同的导电金属氮化物材料。
4.根据权利要求1所述的三维存储器器件，其中：
所述存储器膜包括阻挡介电层、电荷存储层和隧穿介电层；
所述字线级第一金属部分包括钨；
所述漏极选择级第一金属部分包括钨；并且
所述第二金属部分包括钴。
5.根据权利要求1所述的三维存储器器件，其中：
每个所述字线级导电层包括接触所述字线级第一金属部分的垂直侧壁的相应第二金属部分，所述垂直侧壁在所述字线级金属阻挡层的所述顶部水平部分的外围和所述字线级金属阻挡层的所述底部水平部分的外围之间延伸；并且
所述第二金属部分接触覆盖所述漏极选择级第一金属部分的所述漏极选择级金属阻挡层的顶部水平部分的外围，并且接触位于所述漏极选择级第一金属部分下方的所述漏极选择级金属阻挡层的底部水平部分的外围。
6.根据权利要求1所述的三维存储器器件，还包括垂直延伸穿过所述交替堆叠体并在其中包括绝缘材料部分的背侧沟槽，其中每个所述字线级导电层的所述字线级第一金属部分的侧壁物理接触所述绝缘材料部分的侧壁，
其中所述绝缘材料部分是绝缘间隔物，所述绝缘间隔物横向包围衬底接触通孔结构，所述衬底接触通孔结构延伸穿过所述交替堆叠体并接触所述衬底的一部分。
7.根据权利要求1所述的三维存储器器件，其中：
所述导电层还包括位于所述字线级导电层下方的源极选择级导电层；并且
所述源极选择级导电层包括源极选择级金属阻挡层、嵌入所述源极选择级金属阻挡层内的源极选择级第一金属部分，以及位于所述源极选择级金属阻挡层的顶部水平部分和所述源极选择级金属阻挡层的底部水平部分之间的体积内的另一个第二金属部分。
8.根据权利要求1所述的三维存储器器件，其中：
所述导电层包括位于所述字线级导电层下方的源极选择级导电层；并且
所述源极选择级导电层包括源极选择级金属阻挡层和嵌入所述源极选择级金属阻挡层内的源极选择级第一金属部分，并且所述源极选择级第一金属部分在所述源极选择级金属阻挡层的顶部水平部分和所述源极选择级金属阻挡层的底部水平部分之间的整个体积内具有均匀厚度。
9.根据权利要求1所述的三维存储器器件，还包括物理地比每个所述字线更厚的源极选择栅极电极。
10.根据权利要求1所述的三维存储器器件，其中：
所述交替堆叠体的所述接触区域包括台面区域，其中所述交替堆叠体内除了最顶部导电层之外的每个导电层比所述交替堆叠体内的任何上覆导电层横向延伸得更远；
所述台面区域包括阶梯表面，所述阶梯表面从所述交替堆叠体内的最底层持续延伸至所述交替堆叠体内的最顶层；并且
支撑柱结构延伸穿过所述阶梯表面并穿过覆盖在所述阶梯表面上的后向阶梯式介电材料部分。
11.根据权利要求1所述的三维存储器器件，其中：
所述三维存储器器件包括单体三维NAND存储器器件；
所述字线包括所述单体三维NAND存储器器件的控制栅极电极；
所述衬底包括硅衬底；
所述单体三维NAND存储器器件包括在所述硅衬底上方的单体三维NAND串阵列；
所述单体三维NAND串阵列的第一器件层级中的至少一个存储器单元位于所述单体三维NAND串阵列的第二器件层级中的另一个存储器单元上方；
所述硅衬底含有集成电路，所述集成电路包括用于位于其上的存储器器件的驱动器电路；
所述导电层包括多个控制栅电极，所述多个控制栅电极具有基本上平行于所述衬底的顶表面延伸的条形形状，所述多个控制栅电极至少包括位于所述第一器件层级中的第一控制栅电极和位于所述第二器件层级中的第二控制栅电极；并且
所述单体三维NAND串阵列包括：
多个半导体沟道，其中所述多个半导体沟道中的每一个的至少一个端部部分基本上垂直于所述衬底的顶表面延伸，和
多个电荷存储元件，每个电荷存储元件位于所述多个半导体沟道中的相应一个的附近。
12.根据权利要求1所述的三维存储器器件，其中，
所述漏极选择级导电层包括与字线级导电层不同的构成；并且
所述第二金属部分包括与所述第一金属不同的第二金属，所述第二金属位于所述漏极选择级导电层中而不位于所述字线级导电层中。
13.一种形成三维存储器器件的方法，包括：
在衬底上方形成绝缘层和间隔材料层的交替堆叠体；
形成包括半导体沟道和延伸穿过所述交替堆叠体的存储器膜的存储器堆叠结构；
穿过所述交替堆叠体形成背侧沟槽；
通过所述背侧沟槽相对于所述绝缘层选择性地去除所述间隔材料层来形成背侧凹陷部，其中所述背侧凹陷部包括字线级背侧凹陷部和比每个所述字线级背侧凹陷部宽的漏极选择级背侧凹陷部；以及
在所述漏极选择级背侧凹陷部中形成漏极选择栅极电极，并且在所述字线级背侧凹陷部中形成字线，其中所述漏极选择栅极电极比每个所述字线更厚；其中，
每个所述字线包括字线级金属阻挡层，所述金属阻挡层包括顶部水平部分、底部水平部分和连接所述顶部水平部分和所述底部水平部分的垂直部分，并且还包括嵌入在所述字线级金属阻挡层内的字线级第一金属部分，并且所述字线级第一金属部分在所述字线级金属阻挡层的顶部水平部分和所述字线级金属阻挡层的所述底部水平部分之间的整个体积内具有均匀厚度；并且
所述漏极选择栅极电极包括漏极选择级金属阻挡层、嵌入所述漏极选择级金属阻挡层内的漏极选择级第一金属部分，以及位于所述漏极选择级金属阻挡层的顶部水平部分和所述漏极选择级金属阻挡层的底部水平部分之间的体积内的第二金属部分。
14.根据权利要求13所述的方法，还包括：
在所述背侧沟槽和所述背侧凹陷部中沉积连续金属阻挡层；
在所述连续金属阻挡层上以及所述背侧沟槽和所述背侧凹陷部中沉积第一金属，其中所述字线级背侧凹陷部的剩余体积被所述第一金属完全填充，并且所述漏极选择级背侧凹陷部包括未填充的体积；
至少在所述漏极选择级背侧凹陷部的所述未填充的体积内沉积第二金属；以及
从所述背侧沟槽的体积内去除所述连续金属阻挡层、所述第一金属和所述第二金属的部分，
其中所述漏极选择级背侧凹陷部中的所述连续金属阻挡层、所述第一金属和所述第二金属的剩余部分包括所述漏极选择栅极电极，并且其中所述字线级背侧凹陷部中的所述连续金属阻挡层和所述第一金属的剩余部分包括所述字线。
15.根据权利要求14所述的方法，其中所述背侧凹陷部通过提供蚀刻剂来形成，所述蚀刻剂相对于所述绝缘层的材料选择性地各向同性蚀刻牺牲材料层的材料。
16.根据权利要求15所述的方法，还包括在沉积所述第二金属之前，从所述背侧沟槽内去除所述连续金属阻挡层和所述第一金属的部分，以形成被限定在所述背侧凹陷部中的相应一个内的金属阻挡层和第一金属部分。
17.根据权利要求16所述的方法，还包括在沉积所述第二金属之前横向凹陷所述金属阻挡层和所述第一金属部分，其中所述金属阻挡层和所述第一金属部分的每个侧壁与所述背侧沟槽的侧壁横向间隔开。
18.根据权利要求16所述的方法，其中在沉积所述第二金属的处理步骤中，所述金属阻挡层的侧壁和所述第一金属部分的侧壁与所述背侧沟槽的侧壁垂直重合。
19.根据权利要求14所述的方法，其中所述字线不含所述第二金属。
20.根据权利要求14所述的方法，还包括在形成导电层之后，在所述背侧沟槽中形成绝缘材料部分，其中：
每个所述导电层包括相应的第二金属部分；并且
相比于形成在所述字线级背侧凹陷部中的所述导电层的子集内的第二金属部分与所述存储器堆叠结构的接近度，形成在所述漏极选择级背侧凹陷部中的漏极选择级导电层内的第二金属部分更接近所述存储器堆叠结构。
21.根据权利要求14所述的方法，其中：
所述背侧凹陷部包括位于所述字线级背侧凹陷部下方的源极选择级背侧凹陷部；
在沉积所述连续金属阻挡层和所述第一金属时，所述源极选择级背侧凹陷部包括附加的未填充体积；并且
所述第二金属沉积在所述附加的未填充体积中，同时所述第二金属沉积在所述源极选择级背侧凹陷部的所述未填充体积中。
22.根据权利要求14所述的方法，其中：
所述背侧凹陷部包括位于所述字线级背侧凹陷部下方的源极选择级背侧凹陷部；并且
在沉积所述连续金属阻挡层和所述第一金属时，所述源极选择级背侧凹陷部完全被所述第一金属填充。
23.根据权利要求14所述的方法，其中：
所述存储器膜包括阻挡介电层、电荷存储层和隧穿介电层；
所述第一金属包括钨；并且
所述第二金属包括选择性或非选择性沉积在所述钨上的钴。
24.根据权利要求20所述的方法，其中：
所述三维存储器器件包括单体三维NAND存储器器件；
所述字线包括所述单体三维NAND存储器器件的控制栅极电极；
所述衬底包括硅衬底；
所述单体三维NAND存储器器件包括在所述硅衬底上方的单体三维NAND串阵列；
所述单体三维NAND串阵列的第一器件层级中的至少一个存储器单元位于所述单体三维NAND串阵列的第二器件层级中的另一个存储器单元上方；
所述硅衬底含有集成电路，所述集成电路包括用于位于其上的存储器器件的驱动器电路；
所述导电层包括多个控制栅电极，所述多个控制栅电极具有基本上平行于所述衬底的顶表面延伸的条形形状，所述多个控制栅电极至少包括位于所述第一器件层级中的第一控制栅电极和位于所述第二器件层级中的第二控制栅电极；并且
所述单体三维NAND串阵列包括：
多个半导体沟道，其中所述多个半导体沟道中的每一个的至少一个端部部分基本上垂直于所述衬底的顶表面延伸，和
多个电荷存储元件，每个电荷存储元件位于所述多个半导体沟道中的相应一个的附近。
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