KR20100095900A - 수직형 비휘발성 메모리 소자의 제조 방법 - Google Patents
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Abstract
수직형 비휘발성 메모리 소자의 제조 방법을 제공한다. 기판에 반도체 패턴들, 절연막들, 게이트 패턴들 및 개구부들을 형성한다. 상기 반도체 패턴들은 상기 기판에 수직하게 형성한다. 상기 절연막들 및 상기 게이트 패턴들은 상기 기판에 상기 반도체 패턴들을 감싸도록 번갈아 적층하여 형성한다. 상기 개구부들은 상기 기판이 노출되게 상기 절연막들을 관통하도록 형성한다. 상기 각 반도체 패턴들의 상부 및 상기 개구부들에 의해 노출된 기판 부분들에 이온주입 공정을 수행한다. 상기 각 반도체 패턴들의 상부 및 하부에 열처리 공정으로 소오스/드레인 영역들을 형성한다. 상기 최상부 및 최하부 절연막들의 두께를 조절하여 상기 소오스/드레인 영역들의 프로파일을 조절한다.
Description
본 발명은 수직형 비휘발성 메모리 소자의 제조 방법에 관한 것으로서, 보다 상세하게는, 소오스/드레인 영역들의 프로파일을 조절할 수 있는 수직형 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
반도체 메모리소자들은 크게 휘발성 메모리 소자 및 비휘발성 메모리 소자로 분류될 수 있다. 상기 비휘발성 메모리 소자로는 플래시 메모리 소자로 대표될 수 있다. 최근에는 단위 셀의 크기를 줄이기 위해 게이트 구조를 수직하게 적층/형성하는 플래시메모리 셀 제조 기술이 제안된 바 있다.
그러나, 플래시 메모리 소자는 상부 및 하부 소오스/드레인 영역들을 형성하는 공정들 간의 오차와 상기 공정들 사이에 수행되는 고온 공정 등으로 상기 소오스/드레인 영역들 간의 프로파일을 조절하기 어렵다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 한 번의 이온주입 공정 및 확산 공정으로 소오스/드레인 영역들을 형성할 수 있는 수직형 비휘발성 메모리 소자의 제조 방법을 제공하는데 있다.
또한, 본 발명이 이루고자 하는 기술적 과제는 소오스/드레인 영역들의 프로파일을 조절할 수 있는 수직형 비휘발성 메모리 소자의 제조 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명의 실시 예에 따른 수직형 비휘발성 메모리 소자의 제조 방법은, 기판에 반도체 패턴들, 절연막들, 게이트 패턴들 및 개구부들을 형성한다. 상기 반도체 패턴들은 상기 기판에 수직하게 형성한다. 상기 절연막들 및 상기 게이트 패턴들은 상기 기판에 상기 반도체 패턴들을 감싸도록 번갈아 적층하여 형성한다. 상기 개구부들은 상기 기판이 노출되게 상기 절연막들을 관통하여 형성한다. 상기 각 반도체 패턴들의 상부 및 상기 노출된 기판 부분들에 이온주입 공정을 수행한다. 상기 최상부 및 최하부 절연막들과 대응하는 상기 각 반도체 패턴들의 상부 및 하부 부분에 열처리 공정으로 소오스/드레인 영역들을 형성한다. 상기 최상부 및 최하부 절연막들의 두께를 조절하여 상기 소오스/드레인 영역들의 프로파일을 조절한다.
상기 반도체 패턴들, 상기 절연막들, 상기 게이트 패턴들 및 상기 개구부들 을 형성하는 것은, 상기 기판에 상기 절연막들 및 희생막들을 번갈아 적층시킬 수 있다. 상기 적층된 절연막들 및 상기 희생막들을 관통하는 다수의 반도체 패턴들을 형성할 수 있다. 상기 기판이 노출되게 상기 절연막들 및 상기 희생막들의 일부분들을 식각하여 개구부들을 형성할 수 있다. 상기 희생막들을 제거하여 상기 절연막들 사이에 다수의 요부를 형성할 수 있다. 상기 각 요부들 내에 게이트 패턴들을 형성할 수 있다.
상기 반도체 패턴들을 형성하는 것은, 상기 기판이 노출되게 상기 절연막들 및 상기 희생막들의 일부분을 식각하여 다수의 개구부를 형성할 수 있다. 상기 개구부들 내부에 P형 불순물이 도핑된 폴리실리콘을 형성할 수 있다. 상기 폴리실리콘을 열처리하여 상기 폴리실리콘을 예비 단결정 반도체 패턴으로 전환시킬 수 있다. 상기 예비 단결정 반도체 패턴을 평탄화하여 단결정의 상기 반도체 패턴들을 형성할 수 있다.
상기 게이트 패턴들을 형성하는 것은, 상기 기판, 상기 요부들, 상기 반도체 패턴 부분들 및 상기 절연막들의 표면에 터널산화막, 전하저장막 및 블로킹절연막을 순차적으로 형성할 수 있다. 상기 개구부들 내에 상기 요부들을 채우도록 도전막을 형성할 수 있다. 상기 기판이 노출되게 상기 개구부들 내부의 상기 도전막, 상기 터널산화막, 상기 전하저장막 및 상기 블로킹절연막을 제거할 수 있다.
상기 터널 산화막은 실리콘 산화물로 형성할 수 있다. 상기 전하저장막은 실리콘 질화물 또는 금속 산화물로 형성할 수 있다. 상기 블로킹절연막은 실리콘 산화물 또는 금속 산화물로 형성할 수 있다. 상기 도전막은 폴리실리콘, 텅스텐 및 구리 중 어느 하나로 형성할 수 있다.
상기 소오스/드레인 영역들은 N형 불순물을 주입하여 형성할 수 있다.
상기 기판은 단결정 반도체으로 형성하고, 상기 절연막은 상기 희생막에 대하여 식각 선택비를 갖는 물질로 형성할 수 있다.
상기 절연막은 실리콘 산화물로 형성할 수 있다. 상기 희생막은 실리콘 질화물로 형성할 수 있다.
상기 소오스/드레인 영역들을 형성한 후, 상기 개구부들의 내부에 분리용 절연막 패턴을 형성할 수 있다. 상기 분리용 절연막 패턴은 실리콘 산화물로 형성할 수 있다.
상기 게이트 패턴들은 50 ∼ 80nm로 이격되게 형성할 수 있다.
본 발명은 기판 상에 수직하게 배치되는 다수의 단결정 반도체 패턴들을 형성할 수 있다. 상기 기판 상에 상기 반도체 패턴들을 감싸도록 번갈아 가며 절연층들 및 게이트 패턴들을 형성할 수 있다. 상기 기판이 노출되게 개구부들을 형성할 수 있다. 상기 노출된 기판 부분들 및 상기 단결정 반도체 패턴들의 상부에 이온주입 공정으로 동시에 불순물을 주입할 수 있다. 열처리 공정으로 상기 불순물들을 확산시켜 상기 최상부 및 최하부 절연막들과 대응하는 상기 반도체 패턴들의 상부 및 하부 부분에 소오스/드레인 영역들을 형성할 수 있다. 상기 최상부 및 최하부에 배치되는 절연막들의 두께를 조절하여 상기 소오스/드레인 영역들의 프로파일을 조절할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시 예들에 따른 수직형 비휘발성 메모리 소자의 제조 방법에 대하여 상세하게 설명한다. 그러나, 본 발명이 하기의 실시 예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명에 따른 수직형 비휘발성 메모리 소자의 제조 방법을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 수직형 비휘발성 메모리 소자를 도시한 사시도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 수직형 비휘발성 메모리 소자는 기판(100), 단결정 반도체 패턴들(120), 게이트 패턴들(136) 및 상기 각 단결정 반도체 패턴들(120)의 상부 및 하부에 각각 배치된 제1 및 제2소오스/드레인 영역들(140, 142)을 포함할 수 있다.
상기 기판(100)은 단결정의 반도체 물질로 이루어지며, 예를 들어, 단결정 실리콘으로 이루어질 수 있다.
상기 단결정 반도체 패턴들(120)은 상기 기판(100) 상에 수직하게 필러 형상으로 배치될 수 있다. 상기 반도체 패턴들(120)은 상기 기판(100) 상에 제1 방향 및 상기 제1 방향과 수직한 제2 방향으로 각각 일정 간격을 가지면서 규칙적으로 배치될 수 있다.
상기 하나의 반도체 패턴(120)에는 다수의 게이트 패턴들(136a ∼ 136f)들이 수직 방향으로 이격되게 배열될 수 있다. 상기 게이트 패턴들(136)은 절연막들 및 도전막을 포함하여 이루어질 수 있다. 상기 절연막들 터널 산화막(126), 전하저장막(128), 블로킹절연막(130) 및 도전막 패턴(132)을 포함할 수 있다. 상기 터널 산화막(126)은 실리콘 산화물로 형성할 수 있다. 상기 전하저장막(128)은 전하를 트랩핑할 수 있는 물질인 실리콘 질화물 또는 금속 산화물로 형성할 수 있다. 상기 블로킹절연막(130)은 실리콘 산화물 또는 금속 산화물로 형성할 수 있다. 바람직하게, 상기 절연막은 산화막/질화막/산화막의 ONO 구조를 갖게 형성할 수 있다. 상기 도전막 패턴들(132)은, 예를 들어, 폴리실리콘으로 형성할 수 있다. 또한, 상기 도전막 패턴들(132)은 텅스텐(W) 또는 구리(Cu)로 형성할 수 있다. 상기 터널 산화막(126), 전하저장막(128), 블로킹절연막(130) 및 도전막 패턴(132)은 다수의 게이트 패턴들(136a ∼ 136f)들 사이에 배치되는 절연막 패턴(110a ∼ 110g)에 의해 구획되며, 각 층별로 연결되게 형성할 수 있다.
상기 최상부 및 최하부에 배치되는 게이트 패턴들(136f, 136a)은 선택 게이트 패턴일 수 있다. 상기 최상부 및 최하부에 배치되는 게이트 패턴들(136f, 136a) 사이에 배치되는 게이트 패턴들(136b ∼ 136e)은 콘트롤 게이트 패턴들 일 수 있다. 상기 최하부에 배치되는 게이트 패턴(132a)은 접지 선택 라인(Ground select line)으로 사용될 수 있으며, 상기 최상부에 배치되는 게이트 패턴(132f)은 스트링 선택 라인(String select line)으로 사용될 수 있다. 상기 게이트 패턴들은 30 ∼ 50nm의 길이로 이격되게 형성될 수 있다.
서로 다른 층의 상기 게이트 패턴들(136b ∼ 136e)을 절연시키기 위하여, 상기 적층된 게이트 패턴들(136a ∼ 136f) 사이에는 절연막 패턴들(110a ∼ 110g)이 구비될 수 있다. 상기 절연막 패턴들(110)은 실리콘 질화물로 이루어질 수 있다. 상기 절연막 패턴들(110a ∼ 110g)은 상기 게이트 패턴들(136a ∼ 136f)의 상,하부면을 지지하면서 상기 각 반도체 패턴들(120)의 측벽과 접하는 형상을 갖는다. 상기 게이트 패턴들(136a ∼ 136f)은 도시된 게이트 패턴들의 수보다 더 많은 수로 적층될 수 있다.
상기 제1 및 제2소오스/드레인 영역들(140, 142)은 상기 각 단결정 반도체 패턴들(120)의 상부 및 하부에 배치될 수 있다. 상기 제1 및 제2소오스/드레인 영역들(140, 142)은 N형의 불순물이 도핑되어 형성될 수 있다. 상기 제1 및 제2소오스/드레인 영역들(140, 142)은 외측에 배치되는 상기 최상부 및 최하부의 절연막 패턴들(110g, 110a)과 대응하는 프로파일을 가질 수 있다. 따라서, 상기 제1 및 제2소오스/드레인 영역들(140, 142)의 프로파일은 상기 최상부 및 최하부 절연막 패턴들(110g, 110a)의 두께에 따라 조절될 수 있다.
상기 절연막 패턴들(110a ∼ 110g)은 30 ∼ 50nm의 두께를 가질 수 있다. 이에 따라, 상기 게이트 패턴들(136a ∼ 136f)은 30 ∼ 50nm의 매우 좁은 간격으로 배치될 수 있다. 이와 같이, 상기 게이트 패턴들(136a ∼ 136f) 사이 간격이 좁음에 따라, 상기 각 게이트 패턴들(136a ∼ 136f)에 인가되는 접압 차이에 의해 상기 콘트롤 게이트 패턴들(136b ∼ 136e) 하부의 상기 반도체 패턴(120) 부분에는 N형의 채널 반전층들(미도시)이 형성될 수 있다. 또한, 상기 게이트 패턴들(136a ∼ 136f) 사이, 즉, 상기 채널 반전층들 사이에는 N형의 소오스/드레인 반전층들(미도시)이 형성될 수 있다. 상기 채널 반전층들 및 상기 소오스/드레인 반전층들은 서 로 전기적으로 접속되어 상기 반도체 패턴과 다른 도전형을 갖는 반전층(미도시)이 형성될 수 있다. 따라서, 상기 제1 및 제2소오스/드레인 영역들(140, 142)은 전기적으로 연결될 수 있다.
상기 제1방향으로 배열된 상기 단결정 반도체 패턴(120)들, 게이트 패턴들(136a ∼ 136f) 및 상기 절연막 패턴(110)들 사이에는 분리용 절연막 패턴들(144)이 구비될 수 있다.
상기 제1소오스/드레인 영역(140)을 포함하는 상기 단결정 반도체 패턴(120)들 및 상기 최상부 절연막(110g) 상에는 제2방향으로 비트 라인(146)들이 배치될 수 있다.
도 2 내지 도 20은 본 발명의 실시예에 따른 수직형 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정별 도면들이다.
도 2를 참조하면, 단결정 실리콘으로 이루어진 기판(100) 상에 절연막들(102) 및 희생막들(104)을 수직방향으로 번갈아 적층할 수 있다. 상기 적층된 구조물의 최하부, 즉, 상기 기판(100) 상에는 절연막(102a)이 형성될 수 있으며, 최상부에는 희생막(104g)이 형성될 수 있다. 경우에 따라, 상기 기판(100) 상에는 희생막이 형성될 수 있으며, 최상부에는 절연막이 형성될 수 있다.
상기 절연막들(102) 및 상기 희생막들(104)은 화학기상증착 공정을 통해 형성할 수 있다. 상기 희생막들(104)은 후속 공정에서 제거되며, 일부분은 선택 게이트 패턴들 및 콘트롤 게이트 패턴들이 형성될 부분일 수 있다. 이에 따라, 상기 희생막들(104)은, 바람직하게, 상기 선택 게이트 패턴 및 상기 콘트롤 게이트 패턴의 유효 길이(Effective length)와 같거나 더 두껍게 형성할 수 있다. 상기 절연막들(102)은 후속 공정에서 형성되는 게이트 패턴들 사이에 배치되어 층간절연막으로 역할할 수 있다. 상기 절연막들(102)은 30 ∼ 50nm의 두께를 갖게 형성할 수 있다. 즉, 게이트 패턴들은 30 ∼ 50nm의 길이로 이격되게 형성될 수 있다.
상기 희생막들(104)은 단결정 실리콘으로 이루어진 상기 기판(100) 및 상기 절연막들(102)과 각각 식각 선택비를 갖는 물질로 형성할 수 있다. 또한, 상기 희생막들(104)은 습식 식각 공정을 통해 용이하게 제거될 수 있는 물질로 형성할 수 있다. 예를 들어, 상기 희생막들(104)은 실리콘 질화물로 형성할 수 있으며, 상기 절연막들(102)은 실리콘 산화물로 형성할 수 있다.
상기 희생막들(104)이 제거된 부위에 게이트 패턴들이 형성되므로, 적층되는 상기 희생막들(104) 및 상기 절연막들(102)의 수는 상기 게이트 패턴들의 수와 동일하거나 더 많을 수 있다.
상기 절연막들(102) 중 최상부 및 최하부에 배치되는 절연막(102g, 102a)들은 다른 절연막(102b ∼ 102f)들과 다른 두께를 가질 수 있다. 예를 들어, 상기 최하부에 배치되는 절연막(102a)은 상기 다른 절연막(102b ∼ 102g)들보다 얇은 두께를 가질 수 있다. 또한, 상기 최상부에 배치되는 절연막(102g)은 상기 다른 절연막(102a ∼ 102f)들보다 두꺼운 두께를 가질 수 있다. 이는, 후속 공정에서 상기 최상부 절연막(102g) 및 최하부 절연막(102a)과 대응하는 반도체 패턴 부분에 형성되는 제1 및 제2소오스/드레인 영역들의 프로파일을 조절하기 위해서일 수 있다. 즉, 상기 최상부 및 최하부 절연막(102g, 102a)의 두께를 조절하여 대응하는 상기 제1 및 제2소오스/드레인 영역들의 프로파일을 동일하게 형성하거나 다르게 형성할 수 있다.
도 3 및 상기 도 3의 사시도인 도 4를 참조하면, 최상부에 배치되는 상기 희생막 상에 제1마스크패턴(미도시)을 형성할 수 있다.
상기 제1마스크패턴을 식각 마스크로 상기 희생막들 및 상기 절연막들의 일부분을 순차적으로 식각하여 제1개구부(114)들을 형성할 수 있다. 상기 제1개구부(114)들은 상기 기판(100)의 표면이 노출되도록 형성할 수 있다. 상기 제1개구부(114)들의 형성에 의해 상기 절연막들 및 상기 희생막들은 절연막 패턴들(106) 및 희생막 패턴들(108)로 전환될 수 있다.
상기 제1개구부(114)들은 후속 공정에서 액티브 영역을 제공하는 반도체 패턴이 형성될 영역일 수 있다. 따라서, 상기 제1개구부(114)들은 제1방향 및 상기 제1방향과 수직한 제2방향으로 각각 규칙적인 배열을 갖도록 형성할 수 있다.
도 5를 참조하면, 상기 제1개구부(114)들의 내부를 채우도록 P형 불순물이 도핑된 폴리실리콘 패턴(116)을 형성할 수 있다. 상기 폴리실리콘 패턴(116)들은 채널이 형성되는 액티브 영역으로 사용될 수 있다.
상기 폴리실리콘 패턴(116)은 화학기상증착 공정으로 폴리실리콘막을 형성한 후, 상기 최상부에 배치되는 희생막(108g)의 상부면이 노출되도록 상기 폴리실리콘막을 연마하여 형성할 수 있다. 상기 P형 불순물은 상기 폴리실리콘을 형성하는 화학기상증착 공정 시에 인시튜(In-situ)로 도핑함으로써 형성할 수도 있다. 상기 제1개구부(114)들의 내부에는 상기 폴리실리콘을 대신하여 비정질 실리콘막을 형성할 수 있다.
도 6을 참조하면, 상기 P형 불순물이 주입된 폴리실리콘 패턴을 예비 단결정 실리콘 패턴(118)으로 전환시킬 수 있다. 상기 전환은 열처리 공정을 이용하여 수행할 수 있다.
상기 열처리는 상기 폴리실리콘 패턴 또는 비정질 실리콘막의 결함을 제거하기 위하여 수행할 수 있다. 자세하게, 상기 채널이 형성되는 액티브 영역으로 폴리실리콘 또는 비정질 실리콘이 사용되는 경우, 상기 비정질 실리콘 및 폴리실리콘은 무수한 결함(defect)을 가지고 있어 채널의 기능이 저하될 수 있다. 즉, 상기 비정질 실리콘은 결정질이 아니기 때문에 무수한 결함이 존재할 수 있다. 또한, 상기 폴리실리콘은 다수의 그레인(Grain)이 존재함에 따라 상기 그레인들 사이의 경계 부분(Grain boundary)에서 다수의 결함이 존재할 수 있다. 따라서, 상기 비정질 실리콘 또는 폴리실리콘을 단결정 실리콘으로 전환하는 경우, 채널의 기능을 향상시킬 수 있다.
상기 열처리 공정은, 예를 들어, 레이저 빔을 이용하여 수행할 수 있다. 상기 전환은 다음과 같은 방법으로 수행할 수 있다. 상기 폴리실리콘 패턴에 상기 레이저 빔을 조사하여 고상의 상기 폴리실리콘 패턴을 용융시켜 액상으로 상전이시킬 수 있다. 상기 폴리실리콘 패턴은 상부 표면으로부터 상기 제1개구부(114) 저면에 위치하는 상기 기판(100)의 상부 표면까지 액상으로 상전이될 수 있다. 상기 레이저 빔을 조사할 때 상기 기판(100)을 가열하는 것이 바람직할 수 있다. 이는, 상기 기판(100)을 가열하는 것은 상기 레이저 빔을 조사하여 상기 폴리실리콘 패턴을 상 전이시킬 때 상기 상전이가 일어나는 부위의 박막에서 온도 구배를 감소시키기 위함이다.
이후, 상기 용융된 폴리실리콘을 경화시켜 필러 형상의 예비 단결정 반도체 패턴(118)을 형성할 수 있다. 이때, 상기 단결정 구조를 갖는 상기 기판(100)은 씨드(Seed)로 작용하고, 그 결과, 상기 P형 불순물이 주입된 폴리실리콘막의 결정 구조는 단결정으로 전환될 수 있다.
상기 예비 단결정 반도체 패턴(118)은 상기 폴리실리콘 패턴에 비해 높이가 다소 감소(shrink)될 수 있고 상부면이 굴곡을 가질 수 있다.
도 7을 참조하면, 상기 최상부 절연막(106g)이 노출되도록 상기 예비 단결정 반도체 패턴의 상부면 및 최상부 희생막을 연마하여 상기 절연막 패턴(106)들 및 상기 희생막 패턴(108)들을 관통하는 다수의 단결정 반도체 패턴(120)을 형성할 수 있다.
도 8 및 상기 도 8의 사시도인 도 9를 참조하면, 상기 반도체 패턴(116) 및 상기 최상부 절연막 패턴(106g) 상에 상기 반도체 패턴(120)들 사이의 일부분을 노출시키는 제2마스크패턴(미도시)을 형성할 수 있다.
상기 제2마스크패턴을 식각 마스크로 상기 노출된 부분의 상기 절연막 패턴들(106) 및 상기 희생막 패턴들(108)을 식각하여 제2개구부(122)들을 형성할 수 있다. 상기 제2개구부(122)들은 상기 기판(100)의 상면이 노출되도록 형성할 수 있다. 상기 제2개구부(122)들은 상기 희생막 패턴들(112)을 제거하기 위하여 습식 식각액이 침투되는 공간을 제공하기 위하여 형성할 수 있다. 따라서, 상기 제2개구 부(122)들은 후속 공정에서 상기 습식 식각액으로 상기 희생막 패턴(112)들을 용이하게 제거할 수 있도록 다양한 영역에 다양한 형상으로 형성될 수 있다.
도 10 및 도 10의 사시도인 도 11을 참조하면, 상기 제2개구부(120)들에 의해 측벽이 노출된 상기 희생막 패턴들을 습식 식각 공정을 통하여 선택적으로 제거할 수 있다.
상기 식각 공정으로 상기 반도체 패턴(116)들의 측벽에는 일정 간격으로 이격된 상기 절연막 패턴들(110)이 잔류될 수 있다. 또한, 상기 식각 공정으로 상기 희생막 패턴들이 배치되었었던 상기 절연막 패턴들(110) 사이에는 각각 요부(Under cut : 124)들이 형성될 수 있다. 상기 절연막 패턴들(110)에 의해 구분되는 각 층의 요부(124)들은 서로 연결될 수 있다. 상기 요부(124)들 및 노출된 상기 단결정 반도체 패턴(120) 부분들은 게이트 패턴이 형성될 부분일 수 있다.
도 12를 참조하면, 상기 노출된 상기 단결정 반도체 패턴(120) 부분들, 기판(100) 부분들 및 상기 절연막 패턴들(110) 상에 터널 산화막(126a)을 형성할 수 있다. 상기 터널 산화막(126a)은, 예를 들어, 실리콘 산화물로 형성할 수 있다. 상기 터널 산화막(126a)은 화학기상증착법으로 형성될 수 있다. 상기 터널 산화막(126)은 상기 노출된 상기 단결정 반도체 패턴(116) 부분들, 기판(100) 부분들 및 상기 절연막 패턴(110)들의 표면 상에서 서로 연결된 형상을 가질 수 있다.
상기 터널 산화막(126a) 상에 전하 저장막(128a)을 형성할 수 있다. 상기 전하 저장막(128a)은 화학기상증착법으로 형성될 수 있다. 상기 전하 저장막(128a)은 서로 연결된 형상을 가질 수 있다. 상기 전하 저장막(128a)은 실리콘 질화물 또는 금속 산화물로 형성할 수 있다.
상기 전하 저장막(128a) 상에 블로킹 절연막(130a)을 형성한다. 상기 블로킹 절연막(130a)은 실리콘 산화물 또는 알루미늄 산화막과 같은 금속 산화물을 증착시켜 형성할 수 있다. 상기 블로킹 절연막(130a)은 상기 터널 산화막(128a) 및 상기 전하 저장막(126a)과 동일하게 서로 연결되게 형성할 수 있다.
상기 터널 산화막(126a), 상기 전하저장막(128a) 및 상기 블로킹 절연막(130a)은 상기 실리콘 산화물, 실리콘 질화물 및 금속 산화물 외에 다양한 물성의 막들로 형성할 수 있다. 바람직하게, 상기 터널 산화막(126a), 상기 전하저장막(128a) 및 상기 블로킹 절연막(130a)은 산화막/질화막/산화막의 ONO 구조를 갖게 형성할 수 있다.
도 13을 참조하면, 상기 블로킹 절연막(130a) 상에, 상기 제2개구부들(122) 및 상기 요부(124)들을 완전히 채우도록 도전막을 형성할 수 있다. 상기 도전막은 후속 공정을 통해 게이트도전막으로 사용될 수 있다. 상기 도전막은, 바람직하게, 폴리실리콘으로 형성할 수 있다. 또한, 상기 도전막은 텅스텐(W) 또는 구리(Cu)로 형성할 수 있다.
상기 반도체 패턴들(120) 및 상기 최상부 절연막 패턴(110g)이 노출되도록 상기 도전막을 연마하여 상기 제2개구부(122)들 및 상기 요부(124)들 내부에 예비 도전막 패턴(132a)들을 형성할 수 있다.
도 14 및 상기 도 14의 사시도인 도 15를 참조하면, 상기 최상부 절연막 패턴(110g) 및 상기 반도체 패턴(120) 상에 상기 제2개구부와 대응하는 부분을 노출 시키는 제3마스크패턴을 형성할 수 있다.
상기 제3마스크패턴을 식각 마스크로 노출된 상기 예비 도전막 패턴, 상기 터널 산화막(126), 상기 전하 저장막(128) 및 상기 블로킹 절연막(130)을 이방성 식각하여 상기 각 층의 도전막 패턴들(132)을 수직 방향으로 서로 분리시키는 제3개구부(134)를 형성할 수 있다. 상기 제3개구부(134)는 상기 기판(100)의 상부면이 노출되도록 형성할 수 있다.
상기 식각 공정으로 상기 절연막 패턴들(110) 사이에는 다수의 게이트 패턴들(136)이 형성될 수 있다. 동일한 층에 형성된 상기 게이트 패턴들(136)은 상호 전기적으로 연결될 수 있다. 그러나, 서로 다른 층에 형성된 게이트 패턴들(136) 사이는 절연될 수 있다.
상기 최상부 및 최하부에 배치되는 게이트 패턴(136f, 136a)은 선택 게이트 패턴일 수 있다. 상기 최상부 및 최하부 게이트 패턴(136g, 136a)들 사이에 배치되는 게이트 패턴(136b ∼ 136e)들은 콘트롤 게이트 패턴들 일 수 있다. 상기 최하부에 배치되는 게이트 패턴(132a)은 접지 선택 라인(Ground select line)으로 사용될 수 있으며, 상기 최상부에 배치되는 게이트 패턴(132f)은 스트링 선택 라인(String select line)으로 사용될 수 있다.
상기 최상부 및 최하부에 배치되는 게이트 패턴들(136f, 136a) 사이는 상기 각 게이트 패턴들(136) 사이의 거리가 30 ∼ 50nm의 거리로 매우 좁은 간격으로 이격 배치되게 형성될 수 있다. 이에 따라, 상기 각 게이트 패턴(136)에 인가되는 접압 차이에 의해 상기 콘트롤 게이트 패턴들(136b ∼ 136e) 하부의 상기 각 반도체 패턴(120) 내에는 N형의 채널 반전층들(미도시)이 형성될 수 있다. 또한, 상기 채널 반전층들 사이에는 N형의 소오스/드레인 반전층들(미도시)들이 형성될 수 있다. 상기 채널 반전층들 및 상기 소오스/드레인 반전층들은 서로 전기적으로 접속되어 상기 각 반도체 패턴(120)들 내에는 상기 반도체 패턴(120)과 다른 도전형의 반전층이 형성될 수 있다.
도 16을 참조하면, 상기 반도체 패턴(120)의 상부 부분 및 상기 제3개구부(134)에 의해 노출된 기판(100) 부분 내에 이온주입(138) 공정을 수행하여 제1 및 제2이온주입 영역(140a, 142a)들을 형성할 수 있다. 상기 이온주입(138) 공정은 N형 불순물을 이용하여 수행할 수 있다.
도 17을 참조하면, 상기 제1 및 제2이온주입 영역들에 주입된 N형 불순물들을 열처리 공정으로 확산시켜 상기 단결정 반도체 패턴(120)의 상부 및 하부에 각각 제1 및 제2소오스/드레인 영역들(140, 142)들을 형성할 수 있다. 상기 열처리 공정에 의해 상기 기판(100)에 주입된 불순물들은 등방성으로 확산되나, 간략히 도시하도록 한다.
상기 제1 및 제2소오스/드레인 영역(140, 142)들의 프로파일은 상기 최상부 및 최하부 절연막 패턴들(110a, 110f)의 두께(a, b)에 의해 조절될 수 있다. 자세하게, 상기 제1소오스/드레인 영역(140)을 형성하기 위한 불순물의 확산 거리는 상기 최상부 절연막 패턴(110g)의 두께(a)에 대응할 수 있다. 또한, 상기 제2소오스/드레인 영역(138)을 형성하기 위한 불순물의 확산 거리는 상기 제2이온주입 영역, 최하부 절연막 패턴(110a)의 두께(b) 및 상기 제2이온주입 영역과 상기 반도체 패 턴(120) 사이 부분일 수 있다. 이에 따라, 상호 다른 확산 거리를 고려하여 상기 제1 및 제2소오스/드레인 영역들(140, 142)의 프로파일은 상기 최상부 및 최하부에 배치되는 게이트 패턴(132a, 132g)의 두께를 조절하여 동일하게 형성하거나 또는 다르게 형성할 수 있다.
아울러, 상기 기판(100) 상에 게이트 패턴이 직접적으로 형성되는 경우에도 상기 최상부 게이트 패턴(132g)의 두께를 조절하여 상기 제1 및 제2소오스/드레인 영역들(140, 142)의 프로파일을 조절할 수 있다. 상기 열처리 공정은 공지된 방법으로 수행할 수 있다.
도 18을 참조하면, 상기 제3개구부(134)의 내부가 매립되도록 분리용 절연막을 형성할 수 있다. 상기 분리용 절연막은 화학기상증착 공정을 이용하여 실리콘 산화물로 형성할 수 있다.
상기 단결정 반도체 패턴(120) 및 상기 최상부 절연막 패턴(110f)의 상부면이 노출되도록 상기 분리용 절연막을 연마하여 상기 제3개구부(134)들 내부에 분리용 절연막 패턴(144)들을 형성할 수 있다.
도 19 및 상기 도 19의 사시도인 도20을 참조하면, 공지된 방법으로 상기 각 단결정 반도체 패턴(120)들과 연결되는 비트라인(140) 등을 형성할 수 있다.
이상에서와 같이, 본 발명은 기판의 내부 및 단결정의 반도체 패턴 상부 부분에 동시에 불순물을 이온주입하고, 열처리 공정으로 상기 불순물들을 확산시켜 반도체 패턴의 상부 및 하부에 소오스/드레인 영역들을 형성할 수 있다.
또한, 본 발명의 최상부 및 최하부에 배치되는 절연막의 두께를 조절하여 상 기 확산에 따른 상기 소오스/드레인 영역들의 프로파일을 조절할 수 있다.
이상, 여기에서는 본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 수직형 비휘발성 메모리 소자를 도시한 사시도.
도 2 내지 도 20은 본 발명의 실시예에 따른 수직형 비휘발성 메모리 소자의 제조 방법을 도시한 공정별 도면.
Claims (10)
- 기판에 반도체 패턴들, 절연막들, 게이트 패턴들 및 개구부들을 형성하되, 상기 반도체 패턴들은 상기 기판에 수직하게 형성하고, 상기 절연막들 및 상기 게이트 패턴들은 상기 기판에 상기 반도체 패턴들을 감싸도록 번갈아 적층하여 형성하며, 상기 개구부들은 상기 기판이 노출되게 상기 절연막들을 관통하여 형성하고,상기 각 반도체 패턴들의 상부 및 상기 노출된 기판 부분들에 이온주입 공정을 수행하고,상기 최상부 및 최하부 절연막들과 대응하는 상기 각 반도체 패턴들의 상부 및 하부 부분에 열처리 공정으로 소오스/드레인 영역들을 형성하는 것을 포함하되, 상기 최상부 및 최하부 절연막들의 두께를 조절하여 상기 소오스/드레인 영역들의 프로파일을 조절하는 수직형 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 반도체 패턴들, 상기 절연막들, 상기 게이트 패턴들 및 상기 개구부들을 형성하는 것은,상기 기판에 상기 절연막들 및 희생막들을 번갈아 적층시키고,상기 적층된 절연막들 및 상기 희생막들을 관통하는 다수의 반도체 패턴들을 형성하고,상기 기판이 노출되게 상기 절연막들 및 상기 희생막들의 일부분들을 식각하 여 개구부들을 형성하고,상기 희생막들을 제거하여 상기 절연막들 사이에 다수의 요부를 형성하고,상기 각 요부들 내에 게이트 패턴들을 형성하는 것을 포함하는 수직형 비휘발성 메모리 소자의 제조 방법.
- 제 2 항에 있어서,상기 반도체 패턴들을 형성하는 것은,상기 기판이 노출되게 상기 절연막들 및 상기 희생막들의 일부분을 식각하여 다수의 개구부를 형성하고,상기 개구부들 내부에 P형 불순물이 도핑된 폴리실리콘을 형성하고,상기 폴리실리콘을 열처리하여 상기 폴리실리콘을 예비 단결정 반도체 패턴으로 전환시키고,상기 예비 단결정 반도체 패턴을 평탄화하여 단결정의 상기 반도체 패턴들을 형성하는 것을 포함하는 수직형 비휘발성 메모리 소자의 제조 방법.
- 제 2 항에 있어서,상기 게이트 패턴들을 형성하는 것은,상기 기판, 상기 요부들, 상기 반도체 패턴 부분들 및 상기 절연막들의 표면에 터널산화막, 전하저장막 및 블로킹절연막을 순차적으로 형성하고,상기 개구부들 내에 상기 요부들을 채우도록 도전막을 형성하고,상기 기판이 노출되게 상기 개구부들 내부의 상기 도전막, 상기 터널산화막, 상기 전하저장막 및 상기 블로킹절연막을 제거하는 것을 포함하는 수직형 비휘발성 메모리 소자의 제조 방법.
- 제 4 항에 있어서,상기 터널 산화막은 실리콘 산화물로 형성하며, 상기 전하저장막은 실리콘 질화물 또는 금속 산화물로 형성하고, 상기 블로킹절연막은 실리콘 산화물 또는 금속 산화물로 형성하며, 상기 도전막은 폴리실리콘, 텅스텐 및 구리 중 어느 하나로 형성하는 수직형 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 소오스/드레인 영역들은 N형 불순물을 주입하여 형성하는 수직형 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 기판은 단결정 반도체으로 형성하고, 상기 절연막은 상기 희생막에 대하여 식각 선택비를 갖는 물질로 형성하는 수직형 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 절연막은 실리콘 산화물로 형성하고, 상기 희생막은 실리콘 질화물로 형성하는 수직형 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 소오스/드레인 영역들을 형성한 후, 상기 개구부들의 내부에 분리용 절연막 패턴을 형성하는 것을 더 포함하되, 상기 분리용 절연막 패턴은 실리콘 산화물로 형성하는 수직형 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 게이트 패턴들은 50 ∼ 80nm로 이격되게 형성하는 수직형 비휘발성 메모리 소자의 제조 방법.
Priority Applications (1)
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| KR1020090014942A KR20100095900A (ko) | 2009-02-23 | 2009-02-23 | 수직형 비휘발성 메모리 소자의 제조 방법 |
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Publications (1)
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ID=43003721
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Cited By (6)
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|---|---|---|---|---|
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2009
- 2009-02-23 KR KR1020090014942A patent/KR20100095900A/ko not_active Application Discontinuation
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