CN110088901B - 具有增强的机械稳定性半导体基座的三维存储器器件及其制造方法 - Google Patents

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Abstract

本发明公开了在形成绝缘层和牺牲材料层的交替堆叠之后，可以穿过所述交替堆叠来形成存储器开口，所述存储器开口随后被填充有柱状半导体基座部分和存储器堆叠结构。通过在移除所述牺牲材料层以形成背侧凹陷部之后选择性地沉积半导体材料，可以通过生长横向突出半导体部分来避免所述柱状半导体基座部分在机械应力下的破损。所述横向突出半导体部分的至少外部部分可以被氧化以形成管状半导体氧化物间隔物。可以在所述背侧凹陷部中形成导电层以便为三维存储器器件提供字线。

Description

具有增强的机械稳定性半导体基座的三维存储器器件及其制 造方法
技术领域
本公开整体涉及半导体器件领域，并且具体地讲，涉及采用机械增强的半导体基座的三维存储器器件及其制造方法。
背景技术
每个单元具有一个位的三维竖直NAND串在T.Endoh等人的标题为“Novel UltraHigh Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell”，IEDM Proc.(2001)33-36的文章中公开。
发明内容
根据本公开的一个方面，提供了三维存储器器件，其包括：绝缘层和导电层的交替堆叠，该绝缘层和导电层的交替堆叠定位在衬底上方；存储器开口，该存储器开口延伸穿过交替堆叠，其中存储器开口的侧壁包括绝缘层的侧壁；存储器堆叠结构，该存储器堆叠结构位于存储器开口内并且包括与存储器开口的侧壁接触的存储器膜以及与存储器膜的内侧壁接触的竖直半导体沟道；以及半导体基座，该半导体基座位于存储器堆叠结构下方并位于导电层中的最低水平，其中半导体基座包括具有外侧壁的横向突出半导体部分，外侧壁从延伸穿过存储器堆叠结构的几何中心的竖直轴线向外定位，其程度超过存储器堆叠结构的最外侧壁从竖直轴线向外定位。
根据本公开的另一方面，提供了形成三维存储器器件的方法。绝缘层和牺牲材料层的交替堆叠在衬底上方形成。形成延伸穿过交替堆叠的存储器开口。在存储器开口的底部部分处形成柱状半导体基座部分。在柱状半导体基座部分上以及存储器开口内形成包括存储器膜和竖直半导体沟道的存储器堆叠结构。移除牺牲材料层以形成背侧凹陷部。选择性地使横向突出半导体部分在邻近柱状半导体基座部分的背侧凹陷部中的至少一个的体积内直接生长在柱状半导体基座部分的外侧壁上。通过将横向突出半导体部分的至少表面部分转换成半导体氧化物部分来形成管状半导体氧化物间隔物。
附图说明
图1是根据本公开的实施方案的在形成至少一个外围器件、半导体材料层以及栅极介电层之后的示例性结构的示意性竖直剖面图。
图2是根据本公开的实施方案的在形成绝缘层和牺牲材料层的交替堆叠之后的示例性结构的示意性竖直剖面图。
图3是根据本公开的实施方案的在形成阶梯式平台和后向阶梯式介电材料部分和介电隔离结构之后的示例性结构的示意性竖直剖面图。
图4A是根据本公开的实施方案的在形成存储器开口和支撑开口之后的示例性结构的示意性竖直剖面图。
图4B是图4A的示例性结构的俯视图。竖直平面A-A'是图4A的剖面的平面。
图5A至图5H是根据本公开的实施方案的直到沉积第二半导体沟道层的处理步骤的示例性结构内的存储器开口的顺序示意性竖直剖面图。
图6是根据本公开的实施方案的在形成存储器堆叠结构和支撑柱结构之后的示例性结构的示意性竖直剖视图。
图7A是根据本公开的实施方案的在形成背侧沟槽之后的示例性结构的示意性竖直剖面图。
图7B为图7A的示例性结构的局部透视俯视图。竖直平面A–A’为图7A的示意性竖直剖面图的平面。
图8是根据本公开的实施方案的在形成背侧凹陷部之后的示例性结构的示意性竖直剖面图。
图9A至图9F是根据本公开的实施方案的在形成管状半导体氧化物间隔物和导电层期间的示例性结构的区的顺序竖直剖面图。
图9G是根据本公开的实施方案的在形成管状半导体氧化物间隔物和导电层之后的示例性结构的第一替代配置的区的竖直剖面图。
图9H是根据本公开的实施方案的在形成管状半导体氧化物间隔物和导电层之后的示例性结构的第二替代配置的区的竖直剖面图。
图10是图9F的处理步骤处的示例性结构的示意性竖直剖面图。
图11是根据本公开的实施方案的在从在背侧沟槽内移除沉积的导电材料之后的示例性结构的示意性竖直剖面图。
图12A是根据本公开的实施方案的在形成绝缘间隔物和背侧接触结构之后的示例性结构的示意性竖直剖面图。
图12B是图12A的示例性结构的区的放大视图。
图13A是根据本公开的实施方案的在形成附加接触通孔结构之后的示例性结构的示意性竖直剖面图。
图13B是图13A的示例性结构的俯视图。竖直平面A–A’为图13A的示意性竖直剖面图的平面。
具体实施方式
如上讨论，本公开涉及包括多层级存储器阵列的竖直堆叠的三维存储器器件及其制造方法，在下面描述了其各个方面。本公开的实施方案可用于形成各种结构，包括多层级存储器结构，其非限制性示例包括半导体器件，诸如包括多个NAND存储器串的三维单体存储器阵列器件。
附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。
如本文所用，“层”是指包括具有厚度的区的材料部分。层可在下层或覆盖结构的整体上方延伸，或者可具有小于下层的或覆盖结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区。例如，层可以定位在连续结构的顶表面和底表面之间或在连续结构的顶表面和底表面处的任何一对水平平面之间。层可水平地、竖直地和/或沿着渐缩表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。
单体三维存储器阵列是在单个衬底(诸如半导体晶圆)上方形成多个存储器层级而没有居间衬底的存储器阵列。术语“单体”是指阵列的每一层级的层直接沉积在阵列的每个下层层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“Three-dimensional Structure Memory”的美国专利5,915,167中所述，通过在单独的衬底上形成存储器层级和竖直地堆叠存储器层级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器层级移除，但由于存储器层级最初是在单独的衬底上方形成的，所以这种存储器不是真正的单体三维存储器阵列。本公开的各种三维存储器器件包括单体三维NAND串存储器器件，并且可以采用本文所述的各种实施方案来制造。
可以采用本公开的各种实施方案来提供三维存储器结构，该三维存储器结构包括覆盖半导体基座的NAND串，该NAND串被配置成提供增强的机械强度并避免开裂和破损，并且从而避免在半导体基座中产生电气不连续性(即部分或完全开路)。
参见图1，示出了根据本公开的实施方案的示例性结构，其可以用于例如制造含有竖直NAND存储器器件的器件结构。示例性结构包括衬底，衬底可以是半导体衬底(9，10)。衬底可以包括衬底半导体层9。衬底半导体层9可以是半导体晶圆或半导体材料层，并且可以包括至少一种元素半导体材料(例如，单晶硅晶圆或层)、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。衬底可以具有主表面7，该主表面可以是例如衬底半导体层9的最顶表面。主表面7可以是半导体表面。在一个实施方案中，主表面7可以是单晶半导体表面，诸如单晶半导体表面。
如本文所用，“半导体材料”是指具有在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有在1.0S/cm至1.0×105S/cm的范围内的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0×105S/cm的电导率的材料。如本文所用，“绝缘体材料”或“介电材料”是指具有小于1.0×10-6S/cm的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以变成导电材料(即，具有大于1.0×105S/cm的电导率)的半导体材料。“掺杂半导体材料”可以是重掺杂半导体材料，或可以是包括呈提供在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不被掺杂有电掺杂物的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。
外围电路的至少一个半导体器件700可形成在衬底半导体层9的一部分上。至少一个半导体器件可以包括例如场效应晶体管。例如，可以通过蚀刻衬底半导体层9的部分并在其中沉积介电材料来形成至少一个浅沟槽隔离结构120。可以在衬底半导体层9上方形成栅极介电层、至少一个栅极导体层和栅极帽盖介电层，并且可以随后将其图案化以形成至少一个栅极结构(150,152,154,158)，所述栅极结构中的每一个可以包括栅极电介质150、栅极电极(152,154)和栅极帽盖电介质158。栅极电极(152,154)可以包括第一栅极电极部分152和第二栅极电极部分154的堆叠。可以通过沉积和各向异性蚀刻介电衬垫在至少一个栅极结构(150,152,154,158)周围形成至少一个栅极间隔物156。有源区130可以例如通过引入采用至少一个栅极结构(150,152,154,158)作为掩模结构的电掺杂剂来形成在衬底半导体层9的上部部分中。根据需要可以采用附加掩模。有源区130可以包括场效应晶体管的源极区和漏极区。可以任选地形成第一介电衬垫161和第二介电衬垫162。第一介电衬垫161和第二介电衬垫162中的每一个可以包括氧化硅层、氮化硅层和/或介电金属氧化物层。如本文所用，氧化硅包括二氧化硅以及对于每个硅原子具有多于或小于两个氧原子的非化学计量氧化硅。二氧化硅是优选的。在示例性示例中，第一介电衬垫161可以是氧化硅层，并且第二介电衬垫162可以是氮化硅层。外围电路的至少一个半导体器件可以含有随后形成的存储器器件的驱动器电路，其可以包括至少一个NAND器件。
介电材料诸如氧化硅可以沉积在至少一个半导体器件上方，并且可以随后被平面化以形成平面化介电层170。在一个实施方案中，平面化介电层170的平面化顶表面可以与介电衬垫(161,162)的顶表面共面。随后，可以从某个区域移除平面化介电层170和介电衬垫(161,162)以物理地暴露衬底半导体层9的顶表面。如本文所用，如果表面与真空或气相材料(诸如空气)物理接触，则表面“物理地暴露”。
任选的半导体材料层10可以通过沉积单晶半导体材料(例如通过选择性外延)形成在衬底半导体层9的顶表面上。沉积的半导体材料可以与衬底半导体层9的半导体材料相同或不同。沉积的半导体材料可以是可用于衬底半导体层9的任何材料，如上所述。半导体材料层10的单晶半导体材料可以与衬底半导体层9的单晶结构外延对准。沉积的半导体材料的定位在平面化介电层170的顶表面上方的部分可以例如通过化学机械平面化(CMP)移除。在这种情况下，半导体材料层10可以具有与平面化介电层170的顶表面共面的顶表面。
至少一个半导体器件700的区(即区域)在本文中被称为外围器件区200。随后形成存储器阵列的区在本文中称为存储器阵列区100。用于随后形成导电层的阶梯式平台的接触区300可在存储器阵列区100和外围器件区200之间提供。任选地，栅极介电层12可以形成在半导体材料层10和平面化介电层170上方。栅极介电层12可以是例如氧化硅层。栅极介电层12的厚度可以在3nm至30nm的范围内，但是也可以采用更小和更大的厚度。
参考图2，交替的多个第一材料层(其可为绝缘层32)和第二材料层(其可为牺牲材料层42)的堆叠形成在衬底的顶表面的上方，其可以例如在栅极介电层12的顶表面上。如本文所用，“材料层”是指包括材料遍及其整体的层。如本文所用，交替的多个第一元件和第二元件是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例，并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。第一元件可以在其间具有相同的厚度，或者可以具有不同的厚度。第二元件可以在其间具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。
每个第一材料层包括第一材料，并且每个第二材料层包括与第一材料不同的第二材料。在一个实施方案中，每个第一材料层可为绝缘层32，并且每个第二材料层可为牺牲材料层。在这种情况下，堆叠可以包括交替的多个绝缘层32和牺牲材料层42，并且构成包括绝缘层32和牺牲材料层42的交替层的原型堆叠。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。
交替的多个的堆叠在本文中被称为交替堆叠(32,42)。在一个实施方案中，交替堆叠(32,42)可包括由第一材料构成的绝缘层32以及由第二材料构成的牺牲材料层42，其中第二材料不同于绝缘层32的材料。绝缘层32的第一材料可以是至少一种绝缘材料。因此，每个绝缘层32可以是绝缘材料层。可用于绝缘层32的绝缘材料包括但不限于氧化硅(包括掺杂或不掺杂的硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物(例如，氧化铝、氧化铪等)的介电金属氧化物及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，绝缘层32的第一材料可以是氧化硅。
牺牲材料层42的第二材料为可对于绝缘层32的第一材料选择性地移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。
牺牲材料层42可包括绝缘材料、半导体材料或导电材料。随后可用导电电极替换牺牲材料层42的第二材料，该导电电极可用作例如竖直NAND器件的控制栅极电极。第二材料的非限制性示例包括氮化硅。在一个实施方案中，牺牲材料层42可以是包括氮化硅的间隔物材料层。
在一个实施方案中，绝缘层32可以包括氧化硅，并且牺牲材料层可以包括氮化硅牺牲材料层。可例如通过化学气相沉积(CVD)来沉积绝缘层32的第一材料。例如，如果将氧化硅用于绝缘层32，则可采用原硅酸四乙酯(TEOS)作为CVD过程的前体材料。可形成牺牲材料层42的第二材料，例如CVD或原子层沉积(ALD)。
牺牲材料层42可以被适当地图案化，使得随后通过替换牺牲材料层42形成的导电材料部分可以用作导电电极，诸如随后形成的单体三维NAND串存储器器件的控制栅极电极。牺牲材料层42可包括具有基本上平行于衬底的主表面7延伸的条带形状的部分。
绝缘层32和牺牲材料层42的厚度可在20nm至50nm的范围内，但是对于每个绝缘层32和每个牺牲材料层42可采用更小和更大的厚度。成对绝缘层32和牺牲材料层(例如控制栅极电极或牺牲材料层)42的重复次数可在2至1,024的范围内，并且通常在8至256的范围内，但是也可采用更多的重复次数。堆叠中的顶部栅极电极和底部栅极电极可用作选择栅极电极。在一个实施方案中，交替堆叠(32，42)中的每个牺牲材料层42可以具有在每个相应牺牲材料层42内基本上不变的均一厚度。
虽然本公开采用间隔物材料层是随后被导电层替换的牺牲材料层42的实施方案来描述，但是在此明确设想了其中牺牲材料层形成为导电层的实施方案。在这种情况下，可以省略用导电层替换间隔物材料层的步骤。
任选地，绝缘帽盖层70可形成在交替堆叠(32,42)上方。绝缘帽盖层70包括与牺牲材料层42的材料不同的介电材料。在一个实施方案中，绝缘帽盖层70可以包括如上所述可以用于绝缘层32的介电材料。绝缘帽盖层70可以具有比每个绝缘层32更大的厚度。绝缘帽盖层70可以通过例如化学气相沉积来沉积。在一个实施方案中，绝缘帽盖层70可以是氧化硅层。
参考图3，阶梯式腔可在定位在存储器阵列(即器件区)100和外围器件区200之间的接触区300内形成，该外围区含有用于外围电路的至少一个半导体器件。阶梯式腔可具有各种阶梯式表面，使得阶梯式腔的水平横截面形状根据距衬底(9,10)顶表面的竖直距离而逐步变化。在一个实施方案中，可通过重复执行一组处理步骤来形成阶梯式腔。该组处理步骤可包括例如第一类型的蚀刻工艺，该第一类型使腔深度竖直地增加了一层级或多层级，以及第二类型的蚀刻工艺，该第二类型横向扩展在第一类型的随后的蚀刻工艺中要竖直地蚀刻的区域。如本文所用，包括交替多个的结构的“层级”被定义成在结构内一对第一材料层和第二材料层的相对位置。
在形成阶梯式腔之后，交替堆叠(32,42)的外围部分在形成阶梯式腔之后可具有阶梯式表面。如本文所用，“阶梯式表面”是指包括至少两个水平表面和至少两个竖直表面的一组表面，使得每个水平表面邻接从水平表面的第一边缘向上延伸的第一竖直表面，并且邻接从水平表面的第二边缘向下延伸的第二竖直表面。“阶梯式腔”是指具有阶梯式表面的腔。
通过图案化交替堆叠(32,42)形成平台区。在交替堆叠(32，42)内除最顶部牺牲材料层42之外的每个牺牲材料层42比在交替堆叠(32，42)内的任何覆盖牺牲材料层42横向延伸得更远。平台区包括交替堆叠(32,42)的阶梯式表面，该阶梯式表面从交替堆叠(32,42)内的最底层持续延伸至交替堆叠(32,42)内的最顶层。交替堆叠(32,42)内除了最顶部牺牲材料层42之外的每个牺牲材料层42比交替堆叠(32,42)内的任何覆盖牺牲材料层42横向延伸得更远。
通过在其中沉积介电材料，可在阶梯式腔中和平台区上方形成后向阶梯式介电材料部分65(即绝缘填充材料部分)。例如，介电材料诸如氧化硅可沉积在阶梯式腔中。可例如通过化学机械平面化(CMP)从绝缘帽盖层70的顶表面上方移除沉积的介电材料的多余部分。填充阶梯式腔的沉积的介电材料的剩余部分构成后向阶梯式介电材料部分65。如本文所用，“后向阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶表面的竖直距离而单调地增加的水平横截面积的元件。如果将氧化硅用于后向阶梯式介电材料部分65，则后向阶梯式介电材料部分65的氧化硅可掺杂有或者可不掺杂有掺杂剂，诸如B、P和/或F。
任选地，漏极选择层级隔离结构72可以通过绝缘帽盖层70和定位在漏极选择层级处的牺牲材料层42的子集形成。漏极选择层级隔离结构72可以例如通过形成漏极选择层级隔离沟槽并且用介电材料诸如氧化硅填充漏极选择层级隔离沟槽形成。可从绝缘帽盖层70的顶表面上方移除介电材料的多余部分。
参考图4A和图4B，包括至少光致抗蚀剂层的光刻材料堆叠(未示出)可以形成在绝缘帽盖层70和后向阶梯式介电材料部分65上方，并且可以光刻图案化以在其中形成开口。开口包括形成在存储器阵列区100上方的第一组开口和形成在接触区300上方的第二组开口。光刻材料堆叠中的图案可以通过采用图案化光刻材料堆叠作为蚀刻掩模的至少一种各向异性蚀刻穿过绝缘帽盖层70或后向阶梯式介电材料部分65，并且穿过交替堆叠(32,42)进行转移。图案化光刻材料堆叠中开口下方交替堆叠(32，42)的部分被蚀刻以形成存储器开口49和支撑开口19。如本文所用，“存储器开口”是指其中随后在其中形成存储器元件诸如存储器堆叠结构的结构。如本文所用，“支撑开口”是指其中随后形成机械支撑其他元件的支撑结构(诸如支撑柱结构)的结构。存储器开口49穿过绝缘帽盖层70和存储器阵列区100中的交替堆叠(32,42)的整体形成。支撑开口19穿过后向阶梯式介电材料部分65和交替堆叠(32,42)的位于接触区300中阶梯式表面下方的部分形成。
存储器开口49延伸穿过交替堆叠(32，42)的整体。支撑开口19延伸穿过在交替堆叠(32，42)内的层的子集。用于蚀刻穿过交替堆叠(32，42)的材料的各向异性蚀刻工艺的化学属性可交替以优化交替堆叠(32，42)中第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。存储器开口49和支撑开口19的侧壁可以是基本上竖直的，或者可以是渐缩的。随后可例如通过灰化来移除图案化光刻材料堆叠。
存储器开口49和支撑开口19可以穿过栅极介电层12形成，使得存储器开口49和支撑开口19从交替堆叠(32,42)的顶表面延伸到包括半导体材料层10的最顶表面的至少水平平面。在一个实施方案中，在半导体材料层10的顶表面物理地暴露在每个存储器开口49和每个支撑开口19的底部处之后，可以任选地执行对半导体材料层10的过蚀刻。过蚀刻可在移除光刻材料堆叠之前或之后执行。换句话讲，半导体材料层10的凹陷表面可以从半导体材料层10的未加工顶表面竖直地偏移凹陷深度。凹陷深度可以在例如1nm至50nm的范围内，尽管也可以采用更小和更大的深度。过蚀刻是任选的并且可以省略。如果不执行过蚀刻，存储器开口49和支撑开口19的底表面可以与半导体材料层10的最顶表面共面。
存储器开口49和支撑开口19中的每一者可包括基本上垂直于衬底的最顶表面延伸的侧壁(或多个侧壁)。可以在存储器阵列区100中形成存储器开口49的二维阵列。可以在接触区300中形成支撑开口19的二维阵列。衬底半导体层9和半导体材料层10共同构成衬底(9，10)，衬底可以是半导体衬底。另选地，可以省略半导体材料层10，并且存储器开口49和支撑开口19可以延伸到衬底半导体层9的顶表面。
图5A至图5H示出了存储器开口49中的结构变化，该存储器开口49是图4A和图4B的示例性结构中的存储器开口49中的一个。相同的结构变化同时发生在每个其他存储器开口49和每个支撑开口19中。
参考图5A，示出了图4A和图4B的示例性器件结构中的存储器开口49。存储器开口49延伸穿过绝缘帽盖层70、交替堆叠(32,42)、栅极介电层12，并且任选地延伸到半导体材料层10的上部部分中。在该处理步骤中，每个支撑开口19可以延伸穿过后向阶梯式介电材料部分65、交替堆叠(32,42)中的层子集、栅极介电层12，并且任选地穿过半导体材料层10的上部部分。每个存储器开口的底表面相对于半导体材料层10的顶表面的凹陷深度可在0nm至30nm的范围内，但是也可采用更大的凹陷深度。任选地，牺牲材料层42可以例如通过各向同性蚀刻部分地横向凹陷以形成横向凹陷部(未示出)。
参考图5B，柱状半导体基座部分(例如，外延基座)11可以例如通过选择性半导体沉积过程在每个存储器开口49和每个支撑开口19的底部部分处形成。在选择性半导体沉积工艺中，用于沉积半导体材料的反应物和蚀刻半导体材料的蚀刻剂可以同时或交替地流入处理腔室中。用于在物理暴露的半导体表面(诸如半导体材料层10的物理暴露表面)上形成半导体材料集群的成核时间(也称为孵育时间)小于用于在物理暴露的电介质表面(诸如可包括氧化硅的绝缘层32的物理暴露表面、以及可包括氮化硅的牺牲材料层42的物理暴露表面)上形成半导体材料集群的成核时间。因此，半导体材料在大于电介质表面的成核时间的有限持续时间内的平均沉积速率低于半导体材料在半导体表面的相同持续时间内的平均沉积速率。通过设定蚀刻剂的流速以提供半导体材料在半导体表面上的平均沉积速率与半导体材料在电介质表面上的平均沉积速率之间的蚀刻速率，选择性半导体沉积工艺可以诱导半导体材料仅在物理暴露的半导体表面上的净沉积，并且防止半导体材料在绝缘体表面上的沉积。
在一个实施方案中，选择性半导体沉积工艺可以采用包括IV族半导体材料(诸如硅或锗)的反应物。例如，反应物可以包括以下中的一种或多种：硅烷(SiH4)、二氯硅烷(SiH2Cl2)、三氯硅烷(SiHCl3)、四氯化硅(SiCl4)、乙硅烷(Si2H6)、锗烷(GeH4)、锗烷(Ge2H6)、或包括至少一个IV族半导体原子的其他半导体沉积前体。蚀刻剂可以包括例如气相的氯化氢(HCl)。
在一个实施方案中，选择性半导体沉积工艺可以是选择性半导体外延工艺。在选择性半导体外延工艺中，单晶半导体材料沉积在预先存在的单晶半导体材料部分上，而不会在电介质表面上引起沉积。在一个实施方案中，半导体材料层10可以包括单晶半导体材料(诸如单晶硅)，并且每个柱状半导体基座部分11可以包括与半导体材料层10的单晶半导体材料外延对准的单晶半导体材料。
另选地，选择性半导体沉积工艺可以在预先存在的半导体表面上沉积多晶或非晶半导体材料。例如，半导体材料层10可包括单晶半导体材料、多晶半导体材料或非晶半导体材料，并且选择性半导体沉积工艺可以沉积多晶或非晶半导体材料以形成柱状半导体基座部分11。柱状半导体基座部分11的结晶度可以通过选择性半导体沉积工艺的工艺状况来确定，诸如处理腔室中的残余气体种类(即杂质气体种类)的处理温度和分压。
选择性半导体沉积工艺的持续时间可以被选择为使得每个柱状半导体基座部分11的顶表面可以在以下水平平面之间形成：包括最底部牺牲材料层42的顶表面(如果要在器件中形成一个源极选择栅极电极)或一组底部牺牲材料层42(如果要在器件中形成多个源极选择栅极电极)的水平平面与包括直接定位在一个或多个上述牺牲材料层42的顶部上的绝缘层32的顶表面的水平平面。在该步骤中，每个柱状半导体基座部分11可以具有基本相同的水平截面形状。每个柱状半导体基座部分11的侧壁可以具有相同形状的封闭周边，而不管在侧壁与水平平面的交叉处产生封闭周边的水平截面的高度如何。在一个实施方案中，柱状半导体基座部分11的水平截面形状可以是圆形或椭圆形。
在一个实施方案中，柱状半导体基座部分11可以掺杂有与半导体材料层10相同的导电类型的电掺杂剂。在一个实施方案中，每个柱状半导体基座部分11的顶表面可以形成在包括牺牲材料层42的顶表面的水平平面上方。在这种情况下，通过用相应导电材料层替换定位在包括柱状半导体基座部分11的顶表面的水平平面下方的每个牺牲材料层42，可以随后形成至少一个源极选择栅极电极。
柱状半导体基座部分11可以是晶体管沟道的一部分，其在随后将在衬底(9,10)中形成的源极区和随后将在存储器开口49的上部部分中形成的漏极区之间延伸。腔49'存在于柱状半导体基座部分11上方的存储器开口49的未填充部分中。在一个实施方案中，柱状半导体基座部分11可以包括单晶硅。在一个实施方案中，柱状半导体基座部分11可以具有第一导电类型的掺杂，其与柱状半导体基座部分所接触的半导体材料层10的导电类型是相同的。如果不存在半导体材料层10，则柱状半导体基座部分11可直接形成在衬底半导体层9上，其可以具有第一导电类型的掺杂。
参考图5C，包括阻挡介电层52、电荷存储层54、隧穿介电层56和任选的第一半导体沟道层601的层堆叠可以顺序地沉积在存储器开口49中。
阻挡介电层52可以包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可以包括介电金属氧化物层，其基本上由介电金属氧化物组成。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可以包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。
介电金属氧化物的非限制性示例包括氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、其硅酸盐、其氮掺杂化合物、其合金及其堆叠。可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、液体源雾化化学沉积或其组合来沉积介电金属氧化物层。介电金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以采用更小和更大的厚度。随后，介电金属氧化物层可以用作介电材料部分，其阻挡所存储的电荷泄漏到控制栅极电极。在一个实施方案中，阻挡介电层52包括氧化铝。在一个实施方案中，阻挡介电层52可以包括具有不同的材料组成的多个介电金属氧化物层。
另选地或除此之外，阻挡介电层52可以包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或其组合。在一个实施方案中，阻挡介电层52可以包括氧化硅。在这种情况下，阻挡介电层52的介电半导体化合物可以通过保形沉积方法(诸如低压化学气相沉积、原子层沉积或其组合)形成。介电半导体化合物的厚度可以在1nm至20nm的范围内，但是也可以采用更小和更大的厚度。另选地，可以省略阻挡介电层52，并且可以在随后形成的存储器膜的表面上形成背侧凹陷部之后形成背侧阻挡介电层。
随后，可形成电荷存储层54。在一个实施方案中，电荷存储层54可以是包括介电电荷捕获材料(例如可以是氮化硅)的电荷捕获材料的连续层或图案化分立部分。另选地，电荷存储层54可包括导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化分立部分，导电材料例如通过在横向凹陷部内形成为牺牲材料层42而被图案化成多个电隔离部分(例如浮栅)。在一个实施方案中，电荷存储层54包括氮化硅层。在一个实施方案中，牺牲材料层42和绝缘层32可具有竖直重合的侧壁，并且电荷存储层54可形成为单个连续层。如本文所使用，如果存在包括两个表面的整体的竖直平面，则两个表面是“竖直重合的”。竖直平面可以沿水平方向具有曲率，但沿竖直方向不具有任何曲率。
在另一个实施方案中，牺牲材料层42可相对于绝缘层32的侧壁横向凹陷，并且可采用沉积工艺和各向异性蚀刻工艺的组合来将电荷存储层54形成为竖直地间隔开的多个存储器材料部分。虽然采用其中电荷存储层54是单个连续层的实施方案描述了本公开，但是本文中明确地构想其中电荷存储层54被竖直地间隔开的多个存储器材料部分(其可以是电荷捕获材料部分或电隔离的导电材料部分)替换的实施方案。
电荷存储层54可以形成为均匀组成的单个电荷存储层，或者可以包括多个电荷存储层的堆叠。多个电荷存储层(如果采用的话)可以包括多个间隔开的浮栅材料层，该间隔开的浮栅材料层含有导电材料(例如，诸如钨、钼、钽、钛、铂、钌及其合金的金属，或诸如硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴或其组合的金属硅化物)和/或半导体材料(例如，包括至少一种元素半导体元件或至少一种化合物半导体材料的多晶或非晶半导体材料)。另选地或除此之外，电荷存储层54可包括绝缘电荷捕获材料，诸如一个或多个氮化硅链段。另选地，电荷存储层54可包括导电纳米粒子，诸如金属纳米粒子，其可以是例如钌纳米粒子。电荷存储层54可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何适当沉积技术形成。电荷存储层54的厚度可以在2nm至20nm的范围内，但是也可以采用更小和更大的厚度。
隧穿介电层56包括介电材料，可以在适当电偏压条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿介电层56可以包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或其组合。在一个实施方案中，隧穿介电层56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，其通常被称为ONO堆叠。在一个实施方案中，隧穿介电层56可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是也可以采用更小和更大的厚度。
任选的第一半导体沟道层601包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，第一半导体沟道层601包括非晶硅或多晶硅。第一半导体沟道层601可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法形成。第一半导体沟道层601的厚度可以在2nm至10nm的范围内，但是也可以采用更小和更大的厚度。腔49'形成在每个存储器开口49的未填充有沉积的材料层(52,54,56,601)的体积中。
参考图5D，采用至少一种各向异性蚀刻工艺顺序地各向异性地蚀刻任选的第一半导体沟道层601、隧穿介电层56、电荷存储层54、阻挡介电层52。可以通过至少一个各向异性蚀刻工艺移除定位在绝缘帽盖层70的顶表面上方的第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52的部分。此外，可以移除第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52的在每个腔49'的底部处的水平部分，以在其剩余部分中形成开口。可以通过采用相应蚀刻化学物质的相应各向异性蚀刻工艺来蚀刻第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52中的每一者，该蚀刻化学物质对于各种材料层可以相同或不同。
第一半导体沟道层601的每个剩余部分可以具有管状构型。电荷存储层54可包括电荷捕获材料或浮栅材料。在一个实施方案中，每个电荷存储层54可包括在编程时存储电荷的电荷存储区的竖直堆叠。在一个实施方案中，电荷存储层54可为电荷存储层，其中与牺牲材料层42相邻的每个部分构成电荷存储区。
柱状半导体基座部分11的表面(或在不采用柱状半导体基座部分11的情况下的半导体材料层10的表面)可以穿过第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52在开口下面物理地暴露。任选地，在每个腔49'的底部处的物理地暴露的半导体表面可以竖直地凹陷，使得在腔49'下面的凹陷的半导体表面竖直地从柱状半导体基座部分11(或在没有采用柱状半导体基座部分11的情况下的半导体衬底层10)的最顶表面偏移凹陷距离。隧穿介电层56定位在电荷存储层54上方。存储器开口49中的一组阻挡介电层52、电荷存储层54和隧穿介电层56构成存储器膜50，存储器膜包括多个电荷存储区(如实施为电荷存储层54)，多个电荷存储区通过阻挡介电层52和隧穿介电层56与围绕材料绝缘。在一个实施方案中，第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52可以具有竖直重合的侧壁。
参见图5E，第二半导体沟道层602可直接沉积在柱状半导体基座部分11的半导体表面上，或者半导体衬底层10上(如果部分11被省略的话)，并且直接沉积在第一半导体沟道层601上。第二半导体沟道层602包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，第二半导体沟道层602包括非晶硅或多晶硅。第二半导体沟道层602可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法形成。第二半导体沟道层602的厚度可以在2nm至10nm的范围内，但是也可以采用更小和更大的厚度。第二半导体沟道层602可部分地填充每个存储器开口中的腔49'，或者可完全填充每个存储器开口中的腔。
第一半导体沟道层601和第二半导体沟道层602的材料共同称为半导体沟道材料。换句话说，半导体沟道材料是第一半导体沟道层601和第二半导体沟道层602中的所有半导体材料的集合。
参考图5F，在每个存储器开口中的腔49’未被第二半导体沟道层602完全填充的情况下，可将介电核心层62L沉积在腔49’中以填充每个存储器开口内的腔49’的任何剩余部分。介电核心层62L包括介电材料诸如氧化硅或有机硅酸盐玻璃。可通过保形沉积方法诸如低压化学气相沉积(LPCVD)或者通过自平坦化沉积工艺诸如旋涂来沉积介电核心层62L。
参考图5G，可例如通过从绝缘帽盖层70的顶表面上方的凹陷蚀刻来去除介电核心层62L的水平部分。介电核心层62L的每个剩余部分构成介电核心62。此外，第二半导体沟道层602的位于绝缘帽盖层70的顶表面上方的水平部分可以通过可采用凹陷蚀刻或化学机械平面化(CMP)的平面化工艺移除。第二半导体沟道层602的每个剩余部分可以整体定位在存储器开口49内或者全部定位在支撑开口19内。
第一半导体沟道层601和第二半导体沟道层602的每个邻接对可共同形成竖直半导体沟道60，当包括竖直半导体沟道60的竖直NAND器件接通时，电流可流过该竖直半导体沟道。隧穿介电层56被电荷存储层54包围，并且横向围绕竖直半导体沟道60的部分。每组邻接的阻挡介电层52、电荷存储层54和隧穿介电层56共同构成存储器膜50，存储器膜可以以宏观保留时间存储电荷。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且可以在形成背侧凹陷部之后随后形成阻挡介电层。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。
参考图5H，每个介电核心62的顶表面可进一步凹陷入每个存储器开口内，例如通过凹陷蚀刻到位于绝缘帽盖层70的顶表面和绝缘帽盖层70的底表面之间的深度。可通过将掺杂半导体材料沉积在介电核心62上方的每个凹陷区内来形成漏极区63。漏极区63可以具有与第一导电类型相反的第二导电类型的掺杂。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。漏极区63的掺杂剂浓度可以在5.0×1019/cm3至2.0×1021/cm3的范围内，尽管也可以采用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂的多晶硅。可例如通过化学机械平坦化(CMP)或凹陷蚀刻从绝缘帽盖层70的顶表面上方移除沉积半导体材料的多余部分，以形成漏极区63。
存储器开口49内的存储器膜50和竖直半导体沟道60(其为竖直半导体沟道)的每个组合构成存储器堆叠结构55。存储器堆叠结构55是半导体沟道、隧穿介电层、体现为电荷存储层54的部分的多个存储器元件以及可选的阻挡介电层52的组合。存储器开口49内的柱状半导体基座部分11、存储器堆叠结构55、介电核心62和漏极区63的每个组合在本文被称为存储器开口填充结构(11,55,62,63)。每个支撑开口19内的柱状半导体基座部分11、存储器膜50、竖直半导体沟道60、介电核心62和漏极区63的每个组合填充相应的支撑开口19，并且构成支撑柱结构20，如图6所示。
参照图6，示出了在存储器开口49和支撑开口19内分别形成存储器开口填充结构(11,55,62,63)和支撑柱结构20之后的示例性结构。存储器开口填充结构(11,55,62,63)的实例可以形成在图4A和图4B的结构的每个存储器开口49内。存储器堆叠结构55的每个实例可以直接形成在柱状半导体基座部分11上和相应的存储器开口内。支撑柱结构20的实例可以在图4A和图4B的结构的每个支撑开口19内形成。
每个存储器堆叠结构55包括竖直半导体沟道60，该竖直半导体沟道可包括多个半导体沟道层(601,602)和存储器膜50。存储器膜50可包括横向围绕竖直半导体沟道60的隧穿介电层56以及横向围绕隧穿介电层56(如实施为存储器材料层54)和可选的阻挡介电层52的电荷存储区域的竖直堆叠。虽然使用所示出的用于存储器堆叠结构的构型来描述本公开，但是本公开的方法可以应用于包括用于存储器膜50和/或用于竖直半导体沟道60的不同层堆叠或结构的另选存储器堆叠结构。
每个存储器开口的侧壁包括绝缘层32的侧壁。每个存储器堆叠结构55包括与存储器开口的侧壁接触的存储器膜50，并且竖直半导体沟道60接触每个存储器膜50的内侧壁。支撑柱结构20穿过后向阶梯式介电材料部分65和阶梯式表面形成。
参考图7A和图7B，接触级介电层73可以形成在绝缘层32和牺牲材料层42的交替堆叠(32,42)上，以及存储器堆叠结构55和支撑柱结构20上。接触级介电层73包括与牺牲材料层42的介电材料不同的介电材料。例如，接触级介电层73可以包括氧化硅。接触级介电层73的厚度可以在50nm至500nm的范围内，但是也可以采用更小和更大的厚度。
光致抗蚀剂层(未示出)可以施加在接触级介电层73上，并且光刻图案化以在存储器堆叠结构55的集群之间的区域中形成开口。光致抗蚀剂层中的图案可以穿过接触级介电层73、交替堆叠(32,42)和/或采用各向异性蚀刻的后向阶梯式介电材料部分65来转移，以形成背侧沟槽79，该背侧沟槽至少从接触级介电层73的顶表面竖直延伸至衬底(9,10)的顶表面，并且横向延伸穿过存储器阵列区100和接触区300。在一个实施方案中，背侧沟槽79可以包括源极接触开口，其中随后可以形成源极接触通孔结构。可以例如通过灰化移除光致抗蚀剂层。
参考图8和图9A，可例如采用蚀刻工艺将蚀刻剂引入背侧沟槽79中，该蚀刻剂相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料。图9A示出了图8的示例性结构的区。背侧凹陷部43形成在从中移除牺牲材料层42的体积中。牺牲材料层42的第二材料可对于绝缘层32的第一材料、后向阶梯式介电材料部分65的材料、半导体材料层10的半导体材料和存储器膜50的最外层材料选择性地去除。在一个实施方案中，牺牲材料层42可包括氮化硅，并且绝缘层32和后向阶梯式介电材料部分65的材料可选自氧化硅和介电金属氧化物。
对于第一材料和存储器膜50的最外层选择性地移除第二材料的蚀刻工艺可以是采用湿蚀刻溶液的湿蚀刻工艺，或者可以是将蚀刻剂以汽相引入背侧沟槽79中的气相(干)蚀刻工艺。例如，如果牺牲材料层42包括氮化硅，则蚀刻工艺可以是将示例性结构浸入包括磷酸的湿蚀刻槽内的湿蚀刻工艺，磷酸蚀刻对于氧化硅、硅和本领域中采用的各种其他材料有选择性的氮化硅。当背侧凹陷部43存在于先前由牺牲材料层42占据的体积内时，支撑柱结构20、后向阶梯式介电材料部分65和存储器堆叠结构55提供结构支撑。
每个背侧凹陷部43可为横向延伸的腔，该腔的横向尺寸大于该腔的竖直范围。换句话讲，每个背侧凹陷部43的横向尺寸可大于背侧凹陷部43的高度。多个背侧凹陷部43可在从中移除牺牲材料层42的第二材料的体积中形成。其中形成存储器堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔，与背侧凹陷部43形成对比。在一个实施方案中，存储器阵列区100包括单体三维NAND串阵列，其具有设置在衬底(9,10)上方的多个器件层级。在这种情况下，每个背侧凹陷部43可限定用于接收单体三维NAND串阵列的相应字线的空间。
多个背侧凹陷部43中的每一个可基本上平行于衬底(9,10)的顶表面延伸。背侧凹陷部43可由下层绝缘层32的顶表面和覆盖绝缘层32的底表面竖直地限定。在一个实施方案中，每个背侧凹陷部43可以始终具有均一高度。
参考图9B，执行选择性半导体沉积工艺以从柱状半导体基座部分11的侧壁生长半导体材料部分。在选择性半导体沉积工艺期间，半导体材料从柱状半导体基座部分11的侧壁生长以形成环形半导体材料部分，而半导体材料不从绝缘层32的电介质表面和存储器膜50的外表面(例如，从阻挡电介质52的外表面)生长。换句话说，通过选择性半导体沉积工艺形成横向突出半导体部分21，该选择性半导体沉积工艺在半导体表面上沉积半导体材料并且不会在介电材料(诸如氧化硅)的表面上沉积半导体材料。每个环形半导体材料部分从连续竖直平面向外侧向突出到背侧凹陷部43中，该连续竖直平面包括相应的柱状半导体基座部分11的整个侧壁和其中的存储器膜50。因此，每个环形半导体材料部分在本文中被称为横向突出半导体部分21。虽然图9B中仅示出了一个横向突出半导体部分21，但在另一个实施方案中，如果部分11在多于一个竖直分离的背侧凹陷部43中暴露，则多个竖直分离的横向突出半导体部分21可以从单个柱状半导体基座部分11延伸。因此，每个竖直分离的横向突出半导体部分21可以从单个柱状半导体基座部分11横向延伸到相应的背侧凹陷部43中。在横向突出半导体部分21生长的同时，平面半导体部分121可以在每个背侧沟槽79下方从半导体材料层10的物理暴露部分生长。
每个横向突出半导体部分21在邻近柱状半导体基座部分11的背侧凹陷部43中的一个的体积内直接生长在柱状半导体基座部分11的外侧壁上，该背侧凹陷部可以是由栅极介电层12和最底部绝缘层32界定的最低水平的背侧凹陷部43(如果要在器件中仅形成一个源极选择栅极电极)或者一组底部背侧凹陷部43(如果要在器件中形成多个源极选择栅极电极)。在一个实施方案中，选择性半导体沉积工艺可以采用包括IV族半导体材料(诸如硅或锗)的反应物。蚀刻剂可以包括例如气相的氯化氢(HCl)。
在一个实施方案中，选择性半导体沉积工艺可以是选择性半导体外延工艺。在一个实施方案中，柱状半导体基座部分11可以包括单晶半导体材料(诸如单晶硅)，并且每个横向突出半导体部分21可以包括与横向封闭在其中的相应柱状半导体基座部分11的单晶半导体材料外延对准的单晶半导体材料(诸如单晶硅)。
另选地，选择性半导体沉积工艺可以沉积多晶或非晶半导体材料(例如，多晶硅或非晶硅)以形成横向突出半导体部分21。横向突出半导体部分21的结晶度可以通过选择性半导体沉积工艺的工艺状况来确定，诸如处理腔室中的残余气体种类(即杂质气体种类)的处理温度和分压。
在外侧壁与内侧壁的最接近部分之间测量的横向突出半导体部分21的横向厚度在横向突出半导体部分21的整个高度上可以是均匀的。在一个实施方案中，横向突出半导体部分21的横向厚度可以在其中的柱状半导体基座部分11的最大横向尺寸的3％至100％，例如10％至50％的范围内。在一个实施方案中，横向突出半导体部分21的横向厚度可在3nm至100nm的范围内，但是也可采用更小和更大的厚度。
在一个实施方案中，横向突出半导体部分21可以掺杂有与柱状半导体基座部分11相同的导电类型的电掺杂剂。每个横向突出半导体部分21的内部部分可以随后用作晶体管沟道的一部分，或者每个横向突出半导体部分21的整体可以随后转换成半导体氧化物部分。柱状半导体基座部分11和横向突出半导体部分21的每个连续对构成基本上由半导体材料构成的半导体基座(11,21)。
参考图9C，半导体基座(11,21)和半导体材料层10的物理暴露表面部分可以通过将半导体材料热和/或等离子体氧化成半导体氧化物材料来转换成半导体氧化物部分。例如，氧化环境中的退火在升高的温度下执行。退火可以包括合适的环境，诸如气流、氧气、臭氧、水蒸气及其组合。水蒸气是优选的。结构被定位到外壳(可以是真空密封外壳)中，并且在外壳保持在高温下时将水蒸气提供到外壳中。水蒸气可以由水蒸气发生器(WVG)原位或非原位产生。退火温度可以在600摄氏度至1,000摄氏度的范围内，但是也可以采用更小和更大的温度。退火过程期间的水蒸气的分压可以在1毫托至1大气压的范围内，和/或可以在10毫托至100托的范围内，但也可以采用更小和更大的分压。热和/或等离子体氧化将每个横向突出半导体部分21的至少表面部分转换成管状半导体氧化物间隔物116，并且将平面半导体部分121的每个物理暴露表面部分转换成平面半导体氧化物部分616。管状半导体氧化物间隔物116用作源极侧选择晶体管的源极选择栅极的栅极电介质。在一个实施方案中，每个管状半导体氧化物间隔物116可以拓扑同胚于环面即大致环形的。如本文所用，如果元件的形状可以持续拉伸而不破坏孔或形成新的孔到环面的形状中，则该元件拓扑同胚于环面。管状半导体氧化物间隔物116包括介电氧化物材料，该介电氧化物材料包括与半导体基座(11,21)相同的半导体元素并附加地包括氧。在一个实施方案中，管状半导体氧化物间隔物116可以包括横向突出半导体部分21的半导体材料的介电氧化物(例如，氧化硅)。同样，每个平面半导体氧化物部分616包括介电氧化物材料，该介电氧化物材料包括与半导体材料层10(和/或平面半导体部分121)相同的半导体元素并包括氧。在一个实施方案中，平面半导体氧化物部分616可以包括半导体材料层10和/或平面半导体部分121的半导体材料的介电氧化物(例如，氧化硅)。
在一个实施方案中，只有每个横向突出半导体部分21的外部区可以被转换成相应的管状半导体氧化物间隔物116，而每个横向突出半导体部分21的内部区保持未通过氧化过程氧化。在这种情况下，包括管状半导体氧化物间隔物116和横向突出半导体部分21(厚度通过氧化过程减小)的嵌套结构横向围绕每个柱状半导体基座部分11。换句话讲，管状半导体氧化物间隔物116横向围绕每个半导体基座(11,21)。因此，管状半导体氧化物间隔物116横向围绕每个柱状半导体基座部分11。每个管状半导体氧化物间隔物116的横向厚度(如在竖直外侧壁和内侧壁的最接近部分之间测量)可以在1nm至20nm的范围内，诸如3nm至10nm，但也可以采用更小和更大的厚度。
参考图9D，可以任选地形成背侧阻挡介电层44。背侧阻挡介电层44(如果存在)包括用作控制栅极电介质的介电材料，该控制栅极电介质用于随后在背侧凹陷部43中形成的控制栅。在每个存储器开口内存在阻挡介电层52的情况下，背侧阻挡介电层44是任选的。在省略阻挡介电层52的情况下，存在背侧阻挡介电层44。
背侧阻挡介电层44可以形成在背侧凹陷部43中和背侧沟槽79的侧壁上。背侧阻挡介电层44可以直接形成在背侧凹陷部43内的绝缘层32的水平表面和存储器堆叠结构55的侧壁上。如果形成背侧阻挡介电层44，那么在形成背侧阻挡介电层44之前形成管状半导体氧化物间隔物116和平面半导体氧化物部分616是任选的。在一个实施方案中，背侧阻挡介电层44可以通过诸如原子层沉积(ALD)的保形沉积工艺形成。背侧阻挡介电层44可以基本上由氧化铝组成。背侧阻挡介电层44的厚度可以在1nm至15nm的范围内，诸如2nm至6nm，但是也可以采用更小和更大的厚度。
背侧阻挡介电层44的介电材料可以是介电金属氧化物(诸如氧化铝)，至少一种过渡金属元素的介电氧化物，至少一种镧系元素的介电氧化物，铝、至少一种过渡金属元素和/或至少一种镧系元素的组合的介电氧化物。另选地或另外地，背侧阻挡介电层44可以包括氧化硅层。可以通过诸如化学气相沉积或原子层沉积的保形沉积方法来沉积背侧阻挡介电层44。背侧阻挡介电层44的厚度可以在1nm至10nm的范围内，但是也可以采用更小和更大的厚度。背侧阻挡介电层44形成在背侧沟槽79的侧壁、绝缘层32的水平表面和侧壁、存储器堆叠结构55的侧壁表面的物理暴露于背侧凹陷部43的部分以及平面半导体氧化物部分616的顶表面上。背侧腔79’存在于每个背侧沟槽79的未填充有背侧阻挡介电层44的部分内。背侧阻挡介电层44可以直接形成在绝缘层32和管状半导体氧化物间隔物116上。
参考图9E，金属阻挡层46A可以沉积在背侧凹陷部43中。金属阻挡层46A包括导电金属材料，其可以用作随后沉积的金属填充材料的扩散阻挡层和/或粘合促进层。金属阻挡层46A可以包括导电金属氮化物材料诸如TiN、TaN、WN或其堆叠，或者可以包括导电金属碳化物材料诸如TiC、TaC、WC或其堆叠。在一个实施方案中，金属阻挡层46A可以通过保形沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)进行沉积。金属阻挡层46A的厚度可以在2nm至8nm的范围内，诸如3nm至6nm，但是也可以采用更小和更大的厚度。在一个实施方案中，金属阻挡层46A可以基本上由导电金属氮化物诸如TiN组成。
参照图9F和图10，金属填充材料沉积在多个背侧凹陷部43中、至少一个背侧沟槽79的侧壁上以及接触级介电层73的顶表面上，以形成金属填充材料层46B。金属填充材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或其组合。在一个实施方案中，金属填充材料层46B可以基本上由至少一种元素金属构成。金属填充材料层46B的至少一种元素金属可以选自例如钨、钴、钌、钛和钽。在一个实施方案中，金属填充材料层46B可以基本上由单个元素金属构成。在一个实施方案中，金属填充材料层46B可以采用含氟前体气体诸如WF6进行沉积。在一个实施方案中，金属填充材料层46B可以是包括残余级氟原子作为杂质的钨层。金属填充材料层46B通过金属阻挡层46A与绝缘层32和存储器堆叠结构55间隔开，金属阻挡层46A是阻止氟原子扩散穿过其中的金属阻挡层。
多个导电层46可形成在多个背侧凹陷部43中，并且连续金属材料层46L可形成在每个背侧沟槽79的侧壁上以及接触级介电层73上方。每个导电层46包括位于竖直相邻的一对介电材料层之间的金属阻挡层46A的一部分和金属填充材料层46B的一部分，该对介电材料层可以是一对绝缘层32、最底部绝缘层和栅极介电层12、或者最顶部绝缘层和绝缘帽盖层70。连续金属材料层46L包括位于背侧沟槽79中或接触级介电层73上方的金属阻挡层46A的连续部分和金属填充材料层46B的连续部分。
每个牺牲材料层42可被导电层46替换。背侧腔79’存在于每个背侧沟槽79的未填充有背侧阻挡介电层44和连续的金属材料层46L的部分中。管状半导体氧化物间隔物116横向围绕半导体基座(11,21)。在形成导电层46时，最底部导电层46横向围绕每个管状半导体氧化物间隔物116。
因此，在形成管状半导体氧化物间隔物116之后，通过在其中沉积至少一种导电材料，可以在背侧凹陷部43中形成导电层46。导电层46可以在背侧凹陷部43的剩余体积中形成在背侧阻挡介电层44上。背侧阻挡介电层44可以在每相邻对的导电层46和绝缘层32之间形成，并且从绝缘层32和导电层46的交替堆叠(32,46)内的最底层延伸到交替堆叠(32,46)内的最顶层。
在一个实施方案中，竖直半导体沟道60的底部部分可以突出到半导体基座(11,21)的上中心部分中。在一个实施方案中，半导体基座(11,21)的邻接于横向突出半导体部分21的外侧壁的第一环形水平表面212与一个绝缘层32(其可以是最底部绝缘层32)的水平底表面物理接触，并且半导体基座(11,21)的邻接于横向突出半导体部分21的外侧壁的第二环形水平表面214与在导电层46中的最底层下方的介电材料层的水平顶表面物理接触。
在一个实施方案中，半导体基座(11,21)的最顶表面位于包括半导体基座(11,21)的第一环形水平表面212的水平平面上方，并且位于由存储器开口49的侧壁的周边限定的区域内，并且半导体基座(11,21)的最底表面位于包括半导体基座(11,21)的第二环形水平表面214的水平平面下方，并且位于由存储器开口49的侧壁的周边限定的区域内。
将横向突出半导体部分21的半导体材料转换成管状半导体氧化物间隔物116的氧化过程的持续时间可以被选择为使得氧化过程仅转换每个横向突出半导体部分21的外部区，每个横向突出半导体部分21的整体而不是柱状半导体基座部分11，或者每个横向突出半导体部分21的整体和每个柱状半导体基座部分11的外部区。
在一个实施方案中，横向突出半导体部分21可以始终具有均匀的横向厚度(如在外侧壁与内侧壁的最近侧部分之间测量的)。另选地，横向突出半导体部分21可以具有弯曲的外侧壁和不均匀的横向厚度。在一个实施方案中，横向突出半导体部分21可以具有与柱状半导体基座部分11不同的材料成分。在一个实施方案中，横向突出半导体部分21和柱状半导体基座11之间的竖直界面的整体可以与存储器开口49的侧壁竖直重合。
因此，在一个实施方案中，交替堆叠中的所有牺牲材料层42具有相同的成分，并且移除牺牲材料层42以形成背侧凹陷部43包括从交替堆叠同时移除所有牺牲材料层42(即，在相同的蚀刻步骤中)以暴露存储器膜50和柱状半导体基座部分11的侧壁。至少一个下背侧凹陷部43A暴露柱状半导体基座部分11的侧壁，而剩余的上背侧凹陷部43B暴露存储薄膜50的侧壁(例如，阻挡电介质52的侧壁)，如图9A所示。
通过选择性半导体沉积工艺，至少一个横向突出半导体部分21在暴露柱状半导体基座部分11的侧壁的下背侧凹陷部43A中的至少一个的体积内选择性地直接生长(诸如选择性地外延生长)在柱状半导体基座部分11的外侧壁上，而在剩余的上背侧凹陷部43B中不从存储器膜50的暴露侧壁生长横向突出半导体部分21，该选择性半导体沉积工艺在半导体表面上沉积半导体材料并且不会在介电材料的表面上沉积半导体材料。
随后形成的半导体氧化物部分116包括用于形成在下背侧凹陷部43A中的至少一个源极选择栅极电极46的栅极电介质，并且在与至少一个源极选择电极相同的沉积步骤中，同时在上背侧凹陷部43B中形成控制栅极电极和漏极选择栅极电极46。
在一个实施方案中，每个横向突出半导体部分21的内部部分在形成管状半导体氧化物间隔物116之后保留为半导体材料部分，如图9C至图9F和图10所示。在这种情况下，包括管状半导体氧化物间隔物116和横向突出半导体部分21(厚度通过氧化过程减小)的嵌套结构横向围绕每个柱状半导体基座部分11。换句话讲，管状半导体氧化物间隔物116横向围绕每个半导体基座(11,21)。因此，管状半导体氧化物间隔物116也横向围绕位于每个半导体基座(11,21)中的每个柱状半导体基座部分11。
如图10所示，每个横向突出半导体部分21可以具有外侧壁，该外侧壁从延伸穿过存储器堆叠结构55的几何中心的竖直轴线VA向外定位，其程度超过存储器堆叠结构55的最外侧壁从竖直轴线VA向外定位。例如，在存储器堆叠结构55下方的半导体基座(11,21)的横向突出半导体部分21的外侧壁与延伸穿过存储器堆叠结构55的几何中心的竖直轴线VA之间的第一横向距离ld1可以大于在存储器堆叠结构55的外侧壁与延伸穿过存储器堆叠结构55的几何中心的竖直轴线VA之间的第二横向距离ld2。如本文所用，元件的“几何中心”指的是假想物体的质心的位置，该假想物体在空间上占据与元件相同的体积并且始终具有均匀密度。
另选地，如图9G所示，将横向突出半导体部分21的半导体材料转换成管状半导体氧化物间隔物116的氧化过程的持续时间可以被选择为使得氧化过程转换每个横向突出半导体部分21的整体而不是柱状半导体基座部分11。在这种情况下，每个管状半导体氧化物间隔物116可以通过将横向突出半导体部分21的整体转换成相应的管状半导体氧化物间隔物116来形成。在这种情况下，每个半导体基座11由相应的柱状半导体基座部分11组成，并且每个管状半导体氧化物间隔物116横向围绕相应柱状半导体基座部分11并接触其侧壁。
另选地，如图9H所示，将横向突出半导体部分21的半导体材料转换成管状半导体氧化物间隔物116的氧化过程的持续时间可以被选择为使得氧化过程转换每个横向突出半导体部分21的整体和每个柱状半导体基座部分11的外部区。在这种情况下，可以通过将横向突出半导体部分21的整体和相应的柱状半导体基座部分11的外部区转换成相应的管状半导体氧化物间隔物116来形成每个管状半导体氧化物间隔物116。在这种情况下，每个半导体基座11由相应的剩余柱状半导体基座部分11组成，并且每个管状半导体氧化物间隔物116横向围绕相应剩余柱状半导体基座部分11并接触其侧壁。换句话讲，通过将相应横向突出半导体部分21的整体转换成半导体氧化物部分，以及通过将相应柱状半导体基座部分11的外部部分转换成附加的半导体氧化物部分来形成每个管状半导体氧化物间隔物116。
参考图11，连续导电材料层46L的沉积的金属材料例如通过各向同性湿法蚀刻、各向异性干法蚀刻或其组合从每个背侧沟槽79的侧壁并且从接触级介电层73上方回蚀刻。背侧凹陷部43中的沉积的金属材料的每个剩余部分构成导电层46。每个导电层46可以是导电线结构。因此，牺牲材料层42被导电层46替换。
每个导电层46可用作位于同一级的多个控制栅极电极和与位于同一级的多个控制栅极电极电互连(即电短路)的字线的组合。在每个导电层46内的多个控制栅极电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅极电极。换句话讲，每个导电层46可以是充当用于多个竖直存储器器件的公共控制栅极电极的字线。
在一个实施方案中，连续导电材料层46L的移除对于背侧阻挡介电层44的材料可以是选择性的。在这种情况下，背侧阻挡介电层44的水平部分可以存在于每个背侧沟槽79的底部。栅极介电层12可以与背侧沟槽79竖直隔开背侧阻挡介电层44的水平部分。
在另一个实施方案中，连续导电材料层46L的移除对于背侧阻挡介电层44的材料可能是不具有选择性的，或者可以不采用背侧阻挡介电层44。在这种情况下，栅极介电层12的顶表面和/或侧壁表面可以在背侧沟槽79的底部物理暴露，具体取决于在去除连续导电材料层46L期间栅极介电层12是未被去除还是部分被去除。在一个实施方案中，在移除连续导电材料层46L之后，平面半导体氧化物部分616的顶表面可以物理地暴露在背侧沟槽79的底部。背侧腔79'存在于每个背侧沟槽79内。
参见图12A和图12B，可以通过保形沉积工艺在至少一个背侧沟槽79中和在接触级介电层73上方形成绝缘材料层。示例性保形沉积工艺包括但不限于化学气相沉积和原子层沉积。绝缘材料层包括绝缘材料，诸如氧化硅、氮化硅、介电金属氧化物、有机硅酸盐玻璃或其组合。在一个实施方案中，绝缘材料层可包括氧化硅。绝缘材料层可以例如通过低压化学气相沉积(LPCVD)或原子层沉积(ALD)形成。绝缘材料层的厚度可以在1.5nm至60nm的范围内，但是也可以采用更小和更大的厚度。
如果存在背侧阻挡介电层44，则绝缘材料层可以直接形成在背侧阻挡介电层44的表面上，并且直接形成在导电层46的侧壁上。如果不采用背侧阻挡介电层44，则绝缘材料层可以直接形成在绝缘层32的侧壁上，并且直接形成在导电层46的侧壁上。
执行各向异性蚀刻以从接触级介电层73上方和每个背侧沟槽79的底部去除绝缘材料层的水平部分。绝缘材料层的每个剩余部分构成绝缘间隔物74。背侧腔79’存在于由每个绝缘间隔物74围绕的体积内。
各向异性蚀刻工艺可以在存在或不存在蚀刻化学变化的情况下继续，以移除任选的背侧阻挡介电层44和平面半导体氧化物部分616的位于穿过绝缘间隔物74的开口下方的部分。穿过每个背侧腔79’下面的平面半导体氧化物部分616形成开口，从而竖直地延伸背侧腔79’。半导体材料层10和/或平面半导体部分121的顶表面可以在每个背侧沟槽79的底部物理地暴露。每个平面半导体氧化物部分616的剩余部分在此被称为环形半导体氧化物部分616’，其可以包括半导体材料层10和/或平面半导体部分121的半导体材料的介电氧化物，具有均一厚度以及穿过其中的开口。
通过将电掺杂剂注入半导体材料层10和/或平面半导体部分121的物理地暴露的表面部分中，可以在每个背侧腔79’下方的半导体材料层10的表面部分处形成源极区61。每个源极区61形成在衬底(9,10)的表面部分中，该表面部分位于穿过绝缘间隔物74的相应开口下方。由于在注入工艺期间的注入的掺杂剂原子的散布和在随后活化退火工艺期间的注入的掺杂剂原子的横向扩散，每个源极区61可以具有大于穿过绝缘间隔物74的开口的横向范围的横向范围。
半导体材料层10的在源极区61和多个半导体基座(11,21)之间延伸的上部部分构成用于多个场效应晶体管的水平半导体沟道59。水平半导体沟道59通过相应的半导体基座(11,21)连接到多个竖直半导体沟道60。水平半导体沟道59接触源极区61和多个半导体基座(11,21)。在交替堆叠(32,46)内形成导电层46时提供的一个或多个最底部导电层46可以包括场效应晶体管的一个或多个源极选择栅极电极，并且一个或多个相邻的管状半导体氧化物间隔物116用作相应源极选择栅极电极的栅极电介质。每个源极区61形成在半导体衬底(9,10)的上部部分。半导体沟道(59,11,60)在每个源极区61和相应一组漏极区63之间延伸。半导体沟道(59,11,60)包括存储器堆叠结构55的竖直半导体沟道60。
接触通孔结构76可以形成在每个背侧腔79’内。每个接触通孔结构76可以填充相应腔79'。可以通过在背侧沟槽79的剩余未填充体积(即，背侧腔79’)中沉积至少一种导电材料来形成接触通孔结构76。例如，至少一种导电材料可以包括导电衬垫76A和导电填充材料部分76B。导电衬垫76A可包括导电金属衬垫，诸如TiN、TaN、WN、TiC、TaC、WC、其合金或其堆叠。导电衬垫76A的厚度可以在3nm至30nm的范围内，但是也可以采用更小和更大的厚度。导电填充材料部分76B可以包括金属或金属合金。例如，导电填充材料部分76B可以包括W、Cu、Al、Co、Ru、Ni、其合金或其堆叠。
可以使用覆盖在交替堆叠(32,46)上面的接触级介电层73作为停止层来平面化至少一种导电材料。如果采用化学机械平面化(CMP)工艺，那么接触级介电层73可以用作CMP停止层。背侧沟槽79中的至少一种导电材料的每个剩余连续部分构成背侧接触通孔结构76。
背侧接触通孔结构76延伸穿过交替堆叠(32,46)，并且接触源极区61的顶表面。如果采用背侧阻挡介电层44，则背侧接触通孔结构76可以接触背侧阻挡介电层44的侧壁。
参考图13A和图13B，附加的接触通孔结构(88,86,8P)可以通过接触级介电层73形成，并且可以可选地通过后向阶梯式介电材料部分65形成。例如，漏极接触通孔结构88可通过每个漏极区63上的接触级介电层73形成。字线接触通孔结构86可穿过接触级介电层73以及穿过后向阶梯式介电材料部分65形成在导电层46上。外围器件接触通孔结构8P可以通过后向阶梯式介电材料部分65直接形成在外围器件的相应节点上。
本公开的各种实施方案提供了一种包括三维存储器器件的结构。三维存储器器件可以包括：绝缘层32和导电层46的交替堆叠(32,46)，该绝缘层和导电层的交替堆叠定位在衬底(9,10)上方；存储器开口49，该存储器开口延伸穿过交替堆叠(32,46)，其中存储器开口49的侧壁包括绝缘层32的侧壁；存储器堆叠结构55，该存储器堆叠结构位于存储器开口49内并且包括与存储器开口49的侧壁接触的存储器膜50以及与存储器膜50的内侧壁接触的竖直半导体沟道60；以及半导体基座(11,21)，该半导体基座位于存储器堆叠结构55下方并位于导电层46中的最低水平，其中半导体基座(11,21)包括具有外侧壁的横向突出半导体部分21，该外侧壁从延伸穿过存储器堆叠结构55的几何中心的竖直轴线向外定位，其程度超过存储器堆叠结构55的最外侧壁从竖直轴线向外定位。
在一个实施方案中，衬底(9,10)包括单晶半导体材料层，并且半导体基座(11,21)包括与单晶半导体材料层10外延对准的外延半导体材料部分。在一个实施方案中，半导体基座(11,21)包括柱状半导体基座部分11，该柱状半导体基座部分竖直延伸穿过导电层46中的最低水平的整个厚度并接触存储器堆叠结构55。在一个实施方案中，横向突出半导体部分21围绕柱状半导体基座部分11并具有环形形状，并且横向突出半导体部分21与柱状半导体基座部分11之间的竖直界面可以与存储器堆叠结构55的最外侧壁竖直重合。
在一个实施方案中，管状半导体氧化物间隔物116可以横向围绕半导体基座(11,21)。位于导电层46中的最低水平的一个导电层46可以横向围绕管状半导体氧化物间隔物116。在一个实施方案中，管状半导体氧化物间隔物116可以包括半导体基座(11,21)的与管状半导体氧化物间隔物116接触的部分内的半导体材料的氧化物，该部分可以是横向突出半导体部分21。
在一个实施方案中，交替堆叠(32,46)可以包括平台区，其中交替堆叠(32,46)内除了最顶部导电层46之外的每个导电层46比交替堆叠(32,46)内的任何覆盖导电层46横向延伸得更远，并且平台区包括交替堆叠(32,46)的阶梯式表面，该阶梯式表面从交替堆叠(32,46)内的最底层持续延伸至交替堆叠(32,46)内的最顶层。支撑柱结构20可以延伸穿过阶梯式表面并穿过覆盖阶梯式表面的后向阶梯式介电材料部分65。
背侧阻挡介电层44可以设置在每相邻对的导电层46和绝缘层32之间，并且可以从交替堆叠(32,46)内的最底层延伸到交替堆叠(32,46)内的最顶层。半导体基座(11,21)可以通过管状半导体氧化物间隔物116与背侧阻挡介电层横向间隔开。
示例性结构可包括三维存储器器件。在一个实施方案中，三维存储器器件包括竖直NAND存储器器件。导电层46可包括或者可电连接到单体三维NAND存储器器件的相应字线。衬底(9，10)可以包括硅衬底。竖直NAND存储器器件可包括硅衬底上方的单体三维NAND串阵列。单体三维NAND串阵列的第一器件层级中的至少一个存储器单元(如实施为在导电层46的层级处的电荷存储层54的部分)可定位在单体三维NAND串阵列的第二器件层级中的另一存储器单元(如实施为在另一导电层46的层级处的电荷存储层54的另一部分)上方。硅衬底可以含有集成电路，该集成电路包括用于定位在其上的存储器器件的驱动器电路。导电层46可包括多个控制栅极电极，这些控制栅极电极具有基本上平行于衬底(9,10)顶表面延伸，例如在一对背侧沟槽79之间的条带形状。多个控制栅极电极至少包括定位在第一器件层级中的第一控制栅极电极和定位在第二器件层级中的第二控制栅极电极。单体三维NAND串阵列可以包括：多个半导体沟道(59,11,60)，其中多个半导体沟道(59,11,60)中的每一个的至少一个端部部分60基本上垂直于衬底(9,10)的顶表面延伸；以及多个电荷存储元件(如实施为电荷捕获材料部分)。每个电荷存储元件可以邻近多个半导体沟道(59,11,60)中的相应一个定位。
与至少在制造过程期间不采用横向突出半导体部分21的对比半导体基座相比，本公开的每个半导体基座(11和可选的21)包括更多的半导体材料，因为横向突出半导体部分21将附加的半导体材料添加到设置在柱状半导体基座部分11中的原始半导体材料。因此，在上方形成相同厚度的管状半导体氧化物部分时，与针对不采用横向突出半导体部分21的对比半导体基座相比，在形成管状半导体氧化物间隔物116之后剩余的半导体材料的总量针对本公开的半导体基座(11和可选的21)是更多的。在本公开的半导体基座(11和可选的21)内提供的附加半导体材料在机械应力下为半导体基座提供增加的机械稳定性，例如在形成管状半导体氧化物间隔物116的氧化过程期间和/或在形成导电层46期间。换句话讲，如果在制造期间将部分21添加到基座中，则在氧化期间半导体基座变薄到较小程度，并且所得到的较厚的半导体基座由于增加的厚度而具有改善的机械性能。因此，本公开的半导体基座(11，可选的21)可以提高其中嵌入本公开的半导体基座(11和可选的21)的实例的半导体结构(诸如三维NAND存储器器件)的产量和/或可靠性。
虽然前面提及特定优选实施方案，但是将理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在本公开中示出了采用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类置换不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。

Claims (38)

1.一种三维存储器器件，所述三维存储器器件包括：
绝缘层和导电层的交替堆叠，所述绝缘层和导电层的交替堆叠定位在衬底上方；
存储器开口，所述存储器开口延伸穿过所述交替堆叠，其中所述存储器开口的侧壁包括所述绝缘层的侧壁；
存储器堆叠结构，所述存储器堆叠结构位于所述存储器开口内并且包括与所述存储器开口的所述侧壁接触的存储器膜以及与所述存储器膜的内侧壁接触的竖直半导体沟道；和
半导体基座，所述半导体基座位于所述存储器堆叠结构下方并位于所述导电层中的最低水平，其中所述半导体基座包括具有外侧壁的横向突出半导体部分，所述外侧壁从延伸穿过所述存储器堆叠结构的几何中心的竖直轴线向外定位，其程度超过所述存储器堆叠结构的最外侧壁从所述竖直轴线向外定位，
其中：
所述半导体基座包括柱状半导体基座部分，所述柱状半导体基座部分竖直延伸穿过所述导电层中的所述最低水平的整个厚度并接触所述存储器堆叠结构；
所述横向突出半导体部分围绕所述柱状半导体基座部分并具有环形形状；并且
所述横向突出半导体部分与所述柱状半导体基座部分之间的竖直界面与所述存储器堆叠结构的所述最外侧壁竖直重合。
2.根据权利要求1所述的三维存储器器件，其中：
所述衬底包括单晶半导体材料层；并且
所述半导体基座包括与所述单晶半导体材料层外延对准的外延半导体材料部分。
3.根据权利要求1所述的三维存储器器件，其中所述横向突出半导体部分在整个或弯曲的外侧壁上具有均匀的横向厚度。
4.根据权利要求1所述的三维存储器器件，其中所述横向突出半导体部分具有与所述柱状半导体基座部分不同的材料成分。
5.根据权利要求1所述的三维存储器器件，其中所述横向突出半导体部分与所述柱状半导体基座之间的所述竖直界面的整体与所述存储器开口的所述侧壁竖直重合。
6.根据权利要求1所述的三维存储器器件，还包括横向围绕所述半导体基座的管状半导体氧化物间隔物，其中位于所述导电层中的所述最低水平的所述导电层中的一个导电层横向围绕所述管状半导体氧化物间隔物。
7.根据权利要求6所述的三维存储器器件，其中所述管状半导体氧化物间隔物包括所述半导体基座的与所述管状半导体氧化物间隔物接触的部分内的半导体材料的氧化物。
8.根据权利要求1所述的三维存储器器件，其中所述竖直半导体沟道的底部部分突出到所述半导体基座的上中心部分中。
9.根据权利要求1所述的三维存储器器件，其中：
所述半导体基座的邻接于所述横向突出半导体部分的所述外侧壁的第一环形水平表面与所述绝缘层中的一个绝缘层的水平底表面物理接触；并且
所述半导体基座的邻接于所述横向突出半导体部分的所述外侧壁的第二环形水平表面与在所述导电层中的最底层下方的介电材料层的水平顶表面物理接触。
10.根据权利要求9所述的三维存储器器件，其中：
所述半导体基座的最顶表面位于包括所述半导体基座的所述第一环形水平表面的水平平面上方，并且位于由所述存储器开口的所述侧壁的周边限定的区域内；并且
所述半导体基座的最底表面位于包括所述半导体基座的所述第二环形水平表面的水平平面下方，并且位于由所述存储器开口的所述侧壁的所述周边限定的所述区域内。
11.根据权利要求1所述的三维存储器器件，其中：
所述交替堆叠包括平台区，其中在所述交替堆叠内除最顶部导电层之外的每个导电层比在所述交替堆叠内的任何覆盖导电层横向延伸得更远；
所述平台区包括所述交替堆叠的阶梯式表面，所述阶梯式表面从所述交替堆叠内的最底层持续延伸至所述交替堆叠内的最顶层；并且
支撑柱结构延伸穿过所述阶梯式表面并穿过覆盖所述阶梯式表面的后向阶梯式介电材料部分。
12.根据权利要求1所述的三维存储器器件，还包括背侧阻挡介电层，所述背侧阻挡介电层设置在每相邻对的导电层和绝缘层之间，并且从所述交替堆叠内的最底层延伸到所述交替堆叠内的最顶层，其中所述半导体基座通过管状半导体氧化物间隔物与所述背侧阻挡介电层横向间隔开。
13.根据权利要求1所述的三维存储器器件，其中：
所述三维存储器器件包括单体三维NAND存储器器件；
所述导电层包括或者电连接到所述单体三维NAND存储器器件的相应字线；
所述衬底包括硅衬底；
所述单体三维NAND存储器器件包括在所述硅衬底上方的单体三维NAND串阵列；
所述单体三维NAND串阵列的第一器件层级中的至少一个存储器单元定位在所述单体三维NAND串阵列的第二器件层级中的另一个存储器单元上方；
所述硅衬底含有集成电路，所述集成电路包括用于定位在其上的所述存储器器件的驱动器电路；
所述导电层包括多个控制栅极电极，所述多个控制栅极电极具有平行于所述衬底的顶表面延伸的条带形状，所述多个控制栅极电极至少包括定位在所述第一器件层级中的第一控制栅极电极和定位在所述第二器件层级中的第二控制栅极电极；并且
所述单体三维NAND串阵列包括：
多个竖直半导体沟道，所述多个竖直半导体沟道具有与所述竖直半导体沟道相同的结构，其中所述多个竖直半导体沟道中的每一个的至少一个端部部分垂直于所述衬底的顶表面延伸，和
多个电荷存储元件，每个电荷存储元件定位成与所述多个竖直半导体沟道中的相应一个相邻。
14.一种形成三维存储器器件的方法，包括：
在衬底上方形成绝缘层和牺牲材料层的交替堆叠；
形成延伸穿过所述交替堆叠的存储器开口；
在所述存储器开口的底部部分处形成柱状半导体基座部分；
在所述柱状半导体基座部分上以及所述存储器开口内形成包括存储器膜和竖直半导体沟道的存储器堆叠结构；
移除所述牺牲材料层以形成背侧凹陷部；
选择性地使横向突出半导体部分在邻近所述柱状半导体基座部分的所述背侧凹陷部中的至少一个的体积内直接生长在所述柱状半导体基座部分的外侧壁上，其中所述横向突出半导体部分围绕所述柱状半导体基座部分并具有环形形状；并且所述横向突出半导体部分与所述柱状半导体基座部分之间的竖直界面与所述存储器堆叠结构的最外侧壁竖直重合；以及
通过将所述横向突出半导体部分的至少表面部分转换成半导体氧化物部分来形成管状半导体氧化物间隔物。
15.根据权利要求14所述的方法，还包括在形成所述管状半导体氧化物间隔物之后，通过在其中沉积至少一种导电材料，在所述背侧凹陷部中形成导电层。
16.根据权利要求15所述的方法，还包括在所述绝缘层和所述管状半导体氧化物间隔物上直接形成所述背侧凹陷部中的背侧阻挡介电层，其中所述导电层在所述背侧凹陷部的剩余体积中形成在所述背侧阻挡介电层上，其中所述背侧阻挡介电层形成在每相邻对的导电层和绝缘层之间，并且从所述交替堆叠内的最底层延伸到所述交替堆叠内的最顶层。
17.根据权利要求15所述的方法，其中：
所述交替堆叠中的所有牺牲材料层具有相同的成分；
移除所述牺牲材料层以形成背侧凹陷部包括从所述交替堆叠同时移除所有牺牲材料层以暴露所述存储器膜和所述柱状半导体基座部分的侧壁；
选择性地生长横向突出半导体部分包括通过选择性半导体沉积工艺，选择性地使至少一个横向突出半导体部分在暴露所述柱状半导体基座部分的侧壁的下背侧凹陷部中的至少一个的体积内直接外延生长在所述柱状半导体基座部分的外侧壁上，而在剩余的上背侧凹陷部中不从所述存储器膜的暴露侧壁生长所述横向突出半导体部分，所述选择性半导体沉积工艺在半导体表面上沉积半导体材料并且不会在介电材料的表面上沉积所述半导体材料；
所述半导体氧化物部分包括用于源极选择栅极电极的栅极电介质；以及
形成所述导电层包括在所述下背侧凹陷部中形成源极选择栅极电极，以及在相同的沉积步骤中，在所述上背侧凹陷部中形成控制栅极电极和漏极选择栅极电极。
18.根据权利要求14所述的方法，其中：
所述衬底包括单晶半导体材料层；并且
所述柱状半导体基座部分包括与所述单晶半导体材料层外延对准的单晶半导体材料。
19.根据权利要求14所述的方法，其中所述横向突出半导体部分的内部部分在形成所述管状半导体氧化物间隔物之后保留为半导体材料部分。
20.根据权利要求14所述的方法，其中通过转换所述横向突出半导体部分的整体来形成所述管状半导体氧化物间隔物。
21.根据权利要求19所述的方法，其中通过将所述柱状半导体基座部分的外部部分转换成附加的半导体氧化物部分来形成所述管状半导体氧化物间隔物。
22.根据权利要求14所述的方法，其中：
所述柱状半导体基座部分和所述横向突出半导体部分构成半导体基座；并且
所述横向突出半导体部分具有外侧壁，所述外侧壁从延伸穿过所述存储器堆叠结构的几何中心的竖直轴线向外定位，其程度超过所述存储器堆叠结构的最外侧壁从所述竖直轴线向外定位。
23.根据权利要求14所述的方法，其中：
所述存储器开口的侧壁包括所述绝缘层的侧壁；
所述存储器膜接触所述存储器开口的侧壁；
所述竖直半导体沟道接触所述存储器膜的内侧壁；并且
所述管状半导体氧化物间隔物横向围绕所述柱状半导体基座部分。
24.根据权利要求14所述的方法，还包括：
通过图案化所述交替堆叠来形成平台区，其中在所述交替堆叠内除最顶部牺牲材料层之外的每个牺牲材料层比在所述交替堆叠内的任何覆盖牺牲材料层横向延伸得更远，其中所述平台区包括所述交替堆叠的阶梯式表面；
通过在所述平台区上沉积介电材料，在所述平台区上形成后向阶梯式介电材料部分；以及
穿过所述后向阶梯式介电材料部分和所述阶梯式表面形成支撑柱结构。
25.根据权利要求15所述的方法，其中：
所述三维存储器器件包括单体三维NAND存储器器件；
所述导电层包括或者电连接到所述单体三维NAND存储器器件的相应字线；
所述衬底包括硅衬底；
所述单体三维NAND存储器器件包括在所述硅衬底上方的单体三维NAND串阵列；
所述单体三维NAND串阵列的第一器件层级中的至少一个存储器单元定位在所述单体三维NAND串阵列的第二器件层级中的另一个存储器单元上方；
所述硅衬底含有集成电路，所述集成电路包括用于定位在其上的所述存储器器件的驱动器电路；
所述导电层包括多个控制栅极电极，所述多个控制栅极电极具有平行于所述衬底的顶表面延伸的条带形状，所述多个控制栅极电极至少包括定位在所述第一器件层级中的第一控制栅极电极和定位在所述第二器件层级中的第二控制栅极电极；并且
所述单体三维NAND串阵列包括：
多个半导体沟道，其中所述多个半导体沟道中的每一个的至少一个端部部分垂直于所述衬底的顶表面延伸，和
多个电荷存储元件，每个电荷存储元件定位成与所述多个半导体沟道中的相应一个半导体沟道相邻。
26.一种三维存储器器件，所述三维存储器器件包括：
绝缘层和导电层的交替堆叠，所述绝缘层和导电层的交替堆叠定位在衬底上方；
存储器开口，所述存储器开口延伸穿过所述交替堆叠，其中所述存储器开口的侧壁包括所述绝缘层的侧壁；
存储器堆叠结构，所述存储器堆叠结构位于所述存储器开口内并且包括与所述存储器开口的所述侧壁接触的存储器膜以及与所述存储器膜的内侧壁接触的竖直半导体沟道；和
半导体基座，所述半导体基座位于所述存储器堆叠结构下方并位于所述导电层中的最低水平，其中所述半导体基座包括具有外侧壁的横向突出半导体部分，所述外侧壁从延伸穿过所述存储器堆叠结构的几何中心的竖直轴线向外定位，其程度超过所述存储器堆叠结构的最外侧壁从所述竖直轴线向外定位,
其中所述三维存储器器件包括从以下项选择的至少一个特征：
(a)第一特征：所述三维存储器器件还包括横向围绕所述半导体基座的管状半导体氧化物间隔物，其中位于所述导电层中的所述最低水平的所述导电层中的一个导电层横向围绕所述管状半导体氧化物间隔物；
(b)第二特征：所述半导体基座的邻接于所述横向突出半导体部分的所述外侧壁的第一环形水平表面与所述绝缘层中的一个绝缘层的水平底表面物理接触，并且所述半导体基座的邻接于所述横向突出半导体部分的所述外侧壁的第二环形水平表面与在所述导电层中的最底层下方的介电材料层的水平顶表面物理接触；或者
(c)第三特征：所述三维存储器器件还包括背侧阻挡介电层，所述背侧阻挡介电层设置在每相邻对的导电层和绝缘层之间，并且从所述交替堆叠内的最底层延伸到所述交替堆叠内的最顶层，其中所述半导体基座通过管状半导体氧化物间隔物与所述背侧阻挡介电层横向间隔开。
27.根据权利要求26所述的三维存储器器件，其中：
所述衬底包括单晶半导体材料层；并且
所述半导体基座包括与所述单晶半导体材料层外延对准的外延半导体材料部分。
28.根据权利要求26所述的三维存储器器件，其中所述半导体基座包括柱状半导体基座部分，所述柱状半导体基座部分竖直延伸穿过所述导电层中的所述最低水平的整个厚度并接触所述存储器堆叠结构，
其中：
所述横向突出半导体部分围绕所述柱状半导体基座部分并具有环形形状；并且
所述横向突出半导体部分与所述柱状半导体基座部分之间的竖直界面与所述存储器堆叠结构的所述最外侧壁竖直重合。
29.根据权利要求28所述的三维存储器器件，其中所述横向突出半导体部分在整个或弯曲的外侧壁上具有均匀的横向厚度。
30.根据权利要求28所述的三维存储器器件，其中所述横向突出半导体部分具有与所述柱状半导体基座部分不同的材料成分。
31.根据权利要求28所述的三维存储器器件，其中所述横向突出半导体部分与所述柱状半导体基座部分之间的竖直界面的整体与所述存储器开口的所述侧壁竖直重合。
32.根据权利要求26所述的三维存储器器件，其中所述三维存储器器件包括所述第一特征，并且其中所述管状半导体氧化物间隔物包括所述半导体基座的与所述管状半导体氧化物间隔物接触的部分内的半导体材料的氧化物。
33.根据权利要求26所述的三维存储器器件，其中所述竖直半导体沟道的底部部分突出到所述半导体基座的上中心部分中。
34.根据权利要求26所述的三维存储器器件，其中所述三维存储器器件包括所述第二特征。
35.根据权利要求34所述的三维存储器器件，其中：
所述半导体基座的最顶表面位于包括所述半导体基座的所述第一环形水平表面的水平平面上方，并且位于由所述存储器开口的所述侧壁的周边限定的区域内；并且
所述半导体基座的最底表面位于包括所述半导体基座的所述第二环形水平表面的水平平面下方，并且位于由所述存储器开口的所述侧壁的所述周边限定的所述区域内。
36.根据权利要求26所述的三维存储器器件，其中：
所述交替堆叠包括平台区，其中在所述交替堆叠内除最顶部导电层之外的每个导电层比在所述交替堆叠内的任何覆盖导电层横向延伸得更远；
所述平台区包括所述交替堆叠的阶梯式表面，所述阶梯式表面从所述交替堆叠内的最底层持续延伸至所述交替堆叠内的最顶层；并且
支撑柱结构延伸穿过所述阶梯式表面并穿过覆盖所述阶梯式表面的后向阶梯式介电材料部分。
37.根据权利要求26所述的三维存储器器件，其中所述三维存储器器件包括所述第三特征。
38.根据权利要求26所述的三维存储器器件，其中：
所述三维存储器器件包括单体三维NAND存储器器件；
所述导电层包括或者电连接到所述单体三维NAND存储器器件的相应字线；
所述衬底包括硅衬底；
所述单体三维NAND存储器器件包括在所述硅衬底上方的单体三维NAND串阵列；
所述单体三维NAND串阵列的第一器件层级中的至少一个存储器单元定位在所述单体三维NAND串阵列的第二器件层级中的另一个存储器单元上方；
所述硅衬底含有集成电路，所述集成电路包括用于定位在其上的所述存储器器件的驱动器电路；
所述导电层包括多个控制栅极电极，所述多个控制栅极电极具有平行于所述衬底的顶表面延伸的条带形状，所述多个控制栅极电极至少包括定位在所述第一器件层级中的第一控制栅极电极和定位在所述第二器件层级中的第二控制栅极电极；并且
所述单体三维NAND串阵列包括：
多个竖直半导体沟道，所述多个竖直半导体沟道具有与所述竖直半导体沟道相同的结构，其中所述多个竖直半导体沟道中的每一个的至少一个端部部分垂直于所述衬底的顶表面延伸，和
多个电荷存储元件，每个电荷存储元件定位成与所述多个竖直半导体沟道中的相应一个相邻。
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