KR20040012821A - 비 자기정렬 ＳｉＧｅ 이질접합 바이폴라 트랜지스터 - Google Patents
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Abstract
비 자기정렬, 이질접합 바이폴라 트랜지스터를 제조하는 방법은 에미터 스택의 폴리실리콘과 정렬되지만 그 스택에서 정의된 에미터 개구와는 직접 정렬되지 않은 PFET 소스/드레인 주입부를 갖는 외래 베이스 영역(70)을 형성하는 단계를 포함한다. 이는 에미터 페디스털(66)을 에미터 개구보다 더 넓게 함으로써 달성된다. 이는 외래 베이스 영역과 에미터 개구간의 정렬의 의존성을 이롭게 제거하여, 더 적은 공정 단계, 감소된 열 사이클 및 향상된 속도를 유발한다.
Description
바이폴라 트랜지스터는 고속 스위칭 능력(switching capability) 및 전류 운송 용량(carrying capacity) 때문에 집적 회로에서 기본적인 소자이다. 따라서, 성능을 유지하거나 증가시키면서 이들 장치의 크기 및 복잡성을 감소시키는 다양한 개량이 이루어져 왔다.
이질접합 바이폴라 트랜지스터(HBT)라고 알려진 한 종류의 바이폴라 트랜지스터는 베이스와 에미터 영역간의 밴드갭 차이(bandgap difference)를 제공함으로써 종래의 접합 바이폴라 트랜지스터(junction bipolar transistor)에 비하여 이점을 제공한다. NPN 트랜지스터에서, 이 밴드갭 차이는 베이스로부터 에미터로의 홀 흐름(hole flow)을 억제하고, 이에 따라서 에미터 분사(emitter-injection) 효율 및 전류 이득(current gain)을 향상시킨다. 향상된 에미터 분사 효율로 인하여, 다른 장치 파라미터를 나쁘게 하지 않으면서 고속 장치를 생성하기 위하여 저 저항률(resistivity) 베이스 영역 및 고 저항률 에미터 영역을 사용하는 것이 가능하다. 따라서, HBT는 낮은 베이스 저항률 및 낮은 에미터 베이스 접합 커패시턴스(capacitance)를 갖는 동시에 높은 전류 이득을 실현할 수 있다.
일반적으로 이질접합 바이폴라 트랜지스터는 Ⅲ-Ⅴ족 반도체 물질로부터 형성된다. 이는 이들 물질이 높은 전자 이동성(mobility)을 나타내고, 분자 빔 에피택시(molecular beam epitaxy) 및 금속 유기 화학 기상 증착(metal organic chemical vapor deposition)을 포함하는 다수의 고도의 결정 성장 기술(crystal growth techniques)이 이들을 형성하기 위하여 이용 가능하기 때문이다. 일반적으로, 두 종류의 이질접합 바이폴라 트랜지스터가 있다. 첫 번째 종류는 광 밴드 갭(wide band gap) 물질을 사용하는데, 예를 들어 베이스에 GaP, SiC 또는 비정질 실리콘을 성장시킴으로써 형성된다. 두 번째 종류는 협 밴드 갭(narrow band gap) 물질을 사용하는데, 실리콘 컬렉터와 실리콘 에미터간에 SiGe 합금 베이스를 위치시킴으로써 형성된다.
두 번째 종류의 이질접합 바이폴라 트랜지스터(SiGe HBT)는 자기정렬 또는 비 자기정렬로 분류될 수 있다. 도 1(a) 내지 도 1(j)는 종래의 자기정렬 HBT를 만들기 위하여 사용되는 연속적인 단계를 도시한다. 도 1(a)에서, 초기 단계는 실리콘 기판(1)에 n+서브 컬렉터 영역(2)을 형성하는 단계를 포함한다. 후속하여, 얕은 트렌치 영역(shallow trench region; STI)(3), n+ 물질로 만들어진 리치-스루 층(reach-through layer)(4) 및 (-) 실리콘 층(5)이 형성된다.
도 1(b)에서, 일련의 층들이 STI 및 리치-스루 영역을 포함하는 층상에 형성된다. 이들 층은 약 0.05 내지 0.3um 두께의 SiGe 층(6), 0.01 내지 0.015um 두께의 산화물 층(7), 0.08 내지 0.03um 두께의 질화물 층(8), 0.03 내지 0.06um의 폴리실리콘 층(9), 0.08 내지 0.15um인 제2 질화물 층, 및 0.2 내지 0.4um 두께의 테트라에틸 오르트실리케이트(tetraethyl orthosilicate; TEOS) 층(11)을 포함한다.
도 1(c)에서, 레지스트 층(resist layer)(12)은 (-) 영역(5) 바로 위의 p형 도핑 SiGe 베이스 층(6)에 맞춰 TEOS 층 위에 형성된다. 그 후 TEOS 및 제2 질화물 층은 패터닝되고 폴리실리콘 층(9)까지 에칭된다. 그 결과, 레지스트 층(12) 하부의 TEOS 및 질화물 층의 일부분으로 이루어진 스택(13)이 형성된다.
도 1(d)에서, 레지스트 층이 제거되고, 산화물로 이루어진 측벽 구조물(sidewall formation)(14 및 15)이 스택(13)에 형성된다. 이 측벽 부분은 후속하는 주입 단계(implant step)를 위한 마스크 층(masking layer)으로서 기능하며, 주입 단계는 SiGe 층(6)을 포함하는 깊이까지 p형 도펀트를 주입하는 단계를 포함한다. 이렇게 주입된 이온은 외래 p+베이스 주입부 영역(extrinsic p+base implants regions)(16 및 17)을 형성한다.
도 1(e)에서, 측벽 구조물 및 TEOS 층이 제거되어, 스택을 단지 하부 질화물 층으로 감소시킨다.
도 1(f)에서, 폴리실리콘 층은 고 압력 열 산화 기술을 사용하여 산화물로 변환된다. 폴리실리콘 층을 열적으로 산화시킴으로써, 질화물에 의하여 마스크된부분(9)을 제외한 폴리실리콘 층의 모두가 실리콘 2 산화물 층(silicon dioxide layer)(18)으로 변환된다.
도 1(g)에서, 스택을 형성하는 질화물 층이 제거되고, 변환되지 않은 폴리실리콘을 통하여 개구(opening)(19)가 산화물 층(18)을 에칭 마스크(etch mask)로 사용하여 형성된다. 그 후, 개구의 하부 질화물 층을 에칭하여 산화물 층(70)을 노출시킨다.
도 1(h)에서, 높은 fT장치를 위한 컬렉터 페디스털 주입부(collector pedestal implant)(20)가 n-영역(5)의 p형 SiGe 베이스 아래에서 형성된다. 주입부(20)는 에미터 개구 및 외래 베이스 주입부 영역에 자기정렬되고 n형 주입부이다. {변수 fT는 트랜지스터의 차단 주파수(cutoff frequency)이고 고 주파수 및 마이크로웨이브 트랜지스터에 대한 중요한 성능 지수(figure of merit)이다. 이것은 공통 에미터 단락 회로 전류 이득(common emitter short-circuit current gain)이 1이 되는 주파수로 정의된다. 차단 주파수는 총 에미터-컬렉터 지연 시간(total emitter-to-collector delay time) tec에 반비례한다. 성능 지수로서, 그것은 어떤 장치가 동작할 수 있는 순수 속도(raw speed)를 나타낸다. 더 높은 fT를 얻기 위하여, 트랜지스터는 매우 좁은 베이스, 매우 좁은 컬렉터 및 낮은 커패시턴스를 가져야 한다.}
도 1(i)에서, 급속 열 산화가 수행된 후, 폴리실리콘 층(21)이퇴적(deposition)되고, 그 후 폴리실리콘 층(21)은 이온 주입 공정 동안 n형 도펀트로 도핑된다. 그 후 이 층은 짧은 에미터 급속 열 어닐링(rapid thermal anneal; RTA) 공정을 위하여 질화물(22)로 덮어진다.
마지막으로, 도 1(j)에서, 연속하는 포토레지스트 및 에칭 단계로 인하여, 컬렉터(20), 외래 베이스 영역(16 및 18), 진성 베이스 영역(intrinsic base region)(23), 및 질화물 캡(nitride cap)(25)을 갖는 에미터 영역(24)을 포함하는 자기정렬 이종 접합 바이폴라 트랜지스터가 형성된다. 마지막으로, 에미터, 베이스와, 컬렉터 컨택(contact) 및 금속 도금(metalization)이 형성될 것이다.
상술한 내용으로부터, 이질접합 바이폴라 트랜지스터를 형성하는 종래의 자기정렬 공정이 복잡하고 시간 소모적이라는 것은 명백하다. 이는 주로 자기정렬 공정에서의 에미터 페디스털의 형성 때문이다. 특히, 도 1(j)에 도시된 유전체 에미터 페디스털 및 자기정렬 외래 베이스 구조를 형성하기 위해서는, 에미터 폴리 퇴적 단계 전에, 추가적인 페디스털 반응성 이온 에칭(reactive ion etching; RIE), 스페이서(spacer) 퇴적 및 에칭, 산화물 제거(oxide strip), 고 압력 산화와, 및 에미터 개구 RIE 단계가 수행될 것이 요구된다. 이 단계들은 HBT의 제조 시간을 증가시켜서, 매우 비효율적이라고 증명되었다.
그러므로 종래의 방법보다 더 빠르고 비용 면에서 더 효율적인 HBT 장치, 특히 전통적인 의미에서 자기정렬되지 않고 에미터 페디스털의 형성을 요구하지 않는 HBT 장치를 만드는 방법에 대한 필요성이 존재한다.
비 자기정렬 이질접합 바이폴라 트랜지스터를 형성하는 방법이 제안되어 왔다. 미국 특허 제5,656,514호는 에피택셜하게 성장된 실리콘 에미터와 균일하게 도핑된 베이스 층으로부터 형성되는 HBT와 같은 트랜지스터를 개시한다. 이 장치에서, 에미터 도펀트 농도는, 더 전통적인 {동종 접합(homojunction)} 바이폴라 접합 트랜지스터와 반대로, 베이스의 농도보다 낮다. 이는 주어진 베이스 저항에 대하여 더 얇은 베이스를 사용할 수 있게 하고 베이스 에미터 접합 커패시턴스 및 전기장을 낮춘다.
'514 특허에 개시된 종류의 HBT는 단점도 가지고 있다. 특히, 이 HBT 장치는 일반적으로 비 자기정렬 베이스 컨택 및 메사 아이솔레이션(mesa isolation)을 사용한다. 결과적으로, 이들의 성능은 제한된다. 따라서, 증가된 성능을 실현하기 위하여 컨택 및 메사 아이솔레이션(contact and mesa isolation) 없이 형성되는 이질접합 바이폴라 트랜지스터에 대한 필요성이 또한 있다.
본 발명은 반도체 전자 집적 회로의 제조에 관한 것으로, 특히 비 자기정렬 이질접합 바이폴라 트랜지스터(non-self-aligned heterojunction bipolar transistor; HBT)를 제조하는 방법에 관한 것이다.
도 1(a) 내지 도 1(j)는 아래 도면을 포함하는 HBT 장치를 만드는 종래의 방법을 도시한다.
도 1(a)는 서브 컬렉터 영역을 포함하는 층 상에 (-) 영역 및 STI 영역을 형성하는 것을 도시하는 도면.
도 1(b)는 도 1(a)의 구조에 다양한 산화물 및 반도체 층을 형성하는 것을 도시하는 도면.
도 1(c)는 도 1(b)의 맨 위 산화물 층 상에 레지스트 층으로 씌워진 페디스털을 형성하는 것을 도시하는 도면.
도 1(d)는 레지스트 제거 후에, 도 1(c)에서 도시된 페디스털 상에 측벽 스페이서를 형성하는 것을 도시하는 도면.
도 1(e)는 페디스털의 스페이서의 질화물 층의 결과로서 자기정렬된 외래 베이스 영역을 형성하는 것을 도시하는 도면.
도 1(f)는 폴리실리콘의 산화물 층으로의 변환을 도시하는 도면.
도 1(g)는 컬렉터 주입 단계 전에 개구를 형성하는 것을 도시하는 도면.
도 1(h)는 컬렉터 주입부를 형성하는 것을 도시하는 도면.
도 1(i)는 n형 도펀트로 도핑되는 폴리실리콘으로 개구를 채우는 단계를 도시하는 도면.
도 1(j)는 에미터와 외래 베이스 포토마스킹 및 에칭 후의 최종 HBT 트랜지스터를 도시하는 도면.
도 2는 아래 도면을 포함하는 본 발명의 방법의 바람직한 실시예에 포함된 단계를 도시한다.
도 2(a)는 실리콘 기판에 서브 컬렉터 영역을 형성하고 기판의 표면상에 SiGe 층 및 마스킹 층을 포함하는 다수의 층을 퇴적하는 것을 포함하는, 본 발명의 바람직한 실시예의 초기 단계를 도시하는 도면.
도 2(b)는 트랜지스터의 에미터가 형성될 개구의 형성을 도시하는 도면.
도 2(c)는 컬렉터 페디스털 주입부의 형성을 도시하는 도면.
도 2(d)는 질화물 층 캡을 따라서, 에미터를 형성하는 개구에 도핑된 폴리실리콘을 형성하는 것을 도시하는 도면.
도 2(e)는 본 발명에 따라 형성된 에미터 폴리실리콘 페디스털을 도시하는 도면.
도 2(f)는 트랜지스터의 외래 베이스 영역을 형성하는데 제1 단계로서 사용되는 포토레지스트 물질의 퇴적을 도시하는 도면.
도 2(g)는 질화물로 씌어진 에미터 실리콘 페디스털(nitride-capped emitter silicon pedestal) 및 포토레지스트를 마스크로서 사용하여 트랜지스터의 외래 베이스 영역을 주입하는 것을 도시하는 도면.
도 2(h)는 본 발명에 따라 형성된 트랜지스터의 베이스 저항을 도시하는 도면.
도 2(i)는 에미터 폴리실리콘과 외래 베이스 영역간의 잘못된 정렬을 형성하고, 베이스 저항을 변경하는 것을 유발하는 것을 도시하는 도면.
종래의 방법보다 더 빠르고, 더 간단하며, 비용 면에서 더 효율적인 이질접합 바이폴라 트랜지스터를 만드는 방법을 제공하는 것이 본 발명의 하나의 목적이다.
종래의 자기정렬 HBT 형성 방법을 복잡하게 하는 전통적인 에미터 페디스털 및 자기정렬 외래 베이스 구조를 사용하지 않으며, 종래의 비 자기정렬 HBT 장치의 성능을 떨어뜨리는 컨택 및 메사 아이솔레이션 구조를 형성하지 않는 비 자기정렬 에미터를 형성하여 상술한 목적을 달성하는 것이 본 발명의 다른 목적이다.
에미터 폴리실리콘 영역과 정렬되지만 트랜지스터의 에미터 개구와는 직접정렬되지 않는 외래 베이스 영역을 갖는 HBT 트랜지스터를 만드는 방법을 제공하는 것이 본 발명의 또 다른 목적이다.
에미터 및 베이스 영역을 형성하기 위하여 사용되는 도펀트의 감소된 과도 강화 확산(reduced transient enhanced diffusion)을 갖는 이질접합 바이폴라 트랜지스터를 만드는 방법으로서, 종래의 HBT 형성 방법에 비하여 훨씬 더 날카롭고 더 좁은 도핑 프로파일(profile)을 갖는 이질접합 바이폴라 트랜지스터를 만드는 방법을 제공하는 것이 본 발명의 또 다른 목적이다. 결과적으로, 본 발명의 트랜지스터 구조는 유익하게 고속 성능에 적합하도록 맞추어질 수 있다.
낮은 열 사이클 처리(low thermal-cycle processing)를 수행하고, 이에 따라서 베이스 및 컬렉터 영역을 형성하는데 있어 얇은 저온 에피택시(low-temperature epitaxy; LTE) 층을 사용할 수 있도록 하는 이질접합 바이폴라 트랜지스터를 만드는 방법을 제공하는 것이 본 발명의 또 다른 목적이다. 이들 영역을 위하여 얇은 LTE 층을 사용하면, 트랜지스터의 속도가 향상되고, 장치의 전체적인 지형(topography)을 낮추어 에미터, 베이스 및 컬렉터 컨택 개구와 같은 미드-엔드-오브-라인(mid-end-of-line; MEOL) 공정을 훨씬 용이하게 만든다.
본 발명의 상기 및 다른 목적은, 비 자기정렬 이질접합 트랜지스터를 제조하기 위한 방법을 제공함으로써 달성되는데, 상기 방법은 얕은 트렌치 영역(shallow trench regions) 상에 제1 SiGe 폴리실리콘 층 및 컬렉터 영역 상에 단일 결정 SiGe 진성 베이스 영역(single crystalline SiGe intrinsic base region)을 퇴적하는 단계, 상기 제1 SiGe 폴리실리콘 층 상에 산화물 층을 형성하는 단계, 상기 산화물 층 상에 제1 질화물 층을 형성하는 단계, 상기 제1 질화물 층을 통하여 에칭하는 단계, 상기 에미터 개구를 제2 폴리실리콘 층으로 채우는 단계, 상기 제2 폴리실리콘 층 및 상기 제1 질화물 층으로부터 에미터 페디스털(emitter pedestal)을 형성하는 단계, 적어도 BiCMOS 공정과 양립 가능한 PFET 소스/드레인 주입부를 갖는 상기 제1 폴리실리콘 층에 소스/드레인 주입부 영역을 주입하는 단계를 포함하는 단계에 따른다. 이들 주입된 SiGe 폴리실리콘 영역은 외래 베이스 영역이 될 것이다. 본 발명에 따르면, 에미터 페디스털은 에미터 개구보다 더 넓은 폭을 갖도록 만들어진다. 결과적으로, 외래 베이스 영역은 에미터 페디스털의 제2 폴리실리콘 층과 자기정렬되지만, 에미터 개구와는 직접 정렬되지 않는다.
베이스 영역과 에미터 개구간의 정렬의 의존성을 제거하면, 여러 유익한 효과가 생기는데, 적어도 트랜지스터를 제조하는데 사용되는 공정의 수가 실질적으로 감소된다. 특히, 본 발명의 비 자기정렬 HBT를 형성함으로써, 종래에 사용되던 복잡하고 시간 소모적인 에미터 스택 및 외래 베이스 구조가 형성되지 않는다. 5개의 층 대신에, 일 실시예에서, 본 발명의 에미터 스택은 단지 산화물, 질화물 및 TEOS 층을 포함한다. 이렇데 더 적은 층의 수는 시간, 비용 및 복잡성을 감소시킨다.
또한, LTE 베이스 및 에미터를 형성하는 중간에, 종래의 자기정렬 공정은 에미터 페디스털 형성, 외래 베이스 측벽 퇴적(dep)/에칭, 외래 베이스 주입, 고 압력 산화, 및 에미터 개구를 요구한다. 반대로, 본 발명은 단지 에미터 스택 형성 및 에미터 개구를 포함한다. 이로 인해, 유익하게 더 빠르고 더 비용 절감적인HBT 장치를 제공한다. 또한, 외래 베이스 주입부 p형 PFET(field effect transistor)와 공유될 수 있고, 이는 공정을 더 간단하게 한다.
더 효율적인 장치를 형성하기 위하여, 에미터 페디스털을 형성하기 위하여 사용되는 포토 오버레이 및 한계 크기 허용 오차(critical dimension tolerance)는, 페디스털의 T형 폴리실리콘 층이 양 쪽에 동일한 길이를 갖는 것을 보장하도록 제어될 수 있다. 이는 에미터 아래의 동일한 베이스 저항을 의미하며, 페디스털의 폭을 최소화함으로써 이들 저항은 같은 정도로 최소화될 수 있다. 본 발명의 특징에 따르면, 트랜지스터의 리치-스루 컬렉터(reach-through-collector), 에미터 및 외래 베이스 주입부 영역은 평탄화 폴리싱(planarization polishing) 및 컨택 에칭 개구 공정과 같은 컨택된 미드-엔드-오브-라인 공정일 수 있다. 마지막으로, 금속 도금은 컨택에 형성될 수 있다.
도 2(a)를 참조하면, 본 발명의 방법의 바람직한 실시예는 실리콘 기판(50)에 n+서브 컬렉터 영역(51)을 형성하는 단계를 초기 단계로서 포함한다. 그 후 층(52)이 서브 컬렉터 상에 형성된다. 이 층은 (-) 에피택셜 층(53), 얕은 트렌치 아이솔레이션(STI) 영역(54), 및 n+리치 스루 영역(55)을 포함한다. 서브 컬렉터 층(51) 및 리치 스루 층(55)은 기존의 기술(예를 들어, n형 이온 주입)을 사용하여 형성될 수 있고, STI 영역은 트렌치 에칭, 트렌치 필(trench fill) 및 평탄화 폴리싱(planarization polishing)을 포함하는 공정에 의하여 형성될 수 있다.
다수의 층이 층(52) 상에, 바람직하게는 (-) 에피택셜 실리콘 층(53) 상에 형성된다. 이들 층은 p형 도전성의 SiGe 층(55), 베이스 산화물 층(56), 질화물 층(57), 및 TEOS 하드 마스크 층(hard mask layer)(58)을 포함한다. 바람직하게는, SiGe 층은 약 0.05 - 0.3um 두께이고, 산화물 층은 0.01 - 0.015um 두께이며, 질화물 층은 0.04 내지 0.07um 두께이고 급속 열 화학 기상 증착(rapid thermal chemical vapor deposition; RTCVD) 또는 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition; PECVD) 공정을 사용하여 형성되며, TEOS 층은 0.05 내지 0.08um 두께이고 저 압력 화학 기상 증착(low-pressure chemical vapor deposition; LPCVD) 또는 플라즈마 강화 화학 기상 증착(PECVD)과 같은 기존의 공정에 의하여 형성된다. 상기 주어진 두께는 단지 바람직한 값이다. 당업자는 소망된다면 다른 두께가 사용될 수 있다는 것을 이해할 것이다.
도 2(b)에서, 반-반사 코팅(anti-reflection coating; ARC) 층(59) 및 레지스트 층(60)은 표준 에미터 개구 마스크에 의하여 TEOS 하드 마스크 층상에 형성된다. 그 후 에미터 개구(61)는 트랜지스터의 에미터가 형성될 위치에 형성된다. 이 개구는, ARC 층 및 TEOS 층을 통하여 에칭하여 형성되며, 에칭 스탑으로서 동작하는 하부 질화물 층을 노출시킨다. 그 후 레지스트 및 ARC 층이 제거되고, TEOS 층은 후속하는 질화물 에칭을 위한 에칭 마스크로서 동작한다. 바람직하게는, ARC 개구를 위한 에칭 화학물은 CF4또는 N2/O2이고, TEOS 층 에칭을 위해서는 C2F6및 N2화학물이 사용된다. CH3F/CO2가 질화물 에칭을 위하여 사용될 수 있다.
도 2(c)에서, 레지스트는 플라즈마 에칭 공정을 사용하여 제거된다. 그 후 TEOS 층은 CH3F/CO2에칭 공정을 사용하여 질화물 층을 에칭하기 위한 하드 마스크로서 사용된다. 바람직하게는 이 공정은 에미터 개구의 가장자리에서 포커스 빔(focus beam)이 없다는 것을 보장하기 위하여 더 낮은 전력에서 수행된다. CH3F/CO2의 질화물-산화물 에칭 선택성(nitride-to-oxide etch selectivity)은 상당히 높다. 이 적절한 질화물 에칭은 베이스 산화물 층에서 멈춘다. 그 후 페디스털 주입부(62)가 n형 영역(52)에 형성된다. 바람직하게는 페디스털 주입부는 n형 도펀트로부터 형성되고 트랜지스터의 컬렉터로서 동작한다. 개구(61)의 남아있는 부분이 주입부 영역의 폭을 제어한다는 면에서 주입부는 자기정렬되어 있다.
도 2(d)에서, TEOS 층은 습식 희석 HF 공정(wet dilute HF process)을 사용하여 베이스 산화물 층을 따라 제거된다. 그 후 폴리실리콘의 층(63)이 개구(61)를 포함하여 모든 구조의 표면상에 형성된다. 이 폴리실리콘 층은 인-시투 n형 도핑 폴리실리콘 층(in-situ n-type doped polysilicon layer)일 수 있고 또는 본 발명의 트랜지스터의 에미터로서 동작할 n+영역을 형성하기 위하여 n형 도펀트로 주입될 수 있다. 또한 폴리실리콘 층은 퍼니스 폴리실리콘 층(furnace polysilicon layer) 또는 RTCVD 폴리실리콘 층일 수 있다. 두꺼운 질화물 보호 층(thick nitride protect layer)(64)은, 예를 들어 PECVD 공정을 사용하여 도핑된 폴리실리콘상에 형성된다. 바람직하게는, 폴리실리콘 층은 0.1 - 0.2um이고, 질화물 층은 0.15 - 0.3um이다.
도 2(e)에서, 이 때 리소그래피하게 패터닝되고 에칭된다. 패터닝은, 도시된 바와 같이 하부의 질화물 층(57)의 일부분을 포함하는 에미터의 소망하는 폭에 대응하는 폭으로 질화물 층상에 포토레지스트 층(65)을 적용함으로써 형성된다. 질화물 보호 층(64), 폴리실리콘 층(63), 질화물 층(57)의 노출된 부분들은 반응성 이온 에칭을 사용하여 에칭된다. 마지막으로, 베이스 산화물 층(56)은, 예를 들어 습식 HF 공정을 사용하여 에칭된다. 이 공정은 산화물을 제거하지만 질화물, 폴리실리콘 및 SiGe 층을 그대로 남겨둘 것이기 때문에 바람직하다. 에칭은 SiGe 베이스 층에서 멈춰서, 에미터 페디스털(66)을 남겨둔다.
도 2(f)에서, 트랜지스터의 외래 베이스 영역은, 레지스트의 에지(68)가 도시된 바와 같이 하부 STI 영역에서 멈추도록, 포토레지스트 물질(67)을 코팅하는 단계를 포함하는 단계에 따라 형성된다. 그 후 폴리실리콘 SiGe 층(56)의 노출된 부분은 HBR/HeO2로 제거되어, 포토레지스트 물질에 의하여 보호되는 SiGe 층의 부분만을 남긴다.
도 2(g)에서, PFET 소스 및 드레인 주입부를 위한 포토 레지스트 물질이 정의되고 다시 한번 에미터 스택이 노출된다. 그 후, 레지스트 층(69)은 남아 있는 SiGe 층으로부터 소정의 거리만큼 떨어져 있는 에미터 페디스털의 어느 한쪽에 형성된다. 포토 레지스트 물질은 표준 리소 개발 공정(standard litho developing process)에 의하여 정의된다. 도 2(g)에서, 층(69)은 주입 블로킹 포토레지스트(implant blocking photoresist)이다. 층(69)과 SiGe 층간의 간격은베이스 컨택이 형성될 정도록 충분히 커야하는데, 일반적으로 1.1 - 1.15um이다.
SiGe 층의 남아 있는 부분 및 하부의 n형 영역(52)의 일부분은 p형 도펀트로 주입되어 외래 p+주입부 영역(70)을 형성한다. 이들 주입부 영역은 질화물로 씌워진 에미터 스택을 마스크로 사용하여 이롭게 정렬된다. 바람직하게는, 전용 주입부(dedicated implant)보다는 PFET 소스/드레인 주입부가 외래 베이스 도핑을 위하여 사용된다. PFET 소스/드레인 주입부를 사용하면, 시간 및 비용이 절약되는데, 이는 BiCMOS 공정에서 공유된 PFET 소스/드레인 주입부로, 별개의 외래 베이스 주입부가 필요 없기 때문이다. 진성 베이스 영역(71)은 외래 베이스 영역들간에 퇴적된다. {도면에서, 왼쪽의 소스/드레인(외래 베이스) 주입부는 오른 쪽의 소스/드레인(외래 베이스 영역) 주입부보다 더 긴 것으로 도시되어 있다. 넓혀진 면적은 컨택트 영역 C로서 제공된다. 당업자는, 컨택트 영역이 오른 쪽 소스/드레인(외래 베이스) 주입부 상에 위치할 수 있거나, 소망되면, 두 주입부가 동일한 길이일 수 있다는 것을 알 수 있다}.
도 2(h)에서, 포트레지스트 층(69)은 플라즈마 에칭 공정을 사용하여 제거된다. 도시된 바와 같이, 에미터 폴리실리콘(NP)과 에미터 개구(EN)간에 완전한 정렬이 있다. 질화물로 씌워진 에미터 폴리실리콘을 외래 베이스 주입부를 위한 마스크로 사용하면, 외래 베이스 영역은 에미터 폴리실리콘에 정렬되지만, 반드시 에미터 개구에 정렬되는 것은 아니다. 에미터 폴리실리콘과 에미터 개구간의 정렬은 이제 리소그래피 공정 허용 오차 및 에칭 바이어스(etch bias)에 의존적이다. 이것은 아래와 같이 더 상세하게 설명될 것이다.
에미터 페디스털 측벽은 에미터 영역으로부터 고정된 대칭 간격을 제공하기 때문에 종래의 자기정렬 트랜지스터는 에미터 개구 레벨에 자기정렬된 외래 베이스를 갖는다. 반대로, 본 발명은 에미터 폴리실리콘에 직접 정렬되지만, 반드시 에미터 개구에 직접 정렬된 것은 아닌 외래 베이스를 갖는데, 이는 에미터 폴리실리콘 및 에미터 개구의 리소그래피 오버레이(overlay)가 웨이퍼, 렌즈 및 도구 왜곡으로 인하여 결코 이상적이지 않기 때문이다. 따라서, 본 발명은 종래의 자기정렬 트랜지스터에 비하여 비 자기정렬 트랜지스터이다.
도 2(h)에서, 에미터 폴리실리콘과 에미터 개구간의 우수한 정렬이 있는 한, 에미터 폴리실리콘 Rb1및 Rb2아래의 외래 베이스 저항들은 동일하게 될 수 있다. 총 베이스 저항은 NP 에미터 폴리실리콘 크기에 따라 조절될 수 있는 Rb1및 Rb2의 값에 의존적이다. 에미터 폴리실리콘(NP) 크기를 감소시킴으로써, Rb1및 Rb2으로부터의 기여가 작게될 수 있고 총 베이스 저항이 감소될 수 있다.
도 2(i)는 어떻게 해서 본 발명의 외래 베이스(PFET 소스/드레인) 주입부가 에미터 폴리실리콘에는 정렬되지만 EN 에미터 개구에는 정렬되지 않을 수 있는지를 도시한다. 또한 에미터 폴리실리콘과 에미터 개구간에서도 발생하는 이 잘못된 정렬(mis-alignment)로 인하여 Rb1가 Rb2보다 더 크게 된다. 그것이 트랜지스터의 성능에 나쁜 영향을 미치기 때문에, 이는 바람직하지 않다. 에미터 폴리실리콘 Rb1및 Rb2아래의 외래 베이스 저항은 에미터 폴리실리콘과 에미터 개구간의 포토 허용 오차를 엄격히함으로써 제어될 수 있고, 에미터 폴리실리콘 크기를 감소시킴으로써 감소될 수 있다. 에미터 폴리실리콘 Rb1및 Rb2아래의 외래 베이스 저항은 에미터 폴리실리콘(NP) 크기를 감소시킴으로써 가능한 한 작게 되어야 한다. 이것은 잘못된 정렬을 최소화하여 트랜지스터의 성능을 향상시킬 것이다. (에미터 개구 EN 레벨 및 에미터 폴리실리콘 NP 레벨은 예전의 낮은 트렌치 ST 레벨에 정렬된다. NP-EN간의 잘못된 정렬은 EN-ST 및 NP-ST 레벨로부터 총 잘못된 정렬이다. 잘못된 정렬을 최소화하기 위하여, 포토 허용 오차 및 개발 바이어스는 각각의 레벨에서 엄격해져야 한다.)
트랜지스터를 더 고속으로 만들기 위하여, 에미터, 베이스 및 컬렉터를 예전 세대에 비하여 더 좁게 만드는 것이 소망된다. 저온 에피택시(low-temperature epitaxy; LTE) 및 에미터 폴리실리콘 두께는 세대간에 스케일이 감소될 수 있다.
본 발명의 방법의 바람직한 실시예는 다수의 방법에 따라 수정될 수 있다. 예를 들어, 0.04 - 0.06um RTCVD 질화물 층은 열 사이클(thermal cycle)을 더 감소시키기 위하여 0.05 - 0.07um PECVD 질화물 층으로 대체될 수 있다. 이 0.05 - 0.07um 질화물은 기생 커패시턴스의 소망하는 레벨을 유지하기 위하여 NP 산화물 제거(strip)후에 0.04 - 0.06um까지 감소될 것이다. 총 열 사이클이 더 낮아질 수록, 도펀트가 외부로 덜 확산한다. 베이스는 더 좁아서 베이스-통과 시간(base-transit time)이 줄어들고 트랜지스터의 속도는 더 빨라진다.
상술한 바와 같이, 본 발명의 방법은 다수의 면에서 종래 방법에 비하여 향상을 나타낸다. 특히, 본 방법은 외래 베이스 영역에서 비 자기정렬된 이질접합 바이폴라 트랜지스터를 생산한다. 결과적으로, 종래의 방법과 달리 복잡한 에미터 페디스털, 스페이서 퇴적 및 에칭과, 고 압력 산화 단계가 요구되지 않는다. 또한 이는 전체적인 열 사이클을 감소시키고 고속 트랜지스터에 대하여 요구되는 베이스 및 컬렉터 폭을 최소화한다.
본 발명의 방법에 의하여 형성된 장치에서, 외래 베이스는 종래의 자기정렬 트랜지스터와 달리 더 이상 에미터 개구에 자기정렬되지 않는다. 외래 베이스는 에미터 개구 레벨에 직접 정렬되지 않은 에미터 폴리실리콘에 직접 정렬된다.
상술한 개시로부터 본 발명에 대한 다른 수정 및 변형이 당업자에게 자명할 것이다. 그러므로, 본 발명의 특정 실시예만이 본 명세서에서 개시되었지만, 본 발명의 취지 및 범위를 벗어나지 않는 다수의 수정이 가해질 수 있다는 것이 명백할 것이다.
예를 들어, 본 발명은 다양한 전자 장치를 위하여 이질접합 바이폴라 트랜지스터를 제조하는 데에 적용된다.
Claims (10)
- 이질접합 바이폴라 트랜지스터(heterojunction bipolar transistor)를 제조하는 방법에 있어서,(a) 얕은 트렌치 영역(shallow trench regions)(54) 상에 제1 폴리실리콘 층(55) 및 컬렉터 영역 상에 단일 결정 SiGe 진성 베이스 영역(single crystalline SiGe intrinsic base region)을 퇴적하는 단계;(b) 상기 제1 폴리실리콘 층 상에 산화물 층(56)을 형성하는 단계;(c) 상기 산화물 층 상에 제1 질화물 층(57)을 형성하는 단계;(d) 상기 제1 질화물 층을 통하여 상기 트랜지스터의 에미터 개구에 대응하는 개구를 에칭하는 단계;(e) 상기 에미터 개구(61)를 제2 폴리실리콘 층(63)으로 채우는 단계;(f) 상기 제2 폴리실리콘 층(63) 및 상기 제1 질화물 층(63)으로부터 상기 에미터 개구보다 더 넓은 폭을 갖는 에미터 페디스털(emitter pedestal)을 형성하는 단계; 및(g) 적어도 상기 제1 폴리실리콘 층으로 상기 에미터 페디스털(66)에서 상기 제2 폴리실리콘 층과 자기정렬되는 소스/드레인 주입부 영역(implant regions)을 주입하는 단계을 포함하는 방법.
- 제1항에 있어서, 상기 제2 폴리실리콘 층(63)은 상기 제1 질화물 층과 겹치는 각각의 부분과 T자 모양을 이루는 방법.
- 제2항에 있어서, 상기 에미터 페디스털(66)을 형성하는 단계는 상기 에미터 페디스털의 한 쪽의 상기 제1 SiGe 폴리실리콘 층의 길이와, 상기 에미터 페디스털의 다른 한 쪽의 상기 제1 SiGe 폴리실리콘 층의 길이를 서로 다르게 만드는 단계 - 큰 길이를 가진 쪽이 베이스 컨택으로서 사용됨 - 를 포함하는 방법.
- 제1항에 있어서, 상기 제1 폴리실리콘 층(55)은 SiGe 층인 방법.
- 제4항에 있어서, 상기 SiGe 층(55)은 두께가 0.15um 보다 작은 방법.
- 제1항에 있어서, 상기 산화물 층(56)은 고 압력 열 산화물 층인 방법.
- 제1항에 있어서, 상기 컬렉터 영역은 서브 컬렉터 영역 상의 (-) 에피택시 영역인 방법.
- 제1항에 있어서, 상기 에미터 페디스털을 형성하는 단계는 상기 에미터 페디스털(66)의 한 쪽의 상기 제2 폴리실리콘 층(63)의 길이가 상기 에미터 페디스털의 다른 한 쪽의 상기 제2 폴리실리콘 층(63)의 길이와 적어도 실질적으로 동일하게만들어, 상기 실질적으로 동일한 길이는 상기 트랜지스터가 상기 에미터 페디스털의 상기 한 쪽 및 다른 한 쪽에서 동일한 베이스 저항을 갖도록 하는 단계를 더 포함하는 방법.
- 제1항에 있어서, 상기 소스/드레인 주입부 영역은 외래 베이스 영역인 방법.
- 제1항에 있어서, 상기 에미터 개구를 형성하는 단계는상기 제1 질화물 층(57) 상에 TEOS 층(58)을 형성하는 단계;상기 TEOS 층 상에 ARC 층(59)을 형성하는 단계;상기 ARC 층 상에 레지스트(60)를 형성하는 단계;상기 레지스트 층을 성장시키고 상기 ARC 층에 패턴을 형성하는 단계;상기 ARC 층 및 상기 TEOS 층의 선택적인 일부분을 통하여 에칭하는 단계; 및상기 레지스트 및 ARC 층을 제거(strip)하는 단계 - 상기 TEOS 층은 상기 에미터 개구를 형성하는 상기 질화물 층을 에칭하기 위한 하드 마스크임 -를 포함하는 방법.
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