JPS6267868A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔Ｎ要請 バイポーラトランジスタの製造方法であって、エミッタ
およびベースを自己整合的に形成することにより、また
ウォールドベース（ＷａｌｌｅｄＢａｓｅ　）構造にす
ることにより、高集積度で、かつ高速のバイポーラトラ
ンジスタの製造を可使とする。

〔産業上の利用分野〕

本発明は半導体装置の製造方法に関するものであり、更
に詳しく言えばバイポーラトランジスタの製造方法に関
するものである。

〔従来の技術〕

゛ｈ導体装置において、集請度の向丘と動作速度の向丘
とが重要な要請であることは周知の事実である。

従来技術におけるブレーナ型バイポーラトランジスタは
、一般に、第２図に概略断面図を示す如きものである０
図において、ｌは一導電型例えばＰ、１５！の（以下１
本図においてはｐ型を一導電型、ｎｆｉを反対導電型と
いう、）半導体基板であり、２は反対導電型（ｎ型）の
高不純物濃度埋め込み層であり、３は反対導電型（ｎ型
）のエピタキシャル成長層でありコレクタを構成し、４
は一導電型（ｐ型）の素子分離領域である。５は一導電
型（ｐ型）の拡ｒ＆層でありベースを構成し、６は反対
導電型（ｎ５りの拡散層でありエミッタを構成する。７
は反対導電ｆｉ（ｎ型）のコレクタ電極引き出し領域で
あり、８，９．ｔｏは金属層よりなり、それぞれ、コレ
クタ電極、ベース電極、エミッタ電極を構成する。なお
、１１はフィールド絶縁層である。

〔発明が解決しようとする問題点〕

ところでかかかる構造のトランジスタにおし〜ては、ベ
ース電極ｌＯとエミッタ電極９との絶縁距離を確保する
ため、ベース領域５はエミッタ領域６よりかなり大きく
せざるを得ない、しかし、トランジスタ作用をなす活性
領域はｐ　−ｎ接合に沿う領域すなわちエミッタ領域６
の直下の領域のみであり、それ以外の領域はベース電極
引き出し領域であるから、その大きさはできるだけ小さ
いことが望ましい。

このように従来技術におけるプレーナ型バイポーラトラ
ンジスタにおいては、ベース領域を機能的に必要とする
大きさよりはかなり大きくせざるを得す、集積度を向上
する上で制約となったり、動作速度が制限されるという
問題があった。

本発明はかかる従来例の■１題点に鑑み創作されたもの
であり、高集積度かつ高速動作を可能とするバイポーラ
トランジスタの製造方法の提供を目的とする。

〔問題点を解決すべき手段〕

本発明は、−導−ｉｔ　５！半導体基板上に第１絶縁膜
、第２絶縁膜を順次形成した後に両絶縁膜をパターニン
グして凸部を形成する工程と、全面に第３絶縁膜を堆積
した後に異方性エツチングを行って前記凸部の側壁にの
み該第３絶縁膜を残す工程と、前記第３絶縁膜をマスク
にして一導電型半導体基板を酸化膜る工程と、前記第３
絶縁膜の除去の後に多結晶シリコン層を前記凸部の両側
に堆積する工程と、前記多結晶シリコン層をマスクに前
記第２絶縁膜を除去して凹部を形成し、前記第１絶縁膜
をマスクとして該多結晶シリコン層の一部を酸化する工
程と、前記多結晶シリコン層の酸化膜をマスクとして前
記凹部の第１絶縁膜を除去し、露出した前記−導ｆｆ１
ｆｉ半導体基板表面にベースおよびエミッタを形成する
工程とを有することを特徴とする。

〔作用〕

ベース、エミッタがそれぞれ自己整合的に形成されるた
め、各電極との位置合せ余裕が不要となる。またベース
電極とエミッタ電極との距離は凸部の側壁に残された第
３絶縁膜の厚さによって制御できるので、ベース領域に
よる占有面積はトランジスタ動作に支障のない最小限に
設定できる。

またベース領域はウォールドベース構造となって容量を
大幅に減らすことができるので、高速の動作が可能とな
る。

〔実施例〕

次に図を参照しながら本発明の実施例について説明する
。第１図（ａ）〜（ｅ）は本発明の実施例に係るバイポ
ーラトランジスタの製造方法を説明する断面図である。

まず不図示のｐ型基板に埋め込みＲ（ｎ型）を形成した
後、エピタキシャル成長によりｎ型Ｓｉ層１２を形成す
る。さらにドライ酸化により厚さ５０ｎｍの５１０２膜
１３　、ＣＶＤ法により厚さ２００ｎｍのＳｉ　３　Ｎ
４膜１４．同様にＣＶＤ法により厚さ５００ｎｍのＳｔ
Ｏｚ１ｇ！１５を形成する。その後にマスクＭｌを用い
てＲＩ　Ｅ　（Ｒｅａｃｔｉｖｅ　ＩｏｎＥｔｃｈｉｎ
ｇ）によりパターニングする。これにより凸部が形成さ
れる（第１図（ａ））。

次にＣＶＤ法ニヨリ厚す２００　ｎ　ｍノｓ＋ｔＮ４［
１６を全面に堆積した後に、異方性のＲＩＥによって凸
部の側壁にのみ残す、この後、残った５ｕｅ４！ｌｌｌ
　６をマスクにしてｎ型Ｓ＋ＪＰｔ１２をウェット酸化
し、厚さ２００ｎｍのＳ、０２膜１７を形成する。（第
１図（ｂ））。

その後、側壁に歿されたＳ＋３Ｎｓ　！！１１６をウェ
ットエツチングにより除去する０次にバイアススパッタ
リング法またはエッチバック法等のモ坦化技術により、
凸部の両側を多結晶ｓＩＭ１８で埋め込む、この後に多
結晶Ｓ１層１８にポロンイオンを注入する。（第１図（
ｃ））。

次にＳ１２！Ｉ　１５をウェットエツチングにより除去
して凹部を形成し、さらに露出したＳｉ３Ｎ４膜１４を
マスクに多結晶Ｓ＋Ｗ１８を３００ｎｍ程度酸化してＳ
　＋０２ＩＩＩ　１９を形成する。（第１図（ｄ））、
このとき多結晶５１層１８中のポロンがｎ型りｔ層１２
に拡散してｐ°層が形成される。

次に８１０２膜１９をマスクに５ｉｚＮ４膜１４をエツ
チングした後、下地Ｓ　１２層ｇ！　ｌ　３もエツチン
グしてｎ型Ｓ１層１２を露出する。この後にポロンを拡
散してベース領域１９を形成するが、このベース領域は
前述のｐ°層と接続される。さらに多結晶のシリコン層
２０をＣＶＤ法により堆積した後にヒ素イオンを注入し
、基板にドライブさせてエミッタ領域２０　（ｎ一層）
を形成する。

（第１図（ｅ））。

このように実施例によれば、エミッタ領域２０のみなら
ずベース領域１９も自己整合的に形成することができる
。すなわちエミッタ領域２０、ベース領域１９と各電極
との位置合わせ余裕が不要となるので高集積化が可能で
ある。特にエミッタ電極とベース電極との間は凸部の側
壁に残されたＳ＋３Ｎｓ　［の厚さによって制御するこ
とができ、従って必要最小限の距離を設定することがで
きるので、ベース領域の占有面植を大幅に縮小すること
が可能となる。さらにベース領域１９の［壁がいわゆる
ウォールドベース（Ｗａ　Ｉ　ｌｄ　Ｂａ５ｅ）構造と
なってベース容量を大幅に縮小することができるので、
高速動作が可能となる。

〔発明の効果〕

以上説明したように、本発明に係る製造方法によればエ
ミッタおよびベースが自己整合的に形成されるとともに
、エミッタ電極とベース電極間は必要最小限の距離に設
定されているので、ベース領域は大幅に縮小することが
できる。

またベース領域をウォルドベース構造にしているので、
ベース・コレクタ接合の容量を大幅に減らすことができ
る。

従って本発明によれば、高速で高集精度のバイポーチト
ランジスタを得ることが可能となる。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）は本発明の実施例に係るバイポー
ラ・トランジスタの製造方法を説明するための断面図で
あり、第２図は従来例に係るバイポーラトランジスタの
構造を示す断面図である。 １２・・・ｎ型Ｓ１層（一導電型半導体基板）１３・・
・５１０２　膜 １４・・・Ｓ＋ｘＮｓ膜（第１絶縁ＩＮ）１５・・・５
ｉ０２膜（第２絶縁膜） １６・・・ＳＩ３Ｍ４１ｇｉ（ｉ１８３絶縁膜）１７・
・・５ｉ０２　　膜 １８・・・多結晶８１層 １９・・・５ｉＯｚｌ１ ２０・・・多結晶Ｓ１層 ・・Ｃり Ｈ−〜−−←Ｍ１ 芥光明〆岬也簿ｊ窮の図 第１図 本宅ｅＢの望劣覧３ダ）断向国 第１図

Claims (1)

1. 【特許請求の範囲】 一導電型半導体基板上に第１絶縁膜、第２絶縁膜を順次
   形成した後に両絶縁膜をパターニングして凸部を形成す
   る工程と、 全面に第３絶縁膜を堆積した後に異方性エッチングを行
   って前記凸部の側壁にのみ該第３絶縁膜を残す工程と、 前記第３絶縁膜をマスクにして一導電型半導体基板を酸
   化する工程と、 前記第３絶縁膜の除去の後に多結晶シリコン層を前記凸
   部の両側に堆積する工程と、 前記多結晶シリコン層をマスクに前記第２絶縁膜を除去
   して凹部を形成し、前記第１絶縁膜をマスクとして該多
   結晶シリコン層の一部を酸化する工程と、 前記多結晶シリコン層の酸化膜をマスクとして前記凹部
   の第１絶縁膜を除去し、露出した前記一導電型半導体基
   板表面にベースおよびエミッタを形成する工程とを有す
   ることを特徴とする半導体装置の製造方法。