JPS6142955A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6142955A JPS6142955A JP59165268A JP16526884A JPS6142955A JP S6142955 A JPS6142955 A JP S6142955A JP 59165268 A JP59165268 A JP 59165268A JP 16526884 A JP16526884 A JP 16526884A JP S6142955 A JPS6142955 A JP S6142955A
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- silicon oxide
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- 238000004519 manufacturing process Methods 0.000 title claims description 6
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は半導体集積回路の製造方法に関し、特にバイボ
ー２ト２ンジスタを有する集積回路の製造方法に関する
ものである。
ー２ト２ンジスタを有する集積回路の製造方法に関する
ものである。
（従来技術）
バイポーラトランジスタで、ウォールドエミッタ構造を
有するトランジスタを形成するには、拡散かイオン注入
によシエピタキシャル層中に不純物を導入し、しかる後
に熱処理を加えることによシベース部およびエミクタ部
が形成される。従って、熱処理による不純物の等方拡散
によりベース・エミッタ間の接合深さが決まシ、局所的
に不均一なエミッタ・コレクタ間降伏電圧を有するトラ
ンジスタが形成される。
有するトランジスタを形成するには、拡散かイオン注入
によシエピタキシャル層中に不純物を導入し、しかる後
に熱処理を加えることによシベース部およびエミクタ部
が形成される。従って、熱処理による不純物の等方拡散
によりベース・エミッタ間の接合深さが決まシ、局所的
に不均一なエミッタ・コレクタ間降伏電圧を有するトラ
ンジスタが形成される。
従来のウォールドエミッタ構造のＮＰＮ）ランジスタを
備えるＩＣ及びその製造方法について第１図から第４図
までを参照して説明する。
備えるＩＣ及びその製造方法について第１図から第４図
までを参照して説明する。
先ず、第１図に示すように、Ｐ型シリコン基板１を酸化
し、シリコン酸化膜２を形成する。次に、第２図に示す
ように選択的に前記シリコン酸化膜２を開孔した後、前
記Ｐ型シリコン基板ｌ中に選択的ＪＣＮ型高濃度不純物
層（埋込み層）３を形成する。次に、第３図に示すよう
に前記シリコン酸化膜２を全面的にエツチング除去した
後、Ｎ型不純物層（コレクタ部）４をエピタキシャル成
長法により形成する。次に第４図に示すように、いわゆ
るＬＯＣＯ８法を用いて、厚いシリコン酸化膜（フィー
ルド酸化膜）５を形成し、しかる後にＰ型高濃度不純物
層（ベース部）７、Ｎ型高濃度不純物層（エミッタ部）
８を熱拡散法かイオン注入法かのいずれかによシ選択的
に形成する。
し、シリコン酸化膜２を形成する。次に、第２図に示す
ように選択的に前記シリコン酸化膜２を開孔した後、前
記Ｐ型シリコン基板ｌ中に選択的ＪＣＮ型高濃度不純物
層（埋込み層）３を形成する。次に、第３図に示すよう
に前記シリコン酸化膜２を全面的にエツチング除去した
後、Ｎ型不純物層（コレクタ部）４をエピタキシャル成
長法により形成する。次に第４図に示すように、いわゆ
るＬＯＣＯ８法を用いて、厚いシリコン酸化膜（フィー
ルド酸化膜）５を形成し、しかる後にＰ型高濃度不純物
層（ベース部）７、Ｎ型高濃度不純物層（エミッタ部）
８を熱拡散法かイオン注入法かのいずれかによシ選択的
に形成する。
しかし、前記従来の方法を用いてウォールドエミッタ構
造を形成するとき、熱処理による不純物の等方拡散によ
シ、場所的に不均一なエミッタ・コレクタ降伏電圧が存
在する構造となる。これはすなわちベースがフィールド
酸化膜の端部にそって横方向に拡散されるため、その部
分でのエミッタ・コレクタ間の巾が小さくなることに起
因する。
造を形成するとき、熱処理による不純物の等方拡散によ
シ、場所的に不均一なエミッタ・コレクタ降伏電圧が存
在する構造となる。これはすなわちベースがフィールド
酸化膜の端部にそって横方向に拡散されるため、その部
分でのエミッタ・コレクタ間の巾が小さくなることに起
因する。
従って、不均一性とくにフィールド酸化膜とエミッタ・
ベース、コレクタとが接する部分に多くみられる。
ベース、コレクタとが接する部分に多くみられる。
（発明の目的）
本発明の目的は一様に高いエミッタ・コレクタ降伏電圧
で高電流利得が得られるトランジスタ構造とその製法を
提供することでおる。
で高電流利得が得られるトランジスタ構造とその製法を
提供することでおる。
（発明の構成）
本発明の構造上の特徴は、Ｐ型高濃度不純物層（ペース
部）の横方向拡散を抑制するため、エピタキシャル層中
の深い位置、とくにフィールド酸化膜の端部直下にシリ
コン酸化膜を選択的に形成したことである。
部）の横方向拡散を抑制するため、エピタキシャル層中
の深い位置、とくにフィールド酸化膜の端部直下にシリ
コン酸化膜を選択的に形成したことである。
この発明によれば、フィールド酸化膜の端部はその直下
のシリコン酸化膜を連続するような構造となるから、エ
ミッタ・コレクタ間の巾は主として垂直方向のみで決ま
るため、一様に高いエミッタ・コレクタ降伏電圧、高電
流利得のトランジスタを歩留り良（得ることが出来る。
のシリコン酸化膜を連続するような構造となるから、エ
ミッタ・コレクタ間の巾は主として垂直方向のみで決ま
るため、一様に高いエミッタ・コレクタ降伏電圧、高電
流利得のトランジスタを歩留り良（得ることが出来る。
（実施例の説明）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
先ず、第５図に示すように、Ｐをシリコン基板ｌ中にＮ
型高濃度不純物層（埋込み層）３を形成する。しかる後
に、前記Ｐ型シリコン基板１上にＮ型不純物層（コレク
タ部）４を第１エピタキシヤル成長法によシ形成する。
型高濃度不純物層（埋込み層）３を形成する。しかる後
に、前記Ｐ型シリコン基板１上にＮ型不純物層（コレク
タ部）４を第１エピタキシヤル成長法によシ形成する。
しかる後に、シリコン酸化膜１０を形成する。次に第６
図に示すように、前記シリコン酸化膜１０をホトエツチ
ング工程で選択的にエツチング除去する。次に第７図に
示すように、前記シリコン酸化膜１０およびＮ塁不純物
層４上にＮ型不純物層１１（コレクタ部）と、シリコン
酸化膜上にポリシリコン層１３を第２エピタキシャル成
−ｉ＝により形成する。次に第８図に示すように、前記
Ｎ型不純物層１１を表面から一部酸化し、薄いシリコン
酸化膜９を形成し、しかる後にこのシリコン酸化膜９上
にシリコン窒化膜１２をＣＶＤ法（Ｃｈｅｍｔｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成する。
図に示すように、前記シリコン酸化膜１０をホトエツチ
ング工程で選択的にエツチング除去する。次に第７図に
示すように、前記シリコン酸化膜１０およびＮ塁不純物
層４上にＮ型不純物層１１（コレクタ部）と、シリコン
酸化膜上にポリシリコン層１３を第２エピタキシャル成
−ｉ＝により形成する。次に第８図に示すように、前記
Ｎ型不純物層１１を表面から一部酸化し、薄いシリコン
酸化膜９を形成し、しかる後にこのシリコン酸化膜９上
にシリコン窒化膜１２をＣＶＤ法（Ｃｈｅｍｔｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成する。
次にホトエツチング工程にて、前記シリコン窒化膜１２
を選択的にエツチング除去しパターニングする。さらに
、筒９図に示すように、高圧酸化を用いて前記Ｎ型不純
物層１１上に選択的に厚いシリコン酸化膜１０の位↑１
ｄの深さまで形成した後、前記シリコン窒化膜１３？Ｉ
−エツチング除去する。ここで形成されるシリコン酸化
ＨＩＯはフィールド酸化膜の端部直下に位１１′ｔする
ように設ンすることに留ちょされたい。
を選択的にエツチング除去しパターニングする。さらに
、筒９図に示すように、高圧酸化を用いて前記Ｎ型不純
物層１１上に選択的に厚いシリコン酸化膜１０の位↑１
ｄの深さまで形成した後、前記シリコン窒化膜１３？Ｉ
−エツチング除去する。ここで形成されるシリコン酸化
ＨＩＯはフィールド酸化膜の端部直下に位１１′ｔする
ように設ンすることに留ちょされたい。
次に第１０図に示すように、Ｐ型高濃度不純物層（ペー
ス部）７を熱拡散法かイオン注入法のいずれかにより、
選択的に前記シリコン酸化膜１０に囲まれた前記Ｎ型不
純物層１１中の領域に形成する。しかる後に、いわゆる
ＬＯＣＯ３法を用いて厚いシリコン酸化膜６を選択的に
形成する。しかる後、Ｎ型高濃度不純物層（エミッタ部
）８を熱拡散法かイオン注入法のいずれかにより選択的
に形成する。
ス部）７を熱拡散法かイオン注入法のいずれかにより、
選択的に前記シリコン酸化膜１０に囲まれた前記Ｎ型不
純物層１１中の領域に形成する。しかる後に、いわゆる
ＬＯＣＯ３法を用いて厚いシリコン酸化膜６を選択的に
形成する。しかる後、Ｎ型高濃度不純物層（エミッタ部
）８を熱拡散法かイオン注入法のいずれかにより選択的
に形成する。
この結果、ベースがフィールド酸化膜にそって横方向に
拡散されるのが防止され、中央部と同じように下方向拡
散となる。いわゆる、シリコン酸化膜１０がストッパー
となり、エミッターコレクタ間中はほぼ一様になり、高
いエミッタ・コレクタ間降伏電圧、高電流利得を有する
トランジスタかえられる。
拡散されるのが防止され、中央部と同じように下方向拡
散となる。いわゆる、シリコン酸化膜１０がストッパー
となり、エミッターコレクタ間中はほぼ一様になり、高
いエミッタ・コレクタ間降伏電圧、高電流利得を有する
トランジスタかえられる。
【図面の簡単な説明】
第１図乃至第４図は従来技術を説明するための半導体装
置の各工程１所面図、第５図乃至第１０図は本発明の半
導体装置の一実施例を説明するため工程順の各断面図で
ある。 １・・・・・・Ｐ型シリコン基板、２・・・・・・シリ
コン酸化膜、３・・・・・・Ｎ型高濃度不純物層（埋込
み層）第１エピタキシヤル、４・・・・・・Ｎ型不純物
層（コレクタ一部）、５・・・・・・厚いシリコン酸化
膜（コレクタ上、６・・・・・・厚いシリコン酸化膜（
ペース上）、７・・・・・・Ｐ型窩濃度不純物層（ペー
ス部）、８・・・・・・Ｎ型高濃度不純物層−（エミッ
タ部）、９・・・・・・薄い酸化層、１０・・・・−・
シリコン酸化膜、１１・・・・・・Ｎ型不純物層（コレ
クター）第２エピタキシヤル、１２・・・・・・シリコ
ン窒化膜、１３・・・・・・ポリシリコン層。 箒１図 竿 ２ 凹 挙 Ｊ 図 華４ 図 芥 ５ 図 ＄ ２ 図 ！−７図 幡 ｇｒｗ 阜 ｙ 囚 竿１０ 図
置の各工程１所面図、第５図乃至第１０図は本発明の半
導体装置の一実施例を説明するため工程順の各断面図で
ある。 １・・・・・・Ｐ型シリコン基板、２・・・・・・シリ
コン酸化膜、３・・・・・・Ｎ型高濃度不純物層（埋込
み層）第１エピタキシヤル、４・・・・・・Ｎ型不純物
層（コレクタ一部）、５・・・・・・厚いシリコン酸化
膜（コレクタ上、６・・・・・・厚いシリコン酸化膜（
ペース上）、７・・・・・・Ｐ型窩濃度不純物層（ペー
ス部）、８・・・・・・Ｎ型高濃度不純物層−（エミッ
タ部）、９・・・・・・薄い酸化層、１０・・・・−・
シリコン酸化膜、１１・・・・・・Ｎ型不純物層（コレ
クター）第２エピタキシヤル、１２・・・・・・シリコ
ン窒化膜、１３・・・・・・ポリシリコン層。 箒１図 竿 ２ 凹 挙 Ｊ 図 華４ 図 芥 ５ 図 ＄ ２ 図 ！−７図 幡 ｇｒｗ 阜 ｙ 囚 竿１０ 図
Claims (1)
- 半導体基板上の第１エピタキシャル層上に選択的に絶縁
膜を形成し、しかる後に第２エピタキシャル層を形成し
、前記絶縁膜で囲まれる第２エピタキシャル層内に能動
素子を形成することを特徴とする半導体装置の製造方法
。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59165268A JPS6142955A (ja) | 1984-08-07 | 1984-08-07 | 半導体装置の製造方法 |
| US06/762,867 US4695328A (en) | 1984-08-07 | 1985-08-06 | Method of making a bipolar transistor |
| US07/060,259 US4860082A (en) | 1984-07-08 | 1987-06-10 | Bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59165268A JPS6142955A (ja) | 1984-08-07 | 1984-08-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6142955A true JPS6142955A (ja) | 1986-03-01 |
Family
ID=15809098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59165268A Pending JPS6142955A (ja) | 1984-07-08 | 1984-08-07 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4695328A (ja) |
| JP (1) | JPS6142955A (ja) |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3648125A (en) * | 1971-02-02 | 1972-03-07 | Fairchild Camera Instr Co | Method of fabricating integrated circuits with oxidized isolation and the resulting structure |
| US4135754A (en) * | 1977-05-31 | 1979-01-23 | Fitzgerald Joseph M | Illuminated aerodynamic enclosure for trucks and trailers |
| US4140558A (en) * | 1978-03-02 | 1979-02-20 | Bell Telephone Laboratories, Incorporated | Isolation of integrated circuits utilizing selective etching and diffusion |
| US4256514A (en) * | 1978-11-03 | 1981-03-17 | International Business Machines Corporation | Method for forming a narrow dimensioned region on a body |
| US4269636A (en) * | 1978-12-29 | 1981-05-26 | Harris Corporation | Method of fabricating self-aligned bipolar transistor process and device utilizing etching and self-aligned masking |
| US4454646A (en) * | 1981-08-27 | 1984-06-19 | International Business Machines Corporation | Isolation for high density integrated circuits |
| US4454647A (en) * | 1981-08-27 | 1984-06-19 | International Business Machines Corporation | Isolation for high density integrated circuits |
-
1984
- 1984-08-07 JP JP59165268A patent/JPS6142955A/ja active Pending
-
1985
- 1985-08-06 US US06/762,867 patent/US4695328A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4695328A (en) | 1987-09-22 |
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