KR930000325B1 - 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도의 (a) 내지 (g)는 종래의 트랜지스터 제조공정을 보인 단면도.
제2도의 (a) 내지 (h)는 본 발명의 트랜지스터 제조공정을 보인 단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 기판 22 : 산화막
23 : 창 24 : 에피텍셜층
25 : 베이스영역 26 : 콜렉터영역
27 : 에미터영역 28 : 금속산화물층
29 : 베이스전극 30 : 에미터전극
31 : 콜렉터전극
본 발명은 바이폴라 트랜지스터 제조방법에 관한 것으로, 특히 초고속(high speed)용 소자에 적당하도록 한 트랜지스터 및 그 제조방법에 관한 것이다.
제1도의 (a) 내지 (g)는 종래의 트랜지스터 제조공정을 보인 단면도로서, 그 도면을 참조하여 종래의 트랜지스터 제조공정을 설명한다.
우선, 제1도의 (a)에 도시한 바와같이 P형 Si기판(1)의 상면에 SiO2의 산화 막(2)을 형성한 후 그 산화막(2)을 선택식각하여 소정부위를 노출시키고, 이후 제1도의 (b)에 도시한 바와같이 산화막(2)이 식각된 기판(1)의 상면에 고농도의 N형 불순물을 도포하고 내부로 확산시켜 N+의 매립층(Buried Layer)(3)을 형성한다.
이후 제1도의 (c)에 도시한 바와같이 산화막(2)을 제거하고 에피택시 (Epi taxiay )성장시켜 N형 에피텍셜층(4)을 형성하고, 이후 제1도의 (d)에 도시한 바와같이 N형 에피텍셜층(4)의 상면에 열산화막(5)을 형성하고, 그 열산화막(5)을 사전식각법으로 부분식각한 후 N형 불순물인 인(P)을 도포하고 확산시켜 소자간 분리를 위한 분리영역(6)을 형성하며, 이후 제1도의 (e)에 도시한 바와같이 열산화막(5)을 사진식각법으로 부분식각하여 P형 불순물을 도포하고 그 P형 불순물을 열확산하여 베이스영역 (7)을 형성한다. 이후 제1도의 (f)에 도시한 바와같이 열산화막(5)을 부분식각한 후 인(P)을 도포하고, 그 인(P)을 열확산시켜 에미터영역(8) 및 콜렉터영역(9)을 형성하고, 이후 제1도의 (g)에 도시한 바와같이 상기 열산화막(5)을 제거하고 금속산화물층 (10)을 형성한 후 금속전극창을 열고 금속증착하여 베이스전극(11), 에미터전극(12) 및 콜렉터전극(13)을 형성함으로써 트랜지스터의 제작이 완료된다.
그러나 상기한 바와같이 종래의 트랜지스터 제조방법은 에피텍셜층(4)을 성장시킨 후, 식각하여 그 에피텍셜층(4)에 분리영역(6), 베이스영역(7) 및 콜렉터영역(9)을 형성함과 아울러 베이스영역(7)에 에미터영역(8)을 형성함으로써 소자의 스케일 다운 (scale down)측면에서 볼 때 불리하게 되고, 베이스영역(7)내에 에미터영역(8)이 형성되게 되어 측면 확산(side diffusion)현상이 발생될 뿐만 아니라 에미터 접합( juction)과 베이스 접합에는 소자에 좋지 않은 영향을 미치는 스윙(swing)현상이 발생되어 초고속 소자의 제기능을 제대로 발휘할 수 없는 등의 여러 문제점이 있었다.
본 발명은 상기한 바와같이 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 스케일 다운을 실현시켜 고집적화를 가능하게 함과 아울러 종래의 측면 확산 및 스윙현상을 배제함으로써 초고속 소자의 제기능을 충분히 발휘할 수 있게 한 트랜지스터 및 그 제조방법을 제공함에 있다.
이와같은 목적을 가지는 본 발명을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제2도는 본 발명의 트랜지스터 제조공정을 보인 단면도로서, 제2도의 (a)에 도시한 바와같이 P형 Si기판(21)에 SiO2의 산화막(22)을 형성한 후, RIE(Reactive Ion Etch)방법으로 활동층(active layer)으로 정의된 부분을 실리콘 식각(silicon etch)하고 이후 제2도의 (b)에 도시한 바와같이 그 식각된 부분에 SiO2의 산화막을 형성한 후 에피텍셜층이 형성될 창(23)을 만든다.
이후 제2도의(c)에 도시한 바와같이 ELO(Epitaxial Lateral Overgrowth)방법으로 에피텍셜층(24)을 성장시키고, 제2도의 (d)에 도시한 바와같이 콜렉터가 형성될 부분을 한정하여, 그 한정영역의 에피텍셜층(24)을 부분식각하며, 이후 제2도의 (e)에 도시한 바와같이 베이스가 형성될 부분을 한정하고, 그 한정영역 P-이온을 주입 (im plant)하여 베이스영역(25)을 형성하고, 제2도의 (f)에 도시한 바와같이 상기 에피텍셜층(24)의 식각부분에 N+이온을 주입하여 콜렉터영역(26)을 형성하며, 이후 제2도의 (g)에 도시한 바와같이 상기 베이스영역(25)위에 다결정 실리콘(Poly-Si)을 증착 (deposition)시켜 N+폴리층의 에미터영역(27)을 형성한다. 이후 제2도의 (h)에 도시한 바와같이 각 영역(25,26,27)이 형성된 에피텍셜층(24)의 상면에 금속산화물층 (28)을 형성하고, 금속전극창을 열어 베이스전극(29), 에미터전극(30) 및 콜렉터전극 (31)을 각각 형성함으로써 트랜지스터의 제작이 완료된다.
이와같이 하여 제조가 완료된 본 발명에 의한 트랜지스터는 P형 Si기판(21)에 SiO2의 산화막(22)을 형성한 후, 실리콘 식각을 실시하고, ELO방법을 이용하여 에피텍셜층(24)을 형성한 다음, 그 에피텍셜층(24)의 상면에 N+폴리층인 에미터영역(27)을 형성함으로써 기존의 분리영역을 없애는 동시에 에피텍셜층(24)과 에미터영역(27)을 분리시키게 되므로, 스케일 다운 측면에서 볼 때 크기를 줄일 수 있는 매우 유리한 이점이 있을 뿐만 아니라, 종래의 문제점에서 지적된 바와같은 측면 확산 및 에미터 접합과 베이스 접합에 스위 현상이 발생되는 것을 방지할 수 있으며, 이에따라 소자의 전체적인 성능을 향상시키는 효과가 있게 된다.
Claims (5)
- 기판(21)에 산화막(22)을 형성한 후 에피텍셜층을 성장시키기 위한 부분을 한정하여 그 기판(21)을 식각하는 단계와, 상기 기판(21)의 식각부분에 산화막을 형성한 후 그 산화막의 일부를 식각하여 창(23)을 형성하는 단계와, 상기 기판(21)의 식각부분에 에페텍셜층(24)을 그 기판(21)의 상면까지 성장시키고, 콜렉터 영역 형성부분을 한정하여 그 에피텍셜층(24)을 식각하는 단계와, 상기 에피텍셜층(24)의 식각되지 않은 부분에 상기 기판(21)과 동일형의 이온을 주입하여 베이스영역(25)을 형성하는 단계와, 상기 에피텍셜층(24)의 식각부분에 상기 기판(21)과 반대형의 이온을 주입하여 콜렉터영역(26)을 형성하는 단계와, 상기 베이스 영역(25)위의 에미터영역 한정부분에 상기 기판(21)과 반대형의 전도성물질을 증착하여 에미터영역(27)을 형성하는 단계와, 상기 각 영역(25,26,27)이 형성된 에피텍셜층(24)의 상면에 금속산화물층(28)을 형성한 후 금속전극창을 열고 베이스전극(29), 에미터전극(30) 및 콜렉터전극(31)을 형성하는 단계로 이루어짐을 특징으로 하는 트랜지스터 제조방법.
- 제1항에 있어서, 기판(21)은 P형이고, 베이스영역(25)은 P-형, 콜렉터영역 (26)은 N+형, 에미터영역(27)은 N+형임을 특징으로 하는 트랜지스터 제조방법.
- 제1항에 있어서, 에미터영역(27)을 형성하는 전도성 물질로 다결정 실리콘을 사용함을 특징으로 하는 트랜지스터 제조방법.
- 기판(21)과, 그 기판(21)의 식각부분에 산화막의 창(23)을 통해 형성한 에피텍셜층(24)과, 그 에피텍셜층(24)의 내부에 상기 기판(21)과 동일형으로 형성한 베이스영역(25)과, 상기 에피텍셜층(24)에 소정의 단차를 두고 그의 내부에 상기 기판(21)과 반대형으로 형성한 콜렉터영역(26)과, 상기 베이스영역(25)의 상면 일부에 상기 기판 (21)과 반대형으로 형성한 에미터영역(27)과, 상기 베이스영역(25), 에미터영역 (27) 및 콜렉터영역(26)에 각기 연설되는 베이스전극(29), 에미터전극(30) 및 콜렉터전극(31)으로 구성하여 된 것을 특징으로 하는 트랜지스터.
- 제4항에 있어서, 기판(21)은 P형이고, 베이스영역(25)은 P-형, 콜렉터영역 (26)은 N+형, 에미터영역(27)은 N+형으로 구성된 것을 특징으로 하는 트랜지스터.
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