JPH02125668A - 集積メモリセルの製造法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は集積メモリセルの製造法に関する。特にこの方
法は、メモリ殊に不揮発性ＥＰＲＯＭ型メモリ即ち紫外
線照射により消去可能で電気的にプログラミングするこ
とが可能なメモリ、又はＥＥＰＲＯＭ型メモリ即ち電気
的に消去・プログラミング共に可能なメモリを具備する
ＭＯ３集積回路の製造に適用される。集積メモリは、電
気的に接続した幾つかのメモリ点から成るメモリセルと
呼ばれる実際の記憶部分と、このメモリ点を制御する周
辺回路とを具備する集積回路である。

本発明はこの実際の記憶部分を製造することを目的とす
る。

（従来の技術） １０ビットを記憶出来る最新のメモリセルは、１．２μ
ｍ技術による、最小のテープと間隔との寸法が１．２μ
ｍである２０〜２５μｍ２の表面積を持っている。従っ
て、メモリの表面積はリトグラフの基本正方形の面積（
１２００ｘ　１２００　ｎｍ”）　（７）約１４〜１７
倍である。

第１図は公知のＥＰＲＯＭ型メモリセル、即ち読出しの
時だけ電気的にプログラミング出来て、紫外線照射によ
り消去可能なメモリセルを示す斜視略図である。

第１図に示すように、１つのメモリ点を全て単結晶シリ
コン半導体基板８中に形成されるソース４、チャネル５
、ドレーン６を具備するトランジスタで形成し、ソース
とドレーンとは基板とは逆の導電性を持っている。

トランジスタはまた、−Ｍに酸化シリコンのグリッド絶
縁体１０を備え、その上に一般に燐をドープした単結晶
シリコンから作った第１グリツド１２、第２グリツド１
４を積層する。これら２つのグリッドは一般に酸化シリ
コンの薄い絶縁層１６で分離する。

第１グリツド１２は浮動グリッド、第２グリツド１４は
メモリ点の制御グリッドである。

メモリ点は、例えば窒化シリコンのマスクを介する基板
の局部表面酸化により形成されたフィールド酸化物１８
によって他のメモリ点及び該メモリ点の周辺制御回路か
ら電気的に絶縁する。

メモリセル全体は、２４で示すようなソース及びドレー
ンの電気的接触孔を形成した、通常酸化シリコンで出来
た厚い絶縁層２２で覆われる。種々のメモリ点及び周辺
制御回路の両方或はその一方のソースとドレーンとの間
の電気的接続は、絶縁層２２に蒸着し、適当にエツチン
グをした、一般にアルミニウムで出来た導電層２６によ
り確保する。

種々のメモリ点の制御グリッド相互間の電気的接続は、
制御グリッド１４として同時に、また同じ多結晶シリコ
ン層中で画定される。

（発明が解決しようとする課題） 本願出願人はこれらのメモリセルを実現するのに当って
幾つかの技術的課題に遭遇した。

第１の課題は集積度に関するものである。

実際に、集積回路殊にメモリの集積度を上げるためにそ
の寸法を小さ（する方法を見出すべく研究を重ねている
が、今までのところ、一般に現在の公知のメモリで、こ
の課題を解決しようとする努力はメモリセルの寸法の縮
小を制限する２つの因子にだけ集中されている。

第１の因子は、浮動グリッド１２とフィールド酸化物１
８との間のオーバラップ即ち重ね合わせである。メモリ
点を構成する種々の層及びこれら種々の層をエツチング
するのに必要なリトグラフマスクを重ね合わせる際の精
度が不良なために、フィールド酸化物１８の上の浮動グ
リッド１２のオーバーフロー即ちはみだしｘｌ及び浮動
グリッド１２に対するフィールド酸化物１８のはみだし
Ｙｌが必要である。これらのはみだしはそれぞれメモリ
セルの語線（即ちグリッド接続線）のＸ方向及びこれに
垂直なメモリ点のチャネルのＹ方向にある。

第２の因子は、ビットのラインの電気的接触孔の回り即
ちメモリ点のドレーンの接触孔の回りに絶縁用ガードを
設ける必要があることである。ドレーン接点とフィール
ド酸化物１８との間にＸ方向に１つの絶縁ガードＸ２が
設けられ、ドレーン接点とグリッド１２．１４の間にＹ
方向にもう１つの絶縁ガードＹ２が設けられる。

リトグラフの寸法の縮小は、異なる高さの間の重ね合わ
せ、殊にリトグラフのマスクの重ね合わせについては、
何ら縮小に比例した精度の向上が伴わないので、上述の
制限因子はメモリの集積度を増すにつれて益々厳しくな
ることが判る。

従って、浮動グリッドとフィールド酸化物及び接触孔の
回りの絶縁ガードとの両方或はその一方との間の重なり
合いを避けるために、自動心土し或は自動位置決めが出
来るようメモリセルの製造法を改良する研究が行なわれ
ている。

第２の課題は、従来の方法で製造されたメモリセルは第
１図にＰで示す小さな点を持っているということである
。これらの点はグリッド及び共重合体の不導体１６の最
端エツジで形成された角度のレベルにある。

第３の課題は、従来の方法で製造されたメモリセルは、
平らな形状に近い構造の方が好ましい場合にも、大きな
凹凸を呈するという点である。

（課題を解決するための手段） 本発明は、これらの課題を全て解決出来、特に２つのメ
モリ点の２つの浮動グリッド間の距離Ｘ’３を短（して
メモリの寸法を縮小することによりメモリの集積度を上
げるメモリセル製造法を提供することを目的とする。こ
の距離Ｘ’３は、また制御ラインにより修正された語線
の方向にとったものである。

本発明の目的は、互いに電気的に絶縁したメモリ点のマ
トリックスを具備し、各メモリ点はドレーン、ソース、
浮動グリッドを具備し、各メモリ点の浮動グリッドは横
方向に離れ、他の１つ又は２つの浮動グリッドから第１
の方向に沿って絶縁され、該第１方向に沿った浮動グリ
ッドの横方向の絶縁を行なう工程と、これに続（実際の
浮動グノッドを形成する工程とから成ることを主な特徴
とする、半導体基板上の集積メモリセルの製造法を提供
することにある。

本発明による製造法は、使用するエツチングマスクが２
つのグリッドモチーフの中の１つを具備し、マスクのモ
チーフはピッチを持ち、２つの浮動グリッドの間の間隔
の２つ分の長さＸ３だけ増加した２つ分の浮動グリッド
長さＬｏに相当する、浮動グリッドの長さを規定する該
エツチングマスクを使用することから成っている。

好ましくは、浮動グリッドの絶縁工程は、犠牲層を蒸着
し、続いて２つのグリッドモチーフの中の１つを持つマ
スクによりこの犠牲層をエツチングし、続いて絶縁層を
蒸着して、所望の幅Ｘ３の１μｍ以下の幅のスペーサを
形成するように該不導体をエツチングし、最後にはその
犠牲層を除去する工程を含む。

好ましくは、この製造法は次の工程より成る。

ａ）第１に、 メモリ点を絶縁するフィールド酸化物を形成する厚い酸
化層により分離された活性帯を基板中に形成し、 基板を保護する材料層を形成し、 該保護層を介するイオン打込みによりチャネル領域のド
ーピングを行なう工程と、 ｂ）次に、 犠牲層を蒸着し、 所望のモチーフを得るように該犠牲層をエツチングし、 薄い絶縁層を蒸着して、 エツチングした犠牲層のモチーフの横方向のエツジに対
するスペーサを形成するよう前記不導体にエツチングを
施し、 前記犠牲層のモチーフを除去し、 グリッド絶縁体を形成するように絶縁材料の薄層を形成
する ことにより横方向の絶縁を実現する工程と、（ｃ）蒸着
及びエツチングにより浮動グリッドを形成する工程と、 ｄ　蒸着、マスキング及びエツチングにより制御グリッ
ドを形成する工程と、 ｅ　ソース及びドレーンを形成する工程と、ｆ　接点を
形成する工程と、 ｇ　接続配線を行なう工程。

好ましくは、工程（ｃ）の中で行われる浮動グリッドの
形成は次の連続する小工程で行なわれる。

多結晶シリコンの第１層を蒸着し、 プレーナ化するための樹脂層を被着し、均等な速度で該
樹脂層と多結晶シリコンとをエツチングして多結晶シリ
コンを露出させ、多結晶シリコンの第１層にドーピング
を施す。

好ましい１実施例によれば、基板はシリコンで、絶縁材
料の薄層は基板を形成するシリコンの酸化により得られ
る酸化シリコン層である。

好ましくは、前記保護層は、フィールド酸化物を形成す
るのに使用される窒化物マスクで構成される。

ｌ実施例によれば、プレーナ化樹脂は脱水処理により被
着される。

またある実施例によれば、浮動グリッドを形成する工程
は、酸素プラズマにより全ての残留樹脂を除去する最終
工程を含んでいる。

更に１変形実施例によると、多結晶シリコン層のドーピ
ングは該多結晶シリコン層の蒸着の直後に行われる。

好ましくは、工程ｄ）中に行われる制御グリッドの形成
は次の連続する小工程により行なわれる。

グリッド間絶縁層を形成し、 多結晶シリコンの第２層を蒸着し、 該多結晶シリコンの第２層にドーピングを行い、 制御グリッドを規定するモチーフを持つマスクからこの
第２層にエツチングを施し、 スペーサを形成する絶縁層及びグリッド間絶縁層が前記
第２多結晶シリコン層と重ならない区域で該絶縁層及び
グリッド間絶縁層に部分エツチングを行い、 第２多結晶シリコン層と重ならない区域で、前記グリッ
ド間絶縁層に対して第１多結晶シリコン層を選択的にエ
ツチングする。

（実施例） 本発明のその他の特徴及び利点は、添付の図面を参照し
ながら、決して限定的ではない次の説明を読めば更に明
らかになるであろう。

既に説明した第１図は従来技術によるＥＰＲＯＭメモリ
セルの斜視略図、第２図は本発明によるＥＰＲＯＭメモ
リセルの斜視略図であって、第３図〜第１０図は本発明
による製造法の連続する中間工程を示す。第１１図、第
１２図は、それぞれ従来技術、本発明の製造法による浮
動グリッド形成用エツチングマスクを極めて簡略化した
方法で示す略図である。

次に述べる説明はＥＰＲＯＭメモリセルに関する。

勿論、本発明による製造法はまたＥＥＰＲＯＭＥＰＲＯ
Ｍメモリセルきる。簡単にするために、ここではＥＰＲ
ＯＭメモリセルだけについて説明する。このＥＰＲＯＭ
メモリセルは、ｐ型車結晶シリコン基板上に形成したチ
ャネルＮ上のメモリ点から形成される。本発明は、どの
ような半導体基板上に形成された、どのようなタイプの
浮動グリッドにも適用できるという点で遥かに広い一般
的な適用範囲を持っている。

あたかも従来技術によるメモリセルのような、第２図に
示すＥＰＲＯＭメモリセルは、メモリ点のマトリックス
を具備し、このマトリックスは、それぞれソース４と、
ｐ型巣結晶シリコン基板８上に形成されたｎ゛型トドレ
ーン、ソース、ドレーン間に設けられた積層材料とを具
備するトランジスタから形成される。これらの積層材料
は、第１に前記基板８、次いで酸化シリコンの第１の絶
縁体３４、燐をドープした多結晶シリコンで出来た浮動
グリッド３５０、積層された３種の不導体材料ＳｉＯ□
、５Ｌ３Ｎ４、ＳｉＯ２から形成された第２の絶縁体３
７及び燐をドープした多結晶シリコン制御グリッド３８
から形成される。これらの積層厚は普通６００〜７００
　ｎｍである。

メモリ点を互に電気的に絶縁するために横方向の絶縁物
１８を設ける。これらの絶縁物に対しては、必ず基板に
ｐ°型トド−ピング行なう。

各メモリ点の浮動グリッドはＸ方向に互に離れている。

この離れた距離をＸ３で表わす。

本発明の製造法によれば、距離ｘ３は従来技術の場合よ
りも小さくなる。このＸ方向のグリッドの絶縁は、実際
の浮動グリッドを形成する前に、本発明の製造法によっ
て形成される。

浮動グリッドを形成するために、一般にリトグラフのエ
ツチングマスクを使用する。このマスクは、距Ｊｆｆｌ
Ｘ’３　　（第１１図）が加算されるグリッドの長さに
相当する任意のピッチのモチーフを持っている。実際の
グリッドを形成する前に、本発明による浮動グリッドの
絶縁物の形成によって、従来技術において浮動グリッド
を形成するのに使われるピッチより大きいピッチのモチ
ーフを持ったエツチングマスクを使用する。第１１図は
従来技術によるエツチングマスクのグリッドモチーフＧ
’ｌ、Ｇ’２を示す略図である。これらのモチーフは、
それぞれグリッドＧ１．Ｇ２およびＧ２、Ｇ３を隔てる
長さＸ３の間隔だけ増加したグリッドＧｌの長さし及び
第２のグリッドＧ２の長さＬ゛に相当するピッチを持っ
ている。本発明による集積メモリセル製造の全ての工程
を、軸ＢＨに沿った断面図である第３図〜第１Ｏ図を参
照しながら説明する。

浮動グリッドの絶縁物の形成工程は、好ましくは多結晶
シリコン層である犠牲層３１を蒸着し、次いで該犠牲層
３１に上に定義したマスクによってエツチングを行い、
次いでこのエツチングした多結晶シリコン３１の層の上
に絶縁層３２を蒸着し、最後に所望の厚さｘ３を持つス
ペーサ３２０を形成するように絶縁層３２と多結晶シリ
コン３１とにエツチングを行なう各小工程から成る。該
スペーサ３２０は、多結晶シリコン層３１のモチーフ３
１０の横方向のフランクに対して蒸着した絶縁層３２か
ら形成される。

犠牲層３１は、基板上に蒸着され、新しい層を受ける自
体がエッチ可能な前記基板について選択的に且つ異方的
にエッチされて、後に完全に除去される層である。

この犠牲層には上述の全ての蒸着及びエツチング作業が
遂行出来るような材料が選ばれる。

以上が、決して限定的ではない例によって説明した、前
記犠牲層３１を多結晶シリコンにより形成する理由であ
る。

本発明による集積メモリセル製造法は次の工程から成る
。

ａ）第１に、 例えば、ｐ型の単結晶シリコン基板において、活性帯が
形成され、この活性帯は記憶点を絶縁するのに使うフィ
ールド酸化物１８を形成する厚い酸化物によって分離さ
れる。フィールド酸化物は窒化シリコンのマスクを介し
て基板を部分酸化することにより形成する。

材料３０の層を形成して、グリッド酸化工程まで、基板
を保護するのに使用しく例えば、酸化シリコンＳｉＯ３
の層）、或は窒化シリコンマスクを使用する。イオン打
込みによりチャネル領域にドーピングを行なう。

ｂ）次に横方向の絶縁物を形成する。

これを行うために、厚さ５００　ｎｍの多結晶シリコン
の犠牲層３１を蒸着し、第４図に示すようなモチーフ３
１０を得るように、この層３１を予め規定し、第１１図
について説明したマスクからエツチングを行なう。

次に絶縁層３２を蒸着する。該絶縁層３２は、例えば、
３００ｎｍの酸化シリコン（ＳｉＯ□）により、化学蒸
着（ＣＶＤ　）技術によって形成する。

第５図に示すようなスペーサ３２０を形成するために、
フルプレートエツチング（即ちマスクなしのエツチング
）を前記絶縁層３２に施す。このエツチングは、フルオ
ロホルム（トリフルオルメタン、ＣＨＦ５）プラズマを
使い、絶縁層３２の全厚さに亙って行なう。これによっ
て多結晶シリコンの犠牲層のモチーフ３１０のフランク
の上にだけ酸化シリコンを残すことが出来る。

多結晶シリコンモチーフ３１０は、６弗化硫黄（ＳＦ、
　）溶液を使って、プラズマエツチングにより除去する
。このようにして、第６図に示すような厚さＸ３のスペ
ーサ３２０を得る。

次に、稀硝酸を使って保護層３０を除去する。グノッド
酸化物３４は従来技術と同様、熱酸化によって形成する
。

次に、２５０　ｎｍ厚の多結晶シリコン層３５をＣＶＤ
又はＬＰＣＶＤ　　（化学熱着）法によって蒸着し、引
き続きメモリ点の浮動グリッドを前記多結晶シリコン層
３５中に形成する。

それから、従来の技術によって、前記多結晶シリコン層
３５のレリーフを拭い去る光導電樹脂層３６を蒸着する
。プレーナ化層として知られるこの樹脂層３６の厚さは
約１４００　ｎｍである。該樹脂層３６の蒸着の次には
、この層３６に適当な張力を与えるために、例えば、温
度約２５０℃で３０分間加熱する熱処理を行う。

次に、第８図に示すようなストリップ３５０の表面が露
出するまで、樹脂層３６及び多結晶シリコン層３５に対
して同時に、樹脂層３６、多結晶シリコン層３５及び酸
化物３５０に対して等しいエツチング速度でエツチング
を行い、スペーサ３２０の残存高さはほぼストリップ３
５０の高さに近くなる。

このエツチングは、３弗化又は４弗化メタンと酸素の混
合物の溶液を使って反応イオンエツチング法により、例
えば異方的に行なう。弗素化合物は多結晶シリコンを、
酸素は樹脂をエツチングするのに使われる。

かくして、溶解手段としてＨ２ＳＯ４及びＨ２０□を使
って、残留樹脂は全て除去出来る。

例えば、脱水処理によって、樹脂３６の被着を行う。

多結晶シリコンへの燐のドーピングは、蒸着の直後にＰ
ＯＣｌ２の拡散によって行なうことが出来る。

多結晶シリコン３５０への燐のドーピングも、多結晶シ
リコン層３５の樹脂３６に同じ速度で行われるエツチン
グの後で同様に行うことが出来る。次に、絶縁層３７（
グリッド間層）が形成され、この層は、例えば、酸化シ
リコンである。また、例えば、酸化シリコン１層、窒化
シリコン１層、酸化シリコン１層の３層型の絶縁も実現
出来る。この場合、第１の酸化シリコン層、間の窒化シ
リコン層、最後の酸化シリコン層の厚さはそれぞれ２５
．１５．５層ｍとなる。

ＰＯＣｌ２の拡散により燐をドープしたもう１つの多結
晶シリコン層３８を絶縁体３７に蒸着し、引き続いて第
２グリッド即ち制御グリッドを形成する。

多結晶シリコン層３８はＣＶＤ又はＬＰＣＶＤ　　（化
学蒸着）技術によっても得られ、厚さは４００　ｎｍで
ある。これらの制御グリッド（語線に対応する）を得る
ために、前記多結晶シリコン層３８は制御グリッドの幅
（Ｙ軸方向の）を規定するモチーフを持ったマスクから
エツチングが行なわれる。

この工程で、浮動グリッドの幅はまだ規定されず、長さ
だけが規定される。スペーサ３２０が存在するために、
ストリップ３５０をＹ方向に得ることが出来る。

上に規定した制御グリッドが重ならない区域内にある多
結晶シリコン層３８がオーバラップしない領域において
、浮動グリッドの幅を規定するために、多結晶シリコン
層３８から得たモチーフ３５０にエツチングが行われる
。これを行なうためには、先ず第１に、多結晶シリコン
層３８で保護されていないこれらの領域で、スペーサ３
２０及びグリッド間絶縁体３７にエツチングを行う。実
際には、スペーサを２００　ｎｍ以上の幅に形成する酸
化シリコン３２０に部分エツチングを施す。このエツチ
ングは、多結晶シリコンに異方的、選択的に、ＣＨＦ３
或はＣＦ、を溶液の形で使った反応イオン型エツチング
により行う。次に、酸化シリコン３２０について、多結
晶シリコンを選択的にエツチングする。このエツチング
は、溶液の形の６弗化硫黄（ＳＦ６）に５０％ＨＣＬを
加えたものを使って反応イオン型エツチングにより、異
方的に行う。部分エツチングをスペーサ３２０に施すの
で、残った酸化シリコンは、多結晶シリコン３５０のエ
ツチングの開基板８を保護する。残存酸化シリコンの薄
い層はイオン打込みを妨害しない。

次に、従来の手段によってソースとドレーンにドーピン
グを行い、次いで、第１０図に示すように、全メモリセ
ルな覆う絶縁体３９を蒸着する。第２図でキ（するよう
に、メモリセル間の接触と接続とを従来の手段で行なっ
てこの製造法を完了する。

（発明の効果） 本発明による製造法では、浮動グリッド間に１μｍ以下
のギャップを持ったメモリセルが形成可能である。

これは、浮動グリッド上に制御グリッドにより形成され
た凹凸を抑えることによって、構造の平坦度を著しく改
善することが出来る。

更に又、共重合体の絶縁体により形成された角度及び浮
動グリッドのエツジは、本発明による製造法で得られる
この新しい構造にはもはや存在し７ないので、前記の小
さい点Ｐを抑えることも出来る。

最後に、任意のセルの寸法について、制御グリッドと浮
動グリッドとの間の接合面は本発明の製造法によって増
加する。

【図面の簡単な説明】

第１図は、従来技術によるＥＰＲＯＭメモリセルのにお
ける連続的な中間工程を示す図、第１１図は極めて簡略
化した方法で従来技術により浮動グリッドを形成するエ
ツチングマスクを示す略図、第１２図は極めて簡略化し
た方法で１μｍ以下の幅のスペーサを形成するため、本
発明による製造法で使用するエツチングマスクを示す。 ４・・・ソース、　　　　　　５・・・チャネル、６・
・・ドレーン、 ８・・・単結晶シリコン半導体基板、 １０・・・グリッド絶縁体、 １２・・・第１グリツド（浮動グリッド）、１４、３５
０　・・・第２グリツド（制御グリッド）１６、２２．
３２・・・絶縁層、 １８・・・フィールド酸化物、 ２４・・・電気的接触孔、　　２６・・・導電層、３１
・・・犠牲層、　　　３４．３７・・・絶縁体、３５・
・・多結晶シリコン層、 ３６・・・光導電性樹脂層、 ３８・・・多結晶シリコン制御グリッド、３１０　　・
・・モチーフ、 ３２０　　・・・スペーサ（酸化シリコン）、３５０　
　・・・ストリップ、 Ｇｌ、　　Ｇ２．　　Ｇ３・　・　・グリッド、Ｇ’ｌ
　Ｇ’２　・・・グリッドモチーフ、Ｘｉ、　Ｙｌ・・
・はみだしくオーバーフロー）、Ｘ２．　Ｙ２・・・絶
縁ガード。 Ｏつ 一？ Ｌ【〕 Ｃフ 手　　続　　補　　正　　書　　（方　　式）平成元年
１１月 特許片長′ぼ　　吉１）突栓　殿 １　事件の表示 平成元年特許願第１７９１９５号 ２　発明の名称 集積メモリセルの製造法 ３　補正をする者 事件との関係　　特許出願人 名称 コミノサリア　ア　レネルジイ ・１　　　化１里　メ、 アトミック ６　補正の対象 図面 ７　補正の内容

Claims (10)

【特許請求の範囲】
1. （１）相互に電気的に絶縁したメモリ点のマトリックス
   を持ち、各メモリ点はソース、ドレーン、浮動グリッド
   、制御グリッド及び浮動グリッドの下にあるチャネルを
   有し、ソースとドレーンとは浮動グリッドの両側に位置
   し、浮動グリッドは横方向に離れていて、他の１つ又は
   ２つの浮動グリッドから第１の方向に沿って絶縁されて
   いる、半導体基板上のＥＰＲＯＭ型又はＥＥＰＲＯＭ型
   の集積メモリセルを製造する方法において、レリーフモ
   チーフを絶縁することによって前記浮動グリッドの横方
   向の絶縁を前記第１方向に沿って形成する工程と、これ
   に続く、蒸着及びエッチングにより実際の浮動グリッド
   を形成する工程とを具備するＥＰＲＯＭ型又はＥＥＰＲ
   ＯＭ型集積メモリセルの製造法。
2. （２）各浮動グリッド相互間の横方向の絶縁を形成する
   ために、該浮動グリッドの長さを規定するモチーフを具
   備するエッチングマスクを使用し、該エッチングマスク
   は２つのグリッドモチーフの中の１つを具備し、前記エ
   ッチングマスクのモチーフはピッチを有し、該ピッチは
   ２つのグリッド間の間隔２つ分の長さだけ増加した、浮
   動グリッド２つ分の長さに相当することを特徴とする請
   求項１記載の製造法。
3. （３）前記浮動グリッドを形成する工程が、犠牲層を蒸
   着し、次に２つのグリッドモチーフ中の１つを有するマ
   スクにより該犠牲層のエッチングを行い、次いで絶縁層
   を蒸着し、続いて所望の１μｍ以下の幅のスペーサ型絶
   縁レリーフモチーフを形成するように前記絶縁層にエッ
   チングを施し、最後に前記犠牲層を除去する各工程から
   成ることを特徴とする請求項１記載の製造法。
4. （４）（ａ）第１に、 前記メモリ点を絶縁するフィールド酸化物を形成する厚
   い酸化物により分離した活性帯を基板中に形成し、 前記基板を保護する材料層を形成し、 該保護層を介してイオン打込みを行なうことによりチャ
   ネル領域のドーピングを行い、 （ｂ）次に、 前記犠牲層を蒸着し、 所望のモチーフを得るために犠牲層にエッチングを施し
   、 薄い絶縁層を蒸着し、 エッチングを施した犠牲層の横方向エッジに対して前記
   スペーサ型絶縁レリーフモチーフを形成するように前記
   絶縁層にエッチングを施し、前記犠牲層のモチーフを除
   去し、 前記保護層を除去し、 グリッド酸化物を形成するように絶縁材料の薄膜を形成
   する ことによって前記横方向の絶縁を形成し、 （ｃ）蒸着とエッチングによって前記浮動グリッドを形
   成し、 （ｄ）蒸着、マスキング及びエッチングにより前記制御
   グリッドを形成し、 （ｅ）前記ソース及びドレーンを形成し、 （ｆ）接点を形成し、 （ｇ）相互間の接続を形成する 各工程から成ることを特徴とする請求項１記載の製造法
   。
5. （５）前記浮動グリッドを形成する工程が、プレーナ化
   樹脂層を被着し、 前記樹脂及び多結晶シリコンに均等な速度でエッチング
   を行って多結晶シリコンを露出させ、多結晶シリコンの
   第１層にドーピングを行う各工程から成ることを特徴と
   する請求項４記載の製造法。
6. （６）前記犠牲層を多結晶シリコンで構成することを特
   徴とする請求項４記載の製造法。
7. （７）前記基板をシリコンで構成し、前記絶縁材料の薄
   膜を前記基板の酸化により形成した酸化シリコンで構成
   することを特徴とする請求項４記載の製造法。
8. （８）前記保護層をフィールド酸化物を形成するのに使
   用する窒化物マスクで構成することを特徴とする請求項
   ４記載の製造法。
9. （９）前記多結晶シリコンの第１層のドーピングを該第
   １層の蒸着の直後に行なうことを特徴とする請求項５記
   載の製造法。
10. （１０）前記制御グリッドを形成する工程が、グリッド
    間絶縁層を蒸着し、 多結晶シリコンの第２層を蒸着し、 該多結晶シリコンの第２層にドーピングを行い、 前記第２層に制御グリッドを規定するモチーフを有する
    マスクからエッチングを行い、 前記スペーサを形成する絶縁層及びグリッド間絶縁層と
    が前記多結晶シリコンの第２層と重ならない区域で前記
    絶縁層及びグリッド間絶縁層の２層に部分エッチングを
    施し、 前記第２多結晶シリコン層と重ならないこれらの区域で
    、前記絶縁層に対して多結晶シリコンの第１層に選択的
    にエッチングを行なう という連続的な小工程から成ることを特徴とする請求項
    ３記載の製造法。