KR870010611A - 플리실리콘상에 평탄한 경계면을 갖고 있는 직접 회로 및 이의 제조방법 - Google Patents

플리실리콘상에 평탄한 경계면을 갖고 있는 직접 회로 및 이의 제조방법 Download PDF

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KR870010611A
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비베크 라오 캘리패트남
엘. 패터슨 제임스
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엔. 라이스 머레트
텍사스 인스트루먼츠 인코포레이티드
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    • H01ELECTRIC ELEMENTS
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    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Abstract

내용 없음

Description

플리실리콘상에 평탄한 경계면을 갖고 있는 직접 회로 및 이의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도 내지 제 3 도는 마이크로그래프로서,
제 3 도는 본 발명의 본 발명을 사용하여 제조된 샘플 구조물의 마이크로 그래프
제 1 도 및 제 2 도는 다른 처리 공정을 사용하여 구조물의 마이크로 그래프

Claims (15)

  1. 비결정성(다결정성이 아닌) 상태로 실리콘 50% 원자 이상을 포함하는 제 1 도 전층을 증착시키는 수단, 제 1 층상에 절연체를 증착시키는 수단, 및 절연체 상에 제 2 도전층을 증착시키는 수단을 포함하는 것을 특징으로 하는 직접회로 제조시에 2개의 도전층들 사이에 캐패시터를 제조하기 위한 방법.
  2. 제 1 항에 있어서, 제 1 도전층이 실리콘 50% 원자 이상을 포함하는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서, 절연체를 증착시키는 수단이 저압화학 증착방법을 포함하는 것을 특징으로 하는 방법.
  4. 제 1 항에 있어서, 절연체를 증착시키는 처리공정이 복합 절연체를 증착시키는 것을 특징으로 하는 방법.
  5. 제 1 항에 있어서, 절연체를 증착시키는 처리공정이 별개의 복합물의 다중층을 포함하는 층으로된 절연체를 증착시키는 것을 특징으로 하는 방법.
  6. 제 1 항에 있어서, 제 1 도전층을 증착시키는 수단이 600℃이하의 온도에서 실행되는 것을 특징으로 하는 방법.
  7. 제 1 항에 있어서, 제 1 층이 3000Å이하의 두께로 증착되는 것을 특징으로 하는 방법.
  8. 제 1 항에 있어서, 절연체가 500Å이하의 전체 두께로 증착되는 것을 특징으로 하는 방법.
  9. 제 1 항에있어서, 제 1 도전층이 이 도전층상에 절연체를 피착시키는 수단전에 전혀 산화되지 않는 것을 특징으로 하는 방법.
  10. 제 1 항에 있어서, 제 1 도전층이 이 도전층 상에 절연체를 증착시키기 전에 이온 주입에 의해 도우프 되는 것을 특징으로 하는 방법.
  11. 반도체 본체를 제공하는 수단, 비-휘발성 메모리 트랜지스터의 선정된 위치상에 것이트 절연체를 형성하는 수단, 비-휘발성 메모리 트랜지스터의 선정된 위치상에 비결정성(다 결정성이 아닌) 상태로 실리콘 50% 원자 이상을 포함하는 제 1 도전층을 증착시키는 수단, 제 1 층상에 절연체를 증착시키는 수단, 정연체 상에 제 2 도전층을 증착시키는 수단, 및 비 휘발성 메모리 트랜지스터의 선정된 위치에서, 제 1 도전층이 부동게이트를 형성하고 제 2 도전층이 제어 게이트를 형성하도록 제 1 및 제 2 도전층을 패턴화시키는 것을 특징으로 하는 비-휘발성 메모리 셀 제조방법.
  12. 실리콘 50% 원자 이상을 포함하는 제 1 다결정성 도전층, 제 1 도전층상의 복합 절연체, 및 절연체상의 제 2 도전층으로 구성되어, 제 1 도전층과 절연체 사이에 경계면이 60Å 경계면에 수직인 최대 국부 회유를 갖고 있는 것을 특징으로 하는 직접 회로 캐패시티.
  13. 실리콘 50% 원자 이상을 포함하는 제 1 다결정성 도전층, 제 1 도전층 상의 복합 절연체, 절연체 상의 제 2 도전층, 및 절연체가 절연층의 두께를 갖고 있는 이상적인 절연체인 경우에 절연체를 파괴시키는데 필요한 전압의 최소한 1/4인 전압을 캐패시터에 인가하기 위한 장치로 구성된 것을 특징으로 하는 집적 회로 캐패시터.
  14. 트랜지스터 체널 영역, 이 트랜지스터 채널 영역의 위에 놓여 용량성으로 결합된 부동 게이트 및 이 부동 게이트에 용량성으로 결합된 제어 게이트로 구성되고, 이 제어 게이트가 80Å의 경계면에 수직인 최대 국부회유를 갖고 있는 절연체를 통해 부동 게이트에 용량성으로 결합되는 것을 특징으로 하는 비-휘발성 메모리 셀.
  15. 트랜지스터 채널 영역, 이 트랜지스터 채널 영역의 위에 놓여 용량성으로 결합된 부동 게이트, 및 이 부동 게이트에 용량성으로 결합된 제어 게이트로 구성되고, 이 제어 게이트가 절연체 두께의 10%의 경계면에 수직인 최대국부 회유를 갖고 있는 절연체를 통해 부동 게이트에 용량성으로 결합되는 것을 특징으로 하는 비-휘발성 메모리 셀.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019870002978A 1986-04-01 1987-03-31 폴리실리콘상에 평탄한 경계면을 갖고 있는 집적 회로 및 이의 제조 방법 KR960004461B1 (ko)

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