KR960004461B1 - 폴리실리콘상에 평탄한 경계면을 갖고 있는 집적 회로 및 이의 제조 방법 - Google Patents
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Abstract
내용 없음.
Description
제1도 내지 제3도는 마이크로그래프.
제1도 및 제2도는 다른 처리 공정을 사용하여 제조된 구조물의 마이크로그래프.
제3도는 본 발명의 사용하여 제조된 샘플 구조물의 마이크로그래프.
제4a도 내지 제4c도는 본 발명에 따른 샘플 처리 공정의 연속 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 기질 12 : n+비트라인 확산부
14 : 자체 정렬된 두꺼운 산화물(SATO) 영역
16 : 얇은 산화물 18 : ＂폴리 1＂층
20 : 유전체 22 : ＂폴리 2＂층
본 발명은 집적 회로 및 이의 제조 방법에 관한 것이다.
VLSI 불휘발성 메모리 및 그외의 다른 고전압 집적 회로는 통상적으로 누설 전류가 매우 낮아야만 한다는 필수 요건을 유지하면서 고 전계를 유지하기 위해 2개의 폴리실리콘층과 이 층들 사이에 적절한 유전체막을 사용한다. 종래에는, 폴리실리콘 막은 약 620℃에서 LPCVD에 의해 증착된다. 유전체 박막은 폴리 1층상에 열적 성장된 산화물일 수도 있고 산화물/질화물/산화물의 복합막일 수 있다.
대부분의 종류의 집적 회로 구조물, 및 특히 EPROM 및 EEPROM과 같은 불휘발성 메모리에서, 폴리-대-폴리 캐패시터의 폴리실리콘과 유전체의 경계면의 평탄성은 매우 중요한 요소이다. 즉, 정상적인 경우, 산화물이 폴리실리콘 상에 성장될 때, 폴리실리콘-유전체 경계면은 상당히 거칠게 조성된다. 널리 공지된 바와 같이, 거친 경계면은 전계를 증강시키므로, 브레이크다운(breakdown)을 방지하기 위해서는 유전체 두께가 경계면이 완전히 평탄한 경우에 필요한 두께보다 더욱 두껍게 되어야 한다. 종래 기술의 연구들은 평탄한 폴리실리콘-유전체 경계면을 제공하고자 하는 문제에 대한 해답을 찾기 위한 시도를 하였지만, 두드러지게 성공하지는 못했다. 본 기술 분야에서 출원인이 알고 있는 가장 중요한 문헌들은 다음과 같은 것들로, 이 문헌들은 모두 본 명세서에 참고 문헌으로 사용되었다.
·RCA 연구소, 엘.파라원(L.Faraone)의 논문, 다중 레벨 폴리실리콘 구조물의 개량된 제조 공정(An Improved Fabrica-tion Process For Multi-Level Polysilicon Structures, 날짜 불명 ; 배포된 것으로 보이나, 공간(公刊)되지는 않았음).
·44RCA 리뷰(REVIEW)287(1983년 6월) 하베크(Habeke) 등의 논문, LPCVD 다결정성실리콘 : 인-시투 도프 및 언도프된 막의 성장 및 물리적 성질(LPCVD Polycrystalline Silicon : Growth and Physical Properties of in-Situ Phosphrus Doped and Undoped Films).
·세미콘덕터 인터내셔널(SEMICONDUCTOR INTERNTIONAL, 1985년 4월), 156-159페이지, 치아오(Chiao)등의 논문, 불휘발성 메모리를 위한, 얇은 폴리 산화물내에서의 현상 방법(Development in thin Polyoxides for Non-Volatile Memories).
·전자 장치에 대한 32 IEEE 해설집(32 IEEE Transactions on Electron Devices, 1985년 3월), 파라원등의 논문, 열적 산하된 n+다결정성 실리콘의 특성(Characterization of Thermally Oxidized n+Polycrystalline Silicon).
종래 기술에 대한 가장 유용한 지침서로는 IEEE 전자 장치(IEEE Transactions on Electron Devices)내의 파라원 논문이 있다. 이 논문은 경계면 평탄성을 개량하기 위해서는, 하부 폴리실리콘층이 폴리실리콘층 보다는 비정질층으로서 피착되어야 한다는 중요한 제안을 하고 있다. 즉, 본 분야에 공지된 바와 같이, 폴리실리콘이 피착되는 온도를 예를 들어 625℃로부터 562℃로 낮추면, 피착된 막은 더 이상 다결정성으로 되지 않고, 실제로 비정질로 된다. 이 비정질막은 다결정 막보다 상당히 평탄한 표면을 갖게 되는데, 그 이유는 입자들의 경계(grain boundaries) 및 다결정 막내의 입자들의 배향 차(orientation difference)가 약간의 초기 표면 조도(roughness)를 발생시키기 때문이다.
그러나, 어떠한 공지된 종래 기술의 간행물에도 포함되지 않은 본 발명의 결정적인 가르침은 비정질 제1실리콘층이 피착된 후, 산화되지 않아야 되고, 대신에 유전체가 피착되어야(deposited) 한다는 것이다. 왜냐하면 산화 공정은 단순히 열에 의한 것만이 아닌 이유로 인해 표면 지형도(surface topography)를 저하시키기 때문이다. 즉, 산화 공정은 입자 경계에 따른 산소의 향상된 확산을 포함하는 것으로 나타나는데, 이 입자-경계 확산 자체는 조도를 발생시킨다. 그러므로, 양호한 질의 유전체의 화학 증착(chemicalvapor deposition)은 전형적으로 적당한 저온 산화 단계에서 사용되는 온도보다 약간 낮은 온도에서 진행되지만, 최종 경계면 평탄성은 입자 경계를 따라 이송되는 산소의 영향이 상당히 방지되기 때문에 매우 개량된다, 그러므로 , 본 발명의 종래 기술의 방법으로 가능했던 것보다 훨씬 더 평탄한 경계면을 제공한다.
또한, 종래 기술에서의 평탄한 경계면의 설명은 본 발명과 같이 완전한 제조 공정을 제공하지 못한다. 즉, 종래 기술의 공정은 저온 산화 단계 중에 사용된 온도들을 매우 정교하게 제어해야 하는데, 이러한 다루기 힘든 제어는 제조 가능성을 저하시킨다. 그러므로, 본 발명의 다른 장점은 제조 가능성이 개량된다는 것이다.
또한, 본 발명의 다른 가르침은 실리콘층이(예를 들어, POCL3를 사용하여)확산 도핑되지 않아야 하고, 주입(implantation)에 의해 도핑되어야 한다는 것이다. 또한 주입 공정은 피착된 실리콘층을 비정질로 되게 하므로, 비교적 고온의 유전체 피착 단계후에 이 층내에 작은 미립자 크기를 유지하는데 기여한다.
종래의 기술의 산화 공정 또는 본 발명의 유전체 피착 공정을 사용하면, 소정의 입자 성장이 고온 단계동안 발생할 수 있다는 것을 주지해야 한다. 본 발명의 한 놀라운 결과는 피착된 비정질층을 다결정성 층으로 변환시키기 위해 입자 성장이 발생하여도 피착된 유전체가 매우 평탄한 경계면을 유지한다는 것이다.
본 발명의 실시예 중 한 실시예에서, 피착된 유전체는 산화물/질화물/산화물층 구조물을 형성하도록 열적 산화되는 산화물/질화물 층 유전체로서 구성된다. 즉, 이 유전체는 특히 열 주기(thermal cycle) 동안 폴라 1경계면을 제위치에 유지시키는데 유용하다.
또한, 확산 도핑과 반대로 이온 주입에 관련하여 알려진 설명은 파라원 논문에 참조 번호(21)로서 언급된 파라원 학회 발표 논문에만 실려있다. 이 논문은 간행되지 않았으므로, 본 출원이 출원되는 최소한 몇몇 나라들의 특허법에 따른 적당한 참조 문헌으로써 심사관에 의해 채택될 수 없다.
그러므로, 본 발명은 모든 공지된 종래 기술의 방법 및 구조물보다 상당히 개량된 경계면 특성을 제공한다. 이로 인해 소정 두께의 유전체에 대한 파괴 전압이 개량된(하부판이 다결정성이고, 우세하게는 실리콘인) 개패시터가 생산될 수 있으며, 이 개패시터 상의 단위 면적당 전하가 상당히 증가될 수 있다(이는 일반적으로 사용될 수 있는 장점을 제공한다).
특히, 본 발명은 EPROM셀에 관련하여 특히 우수하다. 부동 게이트와 제어 게이트 사이의 결합은 가능한 밀접한 것이 바람직하지만, 예를 들어터 폴리실리콘까지의 유전체는 사용된 전압하에서 파괴되지 않아야 되고, 또한 이 유전체는 양호한 저장 수명(storage lifetime)을 유지하도록 매우 낮은 누설 전류를 가져야 한다. 본 발명은 폴리실리콘과 유전체 사이의 경계면에서의 거칠음을 감소시킴으로서 파괴 전압만이 아니라 파괴 전압 이하의 전압에서의 누설 전류를 우수하게 개량시킨다.
그러므로, 본 발명에 따라 구성된 EPROM 또는 EEPROM셀은 주요한 장점을 갖고 있고, 제어 게이트와 부동 게이트의 결합 및 누설 전류에 관련하여 어떠한 종래 기술의 구조물보다 상당히 개량되었다.
그러므로 본 발명은 이 출원서에 언급된 것들 이외에도 최소한 다음과 같은 장점들을 제공한다.
·보다 재생가능한 제조공정.
·인터-레벨(inter-level) 캐패시터를 통한 누설 전류의 감소.
·인터-레벨 캐패시터에서의 높은 파괴전압.
·소정의 파괴 전압을 갖고 있는 인터-레벨 캐패시터에 높은 특정 캐패시턴스를 제공할 수 있다.
·소정 밀도의 부동 게이트 메모리 트랜지스터가 고속 프로그램이 가능하게 제조될 수 있다.
본 발명에 따르면, 50원자% 이상의 실리콘을 포함하는 제1다결정성 도전층, 이제1도전층 상의 복합유전체, 이 유전체상의 제2도전층 및 유전체가 유전체 층의 두께를 갖고 있는 이상적인 유전체인 경우에 유전체를 파괴시키는데 필요한 전압의 최소한 1/4인 전압을 캐패시터에 인가하기 위한 수단으로 구성된 집적회로 캐패시터가 제공된다.
또한, 본 발명에 따르면, 트랜지스터 채널 영역, 이 트랜지스터 채널 영역상에 놓여 용량성으로(capacitively) 결합된 부동 게이트 및 이 부동 게이트에 용량성으로 결합된 제어 게이트로 구성되며, 상기 제어 게이트는 경계면에 수직인 최대 국부 액스커션(excursion)이 80Å인 유전체를 통해 부동 게이트에 용량성으로 결합되는 불휘발성 메모리 셀이 제공된다.
또한, 본 발명에 따르면, 트랜지스터 채널 영역, 이 트랜지스터 채널 영역상에 놓여 용량성으로 결합된 부동 게이트 및 이 부동 게이트에 용량성으로 결합된 제어 게이트로 구성되며, 상기 제어 게이트는 경계면에 수직인 최대 국부 액스커션이 상기 유전체 두께의 10%인 유전체를 통해 부동 게이트에 용량성으로 결합되는 불휘발성 메모리 셀이 제공된다.
또한, 본 발명에 따르면, 반도체 본체를 제공하는 단계, 불휘발성 메모리 트랜지스터의 선정된 위치상에서 게이트 절연체를 형성하는 단계, 불휘발성 메모리 트랜지스터의 선정된 위치상에 (다결정성이 아닌) 비정질 상태로 50원자% 이상의 실리콘을 포함하는 제1도전층을 피착시키는 단계, 이 제1층상에 유전체를 피착시키는 단계, 이 유전체상에 제2도전층을 피착시키는 단계, 및 상기 불휘발성 메모리 트랜지스터의 선정된 위치에서 상기 제1도전층이 부동 게이트를 형성하고 상기 제2도전층이 제어 게이트를 형성하도록 상기 제1 및 제2도전층을 패턴화시키는 단계를 포함하는 불휘발성 메모리 제조 방법에 제공된다.
또한, 본 발명에 따르면, (다결정이 아닌) 비정질 상태로 50원자% 이상의 실리콘을 포함하는 제1도전층을 피착시키는 단계, 상기 제1층상에 유전체를 피착시키는 단계 및 상기 유전체상에 제2도전층을 피착시키는 단계를 포함하는, 집적 회로에 제조시에 2개의 도전층을 사이에 캐패시터를 제조하기 위한 방법이 제공된다.
이하, 첨부 도면을 참조하여 본 발명의 양호한 실시예에 대하여 상세히 설명하겠다.
본 발명의 양호한 실시예를 제조하고, 사용하는 방법에 대하여 상세히 기술하겠다. 그러나, 본 발명은 상당히 다양한 특정 관계로 실시될 수 있는 광범위하게 응용할 수 있는 발명 개념을 제공한다. 즉, 기술한 특정 실시예는 단지 본 발명을 제조하고 사용하기 위한 특정한 방법을 것으로, 발명의 범위를 제한시키지 않는다.
본 발명은 매우 얇은 유전체를 필요로 하는 VLSI 응용의 경우에, 폴리 2/층간 유전체/폴리 1의 매우 평탄한 경계면을 얻기 위한 방법을 제공한다. 폴리 1막은 비정질상(phase)으로 560℃에서 피착되고, 약 1.0E16㎝-2의 투여(dose)로 50KeV에서 P31로 주입-도핑된다(implant doped). 그 다음에는 층간 유전체, 즉 330ÅSiO2(하부)/85Å Si3N4(상부)가 (800℃에서) LPCVD에 의해 피착된다. 그 다음 단계는 3중층 유전체 막을 제공하기 위해 질화물 막의 일부분을 질화 산화물로 변화시키기 위한 산화 처리 공정(1000℃, 수증기, 60분)이다. 이 산화 단계중에, 하부의 폴리 1막은 평탄한 폴리 1/피착된 산화물 경계명을 계속 유지하면서, 피착된 비정질상으로부터 재결정화하도록 동시에 어닐(anneal)된다. 또한, 질화물 막의 일부분의 열 산화는 하부 실리콘 단결정 내의(매립 확산으로부터의 비소와 같은) 도펀트 종(dopant species)의 지나친 측방향 운동을 최소화시키기 위해, 수증기내에서1000℃에서 최단 시간(약 30분) 동안 행해지거나, 또는 고압 산화(예를 들어, 10 기압에서 850℃ 수증기로 30분 동안)를 사용함으로써 행해질 수 있다.
층간 유전체 막 준비후에, 제2폴리 실리콘막(폴리 2)을 620℃에서 피착시키고, 950℃에서 20분 동안 POCL2도핑하여, 10% HF로 디그레이지(degaze)(30초)한 다음, 나머지 장치 공정을 일반적인 방법으로 완료한다.
본 발명의 한 샘플 실시예에서 사용된 방법은 다음과 같이 파라원 등의 RCA 방법과 비교된다.
상술한 2가지 방법의 중요한 차이는 본 발명이 층간 유전체를 비정질 n+폴리 1위에 LPCVD 방법으로 피착시킨 다음, 재결정화하도록 1000℃에서 어닐하고, RCA 처리 공정은 열 산화물 유전체를 비정질 n+폴리 1상에 성장시킨다는 것이다. 얇은 산화물의 성장시키기 위한 열 산화 제어가 매우 곤란하기 때문에, 층간 유전체 막을 피착하면 파라원 논문에서 제시한 처리 공정보다 더욱 제조가능하고 재생 가능한 처리 공정을 제공하게 된다.
본 발명에 의해 제시된 처리 공정은 EPROM 및 EEPROM에 응용할 수 있을 뿐만 아니라, 제어기, 아날로그 부품 및 그외의 다른 부품을 포함하는 그밖의 다른 광범위한 고압 직접 회로에 응용할 수도 있다.
본 발명에 의해 제조된 폴리 2/층간 유전체/폴리 1경계면은제3도에 도시된 고해상도(high-resolution)횡단면 트랜스미션 일렉트론 마이크로스코피(transmission dlectron microscopy : TEM)에서 알 수 있다. 비교하기 위해, 제1도 및 제2도에는 그외의 다른 처리 공정의 결과를 도시하였다. 기본적으로, 이들 도면은 본 발명에 의해 제공된 폴리 2/층간 유전체/폴리 1경계면이 매우 평탄해지고, 종래 기술의 방법에 의해 제공된 것보다 더욱 평탄하다는 것을 나타낸다. 이들 마이크로 그래프에 도시된 바와 같이, 파라원의 IEEE 전자 개발이란 논문의 교리(제9도, 제10도)는 620℃ 폴리에 대해(폴리 1/유전체 경계면에서의) 경계면 조도를 약 300-500Å 나타내었으나 560℃ 비정질 실리콘을 사용하면 약 120-220Å의 경계면 조도를 제공하게 된다는 것을 보여준다. 대조적으로, 제3도의 마이크로그래프는 본 발명을 사용하여 경계면 조도가 매우 평탄하게 되고, 액스커션은 분명이 55Å 이하로 되며, 대체로 10Å으로 될 수 있다는 것을 나타낸다.
제4a도 내지 제4c도는 본 발명에 따른 EPROM셀 제조시의 샘플 순차 처리 공정 단계를 도시한 것이다. 기판(10 ; 바람직하게는 P+에피텍셜 구조물 위의 P)은 자체 정렬된 두꺼운 산화물(SATO) 영역(14)로 덮인 n+바트라인 확산부(12)를 갖고 있다. 얇은 산화물(16)은 FAMOS 트랜지스터의 게이트 산화물을 제공하기 위해 비트라인 산화물(14)들 사이의 공간에서 성장된다. 이때, 폴리 1레벨(18)을 형성하기 위한 실리콘이 피착되지만, 이 층은(이때), 다결정성이 아니다. 즉, 비정질이다. 이 층은 양호한 전도율(conductivity)을 갖도록 이온 주입된 다음, 종래의 기술을 사용하여 패턴화되고 에칭화되어, 제44도에 도시한 구조물이 생성된다.
그 다음, 층으로 유전체(20)이 제4b도에 도시한 바와 같이, 전체적으로 피착된다. 이 유전체(20)은 바람직하게는 다중층 구조물로서 피착되고, 이것의 상부층은 바람직하게는 짧은 고온 산화 단계에 의해 복잡 유전체로 변환된다. 이것은 상술한 바와 같이 산화물/질화물/산화물 샌드위치 구조물을 발생시킨다. 그러나, 비정질 실리콘층(18)이 거의 산화되지 않는 한, 그외의 다양한 다른 유전체 구조물(단일층 또는 다중층, 복합물 또는 단순 복합물)이 사용될 수 있다. 확산부(12)들 사이에 약 미크론의 잔격을 갖고 있는 개량된 EPROM의 경우에, 사용된 유전체 두께는 바람직하게는 (상술한 바와 같이) 산화물 두께와 동일한 약 400Å이나, 물론(양호하게 더 작은) 다른 두께가 이 대신 사용될 수도 있다.
유전체(20)을 제위치에 배치한 후에, 구조물은 바람직하게는 실리콘층(18)이 재결정화되고 낮은 저항을 갖도록 양호하게 고온 어닐된다. 이 단계 후에, 층(18)은 (이전에는 비정질이었지만), 다결정성으로 된다. 유전체(20)은 바람직하게는 주변부로부터 스트립되고 주변 장치용 게이트 산화물이 성장된다. 폴리2층(22)의 파칙이 진행된다. 즉, 폴리 2층은 바람직하게는 확산에 의해 도핑된 다음으로, (EPORM 분야에 널리 공지된 바와 같이) 폴리 2층, 유전체(20), 폴리 1층(18)을 순차적으로 에칭시키는 적층 에칭(stack etch) 방법을 사용하여 패턴화하고 에칭된다. 그 다음 처리 공정은 그외의 다른 종래의 단계 즉, 인터 레벨 유전체의 피착, 접속부(contact) 에칭, 금속 에칭, 보호 오버코트(overcoat) 피착 등으로 진행된다.
물론, 폴리 2층은 엄격히 실리콘으로 되지 않고, 금속 또는 층으로 된 구조물로 될 수 있다. 실리사이드(silicide) 및 폴리 실리콘/실리사이드 샌드위치 구조물이 확실히 포함되고, 현재의 처리 공정에서의 폴리 실리콘에 대해서 미래의 공정에서도 유사한 피착 및 전기 특성을 갖고 있는 미래의 샌드위치 구조물도 포함된다. 또한, 폴리 1층은 증착시에 거의 비정질로 되고, 큰 분율(fraction)의 실리콘을 포함하는 한, 그외의 다른 물질의 소정의 혼합물을 포함할 수 있다.
그러므로, 본 발명은 층(18과 20) 사이의 경계면 및 층(20과 22) 사이의 경계면이 매우 평탄해지고, 상당히 복잡한 추가 처리 공정을 삽입시키지 않고서 종래 기술에서 가능했던 것보다 상당히 평탄하게 된다는 결정적인 장점을 제공한다.
본 분야에 숙련된 기술자들이 알고 이는 바와 같이, 본 발명은 광범위하게 수정 및 변경될 수 있고, 본 발명의 범위는 특허 청구 범위에 의해서만 제한된다.
Claims (10)
- 두개의 도전층 및 유전체를 가지며, 상기 두개의 도전층들 중 적어도 한개의 도전층과 상기 유전체 사이의 경계면이 실질적으로 평탄한 캐패시터를 제조하기 위한 방법에 있어서, (a) 비정질 상태로 50원자% 이상의 실리콘을 포함하는, 상기 두개의 도전층들 중 제1도전층을 피착하는 단계; (b) 저압 화학 증착법(low pressure chemical vapor deposition)에 의하여 상기 비정질 상태의 제1도전층 상에 상기 유전체를 피착하는 단계; (c) 상기 제1도전층으로서 다결정성 실리콘을 형성하기 위해 상기 제1도전층을 결정화하는 단계; 및 (d) 상기 유전체 상에 상기 두개의 도전층들 중 제2도전층을 피착하는 단계를 포함하는 것을 특징으로 하는 캐패시터 제조 방법.
- 제1항에 있어서, 상기 유전체를 피착하는 상기 단계가 복합 유전체를 피착하는 것을 특징으로 하는 캐패시터 제조 방법.
- 제1항에 있어서, 상기 유전체를 피착하는 상기 단계가 별개의 복합물의 다층을 포함하는 층으로 된(layered) 유전체를 피착하는 것을 특징으로 하는 캐패시터 제조 방법.
- 제1항에 있어서, 상기 제1도전층을 피착하는 상기 단계가 600℃ 이하의 온도에서 실행되는 것을 특징으로 하는 커패시터 제조 방법.
- 제1항에 있어서, 상기 제1도전층이 3000Å 이하의 두께로 피착되는 것을 특징으로 하는 캐패시터 제조 방법.
- 제1항에 있어서, 상기 유전체가 500Å 이하의 전체 두께로 피착되는 것을 특징으로 하는 캐패시터 제조 방법.
- 제1항에 있어서, 상기 제1도전층상에 상기 유전체를 피착하는 상기 단계 이전에 상기 제1도전층이 전혀 산화되지 않는 것을 특징으로 하는 캐패시터 제조 방법.
- 제1항에 있어서, 상기 제1도전층 상에 상기 유전체를 피착하는 상기 단계 이전에 상기 제1도전층이 이온 주입에 의해 도핑되는(doped)인 것을 특징으로 하는 캐패시터 제조 방법.
- (a) 반도체 본체를 제공하는 단계; (b) 불휘발성 메모리 트랜지스터의 선정된 위치상에 게이트 절연체를 형성하는 단계; (c) 상기 불휘발성 메모리 트랜지스터의 선정된 위치상에(다결정성이 아닌) 비정질 상태로 50원자% 이상의 실리콘을 포함하는 제1도전층을 피복하는 단계; (d) 상기 제1층 상에 유전체를 피착하는 단계; (e) 상기 유전체 상에 제2도전층을 피착하는 단계; 및 (f) 상기 불휘발성 메모리 트랜지스터의 상기 선정된 위치에서, 상기 제1도전층은 부동 게이트를 형성하고 상기 제2도전층은 제어 게이트를 형성하도록, 상기 제1 및 제2도전층을 패턴화하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 셀 제조 방법.
- (a) 제1폴리실리콘층; (b) 상기 제1폴리실리콘층 상에 피착된 유전체로서, 상기 유전체와 상기 제1폴리실리콘층 사이의 경계면에 수직인 어느 방향이로든지의 최대 국부 엑스커션(maximum local excursion)에 의하여 측정된 조도(roughness factor)가 60Å 이하일 정도로 상기 유전체와 상기 제1폴리실리콘층 사이의 경계면이 극히 평탄한 유전체; (c) 상기 유전체 상의 제2폴리실리콘층을 포함하는 것을 특징으로 하는 캐패시터.
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