KR102361468B1 - 핵형성을 사용하지 않는 갭 충전 ald 프로세스 - Google Patents

핵형성을 사용하지 않는 갭 충전 ald 프로세스 Download PDF

Info

Publication number
KR102361468B1
KR102361468B1 KR1020217008999A KR20217008999A KR102361468B1 KR 102361468 B1 KR102361468 B1 KR 102361468B1 KR 1020217008999 A KR1020217008999 A KR 1020217008999A KR 20217008999 A KR20217008999 A KR 20217008999A KR 102361468 B1 KR102361468 B1 KR 102361468B1
Authority
KR
South Korea
Prior art keywords
substrate surface
layer
precursor
substrate
processing method
Prior art date
Application number
KR1020217008999A
Other languages
English (en)
Other versions
KR20210035353A (ko
Inventor
이홍 첸
켈빈 찬
신량 루
스리니바스 간디코타
용 우
서스미트 싱하 로이
치아 청 친
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20210035353A publication Critical patent/KR20210035353A/ko
Application granted granted Critical
Publication of KR102361468B1 publication Critical patent/KR102361468B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45553—Atomic layer deposition [ALD] characterized by the use of precursors specially adapted for ALD
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/458—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for supporting substrates in the reaction chamber
    • C23C16/4582—Rigid and flat substrates, e.g. plates or discs
    • C23C16/4583—Rigid and flat substrates, e.g. plates or discs the substrate being supported substantially horizontally
    • C23C16/4584—Rigid and flat substrates, e.g. plates or discs the substrate being supported substantially horizontally the substrate being rotated
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H01L21/28562—Selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68764—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by a movable susceptor, stage or support, others than those only rotating on their own vertical axis, e.g. susceptors on a rotating caroussel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68771—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by supporting more than one semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Vapour Deposition (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

프로세싱 방법들은, 적어도 하나의 피처를 상부에 갖는 기판 표면을 금속 전구체, 및 수소를 포함하는 환원제에 순차적으로 노출시킴으로써, 텅스텐 또는 몰리브덴을 포함하는 갭 충전 층을 형성하여, 피처에 갭 충전 층을 형성하는 단계를 포함하며, 여기서, 기판 표면과 갭 충전 층 사이에 핵형성 층이 존재하지 않는다.

Description

핵형성을 사용하지 않는 갭 충전 ALD 프로세스{NUCLEATION-FREE GAP FILL ALD PROCESS}
[0001] 본 개시내용은 일반적으로, 박막들을 증착하는 방법들에 관한 것이다. 특히, 본 개시내용은, 예컨대 텅스텐 또는 몰리브덴을 포함하는 갭 충전 막(gap fill film)들의 증착을 위한 프로세스들에 관한 것이다.
[0002] 3D-NAND 디바이스들, 및 애플리케이션들, 이를테면 로직 및 DRAM을 위한 디바이스들의 제조는 워드 라인들, 비아(via)들, 갭들 등을 금속으로 충전할 수 있는 프로세스를 포함한다. 워드 라인들 내의 금속의 존재는 NAND 트랜지스터들의 제어 게이트들에 대한 전기 연결들을 가능하게 한다. 그러한 금속 충전의 하나의 난제는, 예컨대, 3D-NAND 구조들의 깊이가 수 미크론이라는 것이다. 다른 난제는 금속이 또한 절연체(일반적으로는 실리콘 산화물)의 스택들 사이의 측면 공간들을 충전할 필요가 있다는 것이다.
[0003] 초-고 종횡비들을 갖는 피처들에 갭 충전 박막들, 예컨대 텅스텐-함유 또는 몰리브덴-함유 박막들을 증착하는 것이 난제이다. 3D 반도체 디바이스들은, 수평이고 오목한 트렌치(trench)들 내로의 심리스(seamless) 충전을 요구한다. 불완전한 트렌치 충전은 높은 저항, 오염, 충전된 재료들의 손실을 초래할 수 있고, 그에 따라, 디바이스 성능의 저하를 초래할 수 있다.
[0004] 통상적으로, 텅스텐-함유 재료들의 원자 층 증착(ALD)은 이원 반응
Figure 112021035403563-pat00001
에 기초한다. 간략하게, WF6 및 H2가 기판 표면에 교번적으로(순차적으로) 노출된다. WF6가 기판 표면 상에서 자기-제한적인 반응으로 부분적으로 분해되어, W-F가 노출된 플루오르화 W 표면을 형성하는 것으로 여겨진다. H2 펄스는 플루오르화 W-F 표면을 W로 환원시킨다. 그러나, WF6와 기판(전형적으로는 TiN)의 반응은 매우 느리고, 상당한 배양(incubation) 지연을 나타낸다. 기판 표면 상의 WF6의 이러한 핵형성(nucleation) 문제는 무작위 표면 성장 및 불량한 증착 등각성(conformality)을 초래한다. WF6-H2 ALD 사이클들 전의 TiN 상의 중간층의 증착은 핵형성 촉진제(promotor)로서 역할을 할 수 있다. 몰리브덴-함유 재료들의 ALD는 텅스텐-함유 재료들과 유사한 케미스트리(chemistry)들 및 난제들을 제공한다.
[0005] 금속 실리사이드들(WSix 및 MoSix)을 사용하는 핵형성 층들이, Si, SiO2, TiN 등을 포함하는 다양한 표면들 상에서의 배양 지연 문제를 극복하기 위한 방법으로서 사용되었다. 금속 실리사이드들은 공-반응물로서 금속 전구체 및 실란들(SiH4, Si2H6 등)을 사용하여 ALD에 의해 증착되었다. 그러나, 실란-계 금속 실리사이드 핵형성 층은 높은 저항률 및 높은 계면 불소 레벨을 나타낼 수 있다.
[0006] 로직 및 DRAM 및 다른 애플리케이션들을 위한 디바이스 컴포넌트들, 이를테면 3D-NAND 워드 라인들, 비아들, 및 갭들을 충전하기 위해 침투성 및 등각성 막을 증착하는 방법들이 본 기술분야에 필요하다. 부가적으로, 예컨대 텅스텐 또는 몰리브덴을 포함하는 갭 충전 막들을 등각적으로 그리고 효율적으로 증착하는 방법들이 본 기술분야에 필요하다
[0007] 본 개시내용의 하나 이상의 실시예들은 프로세싱 방법들에 관한 것이며, 그 프로세싱 방법들은, 적어도 하나의 피처를 상부에 갖는 기판 표면을 금속 전구체, 및 수소를 포함하는 환원제에 순차적으로 노출시킴으로써, 텅스텐 또는 몰리브덴을 포함하는 갭 충전 층을 형성하여, 피처에 갭 충전 층을 형성하는 단계를 포함한다. 기판 표면과 갭 충전 층 사이에 핵형성 층이 존재하지 않는다.
[0008] 본 개시내용의 부가적인 실시예들은 프로세싱 방법들에 관한 것이며, 그 프로세싱 방법들은 프로세싱 챔버에 기판 표면을 포지셔닝하는 단계를 포함한다. 기판 표면은 그 기판 표면 상에 적어도 하나의 피처를 갖는다. 기판 표면은, 하부 층(underlying layer)을 형성하기 위해, 제1 금속 전구체 및 반응물에 순차적으로 노출되며, 여기서, 제1 금속 전구체는, 티타늄 전구체, 알루미늄 전구체, 및 실리콘 전구체 중 하나 이상을 포함하고, 반응물은 질소 전구체, 산소 전구체, 또는 이들의 조합들을 포함한다. 하부 층은, 하부 층 상에 갭 충전 층을 형성하기 위해, 텅스텐 전구체 또는 몰리브덴 전구체를 포함하는 제2 금속 전구체, 및 수소(H2)를 포함하는 환원제에 순차적으로 노출된다.
[0009] 본 개시내용의 추가적인 실시예들은 프로세싱 방법들에 관한 것이며, 그 프로세싱 방법들은 복수의 섹션들을 포함하는 프로세싱 챔버 내에 기판 표면을 갖는 기판을 배치하는 단계를 포함한다. 각각의 섹션은 가스 커튼에 의해 인접 섹션들로부터 분리된다. 기판 표면은 적어도 하나의 피처를 가지며, 그 적어도 하나의 피처는 상단, 바닥, 및 측면들을 갖고, 10:1 이상의 종횡비를 갖는다. 기판 표면의 적어도 일부가 프로세싱 챔버의 제1 섹션에서 제1 프로세스 조건에 노출된다. 제1 프로세스 조건은, 티타늄, 알루미늄, 실리콘, 또는 이들의 조합들의 전구체를 포함한다. 기판 표면은 가스 커튼을 통해 프로세싱 챔버의 제2 섹션으로 측방향으로 이동된다. 기판 표면은 프로세싱 챔버의 제2 섹션에서 제2 프로세스 조건에 노출된다. 제2 프로세스 조건은, 티타늄, 알루미늄, 실리콘, 또는 이들의 조합들의 전구체와 함께 막을 형성하기 위한 반응물을 포함하며, 그 막은 TiN, TiN, TiON, TiSiN, TiSiON, AlN, TiAlN, 또는 TiAlON을 포함한다. 하부 층을 형성하기 위해, 기판 표면의 측방향 이동을 포함하여, 제1 및 제2 섹션들에 대한 노출이 선택적으로 반복된다. 기판 표면은 가스 커튼을 통해 프로세싱 챔버의 제3 섹션으로 측방향으로 이동된다. 기판 표면은 프로세싱 챔버의 제3 섹션에서 제3 프로세스 조건에 노출된다. 제3 프로세스 조건은 텅스텐 전구체 또는 몰리브덴 전구체를 포함한다. 기판 표면은 가스 커튼을 통해 프로세싱 챔버의 제4 섹션으로 측방향으로 이동된다. 기판 표면은 프로세싱 챔버의 제4 섹션에서 제4 프로세스 조건에 노출된다. 제4 프로세스 조건은, 텅스텐 또는 몰리브덴 전구체와 함께 막을 형성하기 위한 환원제로서 수소를 포함한다. 피처를 충전하기 위해, 기판 표면의 측방향 이동을 포함하여, 제3 및 제4 섹션들에 대한 노출이 선택적으로 반복된다.
[0010] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0011] 도 1은 본 개시내용의 하나 이상의 실시예에 따른 배치 프로세싱 챔버의 단면도를 도시한다.
[0012] 도 2는 본 개시내용의 하나 이상의 실시예에 따른 배치 프로세싱 챔버의 부분 사시도를 도시한다.
[0013] 도 3은 본 개시내용의 하나 이상의 실시예에 따른 배치 프로세싱 챔버의 개략도를 도시한다.
[0014] 도 4는 본 개시내용의 하나 이상의 실시예에 따른, 배치 프로세싱 챔버에서 사용하기 위한 웨지 형상 가스 분배 조립체의 일부의 개략도를 도시한다.
015] 도 5는 본 개시내용의 하나 이상의 실시예들에 따른 배치 프로세싱 챔버의 개략도를 도시한다.
[0016] 도 6은 본 개시내용의 하나 이상의 실시예들에 따른 갭 충전 프로세스의 프로세스 흐름도이다.
[0017] 본 발명의 여러 예시적인 실시예들을 설명하기 전에, 본 발명이 다음의 설명에서 제시되는 구성 또는 프로세스 단계들의 세부사항들로 제한되지 않는다는 것이 이해되어야 한다. 본 발명은 다른 실시예들이 가능하고, 다양한 방식들로 실시 또는 수행되는 것이 가능하다.
[0018] 본원에서 사용되는 바와 같은 "기판"은 제작 프로세스 동안 막 프로세싱이 수행되는 임의의 기판 또는 기판 상에 형성된 재료 표면을 지칭한다. 예컨대, 프로세싱이 수행될 수 있는 기판 표면은, 애플리케이션에 따라, 재료들, 이를테면 실리콘, 실리콘 산화물, 스트레인드 실리콘(strained silicon), SOI(silicon on insulator), 탄소 도핑된 실리콘 산화물들, 비정질 실리콘, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어, 및 임의의 다른 재료들, 이를테면 금속들, 금속 질화물들, 금속 합금들, 및 다른 전도성 재료들을 포함한다. 기판들은 반도체 웨이퍼들을 포함한다(그러나 이에 제한되지는 않음). 기판들은 기판 표면을 폴리싱, 에칭, 환원, 산화, 히드록실화, 어닐링, 및/또는 베이킹하기 위해 전처리 프로세스에 노출될 수 있다. 기판 그 자체의 표면에 대한 직접적인 막 프로세싱에 부가하여, 본 발명에서, 개시되는 막 프로세싱 단계들 중 임의의 단계는 또한, 아래에서 더 상세히 개시되는 바와 같이 기판 상에 형성된 하층에 대해 수행될 수 있고, "기판 표면"이라는 용어는, 문맥상 표시되는 바와 같이, 그러한 하층을 포함하도록 의도된다. 따라서, 예컨대, 막/층 또는 부분적인 막/층이 기판 표면 상에 증착된 경우, 새롭게 증착된 막/층의 노출된 표면이 기판 표면이 된다.
[0019] 하나 이상의 실시예들에 따르면, 방법은 원자 층 증착(ALD) 프로세스를 사용한다. 그러한 실시예들에서, 기판 표면은 순차적으로 또는 실질적으로 순차적으로 전구체들(또는 반응성 가스들)에 노출된다. 본 명세서의 전체에 걸쳐 본원에서 사용되는 바와 같이, "실질적으로 순차적으로"는, 전구체 노출과 공-시약(co-reagent)에 대한 노출이 약간 중첩될 수 있을 지라도, 전구체 노출의 지속기간의 대부분이 공-시약에 대한 노출과 중첩되지 않는다는 것을 의미한다. 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "전구체", "반응물", "반응성 가스" 등이라는 용어들은 기판 표면과 반응할 수 있는 임의의 가스성 종을 지칭하기 위해 상호 교환가능하게 사용된다.
[0020] 원자 층 증착(ALD)은 막을 증착하기 위해 기판이 전구체 및 반응물에 순차적으로 노출되는 프로세스이다. ALD는 증착 프로세스의 단분자층 제어를 가능하게 하는 자기-제한적 프로세스이다. 3DNAND 구조들의 거대한 표면적은 각각의 ALD 사이클에서 높은 도스(dose)의 전구체를 사용한다. 불충분한 도스는 비-등각적인 증착을 초래할 수 있다. 도스는 전형적으로, 전구체의 부분 압력에 노출 시간을 곱한 것(1 랭뮤어 또는 1 L = 1E-6 Torr-초)으로서 표현된다. 특정 도스를 획득하기 위해, 기판은 낮은 부분 압력으로 장시간 동안 노출될 수 있거나, 또는 높은 부분 압력으로 단시간 동안 노출될 수 있다. 두 경우들 모두에서, 시간과 압력의 곱은 동일하다. 높은 도스의 전구체는 넓은 표면적을 갖는 깊게 설정(entrench)된 구조들 상의 표면 포화를 위해 사용될 수 있다. 본 개시내용의 실시예들이 3DNAND 구조들을 참조하여 제공되지만, 당업자는 본 개시내용이 3DNAND 디바이스들에 제한되지 않는다는 것을 이해할 것이다. 본 개시내용의 실시예들은 다른 애플리케이션들, 예컨대 로직 및 DRAM과 함께 사용될 수 있다.
[0021] 높은 도스들은 시간-기반 ALD(시간적 ALD 또는 시간-도메인 ALD라고 또한 지칭됨)에 난제를 제공한다. 시간적 ALD의 경우, 프로세스 시간과 부분 압력은 서로 독립적이지 않다. 높은 웨이퍼 처리량을 달성하기 위해, 노출 시간이 최소화될 수 있다. 짧은 노출로 높은 도스를 달성하기 위해, 높은 전구체 부분 압력이 사용될 수 있다. 시간적 ALD의 프로세스 시간과 부분 압력 간의 상호 의존성은, 전구체들의 임의의 가스 상 혼합을 방지 또는 최소화하기 위해, 2개의 전구체 노출들 사이에(또는 전구체와 반응물 사이에) 퍼지 단계가 있다는 사실로 인한 것이다.
[0022] 노출 단계 동안 부분 압력을 제로(zero)(퍼지 동안의 제로)로부터 특정한 높은 값으로 램프 업(ramp up)하는 것은 시간이 걸린다. 퍼지 단계 동안 부분 압력을 어떤 높은 값으로부터 제로로 램프 다운(ramp down)하는 것도 또한 시간이 걸린다. 결과로서, 높은 도스의 전구체가 요구되는 경우의 총 프로세스 시간은 일반적으로 짧지 않다. 낮은 압력들을 사용하는 것은 부분 압력의 더 빠른 램프 업/다운을 의미하지만, 높은 도스를 위해, 더 긴 노출 시간을 사용한다. 높은 압력을 사용하는 것은, 높은 도스를 달성하기 위해 짧은 노출로 충분하지만, 부분 압력의 더 느린 램프 업/다운을 의미한다.
[0023] 공간적 ALD는 프로세스 시간과 부분 압력 사이에 근본적인 상호 의존성을 갖지 않는다. 공간적 ALD의 경우, 전구체 사이클들이 공간적으로 분리된다. 각각의 공간적으로-분리된 존(프로세스 구역)은 어떠한 램프 업/다운도 없이 압력을 유지할 수 있다. 공간적 ALD의 경우, 높은 압력에서의 짧은 노출이 가능할 수 있다. 전구체 노출의 길이는 기판이 각각의 공간적으로 분리된 존 내로 그리고 밖으로 얼마나 빠르게 이동될 수 있는지에 따라 좌우된다. 따라서, 높은 도스 전구체 프로세스들이 사용되는 경우, 공간적 ALD가 시간적 ALD보다 훨씬 더 높은 웨이퍼 처리량을 달성할 수 있는 것으로 여겨진다.
[0024] 본 개시내용의 하나 이상의 실시예들은, 핵형성 층 없이, 갭 충전 층의 증착, 예컨대 W ALD 또는 Mo ALD 프로세스를 행한다. 본 개시내용의 일부 실시예들은, 유리하게, 5:1, 10:1, 15:1, 20:1, 25:1, 30:1, 35:1, 또는 40:1 초과의 종횡비들을 갖는 피처들을 막으로 충전하는 방법들을 제공한다. 유리하게, 그러한 W ALD 또는 Mo ALD 프로세스는 TiN ALD와 통합될 수 있다.
[0025] TiN 및 다른 Ti-함유, Al-함유, 및 Si-함유 막들은 일반적으로, 유전체 기판 상에서 W 또는 Mo 막들 아래에 있다. TiN은 일반적으로, 유전체 기판들 상에서 W 막들을 위한 접착(glue) 층으로서 사용된다. 애플리케이션들은, 3D-NAND 워드라인, 1x/y/z 세대를 위한 DRAM 매설 워드라인, 10/7/5 nm 기술 노드를 위한 CMOS 내의 소스/드레인 콘택 및 게이트 금속을 포함한다. 본원에서, 상세한 케미스트리들 및 프로세스들이 W에 대하여 제공될 것이지만, 케미스트리들이 Mo에 대해 유사하다는 것이 이해된다. 유리하게, 낮은 저항률을 달성하기 위해, 수소-함유 화합물들, 이를테면 SiH4 또는 B2H6보다는 수소가 환원제로서 사용된다. 예컨대, SiH4 또는 B2H6에 의해 형성되는 막들의 저항률은 H2 환원 막보다 훨씬 더 높다.
[0026] 통상적으로, TiN 층과 W 층은 상이한 챔버들에서 프로세싱되었으며, TiN 층은 인라인(inline)으로 W ALD 프로세스를 대기하는 동안 공기에 노출되었다. TiN 층의 표면 산화로 인해, W ALD 프로세스의 배양이 지연되었고 악화되었으며; 그에 따라, 핵형성 층이 요구되었다. 하나 이상의 실시예들은, TiN, TiN, TiON, TiSiN, TiSiON, AlN, TiAlN, 또는 TiAlON을 포함할 수 있는(그러나 이에 제한되지는 않음) 소위 접착 층의 표면 산화를 감소 및/또는 제거하기 위한 방법들을 제공한다.
[0027] 본 개시내용의 일부 실시예들은 공간적 프로세싱 챔버라고 또한 지칭되는 배치 프로세싱 챔버를 사용하는 막 증착 프로세스들에 관한 것이다. 도 1은, 인젝터들 또는 인젝터 조립체라고 또한 지칭되는 가스 분배 조립체(120) 및 서셉터 조립체(140)를 포함하는 프로세싱 챔버(100)의 단면을 도시한다. 가스 분배 조립체(120)는 프로세싱 챔버에서 사용되는 임의의 타입의 가스 전달 디바이스이다. 가스 분배 조립체(120)는 서셉터 조립체(140)를 향하는 전방 표면(121)을 포함한다. 전방 표면(121)은 서셉터 조립체(140) 쪽으로 가스들의 유동을 전달하기 위한 임의의 수의 또는 다양한 개구들을 가질 수 있다. 가스 분배 조립체(120)는 또한, 외측 에지(124)를 포함하며, 도시된 실시예들에서, 외측 에지(124)는 실질적으로 둥글다.
[0028] 사용되는 가스 분배 조립체(120)의 특정한 타입은 사용되고 있는 특정한 프로세스에 따라 변화될 수 있다. 본 개시내용의 실시예들은 서셉터와 가스 분배 조립체 사이의 갭이 제어되는 임의의 타입의 프로세싱 시스템에 대해 사용될 수 있다. 이원 반응에서, 복수의 가스 채널들은 적어도 하나의 제1 반응성 가스 A 채널, 적어도 하나의 제2 반응성 가스 B 채널, 적어도 하나의 퍼지 가스 P 채널, 및/또는 적어도 하나의 진공 V 채널을 포함할 수 있다. 제1 반응성 가스 A 채널(들), 제2 반응성 가스 B 채널(들), 및 퍼지 가스 P 채널(들)로부터 유동하는 가스들은 웨이퍼의 상단 표면 쪽으로 지향된다. 가스 유동의 일부는 웨이퍼의 표면에 걸쳐 수평으로 이동하고, 퍼지 가스 P 채널(들)을 통해 프로세싱 구역 밖으로 이동한다.
[0029] 일부 실시예들에서, 가스 분배 조립체(120)는 단일 인젝터 유닛으로 이루어진 강성의 고정된 바디이다. 하나 이상의 실시예들에서, 도 2에 도시된 바와 같이, 가스 분배 조립체(120)는 복수의 개별적인 섹터들(예컨대, 인젝터 유닛들(122))로 구성된다. 설명되는 본 개시내용의 다양한 실시예들에 대해 단일 피스 바디 또는 멀티-섹터 바디가 사용될 수 있다.
[0030] 서셉터 조립체(140)는 가스 분배 조립체(120) 아래에 포지셔닝된다. 서셉터 조립체(140)는 상단 표면(141), 및 상단 표면(141) 내의 적어도 하나의 오목부(142)를 포함한다. 서셉터 조립체(140)는 또한, 바닥 표면(143) 및 에지(144)를 갖는다. 오목부(142)는 프로세싱되고 있는 기판들(60)의 형상 및 사이즈에 따라 임의의 적합한 형상 및 사이즈로 이루어질 수 있다. 도 1에 도시된 실시예에서, 오목부(142)는 웨이퍼의 바닥을 지지하기 위해 평탄한 바닥을 갖지만, 오목부의 바닥은 다양할 수 있다. 일부 실시예들에서, 오목부는 오목부의 외측 주변 에지 주위에 스텝 구역들을 가지며, 그 스텝 구역들은 웨이퍼의 외측 주변 에지를 지지하도록 사이즈가 설정된다. 스텝들에 의해 지지되는 웨이퍼의 외측 주변 에지의 양은, 예컨대, 웨이퍼의 두께 및 웨이퍼의 배면 상에 이미 존재하는 피처들의 존재에 따라 변화될 수 있다.
[0031] 일부 실시예들에서, 도 1에 도시된 바와 같이, 서셉터 조립체(140)의 상단 표면(141) 내의 오목부(142)는 오목부(142)에서 지지되는 기판(60)이 서셉터(140)의 상단 표면(141)과 실질적으로 동일 평면 상에 있는 상단 표면(61)을 갖도록 사이즈가 설정된다. 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "실질적으로 동일 평면 상"이라는 용어는 웨이퍼의 상단 표면과 서셉터 조립체의 상단 표면이 ±0.2 mm 내에서 동일 평면 상에 있는 것을 의미한다. 일부 실시예들에서, 상단 표면들은 ±0.15 mm, ±0.10 mm, 또는 ±0.05 mm 내에서 동일 평면 상에 있다.
[0032] 도 1의 서셉터 조립체(140)는 서셉터 조립체(140)를 리프팅할 수 있고, 하강시킬 수 있고, 회전시킬 수 있는 지지 기둥(160)을 포함한다. 서셉터 조립체는 지지 기둥(160)의 중심 내에 가열기, 또는 가스 라인들, 또는 전기 컴포넌트들을 포함할 수 있다. 지지 기둥(160)은 서셉터 조립체(140)와 가스 분배 조립체(120) 사이의 갭을 증가시키거나 또는 감소시켜서 서셉터 조립체(140)를 적절한 포지션으로 이동시키는 주된 수단일 수 있다. 서셉터 조립체(140)는 또한, 서셉터 조립체(140)와 가스 분배 조립체(120) 사이에 미리 결정된 갭(170)을 생성하기 위해 서셉터 조립체(140)에 대해 미세-조정들을 행할 수 있는 미세 튜닝 액추에이터들(162)을 포함할 수 있다.
[0033] 일부 실시예들에서, 갭(170) 거리는 약 0.1 mm 내지 약 5.0 mm의 범위에 있거나, 또는 약 0.1 mm 내지 약 3.0 mm의 범위에 있거나, 또는 약 0.1 mm 내지 약 2.0 mm의 범위에 있거나, 또는 약 0.2 mm 내지 약 1.8 mm의 범위에 있거나, 또는 약 0.3 mm 내지 약 1.7 mm의 범위에 있거나, 또는 약 0.4 mm 내지 약 1.6 mm의 범위에 있거나, 또는 약 0.5 mm 내지 약 1.5 mm의 범위에 있거나, 또는 약 0.6 mm 내지 약 1.4 mm의 범위에 있거나, 또는 약 0.7 mm 내지 약 1.3 mm의 범위에 있거나, 또는 약 0.8 mm 내지 약 1.2 mm의 범위에 있거나, 또는 약 0.9 mm 내지 약 1.1 mm의 범위에 있거나, 또는 약 1 mm이다.
[0034] 도면들에 도시된 프로세싱 챔버(100)는 서셉터 조립체(140)가 복수의 기판들(60)을 홀딩할 수 있는 캐러셀-타입 챔버이다. 도 2에 도시된 바와 같이, 가스 분배 조립체(120)는 복수의 별개의 인젝터 유닛들(122)을 포함할 수 있으며, 각각의 인젝터 유닛(122)은, 웨이퍼가 인젝터 유닛 아래로 이동될 때, 웨이퍼 상에 막을 증착할 수 있다. 2개의 파이-형상 인젝터 유닛들(122)이 서셉터 조립체(140)의 대략적으로 대향하는 측들 상에 그리고 서셉터 조립체(140) 위에 포지셔닝된 것으로 도시된다. 이러한 수의 인젝터 유닛들(122)은 예시적인 목적들만을 위해 도시된다. 더 많은 또는 더 적은 인젝터 유닛들(122)이 포함될 수 있다는 것이 이해될 것이다. 일부 실시예들에서, 서셉터 조립체(140)의 형상과 일치하는 형상을 형성하도록 충분한 수의 파이-형상 인젝터 유닛들(122)이 존재한다. 일부 실시예들에서, 개별적인 파이-형상 인젝터 유닛들(122) 각각은 다른 인젝터 유닛들(122) 중 어느 것에도 영향을 미치지 않으면서 독립적으로 이동, 제거, 및/또는 교체될 수 있다. 예컨대, 로봇이 서셉터 조립체(140)와 가스 분배 조립체(120) 사이의 구역에 접근하여, 기판들(60)을 로딩/언로딩할 수 있게 하도록, 하나의 세그먼트가 상승될 수 있다.
[0035] 다수의 가스 인젝터들을 갖는 프로세싱 챔버들은 웨이퍼들이 동일한 프로세스 유동을 받도록 다수의 웨이퍼들을 동시에 프로세싱하기 위해 사용될 수 있다. 예컨대, 도 3에 도시된 바와 같이, 프로세싱 챔버(100)는 4개의 가스 인젝터 조립체들 및 4개의 기판들(60)을 갖는다. 프로세싱의 착수 시에, 기판들(60)은 인젝터 조립체들(30) 사이에 포지셔닝될 수 있다. 45°만큼 서셉터 조립체(140)를 회전시키는 것(17)은, 가스 분배 조립체들(120) 아래에 점선 원으로 예시된 바와 같이, 가스 분배 조립체들(120) 사이에 있는 각각의 기판(60)이 막 증착을 위해 가스 분배 조립체(120)로 이동되게 할 것이다. 부가적인 45° 회전은 기판들(60)을 인젝터 조립체들(30)로부터 멀어지도록 이동시킬 것이다. 기판들(60) 및 가스 분배 조립체들(120)의 수는 동일할 수 있거나 또는 상이할 수 있다. 일부 실시예들에서, 가스 분배 조립체들의 수와 동일한 수의 웨이퍼들이 프로세싱된다. 하나 이상의 실시예들에서, 프로세싱되고 있는 웨이퍼들의 수는 가스 분배 조립체들의 수의 분수(fraction) 또는 정수배이다. 예컨대, 4개의 가스 분배 조립체들이 존재하는 경우, 4x개의 웨이퍼들이 프로세싱되며, 여기서, x는 1 이상의 정수 값이다. 예시적인 실시예에서, 가스 분배 조립체(120)는 가스 커튼들에 의해 분리된 8개의 프로세싱 구역들을 포함하고, 서셉터 조립체(140)는 6개의 웨이퍼들을 홀딩할 수 있다.
[0036] 도 3에 도시된 프로세싱 챔버(100)는 단지, 하나의 가능한 구성을 표현할 뿐이며, 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다. 여기서, 프로세싱 챔버(100)는 복수의 가스 분배 조립체들(120)을 포함한다. 도시된 실시예에서, 프로세싱 챔버(100) 주위에 균등하게 이격된 4개의 가스 분배 조립체들(또한, 인젝터 조립체들(30)이라고 호칭됨)이 존재한다. 도시된 프로세싱 챔버(100)가 팔각형이지만, 이는 하나의 가능한 형상일 뿐이며, 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것을 당업자는 이해할 것이다. 도시된 가스 분배 조립체들(120)이 사다리꼴이지만, 단일 원형 컴포넌트일 수 있거나, 또는 도 2에 도시된 바와 같이, 복수의 파이-형상 세그먼트들로 구성될 수 있다.
[0037] 도 3에 도시된 실시예는 로드 락 챔버(180) 또는 버퍼 스테이션과 같은 보조 챔버를 포함한다. 이 챔버(180)는, 예컨대, 기판들(또한, 기판들(60)이라고 지칭됨)이 챔버(100)에서 로딩/언로딩될 수 있게 하도록 프로세싱 챔버(100)의 일 측에 연결된다. 웨이퍼 로봇이 서셉터 상으로 기판을 이동시키기 위해 챔버(180)에 포지셔닝될 수 있다.
[0038] 캐러셀(예컨대, 서셉터 조립체(140))의 회전은 연속적일 수 있거나 또는 단속적(불연속적)일 수 있다. 연속적인 프로세싱에서, 웨이퍼들은 지속적으로 회전하고, 그에 따라, 웨이퍼들이 차례로 인젝터들 각각에 노출된다. 불연속적인 프로세싱에서, 웨이퍼들은 인젝터 구역으로 이동되어 정지될 수 있고, 그 후, 인젝터들 사이의 구역(84)으로 이동되어 정지될 수 있다. 예컨대, 캐러셀은, 웨이퍼들이 인젝터-간 구역으로부터 인젝터를 가로질러 이동하고(또는, 그 인젝터 근방에서 정지함), 그리고 캐러셀이 다시 멈출 수 있는 그 다음의 인젝터-간 구역으로 이동하도록, 회전할 수 있다. 인젝터들 사이에서 멈추는 것은 각각의 층 증착 사이에 부가적인 프로세싱(예컨대, 플라즈마에 대한 노출)을 위한 시간을 제공할 수 있다.
[0039] 도 4는, 인젝터 유닛(122)이라고 지칭될 수 있는, 가스 분배 조립체(220)의 섹터 또는 부분을 도시한다. 인젝터 유닛들(122)은 개별적으로 사용될 수 있거나 또는 다른 인젝터 유닛들과 조합하여 사용될 수 있다. 예컨대, 도 5에 도시된 바와 같이, 도 4의 인젝터 유닛들(122) 중 4개가 단일 가스 분배 조립체(220)를 형성하도록 조합된다(4개의 인젝터 유닛들을 분리하는 라인들은 명료성을 위해 도시되지 않음). 도 4의 인젝터 유닛(122)이 퍼지 가스 포트들(155) 및 진공 포트들(145)에 부가하여 제1 반응성 가스 포트(125) 및 제2 가스 포트(135) 둘 모두를 갖지만, 인젝터 유닛(122)이 이들 컴포넌트들 전부를 필요로 하는 것은 아니다.
[0040] 도 4 및 도 5 둘 모두를 참조하면, 하나 이상의 실시예에 따른 가스 분배 조립체(220)는 복수의 섹터들(또는 인젝터 유닛들(122))을 포함할 수 있으며, 각각의 섹터는 동일하거나 또는 상이하다. 가스 분배 조립체(220)는 프로세싱 챔버 내에 포지셔닝되고, 가스 분배 조립체(220)의 전방 표면(121)에 복수의 세장형 가스 포트들(125, 135, 155) 및 세장형 진공 포트들(145)을 포함한다. 복수의 세장형 가스 포트들(125, 135, 155) 및 세장형 진공 포트들(145)은 가스 분배 조립체(220)의 내측 주변 에지(123)에 인접한 영역으로부터 외측 주변 에지(124)에 인접한 영역 쪽으로 연장된다. 도시된 복수의 가스 포트들은 제1 반응성 가스 포트(125), 제2 가스 포트(135), 제1 반응성 가스 포트들 및 제2 반응성 가스 포트들 각각을 둘러싸는 진공 포트(145), 및 퍼지 가스 포트(155)를 포함한다.
[0041] 그러나, 도 4 또는 도 5에 도시된 실시예들을 참조로, 포트들이 적어도 대략 내측 주변 구역으로부터 적어도 대략 외측 주변 구역으로 연장되는 것을 언급하는 경우, 포트들은 내측 구역으로부터 외측 구역으로 단지 반경방향으로만 연장되는 것이 아니라 그 이상의 다른 방향으로 연장될 수 있다. 포트들은 진공 포트(145)가 반응성 가스 포트(125) 및 반응성 가스 포트(135)를 둘러싸는 상태로 접선방향으로 연장될 수 있다. 도 4 및 도 5에 도시된 실시예에서, 웨지 형상 반응성 가스 포트들(125, 135)은 내측 주변 구역 및 외측 주변 구역에 인접한 에지들을 포함하는 모든 에지들이 진공 포트(145)에 의해 둘러싸인다.
[0042] 도 4를 참조하면, 기판이 경로(127)를 따라 이동함에 따라, 기판 표면의 각각의 부분이 다양한 반응성 가스들에 노출된다. 경로(127)를 따르면, 기판은 퍼지 가스 포트(155), 진공 포트(145), 제1 반응성 가스 포트(125), 진공 포트(145), 퍼지 가스 포트(155), 진공 포트(145), 제2 반응성 가스 포트(135), 및 진공 포트(145)에 노출될 것이거나, 또는 이들과 "마주치게(see)"될 것이다. 따라서, 도 4에 도시된 경로(127)의 끝에서, 기판은 층을 형성하기 위해 제1 가스 포트(125) 및 제2 가스 포트(135)에 노출되었다. 도시된 인젝터 유닛(122)은 사분원을 이루지만, 더 클 수 있거나 또는 더 작을 수 있다. 도 5에 도시된 가스 분배 조립체(220)는 연속하여 연결된, 도 4의 인젝터 유닛(122) 4개의 조합인 것으로 고려될 수 있다.
[0043] 도 4의 인젝터 유닛(122)은 반응성 가스들을 분리하는 가스 커튼(150)을 도시한다. "가스 커튼"이라는 용어는 반응성 가스들이 혼합되지 않도록 분리하는 가스 유동들 또는 진공의 임의의 조합을 설명하기 위해 사용된다. 도 4에 도시된 가스 커튼(150)은 제1 반응성 가스 포트(125) 옆의 진공 포트(145)의 부분, 중간의 퍼지 가스 포트(155), 및 제2 가스 포트(135) 옆의 진공 포트(145)의 부분을 포함한다. 가스 유동과 진공의 이러한 조합은 제1 반응성 가스와 제2 반응성 가스의 가스 상 반응들을 방지하거나 또는 최소화하기 위해 사용될 수 있다.
[0044] 도 5를 참조하면, 가스 분배 조립체(220)로부터의 가스 유동들과 진공의 조합은 복수의 프로세싱 구역들(250)로의 분리를 형성한다. 프로세싱 구역들은 프로세싱 구역들(250) 사이의 가스 커튼(150)으로 인해, 개별적인 반응성 가스 포트들(125, 135) 주위로 대략적으로 정의된다. 도 5에 도시된 실시예는 8개의 별개의 가스 커튼들(150)이 사이에 있는 8개의 별개의 프로세싱 구역들(250)을 구성한다. 프로세싱 챔버는 적어도 2개의 프로세싱 구역을 가질 수 있다. 일부 실시예들에서, 적어도 3개, 4개, 5개, 6개, 7개, 8개, 9개, 10개, 11개, 또는 12개의 프로세싱 구역들이 존재한다.
[0045] 프로세싱 동안, 기판은 임의의 주어진 시간에서 하나 초과의 프로세싱 구역(250)에 노출될 수 있다. 그러나, 상이한 프로세싱 구역들에 노출되는 부분들은 2개의 프로세싱 구역들을 분리하는 가스 커튼을 가질 것이다. 예컨대, 제2 가스 포트(135)를 포함하는 프로세싱 구역에 기판의 선행 에지가 진입하는 경우, 기판의 중간 부분은 가스 커튼(150) 아래에 있을 것이고, 기판의 후행 에지는 제1 반응성 가스 포트(125)를 포함하는 프로세싱 구역에 있을 것이다.
[0046] 예컨대 로드 락 챔버일 수 있는 팩토리 인터페이스(280)가 프로세싱 챔버(100)에 연결된 것으로 도시된다. 기판(60)은 참조용 프레임(frame of reference)을 제공하기 위해 가스 분배 조립체(220) 위에 중첩된(superimposed) 것으로 도시된다. 기판(60)은 종종, 가스 분배 조립체(120)의 전방 표면(121) 근처에 홀딩되도록 서셉터 조립체 상에 놓일 수 있다. 기판(60)은 팩토리 인터페이스(280)를 통해 프로세싱 챔버(100) 내로 기판 지지부 또는 서셉터 조립체 상으로 로딩된다(도 3 참조). 기판(60)이 제1 반응성 가스 포트(125) 근처에 그리고 2개의 가스 커튼들(150a, 150b) 사이에 위치되어 있으므로, 기판은 프로세싱 구역 내에 포지셔닝된 것으로 도시될 수 있다. 경로(127)를 따라 기판(60)을 회전시키는 것은 프로세싱 챔버(100) 주위로 반시계 방향으로 기판을 이동시킬 것이다. 따라서, 기판(60)은 제1 프로세싱 구역(250a)과 제8 프로세싱 구역(250h) 사이의 모든 프로세싱 구역들을 포함하여 제1 프로세싱 구역(250a)에서 제8 프로세싱 구역(250h)까지 노출될 것이다.
[0047] 본 개시내용의 실시예들은 복수의 프로세싱 구역들(250a 내지 250h)을 갖는 프로세싱 챔버(100)를 포함하는 프로세싱 방법들에 관한 것이며, 각각의 프로세싱 구역은 가스 커튼(150)에 의해 인접 구역으로부터 분리된다. 예컨대, 프로세싱 챔버는 도 5에 도시된다. 프로세싱 챔버 내의 가스 커튼들 및 프로세싱 구역들의 수는, 가스 유동들의 어레인지먼트에 따라, 임의의 적합한 수일 수 있다. 도 5에 도시된 실시예는 8개의 가스 커튼들(150) 및 8개의 프로세싱 구역들(250a 내지 250h)을 갖는다. 일반적으로, 가스 커튼들의 수는 프로세싱 구역들의 수와 동일하거나 또는 프로세스 구역들의 수보다 더 많다.
[0048] 복수의 기판들(60)이 기판 지지부, 예컨대 도 1 및 도 2에 도시된 서셉터 조립체(140) 상에 포지셔닝된다. 복수의 기판들(60)은 프로세싱을 위해 프로세싱 구역들 주위로 회전된다. 일반적으로, 가스 커튼들(150)은, 챔버 내로 반응성 가스가 전혀 유동하고 있지 않는 기간들을 포함하여 프로세싱 전반에 걸쳐 인게이징(engage)된다(가스 유동 및 진공이 작동됨(on)).
[0049] 제1 반응성 가스 A가 프로세싱 구역들(250) 중 하나 이상 내로 유동되는 동안에, 제1 반응성 가스 A가 유동되고 있지 않은 임의의 프로세싱 구역(250) 내로 비활성 가스가 유동된다. 예컨대, 제1 반응성 가스가 프로세싱 구역(250b) 내지 프로세싱 구역(250h) 내로 유동하고 있는 경우에, 프로세싱 구역(250a) 내로 비활성 가스가 유동하고 있을 것이다. 비활성 가스는 제1 반응성 가스 포트(125) 또는 제2 가스 포트(135)를 통해 유동될 수 있다.
[0050] 프로세싱 구역들 내의 비활성 가스 유동은 일정할 수 있거나 또는 변화될 수 있다. 일부 실시예들에서, 반응성 가스는 비활성 가스와 함께 공동-유동된다. 비활성 가스는 캐리어 및 희석제로서 작용할 것이다. 캐리어 가스에 비하여 반응성 가스의 양이 적기 때문에, 공동-유동은, 인접한 구역들 사이의 압력의 차이들을 감소시킴으로써, 프로세싱 구역들 사이의 가스 압력들이 더 쉽게 밸런싱되게 할 수 있다.
[0051] 도 6은 본 개시내용의 하나 이상의 실시예들에 따른 갭 충전 프로세스(300)의 프로세스 흐름도이다. 310에서, 프로세싱 시스템의 제1 챔버에 ALD에 의한 Ti-함유, Al-함유, 및 Si-함유 표면, 예컨대 TiN을 갖는 기판이 제공된다. 하나 이상의 실시예들에서, 제1 챔버는 TiN이 형성된 곳일 수 있다.
[0052] 엑스 시튜(ex situ) 실시예에서, TiN 형성 후에, 기판은, 예컨대 제2(별개의) 챔버로의 이송 동안, 공기에 노출될 수 있다(320). 공기에 대한 노출로 인해, 산화물들을 제거하기 위해, 340에서, 표면이 화학 처리에 노출될 수 있다. 이어서, 동일한(제2) 챔버에서, 환원제로서 수소를 사용하여 W 또는 Mo를 적용하기 위해, 표면이 갭 충전 ALD에 노출될 수 있다(350).
[0053] 인 시튜(in situ) 실시예에서, TiN 형성 후에, 기판이 공기에 노출되지 않는다(330). 이는 기판이 제1 챔버에 남아 있을 때 발생될 수 있다. 이러한 실시예에서, 360에서, 표면은 선택적으로, 화학 처리에 노출될 수 있다. 이어서, 동일한(제1) 챔버에서, 환원제로서 수소를 사용하여 W 또는 Mo를 적용하기 위해, 표면이 갭 충전 ALD에 노출될 수 있다(370).
[0054] 일부 실시예들에서, 갭 충전은 연속적인 막이다. 본원에서 사용되는 바와 같이, "연속"이라는 용어는, 증착된 층의 아래에 놓인 재료를 드러내는 갭들 또는 베어 스폿(bare spot)들 없이 전체 노출된 표면을 덮는 층을 지칭한다. 연속 층은 막의 총 표면적의 약 1% 미만의 표면적을 갖는 갭들 또는 베어 스폿들을 가질 수 있다.
[0055] Ti-함유, Al-함유, 및 Si-함유(예컨대, TiN) ALD 프로세스는 시간적일 수 있거나 또는 공간적일 수 있다. 전형적인 웨이퍼 온도는, 50 ℃ 내지 700 ℃의 범위에 있거나, 약 200 ℃ 내지 약 500 ℃의 범위에 있거나, 또는 약 250 ℃ 내지 약 450 ℃의 범위에 있다. 프로세스 압력은 0.01 Torr 내지 100 Torr의 범위에 있을 수 있다. 공-반응물은 산소 소스 또는 질소 소스를 포함할 수 있다. 공-반응물은, O2, O2 플라즈마, NO, NO 플라즈마, N2O, N2O 플라즈마, H2O, H2O 플라즈마, D2O, O3, NH3, NH3 플라즈마, N2, N2 플라즈마, H2, H2 플라즈마, 및 이들의 조합들로 구성된 그룹으로부터 선택될 수 있다. 비활성 가스들(예컨대, He, Ar 등)은 희석 목적들을 위해 존재할 수 있다.
[0056] 적합한 티타늄 전구체들은 TiCl4, TiI4, 또는 Ti[NMe2]4를 포함하며(그러나 이제 제한되지는 않음); TiN을 형성하기 위한 공-반응물은 NH3일 수 있다. 적합한 실리콘 전구체들은 폴리-실란들(SixHy) 및 유기-실란들을 포함한다(그러나 이에 제한되지는 않음). 예컨대, 폴리-실란들은 디실란(Si2H6), 트리실란(Si3H8), 테트라실란(Si4H10), 이소테트라실란, 네오펜타실란(Si5H12), 시클로펜타실란(Si5H10), 헥사실란(Si6H14), 시클로헥사실란(Si6H12), 또는 일반적으로는 SixHy(x = 2 이상 그리고 y = 2x 또는 2x+2), 및 이들의 조합들을 포함한다. 다른 실리콘 전구체들은 DCS(SiH2Cl2), HMDS(Cl3Si―SiCl3), TSA(N(SiH3)3)일 수 있다. 적합한 알루미늄 전구체들은 AlR3를 포함하며(그러나 이에 제한되지는 않음), 여기서, R은 C, N, O, H, S, 또는 할로겐화물에 의해 Al에 결합된 임의의 리간드이다. 예컨대, 알루미늄 전구체는, 다음의 것들: 알킬-함유 알루미늄 화합물, 알루미늄 알콕시드-계 화합물, 알루미늄 아미노-계 화합물, 알루미늄 할로겐화물, 또는 이들의 조합들 중 하나 이상을 포함할 수 있다. 실시예에서, 알루미늄 전구체는 트리메틸알루미늄(TMA)(AlMe3)이다. 실시예에서, 알루미늄 전구체는 알루미늄 삼염화물(AlCl3) 또는 알루미늄 삼브롬화물(AlBr3)이다.
[0057] 갭 충전 ALD 챔버에서의 화학 처리는, 50 ℃ 내지 700 ℃의 범위, 약 200 ℃ 내지 약 500 ℃의 범위, 또는 약 250 ℃ 내지 약 450 ℃의 범위의 웨이퍼 온도로 발생된다. 프로세스 압력은 0.01 Torr 내지 100 Torr의 범위에 있을 수 있다. 산화물을 제거하기 위한 화학 처리는 다음의 것들: SixH2x+2(여기서, x >= 1); SixHyFz(여기서, x >= 2 및 y+z = 2x+2); SixHyClz(여기서, x >= 2 및 y+z = 2x+2); BxHy(여기서, x >= 2 및 y <= 2x+2); BxHyClz(여기서, x >= 2 및 y+z <= 2x+2); BxHyFz(여기서, x >= 2 및 y+z <= 2x+2); 및 BxHyRz(여기서, x >= 2, y+z <= 2x+2, 그리고 R은 1개 내지 6개의 탄소들을 갖는 알킬 기를 포함함) 중 하나 이상에 대한 기판의 노출을 포함한다.
[0058] 금속 ALD 프로세스. 텅스텐 또는 몰리브덴 ALD 프로세스는 시간적일 수 있거나 또는 공간적일 수 있다. 전형적인 웨이퍼 온도는, 50 ℃ 내지 700 ℃의 범위에 있거나, 약 200 ℃ 내지 약 500 ℃의 범위에 있거나, 또는 약 250 ℃ 내지 약 450 ℃의 범위에 있다. 프로세스 압력은 0.01 Torr 내지 100 Torr의 범위에 있을 수 있다. 전구체들은 WF6, WCl6, WCl5, W(CO)5, MoF6, MoCl6, MoCl5일 수 있으며; 공-반응물은 H2이다. Ar, He, N2를 포함하는 비활성 가스들이 챔버 내에 부가될 수 있다.
[0059] 따라서, 본 개시내용의 하나 이상의 실시예들은 도 5에 도시된 배치 프로세싱 챔버와 같은 배치 프로세싱 챔버를 활용하는 프로세싱 방법들에 관한 것이다. 복수의 섹션들(250)을 갖는 프로세싱 챔버 내에 기판(60)이 배치되며, 각각의 섹션은 가스 커튼(150)에 의해 인접 섹션으로부터 분리된다. 기판 표면의 적어도 일부가 프로세싱 챔버의 제1 섹션(250a)에서 제1 프로세스 조건에 노출된다. 일부 실시예들의 제1 프로세스 조건은 알루미늄-함유 전구체를 포함한다.
[0060] 기판 표면은 가스 커튼(150)을 통해 프로세싱 챔버의 제2 섹션(250b)으로 측방향으로 이동된다. 기판 표면은 제2 섹션(250b)에서 제2 프로세스 조건에 노출된다. 일부 실시예들의 제2 프로세스 조건은, 알루미늄-함유 전구체와 함께 AlCxOyNz로 표현되는 막을 형성하기 위한 반응물을 포함하며, 여기서, x, y, 및 z는 독립적으로 0 내지 1의 범위에 있다.
[0061] 기판 표면은 가스 커튼(150)을 통해 프로세싱 챔버의 제3 섹션(250c)으로 측방향으로 이동된다. 이어서, 기판 표면은 제3 섹션(250c)에서 제3 프로세스 조건에 노출될 수 있다. 일부 실시예들의 제3 프로세스 조건은, AlF3를 형성하기 위해 AlCxOyNz 막과 반응하는 플루오르화 작용제(fluorinating agent)를 포함한다.
[0062] 기판 표면은 가스 커튼(150)을 통해 프로세싱 챔버의 제4 섹션(250d)으로 측방향으로 이동된다. 이어서, 기판 표면은 제4 섹션(250d)에서 제4 프로세스 조건에 노출될 수 있다. 일부 실시예들의 제4 프로세스 조건은, 제거를 위한 휘발성 종을 만들기 위해 AlF3와 반응하는 에천트를 포함한다.
[0063] 일부 실시예들에서, 미리 결정된 막 두께를 갖는 막을 형성하기 위해, 기판은 부가적인 제1 및 제2 프로세스 조건들에 노출된다. 일부 실시예들에서, 기판 표면을 반복적으로 에칭하기 위해, 기판은 부가적인 제3 및 제4 프로세스 조건들에 노출된다.
[0064] 선택적으로, 기판 표면은 가스 커튼(150)을 통해 프로세싱 챔버의 제5 섹션(250e)으로 측방향으로 이동된다. 이어서, 기판 표면은 제5 섹션(250e)에서 제5 프로세스 조건에 노출될 수 있다. 일부 실시예들의 제5 프로세스 조건은, Al-O 결합들을 만들기 위해 Al-F 결합들과 반응하는 산화제를 포함한다.
[0065] 하나 이상의 실시예들에 따르면, 기판은 층을 형성하기 전에 그리고/또는 층을 형성한 후에 프로세싱된다. 이러한 프로세싱은 동일한 챔버에서, 또는 하나 이상의 별개의 프로세싱 챔버들에서 수행될 수 있다. 일부 실시예들에서, 기판은 추가적인 프로세싱을 위해 제1 챔버로부터 별개의 제2 챔버로 이동된다. 기판은 제1 챔버로부터 별개의 프로세싱 챔버로 직접적으로 이동될 수 있거나, 또는 기판은 제1 챔버로부터 하나 이상의 이송 챔버들로 이동된 후에 별개의 프로세싱 챔버로 이동될 수 있다. 따라서, 프로세싱 장치는 이송 스테이션과 연통하는 다수의 챔버들을 포함할 수 있다. 이러한 종류의 장치는 "클러스터 툴" 또는 "클러스터링된 시스템" 등이라고 지칭될 수 있다.
[0066] 일반적으로, 클러스터 툴은, 기판 중심-발견 및 배향, 탈기, 어닐링, 증착, 및/또는 에칭을 포함하는 다양한 기능들을 수행하는 다수의 챔버들을 포함하는 모듈식 시스템이다. 하나 이상의 실시예들에 따르면, 클러스터 툴은 적어도 제1 챔버 및 중앙 이송 챔버를 포함한다. 중앙 이송 챔버는, 프로세싱 챔버들과 로드 락 챔버들 사이에서 그리고 간에서 기판들을 셔틀링(shuttle)할 수 있는 로봇을 하우징할 수 있다. 이송 챔버는 전형적으로, 진공 조건에서 유지되고, 하나의 챔버로부터 다른 챔버로, 그리고/또는 클러스터 툴의 전단부에 포지셔닝된 로드 락 챔버로 기판들을 셔틀링하기 위한 중간 스테이지를 제공한다. 본 개시내용에 대해 적응될 수 있는 2개의 잘-알려진 클러스터 툴들은 Centura® 및 Endura®이며, 이들 양자 모두는 캘리포니아, 산타클라라의 어플라이드 머티어리얼스, 인코포레이티드로부터 입수가능하다. 그러나, 챔버들의 정확한 어레인지먼트 및 조합은 본원에서 설명되는 바와 같은 프로세스의 특정 단계들을 수행하는 목적들을 위해 변경될 수 있다. 사용될 수 있는 다른 프로세싱 챔버들은, 순환 층 증착(CLD), 원자 층 증착(ALD), 화학 기상 증착(CVD), 물리 기상 증착(PVD), 에칭, 사전-세정, 화학 세정, 열 처리, 이를테면 RTP, 플라즈마 질화, 탈기, 배향, 히드록실화, 및 다른 기판 프로세스들을 포함한다(그러나 이에 제한되지는 않음). 클러스터 툴 상의 챔버에서 프로세스들을 수행함으로써, 후속 막을 증착하기 전의 산화 없이도, 대기 불순물들에 의한 기판의 표면 오염이 방지될 수 있다.
[0067] 하나 이상의 실시예들에 따르면, 기판은 계속 진공 또는 "로드 락" 조건들 하에 있고, 하나의 챔버로부터 다음 챔버로 이동되는 경우 주변 공기에 노출되지 않는다. 그에 따라, 이송 챔버들은 진공 하에 있고, 진공 압력 하에서 "펌프 다운(pump down)"된다. 비활성 가스들이 프로세싱 챔버들 또는 이송 챔버들에 존재할 수 있다. 일부 실시예들에서, 비활성 가스는 반응물들 중 일부 또는 전부를 제거하기 위해 퍼지 가스로서 사용된다. 하나 이상의 실시예들에 따르면, 퍼지 가스는, 반응물들이 증착 챔버로부터 이송 챔버로 그리고/또는 부가적인 프로세싱 챔버로 이동하는 것을 방지하기 위해, 증착 챔버의 출구에서 주입된다. 따라서, 비활성 가스의 유동은 챔버의 출구에서 커튼을 형성한다.
[0068] 기판은, 단일 기판이 로딩되고, 프로세싱되고, 다른 기판이 프로세싱되기 전에 언로딩되는 단일 기판 증착 챔버들에서 프로세싱될 수 있다. 기판은 또한, 컨베이어 시스템과 유사하게 연속적인 방식으로 프로세싱될 수 있고, 여기서, 다수의 기판이 챔버의 제1 부분 내로 개별적으로 로딩되고, 챔버를 통해 이동하고, 챔버의 제2 부분으로부터 언로딩된다. 챔버 및 연관된 컨베이어 시스템의 형상은 직진 경로 또는 휘어진 경로를 형성할 수 있다. 부가적으로, 프로세싱 챔버는, 다수의 기판들이 중심 축을 중심으로 이동되고, 캐러셀 경로의 전체에 걸쳐 증착, 에칭, 어닐링, 세정 등의 프로세스들에 노출되는 캐러셀일 수 있다.
[0069] 프로세싱 동안, 기판은 가열 또는 냉각될 수 있다. 그러한 가열 또는 냉각은, 기판 지지부의 온도를 변화시키는 것 및 가열된 또는 냉각된 가스들을 기판 표면으로 유동시키는 것을 포함하는(그러나 이에 제한되지는 않는) 임의의 적합한 수단에 의해 달성될 수 있다. 일부 실시예들에서, 기판 지지부는, 기판 온도를 전도에 의해 변화시키도록 제어될 수 있는 가열기/냉각기를 포함한다. 하나 이상의 실시예들에서, 채용되고 있는 가스들(반응성 가스들 또는 비활성 가스들)은 기판 온도를 국부적으로 변화시키도록 가열 또는 냉각된다. 일부 실시예들에서, 기판 온도를 대류에 의해 변화시키기 위해, 챔버 내에서 기판 표면 근처에 가열기/냉각기가 포지셔닝된다.
[0070] 기판은 또한, 프로세싱 동안 고정될 수 있거나 또는 회전될 수 있다. 회전하는 기판은 연속적으로 또는 불연속적인 스텝들로 회전될 수 있다. 예컨대, 기판이 전체 프로세스의 전체에 걸쳐 회전될 수 있거나, 또는 상이한 반응성 또는 퍼지 가스들에 대한 노출들 사이에서 기판이 소량 회전될 수 있다. (연속적으로 또는 스텝들로) 프로세싱 동안 기판을 회전시키는 것은, 예컨대, 가스 유동 기하형상들의 국부적인 변동성의 영향을 최소화함으로써, 더 균일한 증착 또는 에칭을 발생시키는 것을 도울 수 있다.
[0071] 원자 층 증착 타입 챔버들에서, 기판은, 공간적으로 분리된 프로세스들 또는 시간적으로 분리된 프로세스들 중 어느 하나에서, 제1 및 제2 전구체들에 노출될 수 있다. 시간적 ALD는 통상적인 프로세스이며, 여기서, 제1 전구체가 챔버 내로 유동하여 표면과 반응한다. 제1 전구체는 제2 전구체가 유동하기 전에 챔버로부터 퍼징된다. 공간적 ALD에서, 제1 및 제2 전구체들 둘 모두는 챔버로 동시에 유동되지만, 전구체들의 혼합을 방지하는, 유동들 사이의 구역이 존재하도록 공간적으로 분리된다. 공간적 ALD에서, 기판이 가스 분배 플레이트에 대하여 이동되거나, 또는 그 반대이다.
[0072] 방법들의 부분들 중 하나 이상이 하나의 챔버에서 발생하는 실시예들에서, 프로세스는 공간적 ALD 프로세스일 수 있다. 위에서 설명된 케미스트리(chemistry)들 중 하나 이상이 양립가능하지 않을 수 있다고 하더라도(즉, 기판 표면 상의 반응 이외의 반응 및/또는 챔버 상의 증착을 초래할 수 있다고 하더라도), 공간적 분리는 시약들이 가스 상으로 서로 노출되지 않는 것을 보장한다. 예컨대, 시간적 ALD는 증착 챔버를 퍼징하는 것을 수반한다. 그러나, 실제로는, 부가적인 시약을 챔버 내에 유동시키기 전에, 챔버 밖으로 모든 과도한 시약을 퍼징하는 것이 종종 가능하지 않다. 따라서, 챔버 내의 임의의 잔여 시약이 반응할 수 있다. 공간적 분리에 의해, 과도한 시약이 퍼징될 필요가 없으며, 교차-오염이 제한된다. 게다가, 챔버를 퍼징하기 위해 많은 시간이 걸릴 수 있고, 그에 따라, 퍼지 단계를 제거함으로써 처리량이 증가될 수 있다.
[0073] 본 명세서의 전체에 걸친 "일 실시예", "특정한 실시예들", "하나 이상의 실시예들", 또는 "실시예"에 대한 언급은, 그 실시예에 관하여 설명되는 특정한 피처, 구조, 재료, 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함되는 것을 의미한다. 따라서, 본 명세서의 전체에 걸친 다양한 위치들에서의 "하나 이상의 실시예들에서", "특정한 실시예들에서", "일 실시예에서", 또는 "실시예에서"와 같은 문구들의 출현들은 반드시 본 개시내용의 동일한 실시예를 지칭하는 것은 아니다. 게다가, 특정한 피처들, 구조들, 재료들, 또는 특성들은 하나 이상의 실시예들에서 임의의 적합한 방식으로 조합될 수 있다.
[0074] 본원의 개시내용이 특정한 실시예들을 참조하여 설명되었지만, 이들 실시예들이 단지, 본 개시내용의 애플리케이션들 및 원리들을 예시할 뿐이라는 것이 이해될 것이다. 본 개시내용의 사상 및 범위로부터 벗어나지 않으면서, 본 개시내용의 방법 및 장치에 대해 다양한 변형들 및 변화들이 이루어질 수 있다는 것이 당업자에게 자명할 것이다. 따라서, 본 개시내용이 첨부된 청구항들 및 이들의 등가물들의 범위 내에 있는 변형들 및 변화들을 포함하도록 의도된다.

Claims (15)

  1. 적어도 하나의 피처(feature)를 상부에 갖는 기판 표면을 금속 전구체, 및 수소를 포함하는 환원제에 순차적으로 노출시키는 것을 포함하는 원자층 증착 프로세스(ALD)에 의해 텅스텐 또는 몰리브덴을 포함하는 갭 충전 층(gap fill layer)을 형성하여서 상기 피처에 상기 갭 충전 층을 형성하는 단계를 포함하며,
    상기 기판 표면과 상기 갭 충전 층 사이에 핵형성 층이 존재하지 않는,
    프로세싱 방법.
  2. 제1 항에 있어서,
    상기 금속 전구체는, WF6, WClx, W(CO)5, MoF6, MoClx 중 하나 이상이고,
    상기 환원제는 H2이며,
    상기 x는 5 또는 6인,
    프로세싱 방법.
  3. 제1 항에 있어서,
    상기 갭 충전 층을 형성하기 전의 상기 기판 표면은 공기에 노출되지 않은,
    프로세싱 방법.
  4. 제1 항에 있어서,
    상기 갭 충전 층을 형성하기 전의 상기 기판 표면은 산화물들을 제거하기 위한 화학 처리에 노출되었으며,
    상기 화학 처리는,
    SixH2x+2 ― x >= 1 ―;
    SixHyFz ― x >= 2 및 y+z = 2x+2 ―;
    SixHyClz ― x >= 2 및 y+z = 2x+2 ―;
    BxHy ― x >= 2 및 y <= 2x+2 ―;
    BxHyClz ― x >= 2 및 y+z <= 2x+2 ―;
    BxHyFz ― x >= 2 및 y+z <= 2x+2 ―; 및
    BxHyRz ― x >= 2, y+z <= 2x+2이고, R은 1개 내지 6개의 탄소들을 갖는 알킬 기를 포함함 ―
    중 하나 이상에 상기 기판 표면을 노출시키는 것을 포함하는,
    프로세싱 방법.
  5. 제4 항에 있어서,
    상기 화학 처리는 상기 금속 전구체를 배제하는,
    프로세싱 방법.
  6. 프로세싱 챔버에 기판 표면을 포지셔닝하는 단계 ― 상기 기판 표면은 상기 기판 표면 상에 적어도 하나의 피처를 가짐 ―;
    하부 층(underlying layer)을 형성하기 위해, 제1 금속 전구체 및 반응물에 상기 기판 표면을 순차적으로 노출시키는 단계 ― 상기 제1 금속 전구체는, 티타늄 전구체, 알루미늄 전구체, 및 실리콘 전구체 중 하나 이상을 포함하고, 상기 반응물은 질소 전구체, 산소 전구체, 또는 이들의 조합들을 포함함 ―; 및
    원자층 증착 프로세스(ALD)에 의해 상기 하부 층 상에 갭 충전 층을 형성하기 위해, 텅스텐 전구체 또는 몰리브덴 전구체를 포함하는 제2 금속 전구체, 및 수소(H2)를 포함하는 환원제에 상기 하부 층을 순차적으로 노출시키는 단계
    를 포함하는,
    프로세싱 방법.
  7. 제6 항에 있어서,
    상기 하부 층은 TiN, TiON, TiSiN, TiSiON, AlN, TiAlN, 또는 TiAlON을 포함하는,
    프로세싱 방법.
  8. 제6 항에 있어서,
    상기 제2 금속 전구체는, WF6, WClx, W(CO)5, MoF6, MoClx 중 하나 이상이며,
    상기 x는 5 또는 6인,
    프로세싱 방법.
  9. 제6 항에 있어서,
    상기 제2 금속 전구체 및 상기 수소에 상기 하부 층을 순차적으로 노출시키는 것은, 상기 기판 표면이 공기에 노출되지 않았을 때 발생되는,
    프로세싱 방법.
  10. 제6 항에 있어서,
    상기 제2 금속 전구체 및 상기 수소에 상기 하부 층을 순차적으로 노출시키기 전에, 상기 기판 표면을 공기에 노출시키고, 상기 하부 층에 화학 처리를 적용하여 표면 산화를 제거하는 단계를 더 포함하며,
    상기 화학 처리는,
    SixH2x+2 ― x >= 1 ―;
    SixHyFz ― x >= 2 및 y+z = 2x+2 ―;
    SixHyClz ― x >= 2 및 y+z = 2x+2 ―;
    BxHy ― x >= 2 및 y <= 2x+2 ―;
    BxHyClz ― x >= 2 및 y+z <= 2x+2 ―;
    BxHyFz ― x >= 2 및 y+z <= 2x+2 ―; 및
    BxHyRz ― x >= 2, y+z <= 2x+2이고, R은 1개 내지 6개의 탄소들을 갖는 알킬 기를 포함함 ―
    중 하나 이상에 상기 기판 표면을 노출시키는 것을 포함하는,
    프로세싱 방법.
  11. 제6 항에 있어서,
    상기 하부 층과 상기 갭 충전 층 사이에 핵형성 층이 존재하지 않는,
    프로세싱 방법.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
KR1020217008999A 2016-12-15 2017-11-29 핵형성을 사용하지 않는 갭 충전 ald 프로세스 KR102361468B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662434788P 2016-12-15 2016-12-15
US62/434,788 2016-12-15
KR1020197020448A KR102234559B1 (ko) 2016-12-15 2017-11-29 핵형성을 사용하지 않는 갭 충전 ald 프로세스
PCT/US2017/063611 WO2018111547A1 (en) 2016-12-15 2017-11-29 Nucleation-free gap fill ald process

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020197020448A Division KR102234559B1 (ko) 2016-12-15 2017-11-29 핵형성을 사용하지 않는 갭 충전 ald 프로세스

Publications (2)

Publication Number Publication Date
KR20210035353A KR20210035353A (ko) 2021-03-31
KR102361468B1 true KR102361468B1 (ko) 2022-02-09

Family

ID=62559088

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020197020448A KR102234559B1 (ko) 2016-12-15 2017-11-29 핵형성을 사용하지 않는 갭 충전 ald 프로세스
KR1020217008999A KR102361468B1 (ko) 2016-12-15 2017-11-29 핵형성을 사용하지 않는 갭 충전 ald 프로세스

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020197020448A KR102234559B1 (ko) 2016-12-15 2017-11-29 핵형성을 사용하지 않는 갭 충전 ald 프로세스

Country Status (5)

Country Link
US (2) US11289374B2 (ko)
JP (1) JP6913752B2 (ko)
KR (2) KR102234559B1 (ko)
CN (1) CN110088875B (ko)
WO (1) WO2018111547A1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11021793B2 (en) * 2018-05-31 2021-06-01 L'Air Liquide, Société Anonyme pour I'Etude et I'Exploitation des Procédés Georges Claude Group 6 transition metal-containing compositions for vapor deposition of group 6 transition metal-containing films
JP7296790B2 (ja) * 2018-09-20 2023-06-23 東京エレクトロン株式会社 成膜方法及び基板処理システム
KR20220129105A (ko) 2018-11-19 2022-09-22 램 리써치 코포레이션 텅스텐을 위한 몰리브덴 템플릿들
JP2021167466A (ja) * 2020-03-30 2021-10-21 アプライド マテリアルズ インコーポレイテッドApplied Materials, Incorporated バリア層のないインシトゥタングステン堆積
CN115777140A (zh) * 2021-01-05 2023-03-10 朗姆研究公司 特征中的钼沉积
TW202249068A (zh) * 2021-03-02 2022-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於填充間隙的方法和系統
US12014956B2 (en) * 2021-09-28 2024-06-18 Applied Materials, Inc. Tungsten gapfill using molybdenum co-flow
CN118786240A (zh) * 2022-02-03 2024-10-15 恩特格里斯公司 选择性沉积高导电性金属膜的方法
US20230290679A1 (en) * 2022-03-09 2023-09-14 Applied Materials, Inc. Tungsten molybdenum structures

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001110747A (ja) 1999-07-30 2001-04-20 Oki Electric Ind Co Ltd 半導体装置の製造方法
US20140030889A1 (en) 2012-07-27 2014-01-30 Feng Chen Methods of improving tungsten contact resistance in small critical dimension features
JP2014019912A (ja) 2012-07-19 2014-02-03 Tokyo Electron Ltd タングステン膜の成膜方法
JP2015232177A (ja) 2014-05-31 2015-12-24 ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ フッ素非含有タングステンで高アスペクト比フィーチャを充填する方法
US20160099144A1 (en) 2014-10-04 2016-04-07 Applied Materials, Inc. Atomic Layer Deposition Of High Density Silicon Dioxide
US20160307748A1 (en) 2015-04-20 2016-10-20 Applied Materials, Inc. Deposition Of Si-H Free Silicon Nitride

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0284437A3 (en) * 1987-03-26 1989-03-15 Canon Kabushiki Kaisha Iii - v group compound crystal article and process for producing the same
JPH05136054A (ja) * 1991-11-15 1993-06-01 Canon Inc 結晶薄膜の形成方法
US6429126B1 (en) * 2000-03-29 2002-08-06 Applied Materials, Inc. Reduced fluorine contamination for tungsten CVD
DE60022067T2 (de) 2000-12-28 2006-06-01 Ami Semiconductor Belgium Bvba Verfahren zur chemischen Dampfablagerung von Wolfram auf einem Halbleitersubstrat
US7622382B2 (en) * 2006-03-29 2009-11-24 Intel Corporation Filling narrow and high aspect ratio openings with electroless deposition
US7470617B2 (en) * 2007-03-01 2008-12-30 Intel Corporation Treating a liner layer to reduce surface oxides
US7799684B1 (en) * 2007-03-05 2010-09-21 Novellus Systems, Inc. Two step process for uniform across wafer deposition and void free filling on ruthenium coated wafers
US20090032949A1 (en) * 2007-08-02 2009-02-05 Micron Technology, Inc. Method of depositing Tungsten using plasma-treated tungsten nitride
US20100144140A1 (en) * 2008-12-10 2010-06-10 Novellus Systems, Inc. Methods for depositing tungsten films having low resistivity for gapfill applications
US8119527B1 (en) * 2009-08-04 2012-02-21 Novellus Systems, Inc. Depositing tungsten into high aspect ratio features
US10256142B2 (en) 2009-08-04 2019-04-09 Novellus Systems, Inc. Tungsten feature fill with nucleation inhibition
US9129945B2 (en) * 2010-03-24 2015-09-08 Applied Materials, Inc. Formation of liner and barrier for tungsten as gate electrode and as contact plug to reduce resistance and enhance device performance
KR20120033640A (ko) * 2010-09-30 2012-04-09 주식회사 하이닉스반도체 텅스텐 갭필을 이용한 반도체장치 제조 방법
US20120149213A1 (en) * 2010-12-09 2012-06-14 Lakshminarayana Nittala Bottom up fill in high aspect ratio trenches
KR101333914B1 (ko) * 2011-02-22 2013-11-27 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 진보된 실리콘 프로세스로 감소된 소프트 에러 레이트（ｓｅｒ）를 갖는 반도체 디바이스를 제조하는 방법 및 그러한 반도체 디바이스
GB201113464D0 (en) * 2011-08-03 2011-09-21 Sunflake As Nanostructure, nanostructure fabrication method and photovoltaic cell incorporating a nanostructure
JP6437324B2 (ja) * 2014-03-25 2018-12-12 東京エレクトロン株式会社 タングステン膜の成膜方法および半導体装置の製造方法
US9653352B2 (en) * 2014-04-11 2017-05-16 Applied Materials, Inc. Methods for forming metal organic tungsten for middle of the line (MOL) applications
US20150299886A1 (en) * 2014-04-18 2015-10-22 Lam Research Corporation Method and apparatus for preparing a substrate with a semi-noble metal layer
US10134585B2 (en) * 2014-08-19 2018-11-20 The Regents Of The University Of California Low temperature atomic layer deposition of oxides on compound semiconductors
US9349637B2 (en) * 2014-08-21 2016-05-24 Lam Research Corporation Method for void-free cobalt gap fill
US10573522B2 (en) * 2016-08-16 2020-02-25 Lam Research Corporation Method for preventing line bending during metal fill process

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001110747A (ja) 1999-07-30 2001-04-20 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2014019912A (ja) 2012-07-19 2014-02-03 Tokyo Electron Ltd タングステン膜の成膜方法
US20140030889A1 (en) 2012-07-27 2014-01-30 Feng Chen Methods of improving tungsten contact resistance in small critical dimension features
JP2015232177A (ja) 2014-05-31 2015-12-24 ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ フッ素非含有タングステンで高アスペクト比フィーチャを充填する方法
US20160099144A1 (en) 2014-10-04 2016-04-07 Applied Materials, Inc. Atomic Layer Deposition Of High Density Silicon Dioxide
US20160307748A1 (en) 2015-04-20 2016-10-20 Applied Materials, Inc. Deposition Of Si-H Free Silicon Nitride

Also Published As

Publication number Publication date
US20220172989A1 (en) 2022-06-02
KR102234559B1 (ko) 2021-03-31
KR20210035353A (ko) 2021-03-31
KR20190086054A (ko) 2019-07-19
US20190371662A1 (en) 2019-12-05
JP6913752B2 (ja) 2021-08-04
CN110088875B (zh) 2023-09-01
WO2018111547A1 (en) 2018-06-21
US11289374B2 (en) 2022-03-29
JP2020506533A (ja) 2020-02-27
CN110088875A (zh) 2019-08-02

Similar Documents

Publication Publication Date Title
KR102361468B1 (ko) 핵형성을 사용하지 않는 갭 충전 ald 프로세스
KR102527897B1 (ko) 표면 포이즈닝 처리에 의한 바텀 업 갭-충전
US20180312966A1 (en) Methods For Spatial Metal Atomic Layer Deposition
US11702742B2 (en) Methods of forming nucleation layers with halogenated silanes
US10147599B2 (en) Methods for depositing low K and low wet etch rate dielectric thin films
US10096514B2 (en) Seamless trench fill using deposition/etch techniques
US10615050B2 (en) Methods for gapfill in high aspect ratio structures
US20170053792A1 (en) High Temperature Thermal ALD Silicon Nitride Films
US20170114453A1 (en) Deposition Of Conformal And Gap-Fill Amorphous Silicon Thin-Films
US12018363B2 (en) Gap-fill with aluminum-containing films
US11515144B2 (en) In-situ film annealing with spatial atomic layer deposition

Legal Events

Date Code Title Description
A107 Divisional application of patent
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant