JPH03101148A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置の製造方法、特に、素子分離の
形成に好適な方法に関するものであるＯ 〔従来の技術〕 第３図に従来例の半導体装置の要部構造を示す断面図で
ある。図において、…はシリコン単結晶等よりなる半導
体基板（以下、基板と称す）　、　＋４１は基板…の主
面に形成された凹部であるトレンチ、＋６１６”ｊトレ
ンチ（４）の周辺部における基板１１１都に形成された
チャネルカット用の不純物層、＋６１＃−ｊ）レンチ＋
４１内に埋込まれた埋込み酸化膜である。

このように構成される半導体装置の要部は次のようにし
て形成される。

まず、基板１１１．この場合、Ｐ型よりなる基板ｌｌと
熱酸化し、その主面部に第１のシリコン酸化膜（２）を
約２，０ＯＯＡ　の膜厚に形成させる。この後、この第
１のシリコン酸化膜（２）上にレジストを所定膜厚に形
成し、フォトリソグラフィー技術を用いて第１のシリコ
ン酸化膜＋２１上のレジスト（３）を断面開口幅が、例
えば、　８，０ＯＯＡ程度の大きさになる様にパターン
化し、続いて、これをマスクに第１．の酸化膜）２１と
選択的にエツチング除去する（第４図（ａｌ）。

次に、レジスト１３）全アッシング法等により除去し、
パターン化された第１のシリコン酸化膜２１ヲマスクに
異方性の特性、すなわち、基板Ｉｌ＋の主面と垂直方向
にエツチング速度が大きな特性を有する反応性イオンエ
ツチング（以下、Ｒ工Ｅと称す）を基板＋１１に施し、
基板１１１の露出部を所定深さ、例えば　５，０ＯＯＡ
程度の深さまで除去する。これにより、基板Ｉｌｌ主面
部に矩形状のトレンチ１４１が形成される。続いて、基
板ＩｌｌにＰ型の不純物をイオン注入（図中矢示）し、
トレンチ（４）内における基板＋１１の表面部に不純物
層ｔｅｌ會形酸形成る。このイオン注入では、Ｐ型の不
純物として１例えば、ホウ素が用いられ、基板…が１秒
間に１回転の速さで回転されながら、注入角度８０度、
注入エネルギー２０ＫｅＶ、注入量２．５ｘ　ｌ　Ｏａ
ｔｏｍｓ　　ｌ−の条件でホウ素　イオンが注入される
ものである。このときトレンチ１４１以外の素子が形成
されるべき領域にホウ素イオンが注入されない様に、％
ｌのシリコン酸化膜１２１け例えば、２，０ＯＯＡ　以
上に厚く形成しである（第４図１ｂ１）。

次に、トレンチ１４１内全埋めるように、第１のシリコ
ン酸化膜（２１上に埋込み酸化膜（６ａ）となる第２の
シリコン酸化膜＋６１（Ｉ−ＣＶＤ法等により約８．０
ＯＯＡの膜厚に形成させる。続いて、この第２のシリコ
ン酸化膜（６）上の全面にレジスト（７を所定の膜厚に
形成する。これにより基板ＩＩＩ上が平坦化された状態
になる（第４図１０］）。

次に、レジスト＋７１．第２のシリコン酸化膜（６）［
Ｒ工Ｅによる全面エツチングを施す。

これを基板ＩＩ＋の主面が露出するまで施すことによす
、トレンチ１４１内に第２のシリコン酸化膜（６）の一
部が残存されて埋込み酸化膜（６ａ）が形成される。こ
れにより、素子を分離すべき素子分離層が形成される（
第４図（ｄ））。

〔発明が解決しようとする課題〕

従来の素子分離層は以上のようであり、基板１１に設け
られたトレンチ（４１に第２のシリコン酸化膜（６１が
埋込まれ、その一部が残存されて埋込み酸化膜（６ａ）
が形成される。この後、基板（１）に熱処理、例えば、
９００°Ｃの温度で、６０分間程度の処理が行われるが
、トレンチ（４１に直接シリコン酸化膜である埋込み酸
化膜（６ａ）が埋込まれているため、材質の差異による
熱膨張係数の差異によって応力が生じる。この応力に起
因し、第５図に示すように基板１１＋に結晶欠陥αりが
発生し、これが異常なリーク電流を生ぜしめて、半導体
装置の信頼性を損ねてし甘うという問題点があった。

この発明は上記の様な問題点を解消するためになされた
もので、基板に結晶欠陥？引き起こさず、異常なリーク
電流が発生しない素子分離を形成するのに好適な半導体
装置の製造方法を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る半導体装置の製造方法は、基板の一生面
上に形成された第１の酸化膜ケバタン化、このパターン
化された第１の酸化膜をマスクに上記基板の露出部を所
定深さにわたり選択的に除去し、凹部を形成する第１の
工程と、上記第１の酸化膜の主面から上記凹部の表面部
ｅ＝うようにバッファ膜となる膜を形成する第２の工程
と、上記バッファ膜となる膜による凹部を埋めるように
第２の酸化膜を形成し、さらにその上にレジスト全形成
して平坦化する第２の工程と、異方性のエツチングを施
し、上記第１の酸化膜上の上記レジスト、　第２の酸化
膜を除去する第４の工程と、上記第１の酸化膜上のバッ
ファ膜となる膜およびその下の第１の酸化膜を順次、除
去する第５の工程と、上記基板を酸化した後、上記基板
の露出主面部に形成される酸化膜およびバッファ膜とな
る膜の上部側の変化した酸化膜の一部を除去することＫ
より、上記凹部内にバッファ膜、埋込み酸化膜を形成す
る第６の工程と、全備えたものである。

〔作用〕

この発明におけるバッファ膜は、凹部の側壁部および底
面部にわたって形成されてお９．埋込み酸化膜がこのバ
ッファ膜によって形成される凹部に埋込まれるため、熱
処理が行われてもバッファ膜が基板と埋込み酸化膜との
応力緩和模として働く。

そのため、基板への結晶欠陥の発生が抑止される作用全
盲する。

〔発明の実施例〕

以下、この発明の一実施！ＰＪ１に図について説明する
。なお、従来の技術の説明と重複する部分は、適宜、そ
の説明を省略する。第１図は、この発明の一実施列によ
る半導体装置の要部構造を示す断面図である。図におい
て、１１１，１４１、＋５１および（６ａ）は従来のも
のと全く同一のものである。ｆ９１ｆｌトレンチ（４）
内の底部及び側壁部にわたり形成されたバッファ膜、＜
ＩＩＩＨトレンチ１４１内の側壁部の上部側におけるバ
ッファ膜（９１が酸化されて形成された第４のシリコン
酸化膜である。

この様に構成される半導体装置の要部は次のようにして
形成される。

まず、基板…の主面部に第１のシリコン酸化膜（！）を
形成したた後、この上にレジスト（３１を所定膜厚に形
成し、フォトリソグラフィー技術を用いてパターン化す
る。この後、このレジストパターン（３１をマスクに第
１のシリコン酸化膜（２）を選択的にエツチング除去す
る。アッシング法等によりレジストパターン１３）全除
去した後、パターン化された第１の酸化膜＋２１をマス
クに異方性の特性を有するＲ１刊によるエツチングを基
板＋１１に施し、トレンチ＋４１を形成するまでは従来
の方法と同じである（第２図（＆１）。

次に、（、ＶＤ法等によりトレンチ（４）内を覆うよう
に、バッファ膜（９１、第４のシリコン酸化膜（ｌｏｂ
）となる多結晶シリコン膜（８）を形成する。

この多結晶シリコン膜ｆ８）　ｆｌ　、この場合、第１
のシリコン酸化膜（２）の主面部及びトレンチ１４：に
面一する側面部、トレンチ１４１内の側壁部及び底面部
にわたり約５００Ｘの膜厚に形成されている。（４８図
（ｂｌ）。

次に、基板Ｉｌ＋の上方よりＰ型の不純物ゲイオ・ン注
入（図中矢示）し、トレンチ１４１内における基板ＩＩ
＋の表面部に不純物層（６１を形成させる。このイオン
注入の方性は、第４図！Ｅの従来の方法と同様である（
第２図（０））。

次に、トレンチ（４１，第１のシリコン酸化膜（２）を
覆う多結晶シリコン膜（８）により形成される凹部を埋
めるように、埋込み酸化膜（６ａ）となる第２のシリコ
ン酸化膜１８１１ｋＯＶ］）法等により約８゜ｏｏｏＸ
の膜厚に形成させる。続いて、この第２のシリコン酸化
膜＋６１の上の全面にレジスト１７１を所定膜厚に形成
する。これにより基板＋１１上が平坦化された状態とな
る（第２図（ｄ））。

次に、レジスト（７）、第２のシリコン酸化膜（６）Ｉ
ｃＲ工ＫｉＣよる全面エツチング分流す。

なお、レジストｌｙｌ　［、第２のシリコン酸化膜（６
）とエツチング速度がほぼ同じとなる材料が選択されて
いる。

これを多結晶シリコン膜（８）の主面が露出するまで施
す。

多結晶シリコン膜（８）の主面が露出した状態では、第
２のシリコン酸化膜が除去されるがその一部が埋込み酸
化膜（６ａ）として残存し、その主面と多結晶シリコン
膜（８１の主面とがほぼ同じ高さに形成される（第２図
（０１）。

次に、基板Ｉｌ＋と塩素系ガスを用いたＲ工Ｅにより処
理し、第１のシリコン酸化膜（２）上における多結晶シ
リコン膜（８）を除去する。このＲ工Ｅはエツチング膜
の除去を確実にするため、通常多結晶シリコン膜（８）
の暎厚分が除去される。よりも、わずか多く除去される
ようなオーバーエツチングの状態に設定されるものであ
る。ここで、埋込み酸化膜（６ａ）と第１のシリコン酸
化膜＋２１とに挾まれた部分の多結晶シリコン膜（８）
も除去されるが、その除去による後退面は、基板＋１１
の主面よりも高い状態となっている。これにより、基板
１１１と埋込み酸化膜（６ａ）とに挾まれ、応力緩和を
図るバッファ膜（９）が形成される（第２図（ｆ））。

次に基板ｉｌ＋を希７ツン酸溶液あるいは所定のドライ
エツチング等により処理する。これにより、第１のシリ
コン酸化膜（２）が除去される。また、埋込み酸化膜（
６ａ）の一部も除去されるため、処理終了時には、バッ
ファ膜（９）の上側部が基板…、埋込み酸化膜（６ａ）
の各主面より少し突出した状態となる（第２図（ｙ））
。

次に、基板（１１と酸化雰囲気で所定時間処理する。こ
れにより、基板＋１１の主面部が酸化されて第２のシリ
コン酸化膜（１０）が形成されるとともにバッファ膜（
９）の上部側が酸化されて変化した第４のシリコン酸化
膜Ｕυが形成される。このとき第４のシリコン酸化膜０
υの、基板１１１と垂直方向の酸化膜厚は、第２のシリ
コン酸化膜（１０）の酸化膜厚に比べ大きく、はぼ４倍
となっている。

すなわちこれは、バッファ膜（９）には、この場合ホウ
素イオンが注入されておシ、その増殖酸化に起因して基
板ｉｌ＋のシリコン単結晶を酸化するレートに比べて１
通常４倍程度大きくなるためである（第２図１ｈ＋　）
。

次に、基板Ｉｌｌを希７ツソ酸溶液あるいは所定のドラ
イエツチング等により処理する。これにより、第２のシ
リコン酸化膜（ｌＯ）が除去されて基板＋１１の主面が
露出される。また、第４のシリコン酸化膜０υの一部も
除去される。このエツチング処理により基板…、埋込み
酸化膜（６ａ）、第４のシリコン酸化膜Ｑυの各主面は
ほぼ同じ呂さとなる（第２図（１））。

このように、基板…と埋込み酸化膜（６ａ）との間に、
応力を緩和させるバッファ膜（９）を形成させたので、
電流リーク等の原因となる結晶欠陥（１２１の発生が防
止され素子分離が好適に行われて、信頼性の向上が図ら
れることになる。

なお、この発明では緩衝膜として多結晶シリコン膜を使
用したが、他の膜、例えば、アモルファスシリコン膜等
を使用しても良く、同様の効果が得られる。

捷た、幌厚、開ロ寸法等は上記実施例の場合に限定され
るものではなく、他の膜厚１寸法としたものにも適用さ
れることは言うまでもない。

〔発明の効果〕

以上の様にこの発明によれば、基板に設けたトレンチと
このトレンチ内を埋込むシリコン酸化膜の間に応力を緩
衝する膜を設けたので、結晶欠陥の発生が抑止され、異
常なリーク１！流を生じることのない確実な素子分離が
図られ、信頼性の高い半導体装置が得られる効果がある
。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体装置の要部構
造を示す断面図、第２図１ａｌ〜（１）はＷ。 １図に示すものの製造工程を示す断面図、第２図は従来
の半導体装置の要部構造を示す断面図第４図１ａｌ〜ｌ
ｄｌは第２図に示すものの製造工程を示す断面図、第５
図は従来の半導体装置におけるトレンチの底部から基板
にかけて結晶欠陥が発生した状態を示す断面図である。 図において、）１）は基板、（２１は第１のシリコン酸
化膜、（４１はトレンチ、（６）は第２のシリコン酸化
膜、（６ａ）は埋込み酸化膜、（７）はレジスト、（８
ハ多結晶シリコン、（９）はバッファ膜％１１０１　Ｈ
第２のシリコン酸化膜、αυは第４のシリコン酸化膜で
ある。 なお、各図中同−符号Ｖｉ同一、又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 半導体基板の一主面上に形成された第１の酸化膜をパタ
   ーン化し、このパターン化された第１の酸化膜をマスク
   に上記基板の露出部を所定深さにわたり選択的に除去し
   、凹部を形成する第１の工程と、上記第１の酸化膜の主
   面から上記凹部の表面部を覆うようにバッファ膜となる
   膜を形成する第２の工程と、上記バッファ膜となる膜に
   よる凹部を埋めるように第２の酸化膜を形成し、さらに
   、その上にレジストを形成して平坦化する第３の工程と
   、異方性のエッチングを施し上記第１の酸化膜上の上記
   レジスト、第２の酸化膜を除去する第４の工程と、上記
   第１の酸化膜上のバッファ膜となる膜およびその下の第
   １の酸化膜を順次除去する第５の工程と、上記基板を酸
   化した後、上記基板の露出面部に形成される酸化膜およ
   びバッファ膜となる膜の上部側の変化した酸化膜の一部
   を除去することに より、上記凹部内にバッファ膜、埋込み酸化膜を形成す
   る第６の工程と、を備えた半導体装置の製造方法。