JP3830704B2 - Semiconductor device, nonvolatile semiconductor memory device using the same, and manufacturing method thereof - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置とそれを用いた不揮発性半導体記憶装置及びその製造方法に関し、特に、ＥＥＰＲＯＭ（Electrical Erasable and Programable Read Only Memory）等に用いて好適な半導体装置とそれを用いた不揮発性半導体記憶装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来、不揮発性半導体メモリ（ＲＯＭ）の一種として、電気的手段を用いてデータの書込、消去、読出等を頻繁に行うことが可能で、しかも書き換えられたデータの保持期間が非常に長いという特徴を有する各種のＥＥＰＲＯＭが提案されている。
このＥＥＰＲＯＭは、そのセル構造が、例えばトランジスタのチャネル領域上に、第１のゲート絶縁膜を介してフローティングゲートを形成し、このフローティングゲート上に第２の絶縁膜を介してコントロールゲートを形成した２層ゲート型のもので、第１のゲート絶縁膜の一部をトンネル効果が生じる程度に薄くすることにより、このトンネル効果によるフローティングゲートへの電子の注入、放出を、情報の書込、消去として用いるものである。
【０００３】
図１０は、例えば特開平７−１４７３８９号公報等に開示されているＥＥＰＲＯＭのメモリアレイの一例を示す平面図、図１１は図１０のＡ−Ａ線に沿う断面図、図１２は図１０のメモリアレイの等価回路図である。
このメモリアレイはＡＮＤ型と称されるもので、ｐ型半導体基板１のメモリアレイ領域の主面には、ｎ＋型の半導体領域で構成される埋込みビット線ＢＤ（ＢＤ1、ＢＤ2、…）及び埋込みソース線ＢＳ（ＢＳ1、ＢＳ2、…）が設けられ、これら埋込みビット線ＢＤ（ＢＤ1、ＢＤ2、…）及び埋込みソース線ＢＳ（ＢＳ1、ＢＳ2、…）は、メモリアレイの一方向に沿って互いに並行に延在し、かつその配列方向に交互に配置されている。
この埋込みビット線ＢＤ及び埋込みソース線ＢＳと直交する方向にはワード線Ｗ（Ｗ1、Ｗ2、…）が設けられ、これらワード線Ｗと埋込みビット線ＢＤ及び埋込みソース線ＢＳが交差する領域には、１ビットの情報量を記憶するメモリセルが形成されている。
【０００４】
このメモリセルは、第１ゲート絶縁膜２と、フローティングゲート３と、第２ゲート絶縁膜４と、ワード線Ｗと一体に形成されたコントロールゲート５と、ｐ型半導体基板１内かつフローティンゲート５の両側に形成された埋込みソース線ＢＳと一体とされたソース領域６及び埋込みビット線ＢＤと一体とされたドレイン領域７とを備えたＭＩＳＦＥＴ８により構成されている。
前記コントロールゲート５上には層間絶縁膜９が形成され、この層間絶縁膜９に形成されたコンタクトホール１０を介してビット線Ｄと埋込みビット線ＢＤが接続されている。また、埋込みソース線ＢＳ（ＢＳ1、ＢＳ2、…）は、それらの端部で共通ソース線ＳＬに接続されている。そして、この半導体基板１の主面には、同一のワード線Ｗに接続されたメモリセル間を互いに分離する溝１１が形成され、この溝１１には絶縁膜１２が埋め込まれている。
【０００５】
このメモリセルにデータを書き込む場合、例えばビット線Ｄ1に接続されるセルを書き込みセルとし、ビット線Ｄ2に接続されるセルを非書き込みセルとすると、書き込みセルのドレイン領域７に５Ｖの電圧を印加し、ソース領域６を接地（０Ｖ）し、ワード線Ｗ2（コントロールゲート５）に１０Ｖの高電圧を印加し、ドレイン領域７で発生するチャネルホットエレクトロンをフローティンゲート３に注入する。
また、この書き込みセルに書き込まれたデータを消去するには、ワード線Ｗ2（コントロールゲート５）に−１０Ｖの負電圧を印加し、ドレイン領域７を接地（０Ｖ）し、ソース領域６に５Ｖの電圧を印加し、ファウラーノルドハイム（ＦＮ）・トンネリングにより電子をフローティンゲート３からソース領域６側に引っ張り出す。
【０００６】
【発明が解決しようとする課題】
上述した従来のメモリセルでは、ソース、ドレインが隣接セルのソース、ドレインから分離されているため、隣接セルに対する誤書込みを防止することができる。しかしながら、後述するように高集積化と低消費電力化を両立することが非常に困難であるという問題点があった。
従来のメモリセルは、チャネル・ホット・エレクトロン（ＣＨＥ）注入による書込方式を用いている。これはチャネルに電流を流し、ドレイン領域７で発生するホットエレクトロンをコントロールゲート５に印加したゲート電界によりフローティングゲート３へ注入する方式であるが、この注入効率は１０-7程度と極めて小さく、１つのセルへ書込む際には数百μＡ〜数ｍＡという大きな電流を消費する。このため、チャージポンピング回路への負担が大きく、一度に書込めるセル数に制限がかかったり、チップサイズが大きくなったりしていた。
【０００７】
これに対する対策として、チャネル領域におけるＦＮトンネリングを用いた書込方式が提案されている。
これは、コントロールゲート５に高電圧を印加し、第１ゲート絶縁膜２に１０〜１１ＭｅＶという電界を発生させ、ＦＮトンネリングによってフローティングゲート３に電子を注入するという方式である。これは１セル当たり数十〜数百ｐＡという小さな電流で書込むことができ、低消費電力であるためにチャージポンピング回路への負担が小さく、一度に書込めるセル数を多くすることができ、チップサイズの増大を抑制することが可能である。
【０００８】
このようなチャネルＦＮトンネリングを用いて書込みを行う場合、コントロールゲート５には１９Ｖ程度の高電圧を、書込みセルのビット線には０Ｖを印加する。この場合、１本のワード線に接続されたセルのコントロールゲート５には一様に高電圧が印加されてしまうために、非書込セルのビット線には５Ｖ程度の書込禁止電圧を印加し、ＦＮトンネリングの抑制を行わなくてはならない。
その際に、ドレインまたはソースが隣接セルと分離されていないと、書込むためのビット電位０Ｖが隣接セルに影響を及ぼして書き込みを行ったり、書込禁止電圧が隣接セルにも影響を及ぼして書込みを行わないという現象が起こったりするという不具合が起きてしまう。
【０００９】
したがって、従来のメモリセルにおいて低消費電力化が可能なチャネルＦＮトンネリング書込を用いようとすると、セルのソース、ドレインと、隣接するセルのソース、ドレインとは、それぞれ、例えば分離用の溝１１等によって分離されることが必須となる。しかし、この分離構造自体が大きいものであることから、メモリセルのサイズ増大を招き、集積度を上げることが難しいという問題点があった。
また、従来のメモリセルにおいては、分離構造が存在するために、集積度を上げようとすると、フローティングゲート３やコントロールゲート５を微細化せざるを得ず、大きなカップリング容量比を確保することができなくなり、低電圧化が困難になるという問題点もあった。
【００１０】
本発明は、上記の事情に鑑みてなされたものであって、半導体装置の占有面積を縮小することができ、低消費電力で動作可能であり、さらに低電圧化も可能な半導体装置とそれを用いた不揮発性半導体記憶装置及びその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記課題を解決するために、本発明は次の様な半導体装置とそれを用いた不揮発性半導体記憶装置及びその製造方法を採用した。
すなわち、請求項１記載の半導体装置は、半導体基板内に形成された第１及び第２のソース・ドレイン領域と、前記第２のソース・ドレイン領域上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜の一端に沿って前記第１のゲート絶縁膜上に形成された第１のフローティングゲートと、前記第１のソース・ドレイン領域上に前記第１のゲート絶縁膜よりも厚く形成された分離ゲート酸化膜と、前記分離ゲート酸化膜上に形成された分離ゲートと、前記分離ゲート上に形成された分離用絶縁膜と、前記分離ゲート及び前記分離用絶縁膜の側面と前記第１のフローティングゲートとの間の前記分離ゲート酸化膜上に形成されると共に前記第１のゲート絶縁膜よりも厚く形成されたサイドウォールと、前記第１のフローティングゲート、前記サイドウォール及び前記分離用絶縁膜を覆うように形成された第２のフローティングゲートと、前記第２のフローティングゲート上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成されたコントロールゲートと、を備えてなることを特徴とする。
【００１２】
この半導体装置では、フローティングゲートを、第１のフローティングゲートと、該第１のフローティングゲートを覆うように設けられた第２のフローティンゲートとからなる二層構造としたことにより、容量比が大きくなり、低電圧化が可能になる。
また、第１のフローティングゲートと並置して、分離用絶縁膜を介して分離用ゲートを形成したことにより、高電圧を印加した際の素子の分離機能が確保され、漏れ電流等が生じ難くなり、その結果、誤動作が無くなり信頼性が向上する。これにより、占有面積が小さく、低消費電力であり、しかも信頼性の高い半導体装置を提供することができる。
【００１３】
請求項２記載の半導体装置は、請求項１記載の半導体装置において、前記第１ゲート絶縁膜の少なくとも前記第１のフローティングゲートに対応する部分は、その絶縁層の厚みが電子がトンネル効果で通り抜ける程度に薄いトンネル膜であることを特徴としている。
【００１４】
この半導体装置では、前記第１ゲート絶縁膜の少なくとも前記第１のフローティングゲートに対応する部分をトンネル膜としたことにより、データ書込はチャネル・ファウラーノルドハイム（ＦＮ）電子注入で行い、データ消去はチャネル・ファウラーノルドハイム（ＦＮ）電子引抜で行うことが可能になる。
また、ソース領域及びドレイン領域上の絶縁膜の耐圧を十分取ることが可能になるので、高電圧印加時の信頼性が向上する。
【００１５】
請求項３記載の半導体装置は、請求項２記載の半導体装置において、前記第１のフローティングゲートと前記分離用ゲートとの間の絶縁層の厚みは、前記トンネル膜の厚みより厚いことを特徴としている。
【００１６】
この半導体装置では、前記第１のフローティングゲートと前記分離用ゲートとの間の絶縁層の厚みを前記トンネル膜の厚みより厚くしたことにより、チャネル・ファウラーノルドハイム（ＦＮ）電子注入／引抜を行う際においても、電子がトンネル効果により前記絶縁層を通り抜けるおそれが無く、前記第１のフローティングゲートと前記分離用ゲートとの間の絶縁性が高まる。
【００１７】
請求項４記載の不揮発性半導体記憶装置は、半導体基板に、複数の埋め込みビット線を配列し、これら埋め込みビット線と交差するように複数のワード線を配列し、これら埋め込みビット線とワード線との交点それぞれに、請求項１、２または３記載の半導体装置を配置したことを特徴としている。
【００１８】
この不揮発性半導体記憶装置では、複数の埋め込みビット線とワード線との交点それぞれに、請求項１、２または３記載の半導体装置を配置したことにより、チャネル・ファウラーノルドハイム（ＦＮ）電子注入／引抜を行うことが可能になり、低消費電力、並列書き込み、高信頼性を確保することができ、特に大容量シリアルアクセスを行う場合に好適である。
これにより、占有面積が小さく、低消費電力であり、しかも信頼性の高い不揮発性半導体記憶装置を提供することができる。
【００１９】
請求項５記載の不揮発性半導体記憶装置は、請求項４記載の不揮発性半導体記憶装置において、前記埋め込みビット線を隣接する半導体装置の埋め込みビット線と共用し、前記分離用ゲートを制御する制御手段を備えたことを特徴としている。
【００２０】
この不揮発性半導体記憶装置では、埋め込みビット線を隣接する半導体装置と共用とし、前記制御手段により前記分離用ゲートを制御する。データ書込時に前記制御手段により前記分離用ゲートをオフ状態とすれば、１ワードの各ビット毎に書込禁止電圧を印加することが可能になる。
【００２１】
請求項６記載の不揮発性半導体記憶装置は、請求項４または５記載の不揮発性半導体記憶装置において、前記埋め込みビット線を奇数番目の埋め込みビット線と偶数番目の埋め込みビット線とに分離し、該奇数番目の埋め込みビット線または偶数番目の埋め込みビット線により所望の分離用ゲートを選択することを特徴としている。
【００２２】
請求項７記載の不揮発性半導体記憶装置は、請求項４、５または６記載の不揮発性半導体記憶装置において、前記複数の埋め込みビット線を複数のサブビット線に分割し、これらのサブビット線を選択する選択手段を備えたことを特徴としている。
【００２６】
【発明の実施の形態】
本発明の半導体装置とそれを用いた不揮発性半導体記憶装置及びその製造方法の一実施の形態について図面に基づき説明する。
図１は本発明の不揮発性半導体記憶装置であるＥＥＰＲＯＭのメモリアレイの要部を示す平面図、図２は図１のメモリアレイの等価回路図、図３は図１のＢ−Ｂ線に沿う断面図である。
【００２７】
このメモリアレイはＮＯＲ型と称されるもので、ｐ型シリコン基板（半導体基板）１のメモリアレイ領域の主面には、ｎ+型の半導体領域で構成される埋込みビット線Ｂ（＋1、＋2、＋3、…）が設けられ、埋込みビット線Ｂ（＋1、＋2、＋3、…）に並行して分離ゲート線ＩＧ（ＩＧ1、ＩＧ2、…）が設けられ、これら埋込みビット線Ｂ（＋1、＋2、＋3、…）及び分離ゲート線ＩＧ（ＩＧ1、ＩＧ2、…）と直交する方向にはワード線Ｗ（Ｗ1、Ｗ2、…）が設けられ、これらワード線Ｗと埋込みビット線Ｂ及び分離ゲート線ＩＧが交差する領域には、１ビットの情報量を記憶するメモリセル２１が形成されている。
【００２８】
このメモリセル２１は、ｐ型シリコン基板１の主面に、トンネル酸化膜（酸化珪素膜）２２（第１ゲート絶縁膜）を介して第１のフローティングゲート２３が、分離ゲート酸化膜（酸化珪素膜）２４を介して分離ゲート２５が、それぞれ形成されている。この分離ゲート２５上にはシリコン窒化膜（窒化珪素膜）からなる分離用絶縁膜２６が形成されている。
これら第１のフローティングゲート２３、分離ゲート２５及び分離用絶縁膜２６は、その側面が層間酸化膜（層間絶縁膜）２７により覆われるとともに、第１のフローティングゲート２３及び分離用絶縁膜２６上には、これらを覆うように第２のフローティングゲート２８が形成されている。
【００２９】
第２のフローティングゲート２８上には第２ゲート絶縁膜４を介してコントロールゲート５が形成されている。
この第１のフローティングゲート２３及び分離ゲート２５の両側のｐ型半導体基板１内には、埋込みビット線Ｂ（＋1、＋2、＋3、…）と一体とされるｎ+型半導体からなるソース領域（第１のソース・ドレイン領域）６及びドレイン領域（第２のソース・ドレイン領域）７が形成されている。このソース領域６は隣接するメモリセル２１のドレイン領域となっており、ドレイン領域７は図示しないが隣接するメモリセルのソース領域となっている。
そして、第１のフローティングゲート２３と分離ゲート２５の間には、その厚みがトンネル酸化膜２２の膜厚より厚い酸化珪素（酸化シリコン）からなる絶縁層２９が形成されている。
【００３０】
トンネル酸化膜２２の膜厚は、データ書込／消去を行う場合に、チャネル・ファウラーノルドハイム（ＦＮ）電子注入／引抜を行う際に、電子がトンネル効果により通過し得る程度の厚みであればよい。
また、絶縁層２９の厚みｔは、トンネル酸化膜２２の膜厚ｔfより厚いことが好ましく、より好ましくは２倍以上である。
【００３１】
このメモリセル２１は、図４に示すように最小設計寸法をＦとすると、ワード線Ｗ方向の分離ゲート２５及び第１のフローティングゲート２３のそれぞれの長さがＦ、共通となるソース領域６及びドレイン領域７それぞれの長さがＦ／２、ビット線Ｂ方向の幅がＦ、隣接するメモリセルとの境界線からの距離がそれぞれＦ／２であるから、１つのメモリセル当たりの最小設計面積は６Ｆ2となる。
【００３２】
これに対して、従来のメモリセルは、図５に示すようにワード線Ｗ方向のフローティングゲート３、ソース領域６及びドレイン領域７のそれぞれの長さがＦ、分離帯３０の隣接するメモリセルとの境界線からの距離がそれぞれＦ／２、ビット線Ｂ方向の幅がＦ、隣接するメモリセルとの境界線からの距離がそれぞれＦ／２であるから、１つのメモリセル当たりの最小設計面積は８Ｆ2となる。
これにより、ヴァ−チャルグランド方式による上記のメモリセル２１の最小設計面積６Ｆ2は、従来のメモリセルの最小設計面積は８Ｆ2と比較して３／４になっている。
【００３３】
次に、このメモリセル２１の製造方法について図６〜図８に基づき説明する。まず、図６（ａ）に示すように、ｐ型シリコン基板１の表面を酸化し、分離ゲート酸化膜２４となる厚みが１０〜２０ｎｍのシリコン酸化膜３１を形成する。次いで、シリコン酸化膜３１の上に、ＬＰＣＶＤ（Low-Pressure Chemical Vapor Deposition）法により厚みが１００〜２００ｎｍのポリシリコン膜３２を堆積し、Ｐ等のｎ型不純物を１×１０20ｃｍ-3程度の濃度になるようにドープする。
【００３４】
なお、このドープはポリシリコン膜３２を堆積している間に行ってもよいし、拡散法またはイオン注入法によってもよい。
次いで、このｎ型ポリシリコン膜３２の上に、ＬＰＣＶＤ法により厚みが２００〜３００ｎｍのシリコン窒化膜３３を堆積し、この積層膜をパターニングして分離ゲート２５及び分離用絶縁膜２６とする。
【００３５】
次いで、図６（ｂ）に示すように、ＬＰＣＶＤ法により厚みが１０〜３０ｎｍのシリコン酸化膜３４を堆積し、図６（ｃ）に示すように、異方性エッチングによりこのシリコン酸化膜３４をエッチバックし、分離ゲート２５及び分離用絶縁膜２６の両側にシリコン酸化膜からなるサイドウォール３５を形成する。この際、シリコン酸化膜３１は分離ゲート２５及びサイドウォール３５の下側に位置する部分を除いて除去される。
なお、このサイドウォール３５は、シリコン酸化膜３４を堆積する替わりに、分離ゲート２５の主成分であるｎ型ポリシリコンに熱酸化を行い、この分離ゲート２５の両側に１０ｎｍ程度のシリコン酸化膜を形成すると共に、分離用絶縁膜２６の主成分である窒化シリコン（窒化珪素）の両側を改質してもよい。
【００３６】
次いで、図６（ｄ）に示すように、熱酸化を行い、ｐ型シリコン基板１の露出面、すなわちサイドウォール３５の外側の露出面に厚みが８〜１０ｎｍ程度のトンネル酸化膜２２を形成する。
次いで、図７（ａ）に示すように、ＬＰＣＶＤ法により厚みが２００〜３００ｎｍのポリシリコン膜３６を堆積し、Ｐ等のｎ型不純物を１×１０19〜１×１０20ｃｍ-3程度の濃度になるようにドープする。なお、このドープはポリシリコン膜３６を堆積している間に行ってもよいし、拡散法またはイオン注入法によってもよい。
【００３７】
次いで、図７（ｂ）に示すように、異方性エッチングによりこのポリシリコン膜３６をエッチバックし、サイドウォール３５の外側にポリシリコンサイドウォール３７を形成する。
次いで、図７（ｃ）に示すように、ソース側のポリシリコンサイドウォール３７を除去し、ドレイン側のポリシリコンサイドウォール３７を第１のフローティングゲート２３とする。
なお、このメモリセル２１が適用されたメモリアレイにおいては、除去するポリシリコンサイドウォール３７は、ソース側あるいはドレイン側のいずれか一方に固定する。
【００３８】
次いで、図７（ｄ）に示すように、分離用絶縁膜２６、サイドウォール３５及び第１のフローティングゲート２３をマスクとして、ｐ型半導体基板１のソース及びドレインとなる領域にＡｓ等のｎ型不純物を１×１０20ｃｍ-3程度の濃度になるようにドープし、ｎ+型半導体からなるソース領域６及びドレイン領域７とする。このソース領域６及びドレイン領域７は埋込みビット線Ｂ（＋1、＋2、＋3、…）と一体とされる。
【００３９】
次いで、図８（ａ）に示すように、ＬＰＣＶＤ法または高密度プラズマ（ＨＤＰ：High Density Plasma）ＣＶＤ法により、層間酸化膜となる厚みが５００ｎｍ〜１μｍのシリコン酸化膜３８を堆積する。
次いで、図８（ｂ）に示すように、ＣＭＰ法等により、分離用絶縁膜２６をストッパとしてシリコン酸化膜３８を研磨して平坦化し、第１のフローティングゲート２３の上面を露出させる。この平坦化されたシリコン酸化膜３８は層間酸化膜２７となる。
この時、平坦化後の分離用絶縁膜２６の膜厚が１０〜１５ｎｍ程度確保されるように研磨深さを調節する。
【００４０】
次いで、図８（ｃ）に示すように、平坦化した面の上に、ＬＰＣＶＤ法により厚みが５０〜２００ｎｍのポリシリコン膜４１を堆積し、Ｐ等のｎ型不純物を１×１０20ｃｍ-3程度の濃度になるようにドープする。なお、このドープはポリシリコン膜４１を堆積している間に行ってもよいし、拡散法またはイオン注入法によってもよい。
【００４１】
このポリシリコン膜４１をパターニングし、第１のフローティングゲート２３及び分離用絶縁膜２６を覆う第２のフローティングゲート２８とする。
次いで、この上に、ＬＰＣＶＤ法により酸化膜換算膜厚が１０〜２５ｎｍのインターポリ膜４２を堆積し第２ゲート絶縁膜４とする。このインターポリ膜４２としては、例えば、４〜１０ｎｍのシリコン酸化膜、４〜１０ｎｍのシリコン窒化膜、４〜１０ｎｍのシリコン酸化膜の３層の積層構造が好適である。
【００４２】
次いで、図８（ｄ）に示すように、この第２ゲート絶縁膜４上に、ＬＰＣＶＤ法により１０〜２０ｎｍのポリシリコン酸化膜と１０〜２０ｎｍのシリサイド膜を順次成長し、ポリサイド膜４３とする。
次いで、このポリサイド膜４３をパターニングしてコントロールゲート５を形成する。
【００４３】
このパターニング時には、コントロールゲート５となるポリサイド膜４３のみならず、インターポリ膜４２、第２のフローティングゲート２８、第１のフローティングゲート２３を順次エッチングし、この第１のフローティングゲート２３及び第２のフローティングゲート２８をビット線Ｂに沿う方向（図６中、紙面に垂直な方向）に分断する。この時、分離ゲート２５は分離用絶縁膜２６がストッパになり、分離ゲート２５はビット線Ｂに沿う方向につながった構造となる。
以上により、ｐ型シリコン基板１上にメモリセル２１が形成される。
【００４４】
図９は本実施の形態の半導体メモリを示すブロック図であり、図において、５１はメモリアレイ、５２はメモリアレイ５１にアドレス信号を入力するＸデコーダ、５３は同Ｙデコーダ、５４はメモリアレイ５１とＹデコーダ５３との間に設けられ分離ゲート線ＩＧを駆動することにより奇数番のビット線または偶数番のビット線を選択するサブＹデコーダ（選択手段）、５５はメモリアレイ５１から出力されるデータを読み出すセンスアンプである。
【００４５】
次に、この半導体メモリの動作について説明する。
（１）書込
【表１】

Figure 0003830704
【００４６】
書込は、ワードに接続する全てのメモリセルの情報を消去した後、ワード単位で並列にチャネルＦＮ電子注入により行う。
例えば、ｎ番目のビット線（Ｂ：＋n）に属するメモリセルに書き込む場合、全ての分離ゲートをＯＦＦとし、ドレインにあたるビット線（Ｂ：＋n+1）を選択する。そして、データ’１’を書き込む場合にはビット線（Ｂ：＋n+1）を接地（０Ｖ印加）し、データ’０’を書き込む場合にはビット線（Ｂ：＋n+1）に５Ｖ程度の書込禁止電圧を印加する。その後、ワード線Ｗに１９Ｖ程度の高電圧を印加して書込を行う。
【００４７】
この時、分離ゲートがＯＦＦしているので、ソースにあたるビット線（Ｂ：＋n）はＯｐｅｎ状態となり、ｎ番目のビット線（Ｂ：＋n）に属するメモリセルの書込には関与しない。
なお、表１では、データ’１’を書き込むためのビット線を選択（書込）、データ’０’を書き込むためのビット線を非選択（非書込）と表記している。
【００４８】
（２）消去
【表２】
Figure 0003830704
【００４９】
消去は、チャネルＦＮ電子引抜によりワード単位で一括して行う。
全ての分離ゲートをＯＦＦとし、ドレインにあたる全てのビット線をＯｐｅｎとする。この場合、分離ゲートがＯＦＦ状態になっているので、ソースもＯｐｅｎに相当する状態になる。その後、ワード線Ｗに−１６Ｖ程度の負電圧を印加して消去を行う。
【００５０】
（３）読出
【表３】
Figure 0003830704
【００５１】
例えば、偶数番のビット線（Ｂ：＋2n）の属するメモリセルからデータを読み出す場合、分離ゲート線ＩＧ2nをＯＮ、分離ゲート線ＩＧ2n-1をＯＦＦとし、ソースとしてビット線（Ｂ：＋2n）を、ドレインとしてビット線（Ｂ：＋2n+1）をそれぞれ選択する。
そして、メモリセルのビット線（Ｂ：＋2n）を接地（０Ｖ）し、ビット線（Ｂ：＋2n+1）に１Ｖの電圧を印加し、分離ゲート線ＩＧ2nに３．３Ｖの電圧を印加し、ワード線Ｗ2（コントロールゲート５）に０〜５Ｖの間の電圧を印加する。
【００５２】
また、奇数番のビット線（Ｂ：＋2n-1）の属するメモリセルからデータを読み出す場合、分離ゲート線ＩＧ2nをＯＦＦ、分離ゲート線ＩＧ2n-1をＯＮとし、ソースとしてビット線（Ｂ：＋2n-1）を、ドレインとしてビット線（Ｂ：＋2n）をそれぞれ選択する。
そして、メモリセルのビット線（Ｂ：＋2n-1）を接地（０Ｖ）し、ビット線（Ｂ：＋2n）に１Ｖの電圧を印加し、分離ゲート線ＩＧ2n-1に３．３Ｖの電圧を印加し、ワード線Ｗ2（コントロールゲート５）に０〜５Ｖの間の電圧を印加する。
【００５３】
以上説明したように、本実施の形態のメモリセル２１によれば、第１のフローティングゲート２３に並置して、分離ゲート２５及び分離用絶縁膜２６を形成し、第１のフローティングゲート２３及び分離用絶縁膜２６上に、これらを覆う第２のフローティングゲート２８を形成したので、フローティングゲートを２層構造とすることで大きな容量比を確保することができる。
【００５４】
また、ソース領域６及びドレイン領域７上に形成された層間酸化膜２７を、平坦化されたシリコン酸化膜３８により構成したので、その厚みを十分厚くすることができ、したがって耐圧性を向上させることができ、コントロールゲート５に高電圧を印加することができる。
【００５５】
メモリセル２１のソース領域６を隣接するメモリセル２１のドレイン領域と共用し、そのドレイン領域７を隣接するメモリセルのソース領域と共用したので、データ書込み時に分離ゲート２５をＯＦＦ状態とすることで、１ワードの各ビット毎に書込禁止電圧を印加することができる。
以上により、ヴァ−チャルグランド方式による６Ｆ2という小さな面積のメモリセル２１を用いて、低消費電力、並列書込、高信頼性の確保が可能な、チャネルＦＮ書込／消去を用いたフラッシュメモリを実現することができる。
【００５６】
以上、本発明の半導体装置とそれを用いた不揮発性半導体記憶装置及びその製造方法の一実施の形態について図面に基づき説明してきたが、具体的な構成は本実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で設計の変更等が可能である。
例えば、本実施の形態ではメモリアレイはＮＯＲ型としたが、ＮＯＲ型に限定されず、他の型のメモリアレイであってもかまわない。
また、埋込みビット線Ｂ、分離ゲート線ＩＧ、ワード線Ｗ各々の本数や形状等は、メモリアレイの要求特性に合わせて適宜変更可能である。
【００５７】
【発明の効果】
以上説明した様に、本発明の半導体装置によれば、フローティングゲートを、第１のフローティングゲートと、該第１のフローティングゲート及び前記分離用絶縁膜を覆うように設けられた第２のフローティンゲートとからなる二層構造としたので、容量比を大きくすることができ、低電圧化を実現することができる。
また、第１のフローティングゲートと並置して、分離用絶縁膜を介して分離用ゲートを形成したので、高電圧を印加した際の素子の分離機能を高めることができ、その結果、信頼性を向上させることができる。
以上により、小さい占有面積、低消費電力、高信頼性の半導体装置を提供することができる。
【００５８】
本発明の不揮発性半導体記憶装置によれば、埋め込みビット線とワード線との交点それぞれに、本発明の半導体装置を配置したので、チャネルＦＮ電子注入／引抜を行うことができ、小さい占有面積、低消費電力、並列書き込み、高信頼性の不揮発性半導体記憶装置を提供することができる。
【００５９】
本発明の半導体装置の製造方法によれば、従来の製造装置をそのまま用い、製造プロセスをわずかに変更するだけで、前記第２のフローティングゲートの前記半導体基板側に、かつ前記第１のフローティングゲートと並列に、分離用絶縁膜を介して分離用ゲートを形成した半導体装置を容易に作製することができる。
【図面の簡単な説明】
【図１】 本発明の一実施形態のＥＥＰＲＯＭのメモリアレイの要部を示す平面図である。
【図２】 本発明の一実施形態のＥＥＰＲＯＭのメモリアレイの等価回路図である。
【図３】 図１のＢ−Ｂ線に沿う断面図である。
【図４】 本発明のメモリセルの最小設計面積を示す説明図である。
【図５】 従来のメモリセルの最小設計面積を示す説明図である。
【図６】 本発明のメモリセルの製造方法を示す過程図である。
【図７】 本発明のメモリセルの製造方法を示す過程図である。
【図８】 本発明のメモリセルの製造方法を示す過程図である。
【図９】 本発明の一実施形態の半導体メモリを示すブロック図である。
【図１０】 従来のＥＥＰＲＯＭのメモリアレイの一例を示す平面図である。
【図１１】 図１０のＡ−Ａ線に沿う断面図である。
【図１２】 従来のＥＥＰＲＯＭのメモリアレイの等価回路図である。
【符号の説明】
１ ｐ型シリコン基板（半導体基板）
４ 第２ゲート絶縁膜
５ コントロールゲート
６ ソース領域
７ ドレイン領域
２１ メモリセル
２２ トンネル酸化膜
２３ 第１のフローティングゲート
２４ 分離ゲート酸化膜
２５ 分離ゲート
２６ 分離用絶縁膜
２７ 層間酸化膜
２８ 第２のフローティングゲート
３０ 分離帯
３１ シリコン酸化膜
３２ ポリシリコン膜
３３ シリコン窒化膜
３４ シリコン酸化膜
３５ サイドウォール
３６ ポリシリコン膜
３７ ポリシリコンサイドウォール
３８ シリコン酸化膜
４１ ポリシリコン膜
４２ インターポリ膜
４３ ポリサイド膜
５１ メモリアレイ
５２ Ｘデコーダ
５３ Ｙデコーダ
５４ サブＹデコーダ
５５ センスアンプ
Ｂ 埋込みビット線
ＩＧ 分離ゲート線
Ｗ ワード線[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device, a nonvolatile semiconductor memory device using the semiconductor device, and a manufacturing method thereof, and more particularly, a semiconductor device suitable for use in an EEPROM (Electrical Erasable and Programmable Read Only Memory) and a nonvolatile semiconductor using the semiconductor device. The present invention relates to a storage device and a manufacturing method thereof.
[0002]
[Prior art]
Conventionally, as a kind of nonvolatile semiconductor memory (ROM), data can be frequently written, erased, read, etc. using electrical means, and the retention period of rewritten data is very long. Various EEPROMs having features have been proposed.
This EEPROM has a cell structure in which, for example, a floating gate is formed on a channel region of a transistor through a first gate insulating film, and a control gate is formed on the floating gate through a second insulating film. This is a two-layer gate type. By thinning part of the first gate insulating film to such an extent that a tunnel effect is generated, electrons are injected into and released from the floating gate by this tunnel effect, and information is written and erased. It is used as
[0003]
10 is a plan view showing an example of an EEPROM memory array disclosed in, for example, Japanese Patent Laid-Open No. 7-147389, FIG. 11 is a cross-sectional view taken along line AA in FIG. 10, and FIG. It is an equivalent circuit diagram of a memory array.
This memory array is called an AND type. On the main surface of the memory array region of the p-type semiconductor substrate 1, a buried bit line BD (BD) formed of an n + type semiconductor region is provided. 1 , BD 2 ,...) And buried source line BS (BS 1 , BS 2 ,... Are provided, and these embedded bit lines BD (BD) 1 , BD 2 ,...) And buried source line BS (BS 1 , BS 2 ,..., Extend in parallel to each other along one direction of the memory array, and are alternately arranged in the arrangement direction.
In the direction orthogonal to the buried bit line BD and the buried source line BS, a word line W (W 1 , W 2 ,..., And a memory cell for storing a 1-bit information amount is formed in a region where the word line W intersects with the buried bit line BD and the buried source line BS.
[0004]
This memory cell includes a first gate insulating film 2, a floating gate 3, a second gate insulating film 4, a control gate 5 formed integrally with a word line W, a p-type semiconductor substrate 1 and a floating gate. 5 includes a source region 6 formed integrally with a buried source line BS formed on both sides of a gate electrode 5 and a drain region 7 formed integrally with a buried bit line BD.
An interlayer insulating film 9 is formed on the control gate 5, and the bit line D and the buried bit line BD are connected through a contact hole 10 formed in the interlayer insulating film 9. Also, the embedded source line BS (BS 1 , BS 2 ,... Are connected to the common source line SL at their ends. A trench 11 that separates memory cells connected to the same word line W is formed on the main surface of the semiconductor substrate 1, and an insulating film 12 is embedded in the trench 11.
[0005]
When data is written to this memory cell, for example, the bit line D 1 And the bit line D 2 Is a non-write cell, a voltage of 5 V is applied to the drain region 7 of the write cell, the source region 6 is grounded (0 V), and the word line W 2 A high voltage of 10 V is applied to (control gate 5), and channel hot electrons generated in the drain region 7 are injected into the floating gate 3.
In order to erase the data written in the write cell, the word line W 2 A negative voltage of -10V is applied to (control gate 5), drain region 7 is grounded (0V), a voltage of 5V is applied to source region 6, and electrons are floated by Fowler-Nordheim (FN) tunneling. 3 to the source region 6 side.
[0006]
[Problems to be solved by the invention]
In the conventional memory cell described above, since the source and drain are separated from the source and drain of the adjacent cell, erroneous writing to the adjacent cell can be prevented. However, as described later, there is a problem that it is very difficult to achieve both high integration and low power consumption.
A conventional memory cell uses a writing method by channel hot electron (CHE) injection. In this method, a current is passed through the channel, and hot electrons generated in the drain region 7 are injected into the floating gate 3 by a gate electric field applied to the control gate 5. -7 When writing to one cell, a large current of several hundred μA to several mA is consumed. This places a heavy burden on the charge pumping circuit, limiting the number of cells that can be written at once, and increasing the chip size.
[0007]
As a countermeasure against this, a writing method using FN tunneling in the channel region has been proposed.
This is a system in which a high voltage is applied to the control gate 5, an electric field of 10 to 11 MeV is generated in the first gate insulating film 2, and electrons are injected into the floating gate 3 by FN tunneling. This can be written with a small current of several tens to several hundreds pA per cell, and because of low power consumption, the burden on the charge pumping circuit is small, and the number of cells that can be written at one time can be increased. It is possible to suppress an increase in chip size.
[0008]
When writing using such channel FN tunneling, a high voltage of about 19 V is applied to the control gate 5 and 0 V is applied to the bit line of the write cell. In this case, since a high voltage is uniformly applied to the control gate 5 of the cell connected to one word line, a write inhibit voltage of about 5 V is applied to the bit line of the non-write cell. However, FN tunneling must be suppressed.
At that time, if the drain or source is not separated from the adjacent cell, the bit potential 0V for writing affects the adjacent cell and writing is performed, or the write inhibit voltage also affects the adjacent cell. There is a problem that the phenomenon of not performing writing occurs.
[0009]
Therefore, when channel FN tunneling writing capable of reducing power consumption in a conventional memory cell is to be used, the source and drain of the cell and the source and drain of the adjacent cell are respectively separated by, for example, a trench 11 for isolation. It is essential to be separated by, for example. However, since the isolation structure itself is large, there is a problem that it is difficult to increase the degree of integration due to an increase in the size of the memory cell.
In addition, since a conventional memory cell has an isolation structure, if the degree of integration is increased, the floating gate 3 and the control gate 5 must be miniaturized, and a large coupling capacitance ratio is ensured. There is also a problem that it becomes difficult to lower the voltage.
[0010]
The present invention has been made in view of the above circumstances, and can reduce the occupation area of a semiconductor device, can operate with low power consumption, and can further reduce voltage. It is an object of the present invention to provide a nonvolatile semiconductor memory device used and a method for manufacturing the same.
[0011]
[Means for Solving the Problems]
In order to solve the above-described problems, the present invention employs the following semiconductor device, a nonvolatile semiconductor memory device using the same, and a manufacturing method thereof.
That is, the semiconductor device according to claim 1, the first and second source / drain regions formed in the semiconductor substrate, the first gate insulating film formed on the second source / drain region, The first gate insulating film The first gate insulating film along one end of the first gate insulating film A first floating gate formed on the first source / drain region; Thicker than the first gate insulating film An isolation gate oxide film formed; an isolation gate formed on the isolation gate oxide film; an isolation insulating film formed on the isolation gate; A sidewall formed on the isolation gate oxide film between the side surface of the isolation gate and the isolation insulating film and the first floating gate and thicker than the first gate insulating film; The first floating gate; The sidewall And a second floating gate formed so as to cover the isolation insulating film, a second gate insulating film formed on the second floating gate, and a control formed on the second gate insulating film And a gate.
[0012]
In this semiconductor device, since the floating gate has a two-layer structure including the first floating gate and the second floating gate provided so as to cover the first floating gate, the capacitance ratio is large. Thus, the voltage can be reduced.
In addition, since the isolation gate is formed in parallel with the first floating gate through the isolation insulating film, the isolation function of the element when a high voltage is applied is ensured, and a leakage current or the like hardly occurs. As a result, there is no malfunction and reliability is improved. As a result, a semiconductor device with a small occupation area, low power consumption, and high reliability can be provided.
[0013]
According to a second aspect of the present invention, in the semiconductor device according to the first aspect, at least a portion of the first gate insulating film corresponding to the first floating gate has a thickness of the insulating layer through which electrons pass through the tunnel effect. It is characterized by a thin tunnel film.
[0014]
In this semiconductor device, at least a portion of the first gate insulating film corresponding to the first floating gate is a tunnel film, so that data writing is performed by channel Fowler-Nordheim (FN) electron injection and data erasing is performed. Can be performed by channel Fowler-Nordheim (FN) electron extraction.
In addition, since a sufficient withstand voltage of the insulating film on the source region and the drain region can be obtained, the reliability when a high voltage is applied is improved.
[0015]
The semiconductor device according to claim 3 is the semiconductor device according to claim 2, wherein the insulating layer between the first floating gate and the isolation gate is thicker than the tunnel film. Yes.
[0016]
In this semiconductor device, channel Fowler-Nordheim (FN) electron injection / extraction is performed by making the thickness of the insulating layer between the first floating gate and the isolation gate larger than the thickness of the tunnel film. Even in this case, there is no possibility that electrons pass through the insulating layer by the tunnel effect, and the insulation between the first floating gate and the isolation gate is enhanced.
[0017]
5. The nonvolatile semiconductor memory device according to claim 4, wherein a plurality of embedded bit lines are arranged on a semiconductor substrate, a plurality of word lines are arranged so as to intersect with the embedded bit lines, and the embedded bit lines and the word lines are arranged. The semiconductor device according to claim 1, 2 or 3 is arranged at each of the intersections.
[0018]
In this nonvolatile semiconductor memory device, the channel Fowler-Nordheim (FN) electron injection / FN is provided by disposing the semiconductor device according to claim 1 at each intersection of a plurality of embedded bit lines and word lines. Drawing can be performed, and low power consumption, parallel writing, and high reliability can be ensured. This is particularly suitable for large-capacity serial access.
As a result, it is possible to provide a nonvolatile semiconductor memory device that has a small occupation area, low power consumption, and high reliability.
[0019]
6. The nonvolatile semiconductor memory device according to claim 5, wherein the embedded bit line is shared with a buried bit line of an adjacent semiconductor device and the isolation gate is controlled in the nonvolatile semiconductor memory device according to claim 4. It is characterized by having.
[0020]
In this nonvolatile semiconductor memory device, the embedded bit line is shared with the adjacent semiconductor device, and the isolation gate is controlled by the control means. If the separating gate is turned off by the control means at the time of data writing, a write inhibit voltage can be applied to each bit of one word.
[0021]
The nonvolatile semiconductor memory device according to claim 6 is the nonvolatile semiconductor memory device according to claim 4 or 5, wherein the embedded bit line is separated into an odd-numbered embedded bit line and an even-numbered embedded bit line, A desired isolation gate is selected by an odd-numbered embedded bit line or an even-numbered embedded bit line.
[0022]
The nonvolatile semiconductor memory device according to claim 7 is the nonvolatile semiconductor memory device according to claim 4, 5 or 6, wherein the plurality of embedded bit lines are divided into a plurality of sub-bit lines, and these sub-bit lines are selected. It is characterized by having a selection means.
[0026]
DETAILED DESCRIPTION OF THE INVENTION
An embodiment of a semiconductor device of the present invention, a nonvolatile semiconductor memory device using the semiconductor device, and a manufacturing method thereof will be described with reference to the drawings.
1 is a plan view showing a main part of a memory array of an EEPROM which is a nonvolatile semiconductor memory device of the present invention, FIG. 2 is an equivalent circuit diagram of the memory array of FIG. 1, and FIG. 3 is taken along line BB of FIG. It is sectional drawing.
[0027]
This memory array is called a NOR type, and the main surface of the memory array region of the p-type silicon substrate (semiconductor substrate) 1 has n + Embedded bit line B (+ 1 , + 2 , + Three ,... Are provided, and the embedded bit line B (+ 1 , + 2 , + Three , ...) in parallel with the isolation gate line IG (IG 1 IG 2 ,... Are provided, and these embedded bit lines B (+ 1 , + 2 , + Three ,...) And isolation gate line IG (IG 1 IG 2 ,... In the direction orthogonal to the word line W (W 1 , W 2 ,..., And a memory cell 21 that stores an amount of information of 1 bit is formed in a region where the word line W intersects with the buried bit line B and the isolation gate line IG.
[0028]
This memory cell 21 has a first floating gate 23 formed on a main surface of a p-type silicon substrate 1 via a tunnel oxide film (silicon oxide film) 22 (first gate insulating film) and an isolation gate oxide film (silicon oxide film). Separation gates 25 are respectively formed through (film) 24. An isolation insulating film 26 made of a silicon nitride film (silicon nitride film) is formed on the isolation gate 25.
The side surfaces of the first floating gate 23, the separation gate 25, and the isolation insulating film 26 are covered with an interlayer oxide film (interlayer insulating film) 27, and the first floating gate 23 and the isolation insulating film 26 are formed on the first floating gate 23 and the isolation insulating film 26. The second floating gate 28 is formed so as to cover them.
[0029]
A control gate 5 is formed on the second floating gate 28 via a second gate insulating film 4.
In the p-type semiconductor substrate 1 on both sides of the first floating gate 23 and the isolation gate 25, a source region made of an n + -type semiconductor integrated with a buried bit line B (+1, +2, +3,...). (First source / drain region) 6 and drain region (Second source / drain region) 7 is formed. The source region 6 is a drain region of an adjacent memory cell 21, and the drain region 7 is a source region of an adjacent memory cell (not shown).
An insulating layer 29 made of silicon oxide (silicon oxide) having a thickness greater than that of the tunnel oxide film 22 is formed between the first floating gate 23 and the isolation gate 25.
[0030]
The thickness of the tunnel oxide film 22 is such that electrons can pass through the tunnel effect when channel Fowler-Nordheim (FN) electron injection / extraction is performed when data writing / erasing is performed. Good.
Further, the thickness t of the insulating layer 29 is equal to the thickness t of the tunnel oxide film 22. f It is preferably thicker, more preferably twice or more.
[0031]
As shown in FIG. 4, in this memory cell 21, when the minimum design dimension is F, the lengths of the isolation gate 25 and the first floating gate 23 in the word line W direction are F, the common source region 6 and Since the length of each drain region 7 is F / 2, the width in the bit line B direction is F, and the distance from the boundary line with the adjacent memory cell is F / 2, the minimum design area per memory cell Is 6F 2 It becomes.
[0032]
On the other hand, in the conventional memory cell, as shown in FIG. 5, the length of each of the floating gate 3, the source region 6 and the drain region 7 in the word line W direction is F, Since the distance from the boundary line is F / 2, the width in the bit line B direction is F, and the distance from the boundary line to the adjacent memory cell is F / 2, the minimum design area per memory cell Is 8F 2 It becomes.
Thereby, the minimum design area 6F of the memory cell 21 by the virtual ground method. 2 The minimum design area of the conventional memory cell is 8F 2 Compared to ¾.
[0033]
Next, a method for manufacturing the memory cell 21 will be described with reference to FIGS. First, as shown in FIG. 6A, the surface of the p-type silicon substrate 1 is oxidized to form a silicon oxide film 31 having a thickness of 10 to 20 nm to be the isolation gate oxide film 24. Next, a polysilicon film 32 having a thickness of 100 to 200 nm is deposited on the silicon oxide film 31 by LPCVD (Low-Pressure Chemical Vapor Deposition) method, and an n-type impurity such as P is added by 1 × 10. 20 cm -3 Doping to a certain concentration.
[0034]
This doping may be performed while the polysilicon film 32 is being deposited, or may be performed by a diffusion method or an ion implantation method.
Next, a silicon nitride film 33 having a thickness of 200 to 300 nm is deposited on the n-type polysilicon film 32 by LPCVD, and this laminated film is patterned to form the isolation gate 25 and the isolation insulating film 26.
[0035]
Next, as shown in FIG. 6B, a silicon oxide film 34 having a thickness of 10 to 30 nm is deposited by LPCVD, and as shown in FIG. 6C, this silicon oxide film 34 is formed by anisotropic etching. Etchback is performed to form sidewalls 35 made of a silicon oxide film on both sides of the isolation gate 25 and the isolation insulating film 26. At this time, the silicon oxide film 31 is removed except for portions located below the isolation gate 25 and the sidewall 35.
In addition, instead of depositing the silicon oxide film 34, the sidewall 35 thermally oxidizes n-type polysilicon which is the main component of the isolation gate 25, and a silicon oxide film of about 10 nm is formed on both sides of the isolation gate 25. While forming, both sides of silicon nitride (silicon nitride) which is the main component of the isolation insulating film 26 may be modified.
[0036]
Next, as shown in FIG. 6D, thermal oxidation is performed to form a tunnel oxide film 22 having a thickness of about 8 to 10 nm on the exposed surface of the p-type silicon substrate 1, that is, the exposed surface outside the sidewall 35. .
Next, as shown in FIG. 7A, a polysilicon film 36 having a thickness of 200 to 300 nm is deposited by LPCVD, and an n-type impurity such as P is added at 1 × 10 6. 19 ~ 1x10 20 cm -3 Doping to a certain concentration. This doping may be performed while the polysilicon film 36 is being deposited, or may be performed by a diffusion method or an ion implantation method.
[0037]
Next, as shown in FIG. 7B, the polysilicon film 36 is etched back by anisotropic etching to form polysilicon sidewalls 37 outside the sidewalls 35.
Next, as shown in FIG. 7C, the polysilicon sidewall 37 on the source side is removed and the polysilicon sidewall 37 on the drain side is used as the first floating gate 23.
In the memory array to which the memory cell 21 is applied, the polysilicon side wall 37 to be removed is fixed to either the source side or the drain side.
[0038]
Next, as shown in FIG. 7D, with the insulating film 26 for isolation, the sidewalls 35, and the first floating gate 23 as a mask, n-type such as As is formed in the source and drain regions of the p-type semiconductor substrate 1. Impurities are 1 × 10 20 cm -3 Dope to a concentration of about n + The source region 6 and the drain region 7 are made of a type semiconductor. The source region 6 and the drain region 7 are embedded in the buried bit line B (+ 1 , + 2 , + Three , ...).
[0039]
Next, as shown in FIG. 8A, a silicon oxide film 38 having a thickness of 500 nm to 1 μm to be an interlayer oxide film is deposited by the LPCVD method or the high density plasma (HDP: High Density Plasma) CVD method.
Next, as shown in FIG. 8B, the silicon oxide film 38 is polished and planarized by the CMP method or the like using the isolation insulating film 26 as a stopper, and the upper surface of the first floating gate 23 is exposed. The planarized silicon oxide film 38 becomes the interlayer oxide film 27.
At this time, the polishing depth is adjusted so that the thickness of the isolation insulating film 26 after planarization is secured to about 10 to 15 nm.
[0040]
Next, as shown in FIG. 8C, a polysilicon film 41 having a thickness of 50 to 200 nm is deposited on the planarized surface by LPCVD, and an n-type impurity such as P is added by 1 × 10. 20 cm -3 Doping to a certain concentration. This doping may be performed while the polysilicon film 41 is being deposited, or may be performed by a diffusion method or an ion implantation method.
[0041]
The polysilicon film 41 is patterned to form a second floating gate 28 that covers the first floating gate 23 and the isolation insulating film 26.
Next, an interpoly film 42 having an equivalent oxide film thickness of 10 to 25 nm is deposited thereon by the LPCVD method to form the second gate insulating film 4. As the interpoly film 42, for example, a three-layered structure of a 4 to 10 nm silicon oxide film, a 4 to 10 nm silicon nitride film, and a 4 to 10 nm silicon oxide film is suitable.
[0042]
Next, as shown in FIG. 8D, a 10-20 nm polysilicon oxide film and a 10-20 nm silicide film are sequentially grown on the second gate insulating film 4 by LPCVD to form a polycide film 43. .
Next, the control gate 5 is formed by patterning the polycide film 43.
[0043]
At the time of patterning, not only the polycide film 43 serving as the control gate 5 but also the interpoly film 42, the second floating gate 28, and the first floating gate 23 are sequentially etched, and the first floating gate 23 and the second floating gate 23 are etched. The floating gate 28 is divided in a direction along the bit line B (a direction perpendicular to the paper surface in FIG. 6). At this time, the isolation gate 25 has a structure in which the isolation insulating film 26 serves as a stopper, and the isolation gate 25 is connected in a direction along the bit line B.
As described above, the memory cell 21 is formed on the p-type silicon substrate 1.
[0044]
FIG. 9 is a block diagram showing a semiconductor memory according to the present embodiment. In the figure, 51 is a memory array, 52 is an X decoder for inputting an address signal to the memory array 51, 53 is the Y decoder, and 54 is a memory array 51. The sub-Y decoder (selecting means) 55 is provided from the memory array 51 and is selected between the odd-numbered bit line and the even-numbered bit line by driving the isolation gate line IG. This is a sense amplifier that reads data.
[0045]
Next, the operation of this semiconductor memory will be described.
(1) Writing
[Table 1]
Figure 0003830704
[0046]
Writing is performed by channel FN electron injection in parallel in units of words after erasing information of all memory cells connected to the word.
For example, the nth bit line (B: + n ), All the isolation gates are turned OFF, and the bit line (B: + n + 1 ) Is selected. When writing data “1”, the bit line (B: + n + 1 ) Is grounded (0V applied), and the bit line (B: + n + 1 ) Is applied with a write inhibit voltage of about 5V. Thereafter, writing is performed by applying a high voltage of about 19 V to the word line W.
[0047]
At this time, since the isolation gate is OFF, the bit line corresponding to the source (B: + n ) Enters the Open state, and the nth bit line (B: + n It is not involved in the writing of the memory cells belonging to ().
In Table 1, a bit line for writing data “1” is selected (written), and a bit line for writing data “0” is not selected (not written).
[0048]
(2) Erasing
[Table 2]
Figure 0003830704
[0049]
Erasing is performed collectively in word units by channel FN electron extraction.
All isolation gates are turned OFF, and all bit lines corresponding to the drains are Open. In this case, since the separation gate is in the OFF state, the source is also in the state corresponding to Open. Thereafter, erasing is performed by applying a negative voltage of about −16V to the word line W.
[0050]
(3) Reading
[Table 3]
Figure 0003830704
[0051]
For example, even-numbered bit lines (B: + 2n When reading data from the memory cell to which the 2n ON, isolation gate line IG 2n-1 Is turned off and the bit line (B: + 2n ) As a drain bit line (B: + 2n + 1 ) Respectively.
Then, the bit line (B: + of the memory cell) 2n ) Is grounded (0V) and the bit line (B: + 2n + 1 ) Is applied to the isolation gate line IG 2n A voltage of 3.3 V is applied to the word line W 2 A voltage of 0 to 5 V is applied to (control gate 5).
[0052]
Also, odd-numbered bit lines (B: + 2n-1 When reading data from the memory cell to which the 2n OFF, isolation gate line IG 2n-1 Is turned on and the bit line (B: + 2n-1 ) As a drain bit line (B: + 2n ) Respectively.
Then, the bit line (B: + of the memory cell) 2n-1 ) Is grounded (0V) and the bit line (B: + 2n ) Is applied to the isolation gate line IG 2n-1 A voltage of 3.3 V is applied to the word line W 2 A voltage of 0 to 5 V is applied to (control gate 5).
[0053]
As described above, according to the memory cell 21 of the present embodiment, the isolation gate 25 and the isolation insulating film 26 are formed in parallel with the first floating gate 23, and the first floating gate 23 and the isolation Since the second floating gate 28 covering these is formed on the insulating film 26, a large capacitance ratio can be secured by forming the floating gate in a two-layer structure.
[0054]
In addition, since the interlayer oxide film 27 formed on the source region 6 and the drain region 7 is composed of the planarized silicon oxide film 38, the thickness can be sufficiently increased, and therefore the pressure resistance is improved. And a high voltage can be applied to the control gate 5.
[0055]
Since the source region 6 of the memory cell 21 is shared with the drain region of the adjacent memory cell 21 and the drain region 7 is shared with the source region of the adjacent memory cell, the isolation gate 25 is turned off when writing data. A write inhibit voltage can be applied to each bit of one word.
By the above, 6F by virtual ground method 2 By using the memory cell 21 having a small area, a flash memory using channel FN writing / erasing capable of ensuring low power consumption, parallel writing, and high reliability can be realized.
[0056]
The semiconductor device of the present invention, the nonvolatile semiconductor memory device using the semiconductor device, and the manufacturing method thereof have been described above with reference to the drawings. However, the specific configuration is not limited to this embodiment. The design can be changed without departing from the scope of the present invention.
For example, in the present embodiment, the memory array is a NOR type, but the memory array is not limited to the NOR type, and other types of memory arrays may be used.
Further, the number and shape of each of the embedded bit line B, the isolation gate line IG, and the word line W can be appropriately changed according to the required characteristics of the memory array.
[0057]
【The invention's effect】
As described above, according to the semiconductor device of the present invention, the floating gate is connected to the first floating gate, Provided to cover the first floating gate and the isolation insulating film Since it has a two-layer structure comprising the second float gate, the capacity ratio can be increased and a low voltage can be realized.
In addition, since the isolation gate is formed in parallel with the first floating gate through the isolation insulating film, the isolation function of the element when a high voltage is applied can be enhanced, and as a result, reliability is improved. Can be improved.
As described above, a semiconductor device with a small occupied area, low power consumption, and high reliability can be provided.
[0058]
According to the nonvolatile semiconductor memory device of the present invention, since the semiconductor device of the present invention is arranged at each intersection of the buried bit line and the word line, channel FN electron injection / extraction can be performed, and a small occupied area, A nonvolatile semiconductor memory device with low power consumption, parallel writing, and high reliability can be provided.
[0059]
According to the method for manufacturing a semiconductor device of the present invention, a conventional manufacturing apparatus is used as it is, and the first floating gate is provided on the side of the semiconductor substrate of the second floating gate with only a slight change in the manufacturing process. In parallel, a semiconductor device in which a separation gate is formed through a separation insulating film can be easily manufactured.
[Brief description of the drawings]
FIG. 1 is a plan view showing a main part of an EEPROM memory array according to an embodiment of the present invention;
FIG. 2 is an equivalent circuit diagram of an EEPROM memory array according to an embodiment of the present invention.
FIG. 3 is a cross-sectional view taken along the line BB in FIG.
FIG. 4 is an explanatory diagram showing a minimum design area of a memory cell according to the present invention.
FIG. 5 is an explanatory diagram showing a minimum design area of a conventional memory cell.
FIG. 6 is a process diagram illustrating a method of manufacturing a memory cell according to the present invention.
FIG. 7 is a process diagram illustrating a method of manufacturing a memory cell according to the present invention.
FIG. 8 is a process diagram illustrating a method of manufacturing a memory cell according to the present invention.
FIG. 9 is a block diagram showing a semiconductor memory according to an embodiment of the present invention.
FIG. 10 is a plan view showing an example of a memory array of a conventional EEPROM.
11 is a cross-sectional view taken along line AA in FIG.
FIG. 12 is an equivalent circuit diagram of a conventional EEPROM memory array.
[Explanation of symbols]
1 p-type silicon substrate (semiconductor substrate)
4 Second gate insulating film
5 Control gate
6 Source area
7 Drain region
21 memory cells
22 Tunnel oxide film
23 First floating gate
24 Isolation gate oxide film
25 Separation gate
26 Insulating membrane for separation
27 Interlayer oxide film
28 Second floating gate
30 separation zone
31 Silicon oxide film
32 Polysilicon film
33 Silicon nitride film
34 Silicon oxide film
35 sidewall
36 Polysilicon film
37 Polysilicon sidewall
38 Silicon oxide film
41 Polysilicon film
42 Interpoly film
43 Polycide film
51 Memory array
52 X decoder
53 Y decoder
54 Sub-Y decoder
55 sense amplifier
B Embedded bit line
IG isolation gate line
W Word line

Claims (7)

半導体基板内に形成された第１及び第２のソース・ドレイン領域と、
前記第２のソース・ドレイン領域上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜の一端に沿って前記第１のゲート絶縁膜上に形成された第１のフローティングゲートと、
前記第１のソース・ドレイン領域上に前記第１のゲート絶縁膜よりも厚く形成された分離ゲート酸化膜と、
前記分離ゲート酸化膜上に形成された分離ゲートと、
前記分離ゲート上に形成された分離用絶縁膜と、
前記分離ゲート及び前記分離用絶縁膜の側面と前記第１のフローティングゲートとの間の前記分離ゲート酸化膜上に形成されると共に前記第１のゲート絶縁膜よりも厚く形成されたサイドウォールと、
前記第１のフローティングゲート、前記サイドウォール及び前記分離用絶縁膜を覆うように形成された第２のフローティングゲートと、
前記第２のフローティングゲート上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成されたコントロールゲートと、を備えてなることを特徴とする半導体装置。First and second source / drain regions formed in a semiconductor substrate;
A first gate insulating film formed on the second source / drain region;
A first floating gate formed on the first gate insulating film along one end of the first gate insulating film ;
An isolation gate oxide film formed thicker than the first gate insulating film on the first source / drain region;
An isolation gate formed on the isolation gate oxide film;
An isolation insulating film formed on the isolation gate;
A sidewall formed on the isolation gate oxide film between the side surface of the isolation gate and the isolation insulating film and the first floating gate and thicker than the first gate insulating film;
A second floating gate formed to cover the first floating gate , the sidewall and the isolation insulating film;
A second gate insulating film formed on the second floating gate;
And a control gate formed on the second gate insulating film. 前記第１ゲート絶縁膜の少なくとも前記第１のフローティングゲートに対応する部分は、その絶縁層の厚みが電子がトンネル効果で通り抜ける程度に薄いトンネル膜であることを特徴とする請求項１記載の半導体装置。  2. The semiconductor according to claim 1, wherein at least a portion of the first gate insulating film corresponding to the first floating gate is a tunnel film whose thickness is so thin that electrons pass through the tunnel effect. apparatus. 前記第１のフローティングゲートと前記分離ゲートとの間の絶縁層の厚みは、前記トンネル膜の厚みより厚いことを特徴とする請求項２記載の半導体装置。  3. The semiconductor device according to claim 2, wherein a thickness of an insulating layer between the first floating gate and the isolation gate is larger than a thickness of the tunnel film. 半導体基板に、複数の埋め込みビット線を配列し、これら埋め込みビット線と交差するように複数のワード線を配列し、これら埋め込みビット線とワード線との交点それぞれに、請求項１、２または３記載の半導体装置を配置したことを特徴とする不揮発性半導体記憶装置。  A plurality of buried bit lines are arranged on a semiconductor substrate, a plurality of word lines are arranged so as to intersect with the buried bit lines, and the intersections of these buried bit lines and word lines are respectively defined in claim 1, 2 or 3 A non-volatile semiconductor memory device comprising the semiconductor device described above. 前記埋め込みビット線を隣接する半導体装置の埋め込みビット線と共用し、前記分離用ゲートを制御する制御手段を備えたことを特徴とする請求項４記載の不揮発性半導体記憶装置。  5. The nonvolatile semiconductor memory device according to claim 4, further comprising control means for controlling the isolation gate by sharing the buried bit line with a buried bit line of an adjacent semiconductor device. 前記埋め込みビット線を奇数番目の埋め込みビット線と偶数番目の埋め込みビット線とに分離し、該奇数番目の埋め込みビット線または偶数番目の埋め込みビット線により所望の分離用ゲートを選択することを特徴とする請求項４または５記載の不揮発性半導体記憶装置。  The embedded bit lines are separated into odd-numbered embedded bit lines and even-numbered embedded bit lines, and a desired isolation gate is selected by the odd-numbered embedded bit lines or even-numbered embedded bit lines. The nonvolatile semiconductor memory device according to claim 4 or 5. 前記複数の埋め込みビット線を複数のサブビット線に分割し、これらのサブビット線を選択する選択手段を備えたことを特徴とする請求項４、５または６記載の不揮発性半導体記憶装置。  7. The nonvolatile semiconductor memory device according to claim 4, further comprising selection means for dividing the plurality of embedded bit lines into a plurality of sub bit lines and selecting the sub bit lines.
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