KR101242604B1 - 고전압 트랜지스터 소자 및 그 제조방법 - Google Patents

고전압 트랜지스터 소자 및 그 제조방법 Download PDF

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Abstract

고전압 트랜지스터 소자 및 그 제조방법이 제공된다. 본 발명의 실시예에 따른 트랜지스터 소자는, 기판과 이격되어 주-게이트가 형성되고, 주-게이트의 주변에 기판과 이격되어 주-게이트로부터 전압이 유기되는 보조-게이트가 형성되어 있다. 이에 의해, 트랜지스터 소자에서 게이트 분리를 보다 용이하게 구현할 수 있게 된다.

Description

고전압 트랜지스터 소자 및 그 제조방법{High-voltage Transistor Device and Fabrication Method thereof}
본 발명은 트랜지스터 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 다수의 게이트를 갖는 트랜지스터 소자 및 그 제조방법에 관한 것이다.
Split-gate FET 소자는 하나의 FET 소자에 채널 방향으로 두 개의 게이트를 갖는 소자이다. 이 소자에서 소스 측과 드레인 측의 게이트에는 서로 다른 전압을 인가한다. 즉, 소스 측의 게이트에는 상대적으로 낮은 전압을 인가하고, 드레인 측의 게이트에는 상대적으로 낮은 전압을 인가한다.
이에 따라, 소스 측에서는 보다 저항성의 채널이 형성되고, 드레인 측의 채널은 전도성 채널이 형성된다. 그리고, 두 게이트의 경계 부분에서는 급격한 채널 전위의 변화가 발생하며, 이러한 급격한 채널 전위가 변화하는 지점에서는 수평 전계(lateral electric field)의 피크를 발생시킨다.
이렇게 생성된 수평 전계의 피크는 트랜지스터의 표동전류(drift current)를 증가시킴으로써 소자의 트랜스컨덕턴스(transconductance)를 향상시킨다. 일반적으로 FET 소자가 정상적으로 온(on)상태에서 동작할 때(VGS>VTH)는 채널영역에서 수평 전계 크기가 높아질수록 전계에 의한 표동 전류(drift current)가 증가하게 된다.
이러한 목적으로 드레인 측에 전압을 증가시키면 초기에는 소자의 드레인 전류가 증가하지만, 드레인 전압을 더욱 증가시키면 드레인에 인가된 대부분의 전압은 drain 측의 채널 영역에서 전압 강하(voltage drop)에 의해 제한된다.
그러나, split-gate FET의 경우에는 소스 측의 채널에서 수평 전계의 피크를 발생시키므로, 일반적인 FET 소자에 비해서 드레인 전류를 더욱 향상시킬 수 있게 된다.
이러한 split-gate FET 소자를 구현함에 있어서 기술적으로 가장 어려운 점은 하나의 소자에서 게이트를 분리하여 구현하는 것이다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은, 주-게이트의 주변에 보조-게이트가 이격되어 형성되고, 보조-게이트의 전압이 주-게이트로부터 유기되는 구조의 트랜지스터 소자를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른, 트랜지스터 소자는, 기판; 상기 기판에 형성된 소스; 상기 기판에 형성된 드레인; 상기 기판과 이격되어 형성된 주-게이트; 및 상기 주-게이트의 주변에 상기 기판과 이격되어 형성되며, 상기 주-게이트로부터 전압이 유기되는 보조-게이트;를 포함한다.
그리고, 상기 주-게이트와 상기 보조-게이트는 전기적으로 분리될 수 있다.
또한, 상기 주-게이트와 상기 기판의 간격은, 상기 보조-게이트와 상기 기판의 간격과 상이할 수 있다.
그리고, 상기 주-게이트와 상기 기판의 간격은, 상기 보조-게이트와 상기 기판의 간격 보다 작을 수 있다.
또한, 상기 주-게이트에 인가된 전압과 상기 주-게이트로부터 상기 보조-게이트로 유기된 전압은, 상기 주-게이트와 상기 보조-게이트의 간격 및 상기 보조-게이트와 상기 기판의 간격에 의해 결정될 수 있다.
그리고, 상기 보조-게이트는, 상기 주-게이트의 일 측벽에 이격되어 형성될 수 있다.
또한, 상기 보조-게이트는 상기 주-게이트의 타 측벽에도 이격되어 형성될 수 있다.
그리고, 상기 보조-게이트는, 스페이서 형태일 수 있다.
한편, 본 발명의 다른 실시예에 따른, 트랜지스터 소자 제조방법은, 기판과 이격시켜 주-게이트를 형성하는 단계; 상기 주-게이트로부터 전압이 유기되는 보조-게이트를, 상기 주-게이트의 주변에 상기 기판과 이격시켜 형성하는 단계; 및 상기 기판에 형성된 소스와 드레인을 형성하는 단계;를 포함한다.
이상 설명한 바와 같이, 본 발명에 따르면, 주-게이트의 주변에, 주-게이트로부터 전압이 유기되는 보조-게이트를 이격시켜 형성가능하므로, 트랜지스터 소자에서 게이트 분리를 보다 용이하게 구현할 수 있게 된다.
도 1은 본 발명의 일 실시예에 따른 N-채널 고전압 MOSFET의 단면도,
도 2a 내지 도 2f는, 도 1에 도시된 N-채널 고전압 MOSFET의 개략적인 공정도, 그리고,
도 3은 본 발명의 다른 실시예에 따른 P-채널 고전압 MOSFET의 단면도이다.
이하에서는 도면을 참조하여 본 발명을 보다 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 N-채널 고전압 MOSFET의 단면도이다. 본 실시예에 따른 N-채널 고전압 MOSFET는 고전압 반도체 소자의 일종으로, 게이트 게이트 트랜스 컨덕턴스(gm)을 증가시켜 온-저항(on-resistance) 및 드레인 구동전류가 개선된 고전압 MOSFET이다.
도 1에 도시된 바와 같이, 본 실시예에 따른 N-채널 고전압 MOSFET는, P-well(110), N-drift 영역(130), PG(Primary Gate : 주-게이트)(140), AG(Auxiliary Gate)(160-1,160-2 : 보조-게이트), 소스(170) 및 드레인(180)을 구비한다.
도 1에 도시된 바와 같이, 본 실시예에 따른 N-채널 고전압 MOSFET의 게이트는 2부분으로 구성된다. 구체적으로, 게이트는 PG(140)와 AG(160-1,160-2)로 구성된다.
AG(160-1,160-2)는 PG(140)의 양 측벽에 스페이서 형태로 형성되어 있다. 또한, 도 1에 나타나 있지는 않았지만, AG(160-1,160-2)는, PG(140)와 유연체로 구분되어, PG(140)로부터 전기적으로 분리되어 있다.
한편, 외부 전압은 PG(140)에 인가되며 AG(160-1,160-2)는 PG(140)에 인가된 전압의 일부가 유기된다. AG(160-1,160-2)에 유기되는 전압은 PG(140)에 인가된 전압과 AG(160-1,160-2) 주위의 유전체에 의한 정전용량의 비율(capacitive coupling ratio)에 의해서 결정된다.
구체적으로, AG(160-1,160-2)에 유기되는 전압(VAG)과 PG(140)에 인가된 전압(VPG) 간의 관계는 아래의 식으로 나타낼 수 있다.
VAG=VPG[CGOX3/(CGOX2+CGOX3)]
만약, AG(160-1,160-2) 주면의 모든 유전체가 동일한 종류의 물질이면서 동시에 AG(160-1,160-2)와 PG(140) 사이의 중첩면적이 AG(160-1,160-2)와 기판 사이의 면적과 동일하다고 가정하면, 위 식은 VAG=VPG[TGOX3/(TGOX2+TGOX3)]으로 간단히 표현가능하다.
위 식에 따르면, AG(160-1,160-2)에 유기되는 전압은 PG(140)에 인가된 전압에 비해 낮음을 알 수 있다.
이로 인해, N-채널 고전압 MOSFET가 동작할 때 AG(160-1,160-2) 하부의 채널과 PG(140) PG 하부의 채널은 서로 다른 저항값들을 갖게 된다. 채널을 구성하는 inversion carrier의 농도 차원에서 본다면, AG(160-1,160-2) 하부의 inversion carrier 농도가 PG(140) 하부의 inversion carrier 농도에 비해 낮다.
AG(160-1,160-2) 하부의 채널 영역은 PG(140) 하부의 채널 영역에 비해서 저항이 크므로, 채널 영역의 2차원 전위(채널 potential: V)의 분포가 AG(160-1,160-2)와 PG(140)의 경계 지점에서 급격하게 변화한다.
이러한 채널 potential(V)의 급격한 변화는 채널 방향의 수평 전계(lateral electric field :
Figure 112012039156696-pat00001
)가 증가하는데, 채널 수평 전계의 증가로 인해 게이트 트랜스 컨덕턴스(gm)가 증가되어, 온-저항 및 드레인 구동전류가 개선된다.
한편, 후술할 도 2f를 통해 확인할 수 있듯, AG(160-1,160-2) 하부의 유전체(절연 물질) 두께와 PG(140) 하부의 유전체(절연 물질) 두께는 각각 독립적으로 조절할 수 있다. 이에 따라, 슬릿-게이트(split-gate)를 구현할 수 있음은 물론, AG(160-1,160-2)와 PG(140)를 전기적으로 단락시킬 수도 있다.
지금까지 설명한 N-채널 고전압 MOSFET의 제조방법에 대해, 이하에서 도 2a 내지 도 2f를 참조하여 상세히 설명한다. 도 2a 내지 도 2f는, 도 1에 도시된 N-채널 고전압 MOSFET의 개략적인 공정도이다.
먼저, 도 2a에 도시된 바와 같이 기판에 형성된 P-well(110)의 상부에 게이트 절연막(120)을 형성한 후, 도 2b에 도시된 바와 같이 P-well(110)에 N-drift 영역(130)을 형성한다.
위 공정에서는 게이트 절연막(120)을 형성한 후 N-drift 영역(130)을 형성하는 것을 상정하였으나, 순서가 바뀌어도 무방하다. 즉, P-well(110)에 N-drift 영역(130)을 형성한 후 상부에 게이트 절연막(120)을 형성하는 것도 가능하다.
그리고, 위 공정에서와 같이 P-well(110)이 형성된 기판을 이용하지 않고, P-형 기판을 이용하는 것도 가능하다.
게이트 절연막(120)은 'P-well(110) 및 N-drift 영역(130)'와 게이트들(140,160-1,160-2)을 격리시키기 위한 막에 해당하는데, 이와 다른 구조로 구현하는 것이 가능하다. 예를 들어, LOCOS 및 STI 등과 같은 구조를 적용할 수 있음은 물론, 접합 isolation 또는 CVD 절연막을 증착하는 구조로 구현하는 것도 가능하다.
N-drift 영역(130)은 P-well(110)과 직접 접촉하여 PN 접합을 형성하므로, 고전압 MOSFET 드레인의 breakdown voltage 크기를 결정하는 중요한 인자 가운데 하나이다. 따라서, 신뢰성을 향상시키기 위해, N-drift 영역(130) 외에 별도의 RESURF 구조를 더 추가할 수 있다.
이후, 도 2c에 도시된 바와 같이, 게이트 절연막(120)의 상부에 PG(140)를 형성한다. PG(140) 형성은, 일반적인 poly-Si 증착, photolithography, poly-Si etch의 순서로 수행하는데, lift-off 등과 같은 방식으로 구현이 가능하다.
PG(140)는 poly-Si 이외의 다른 도전성 물질(conductive material)을 이용하여 형성할 수도 있다. 뿐만 아니라, 이 도전성 물질의 상부에 절연체 등과 같은 hard mask 물질을 형성하는 것도 가능하다.
다음, 도 2d에 도시된 바와 같이, 'PG(140)의 상부 및 측벽'과 '게이트 절연막(120)의 상부'에 절연체(150)를 형성한다. 절연체(150)는, oxide, nitride 또는 oxide와 nitride의 조합으로 가능하며, 일반적인 thermal oxidation, thermal nitridation 또는 CVD(chemical vapour deposition) 공정 등으로 형성가능하다.
이후, 도 2e에 도시된 바와 같이, PG(140)의 측벽에 AG(160-1,160-2)을 형성한다. AG(160-1,160-2)는, poly-Si는 물론 이를 대체할 수 있는 도전성 물질을 증착하여 형성가능한데, 증착한 후에는 blanket etch 방법으로 식각하여 PG(140) 측벽의 인접 부분에만 AG(160-1,160-2)이 형성되도록 할 수 있다.
다음, 도 2f에 도시된 바와 같이, 소스(170)와 드레인(180) 접합을 형성하는데, 소스(170)와 드레인(180)의 접합 구조는 일반적인 LDD(Lightly Doped Drain) 구조, DDD(Double Diffused Drain) 구조 또는 SD(Single Drain) 구조 모두 가능하다.
소스(170)와 드레인(180) 접합 형성은, 이온주입(Ion Implantation), 이온 샤워(Ion Shower) 또는 확산(Diffusion) 등과 같은 일반적인 반도체 접합 형성 공정을 이용하여 진행한다.
만약, 게이트들(140,160-1,160-2)을 poly-Si과 같은 물질로 형성한다면, 소스(170)와 드레인(180)을 도핑하는 과정에서 게이트들(140,160-1,160-2)을 함께 도핑하면서 형성할 수 있다.
그리고, 이와 반대로, 게이트들(140,160-1,160-2)을 증착하는 과정에서, 소스(170)와 드레인(180)을 도핑하는 것도 가능함은 물론이다.
이후, AG(160-1,160-2)와 PG(140)를 전기적으로 분리할 수도 있고, AG(160-1,160-2)와 PG(140)를 전기적으로 단락시킬 수도 있다.
SALICIDE(self-aligned silicide) 공정으로 SALICIDE layer에 의해, AG(160-1,160-2)와 PG(140)가 전기적으로 분리되는 경우에는, 1) AG(160-1,160-2) 하부의 절연체 두께(TOX2 : 도 1 참조)와 PG(140) 하부의 절연체 두께(TOX1 : 도 1 참조) 차이에 의한 효과와 2) AG(160-1,160-2)와 PG(140)의 전위 차이에 의해, 채널 방향의 급격한 전위 변화를 일으킬 수 있게 된다. 즉, AG(160-1,160-2)와 PG(140)가 전기적으로 분리되는 경우에는, 절연체의 두께 차이와 게이트의 전위차 두 가지 요소가 모두 존재하므로 채널 방향의 급격한 전위 변화를 일으키는 효과를 얻을 수 있다.
한편, AG(160-1,160-2)와 PG(140)가 전기적으로 단락되는 경우에는, AG(160-1,160-2) 하부의 절연체 두께(TOX2 : 도 1 참조)와 PG(140) 하부의 절연체 두께(TOX1 : 도 1 참조) 차이에 의한 효과에 의해, 채널 방향의 급격한 전위 변화를 일으킬 수 있게 된다. AG(160-1,160-2)와 PG(140)를 전기적으로 단락시키기 위해, SALCIDE와 같은 공정을 이용하지 않고 후속 공정인 CONTACT 공정에서 AG(160-1,160-2)와 PG(140)의 경계 부분에 CONTACT을 형성함으로써 AG(160-1,160-2)와 PG(140)가 전기적으로 단락되는 것과 동일한 효과를 얻을 수도 있다.
이후에는 PMD, CONTACT, METAL 등과 같은 후속 공정을 진행할 수 있으며, 이들의 공정은 일반적인 반도체 제조 방법과 동일하다.
도 3은 본 발명의 다른 실시예에 따른 P-채널 고전압 MOSFET의 단면도이다. 도 1에 도시된 바와 같이, 본 실시예에 따른 P-채널 고전압 MOSFET는, N-well(210), P-drift 영역(130), PG(Primary Gate)(240), AG(Auxiliary Gate)(260-1,260-2), 소스(270) 및 드레인(280)을 구비한다.
P-채널 고전압 MOSFET는 AG(260-1,260-2)의 전위가 PG(240)의 전위 보다 높다는 점에서 N-채널 고전압 MOSFET와 차이가 있을 뿐, 구조와 동작은 동일하므로, 이에 대한 상세한 설명은 생략한다.
또한, P-채널 고전압 MOSFET의 제조 공정은 N-채널 고전압 MOSFET의 공정에 대해 타입/극성만이 대칭되므로, N-채널 고전압 MOSFET의 공정으로부터 용이하게 도출가능하므로, 이에 대한 상세한 설명 역시 생략한다.
한편, 위 실시예들에서 AG는 PG의 양 측벽에 이격되어 형성된 것을 상정하였으나, 이는 바람직한 실시예에 불과하다. PG의 일 측벽에만 AG가 이격되어 형성되는 경우에도 본 발명의 기술적 사상이 적용될 수 있다.
또한, 이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
110 : P-well 120 : 게이트 절연막
130 : N-drift 영역 140 : PG(Primary Gate)
150 : 절연체 160-1, 160-2 : AG(Auxiliary Gate)
170 : 소스 180 : 드레인

Claims (9)

  1. 기판;
    상기 기판에 형성된 소스;
    상기 기판에 형성된 드레인;
    상기 기판과 이격되어 형성된 주-게이트; 및
    상기 주-게이트의 주변에 상기 기판과 이격되어 형성되며, 상기 주-게이트로부터 전압이 유기되는 보조-게이트;를 포함하며,
    상기 보조-게이트 하부의 채널 저항은 상기 주-게이트 하부의 채널 저항보다 큰 것을 특징으로 하는 트랜지스터 소자.
  2. 제 1항에 있어서,
    상기 주-게이트와 상기 보조-게이트는 전기적으로 분리된 것을 특징으로 하는 트랜지스터 소자.
  3. 제 1항에 있어서,
    상기 주-게이트와 상기 기판의 간격은, 상기 보조-게이트와 상기 기판의 간격과 상이한 것을 특징으로 하는 트랜지스터 소자.
  4. 제 3항에 있어서,
    상기 주-게이트와 상기 기판의 간격은, 상기 보조-게이트와 상기 기판의 간격 보다 작은 것을 특징으로 하는 트랜지스터 소자.
  5. 제 1항에 있어서,
    상기 주-게이트에 인가된 전압과 상기 주-게이트로부터 상기 보조-게이트로 유기된 전압은,
    상기 주-게이트와 상기 보조-게이트의 간격 및 상기 보조-게이트와 상기 기판의 간격에 의해 결정되는 것을 특징으로 하는 트랜지스터 소자.
  6. 제 1항에 있어서,
    상기 보조-게이트는, 상기 주-게이트의 일 측벽에 이격되어 형성된 것을 특징으로 하는 트랜지스터 소자.
  7. 제 6항에 있어서,
    상기 보조-게이트는 상기 주-게이트의 타 측벽에도 이격되어 형성된 것을 특징으로 하는 트랜지스터 소자.
  8. 제 7항에 있어서,
    상기 보조-게이트는, 스페이서 형태인 것을 특징으로 하는 트랜지스터 소자.
  9. 기판과 이격시켜 주-게이트를 형성하는 단계;
    상기 주-게이트로부터 전압이 유기되는 보조-게이트를, 상기 주-게이트의 주변에 상기 기판과 이격시켜 형성하는 단계; 및
    상기 기판에 형성된 소스와 드레인을 형성하는 단계;를 포함하며
    상기 보조-게이트 하부의 채널 저항은 상기 주-게이트 하부의 채널 저항보다 큰 것을 특징으로 하는 트랜지스터 소자 제조방법.
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* Cited by examiner, † Cited by third party
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KR19980031851A (ko) * 1996-10-31 1998-07-25 김영환 모스 트랜지스터 제조 방법
KR20010113700A (ko) * 1999-12-21 2001-12-28 롤페스 요하네스 게라투스 알베르투스 메모리 셀, 메모리, 메모리 셀 제조 방법, 메모리 제조방법, 메모리 셀의 프로그래밍 또는 디프로그래밍 방법 및메모리 셀 판독 방법

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980031851A (ko) * 1996-10-31 1998-07-25 김영환 모스 트랜지스터 제조 방법
KR20010113700A (ko) * 1999-12-21 2001-12-28 롤페스 요하네스 게라투스 알베르투스 메모리 셀, 메모리, 메모리 셀 제조 방법, 메모리 제조방법, 메모리 셀의 프로그래밍 또는 디프로그래밍 방법 및메모리 셀 판독 방법

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