JP2662173B2 - 電気的に消去可能なプログラム可能読み取り専用フラッシュ・メモリ及びその形成方法 - Google Patents
電気的に消去可能なプログラム可能読み取り専用フラッシュ・メモリ及びその形成方法Info
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Description
【０００１】
【産業上の利用分野】本発明は、セル・サイズが１平方
マイクロメートル以下の超高密度性を有した電気的に消
去可能なプログラム可能読取り専用メモリ・チップ（Ｅ
ＥＰＲＯＭ）の分野に関する。
マイクロメートル以下の超高密度性を有した電気的に消
去可能なプログラム可能読取り専用メモリ・チップ（Ｅ
ＥＰＲＯＭ）の分野に関する。
【０００２】
【従来の技術】従来のＥＥＰＲＯＭ技術では、集積回路
チップ上へより効率的にセルを充填するために、セル・
サイズを減少させることが長らく考えられてきた。米国
特許５、０４１、８８６では、フローティング・ゲート
と制御ゲート両方を適切に置いて形成した後、多結晶シ
リコンの側壁から形成された隣接選択ゲートを持つ、ス
タック・フローティング・ゲート／制御ゲート・システ
ムを有した、中密度（１２８キロビット）ＥＥＰＲＯＭ
セルを開示している。このセルにはセル面積サイズを減
少させる公知の利点があるが、その理由は側壁が従来の
スタック以下の面積を持つからである。上記特許では、
選択ゲートと制御ゲートを同一のワード線により制御す
る。
チップ上へより効率的にセルを充填するために、セル・
サイズを減少させることが長らく考えられてきた。米国
特許５、０４１、８８６では、フローティング・ゲート
と制御ゲート両方を適切に置いて形成した後、多結晶シ
リコンの側壁から形成された隣接選択ゲートを持つ、ス
タック・フローティング・ゲート／制御ゲート・システ
ムを有した、中密度（１２８キロビット）ＥＥＰＲＯＭ
セルを開示している。このセルにはセル面積サイズを減
少させる公知の利点があるが、その理由は側壁が従来の
スタック以下の面積を持つからである。上記特許では、
選択ゲートと制御ゲートを同一のワード線により制御す
る。
【０００３】高密度・高速動作用の補助ゲートを持つわ
ずか５ボルトの仮想接地フラッシュ・セルと題した、Ｉ
ＤＥＭ９１−３１９のＹａｍａｕｃｈｉらの記事は、側
壁形フローティング・ゲートに隣接した平面形選択ゲー
トを持つＥＥＰＲＯＭを開示している。
ずか５ボルトの仮想接地フラッシュ・セルと題した、Ｉ
ＤＥＭ９１−３１９のＹａｍａｕｃｈｉらの記事は、側
壁形フローティング・ゲートに隣接した平面形選択ゲー
トを持つＥＥＰＲＯＭを開示している。
【０００４】
【発明が解決しようとする課題】本発明の目的は、光学
的リソグラフィで得られるより小さな寸法の構造を持
つ、１２８メガ・ビット・メモリ・チップ用の改良形Ｅ
ＥＰＲＯＭセルを提供することである。
的リソグラフィで得られるより小さな寸法の構造を持
つ、１２８メガ・ビット・メモリ・チップ用の改良形Ｅ
ＥＰＲＯＭセルを提供することである。
【０００５】
【課題を解決するための手段】本発明では、フローティ
ング・ゲートと制御ゲート両方を多結晶シリコン（ｐｏ
ｌｙ）製の側壁から形成し、それ自体多結晶シリコン製
の側壁（ｓｉｄｅｗａｌｌ）の垂直エッジ上に形成した
薄い垂直の酸化膜メンバのみで分離した、１２８メガ・
ビット・メモリ・チップ用の改良形ＥＰＲＯＭセルが提
供される。ここで、用語「側壁」は、本明細書におい
て、基板上に形成されその一部に垂直な面を有する構造
体の意味で使用する。
ング・ゲートと制御ゲート両方を多結晶シリコン（ｐｏ
ｌｙ）製の側壁から形成し、それ自体多結晶シリコン製
の側壁（ｓｉｄｅｗａｌｌ）の垂直エッジ上に形成した
薄い垂直の酸化膜メンバのみで分離した、１２８メガ・
ビット・メモリ・チップ用の改良形ＥＰＲＯＭセルが提
供される。ここで、用語「側壁」は、本明細書におい
て、基板上に形成されその一部に垂直な面を有する構造
体の意味で使用する。
【０００６】
【実施例】ここで図１は、選択ゲート１２０、フローテ
ィング・ゲート１３０及び制御ゲート１４０からなるゲ
ート構造１００を、集積回路のシリコン基板１０に形成
したソース３０とドレイン２０の間に配置したデュアル
・ゲート金属酸化膜トランジスタの詳細を示している図
である。図の左側では、選択ゲート１２０がセルのアク
セスを許可する通常の電気動作を受け持つ。選択ゲート
は、仮の側壁支持層の垂直面に隣接して形成された垂直
面及び斜面を持つ。図の右側のフローティング・ゲート
１３０にはトランジスタをオン、オフする蓄積電荷があ
り、ソース３０とドレイン２０間の電気経路を存在させ
たり、封鎖したりする。フローティングゲート１３０
も、ゲ−ト構造中央にある垂直ＯＮＯ誘電体層２３３に
隣接した垂直面と傾斜面を持つ。その構造の上面では、
当該技術で公知のように、制御ゲート１４０がフローテ
ィング・ゲート１３０の電荷状態を制御している。
ィング・ゲート１３０及び制御ゲート１４０からなるゲ
ート構造１００を、集積回路のシリコン基板１０に形成
したソース３０とドレイン２０の間に配置したデュアル
・ゲート金属酸化膜トランジスタの詳細を示している図
である。図の左側では、選択ゲート１２０がセルのアク
セスを許可する通常の電気動作を受け持つ。選択ゲート
は、仮の側壁支持層の垂直面に隣接して形成された垂直
面及び斜面を持つ。図の右側のフローティング・ゲート
１３０にはトランジスタをオン、オフする蓄積電荷があ
り、ソース３０とドレイン２０間の電気経路を存在させ
たり、封鎖したりする。フローティングゲート１３０
も、ゲ−ト構造中央にある垂直ＯＮＯ誘電体層２３３に
隣接した垂直面と傾斜面を持つ。その構造の上面では、
当該技術で公知のように、制御ゲート１４０がフローテ
ィング・ゲート１３０の電荷状態を制御している。
【０００７】唯一の決定的なリソグラフィ・プロセス
が、制御ゲート１４０の寸法と位置を示すラベル２６０
の矢印で図示された構造の形成プロセスであることが本
発明の有利な特徴である。他の構造の寸法は、寸法２６
０より小さいが、光学的リソグラフィを必要とせず、側
壁技術を使用して形成される。ゲート構造の中心では、
垂直ＯＮＯ誘電体層２３３が選択ゲートとフローティン
グ・ゲートを分離している。その垂直ＯＮＯ誘電体層２
３３の形成に当り、選択ゲート側壁の基礎として使用す
る多結晶シリコンの仮の側壁支持層２２０を除去した
後、多結晶シリコンの側壁（選択ゲート）１２０の垂直
面を酸化させる。仮の側壁支持層２２０を除去した後、
酸化膜による垂直ＯＮＯ誘電体層２３３をフローティン
グ・ゲート側壁１３０を形成させる垂直案内面として使
用し、第２の側壁（フローティング・ゲート１３０）を
形成する。酸化膜の異なる型と厚さを以下で開示する。
が、制御ゲート１４０の寸法と位置を示すラベル２６０
の矢印で図示された構造の形成プロセスであることが本
発明の有利な特徴である。他の構造の寸法は、寸法２６
０より小さいが、光学的リソグラフィを必要とせず、側
壁技術を使用して形成される。ゲート構造の中心では、
垂直ＯＮＯ誘電体層２３３が選択ゲートとフローティン
グ・ゲートを分離している。その垂直ＯＮＯ誘電体層２
３３の形成に当り、選択ゲート側壁の基礎として使用す
る多結晶シリコンの仮の側壁支持層２２０を除去した
後、多結晶シリコンの側壁（選択ゲート）１２０の垂直
面を酸化させる。仮の側壁支持層２２０を除去した後、
酸化膜による垂直ＯＮＯ誘電体層２３３をフローティン
グ・ゲート側壁１３０を形成させる垂直案内面として使
用し、第２の側壁（フローティング・ゲート１３０）を
形成する。酸化膜の異なる型と厚さを以下で開示する。
【０００８】ここで図２は、互いに鏡像関係でソース３
０をはさんで置かれた２つのセル構造１００と１００’
からなり、２つのセルが共通ソースを共有する１対のメ
モリ・セル３００の断面図を示している。セル１個の寸
法を矢印３０５で表し、図ではこの寸法は１．１μｍ、
チャネル長は０．５μｍ、ソース幅は０．５μｍで、ド
レイン幅は０．５μｍ、即ち、０．５μｍのレイアウト
・グラウンド・ルールを採用している。共通ソースを共
有するセル・ペアの幅を矢印３１０で表す。
０をはさんで置かれた２つのセル構造１００と１００’
からなり、２つのセルが共通ソースを共有する１対のメ
モリ・セル３００の断面図を示している。セル１個の寸
法を矢印３０５で表し、図ではこの寸法は１．１μｍ、
チャネル長は０．５μｍ、ソース幅は０．５μｍで、ド
レイン幅は０．５μｍ、即ち、０．５μｍのレイアウト
・グラウンド・ルールを採用している。共通ソースを共
有するセル・ペアの幅を矢印３１０で表す。
【０００９】ここで図３は、本発明により組立てられた
メモリ・アレイの一部分の平面図を示しており、１対の
セル３００の寸法を括弧３１０、括弧３２０で示してい
る。図を単純にするため細部をいくつか除いている。図
３の各対応する要素を図１、２と同様な数字で指示して
いる。図３の中央に括弧で表されたソース３０は、２個
の選択ゲート１２０（右上がりの斜線状陰影で図示）間
で図面の垂直方向に広がる。フローティング・ゲート１
３０は、垂直方向に分離されている必要があり、かつ隣
接セルに接触できないため、フローティング・ゲート１
３０（左上がりの斜線状陰影で図示）を、制御ゲート１
４０の画定中に図面の垂直方向に切除する。アレイ状に
水平方向に広がる制御ゲート１４０は、各セルにおい
て、フローティング・ゲート１３０上に広がり、選択ゲ
ート１２０の一部の上にも広がる。そのゲート構造の左
右に、ラベル２０の括弧で示したドレイン２個を形成す
る。図３の左側に数字７０のラベルの括弧で表されてい
る領域は、フィールド酸化膜若しくは浅い溝の分離領域
である。右上角のラベル３５０の括弧は、各セルのアク
セス制御に使用する垂直選択ゲート列１２０の接点パッ
ド３５２を含んだ領域を示している。この領域を図１
０、１１、１２、１３により詳細に図示する。設計の代
案として、より高い充填密度を達成するため、選択ゲー
トの接点パッドを配列の上面と底面間で交換できる。
メモリ・アレイの一部分の平面図を示しており、１対の
セル３００の寸法を括弧３１０、括弧３２０で示してい
る。図を単純にするため細部をいくつか除いている。図
３の各対応する要素を図１、２と同様な数字で指示して
いる。図３の中央に括弧で表されたソース３０は、２個
の選択ゲート１２０（右上がりの斜線状陰影で図示）間
で図面の垂直方向に広がる。フローティング・ゲート１
３０は、垂直方向に分離されている必要があり、かつ隣
接セルに接触できないため、フローティング・ゲート１
３０（左上がりの斜線状陰影で図示）を、制御ゲート１
４０の画定中に図面の垂直方向に切除する。アレイ状に
水平方向に広がる制御ゲート１４０は、各セルにおい
て、フローティング・ゲート１３０上に広がり、選択ゲ
ート１２０の一部の上にも広がる。そのゲート構造の左
右に、ラベル２０の括弧で示したドレイン２個を形成す
る。図３の左側に数字７０のラベルの括弧で表されてい
る領域は、フィールド酸化膜若しくは浅い溝の分離領域
である。右上角のラベル３５０の括弧は、各セルのアク
セス制御に使用する垂直選択ゲート列１２０の接点パッ
ド３５２を含んだ領域を示している。この領域を図１
０、１１、１２、１３により詳細に図示する。設計の代
案として、より高い充填密度を達成するため、選択ゲー
トの接点パッドを配列の上面と底面間で交換できる。
【００１０】図４より以下の図は一連のプロセス・フロ
ーの断面図であり、プロセスの初期段階で図２に示した
セル３００と同一領域を図示している。シリコン基板１
０に対し、公称厚１２ｎｍのパッド酸化膜の層２０５の
次に、公称厚１００ｎｍの窒化膜２１０を形成する。ゲ
ート構造の高さを決定する、公称厚４００ｎｍの多結晶
シリコン若しくはアモルファス・シリコンの層２２０を
堆積させ、この層をパターン化して図の中央に開口２２
２を形成する。この開口２２２の中において、選択ゲー
ト１２０のゲート酸化膜となる、厚さ１２ｎｍのゲート
酸化膜１２５を成長させる。同じ段階で、多結晶シリコ
ン２２０の上面と、開口２２２内のの多結晶シリコン２
２０の垂直面のそれぞれに、熱酸化膜２３０と２３２を
成長させる。化学気相成長法（ＣＶＤ）により、多結晶
シリコン１２０を、選択ゲート１２０となる開口２２２
内と多結晶シリコン２２０上に堆積させる。このとき、
図１０、１１で示す接点パターン化段階を実行する。
ーの断面図であり、プロセスの初期段階で図２に示した
セル３００と同一領域を図示している。シリコン基板１
０に対し、公称厚１２ｎｍのパッド酸化膜の層２０５の
次に、公称厚１００ｎｍの窒化膜２１０を形成する。ゲ
ート構造の高さを決定する、公称厚４００ｎｍの多結晶
シリコン若しくはアモルファス・シリコンの層２２０を
堆積させ、この層をパターン化して図の中央に開口２２
２を形成する。この開口２２２の中において、選択ゲー
ト１２０のゲート酸化膜となる、厚さ１２ｎｍのゲート
酸化膜１２５を成長させる。同じ段階で、多結晶シリコ
ン２２０の上面と、開口２２２内のの多結晶シリコン２
２０の垂直面のそれぞれに、熱酸化膜２３０と２３２を
成長させる。化学気相成長法（ＣＶＤ）により、多結晶
シリコン１２０を、選択ゲート１２０となる開口２２２
内と多結晶シリコン２２０上に堆積させる。このとき、
図１０、１１で示す接点パターン化段階を実行する。
【００１１】ここで図５は、選択ゲートになる側壁１２
０を形成するため、さらに反応性イオン・エッチング
（ＲＩＥ）による、ブランッケット・エッチバック・プ
ロセスで多結晶シリコン１２０をエッチングした後の、
２個のセル３００の同一部分を図示している。多結晶シ
リコン１２０を多結晶シリコン２２０表面より下に窪ま
せて、テトラ・エチル・オルソ珪酸塩（ＴＥＯＳ）層１
２３をほぼその多結晶シリコン１２０の回りに共形的に
形成できる点が有利な点である。熱酸化膜の層２３０の
表面より下に多結晶シリコン１２０を窪ませた側壁１２
０を形成した後、オーバ・エッチングを加える。次い
で、公称厚２０ｎｍのドライ熱酸化膜１２２を選択ゲー
ト上に成長させる。熱酸化膜には、低い界面状態密度や
高い降伏電圧といった、優れた酸化膜特性があることは
公知である。ドライ熱酸化膜の層１２２を形成した後、
厚さ１００ｎｍの化学気相成長法によるテトラ・エチル
・オルソ珪酸塩（ＣＶＤ ＴＥＯＳ）のより厚い層１２
３を堆積させ、選択ゲート１２０を分離し保護する。
０を形成するため、さらに反応性イオン・エッチング
（ＲＩＥ）による、ブランッケット・エッチバック・プ
ロセスで多結晶シリコン１２０をエッチングした後の、
２個のセル３００の同一部分を図示している。多結晶シ
リコン１２０を多結晶シリコン２２０表面より下に窪ま
せて、テトラ・エチル・オルソ珪酸塩（ＴＥＯＳ）層１
２３をほぼその多結晶シリコン１２０の回りに共形的に
形成できる点が有利な点である。熱酸化膜の層２３０の
表面より下に多結晶シリコン１２０を窪ませた側壁１２
０を形成した後、オーバ・エッチングを加える。次い
で、公称厚２０ｎｍのドライ熱酸化膜１２２を選択ゲー
ト上に成長させる。熱酸化膜には、低い界面状態密度や
高い降伏電圧といった、優れた酸化膜特性があることは
公知である。ドライ熱酸化膜の層１２２を形成した後、
厚さ１００ｎｍの化学気相成長法によるテトラ・エチル
・オルソ珪酸塩（ＣＶＤ ＴＥＯＳ）のより厚い層１２
３を堆積させ、選択ゲート１２０を分離し保護する。
【００１２】次いで図６に図示しているように、フォト
レジスト層１２７を被膜し、この層をエッチ・バック
し、図の左右にある選択ゲート１２０間のくぼみにだけ
フォトレジストが残るようにする。
レジスト層１２７を被膜し、この層をエッチ・バック
し、図の左右にある選択ゲート１２０間のくぼみにだけ
フォトレジストが残るようにする。
【００１３】選択ゲート１２０のみを残す従来の選択性
ウエット・エッチング・プロセスまたは反応性イオン・
エッチング・プロセスで、多結晶シリコン２２０とその
シリコンに関連した層２３０、２３２、２１０を除去す
る。残りのフォトレジスト１２５を除去した後、熱酸化
膜の層を選択ゲート１２０の垂直面に再成長させ、次い
で化学気相成長法による窒化膜ともう１つの酸化プロセ
スを実行し、多結晶シリコン選択ゲート１２０の垂直面
上に最終の厚さが約２０ｎｍの垂直ＯＮＯ誘電体層２３
３を形成する。垂直ＯＮＯ誘電体層２３３（絶縁層また
はＯＮＯ層として相互に参照）を形成した後で、しかも
フローティング・ゲート１３０を形成する前に、シリコ
ン基板１０の水平面のうち２つの選択ゲート１２０の左
右を洗浄し、フローティング・ゲート１３０用にトンネ
ル酸化膜２３５を厚さ約６乃至８ｎｍまで成長させる
（図７）。
ウエット・エッチング・プロセスまたは反応性イオン・
エッチング・プロセスで、多結晶シリコン２２０とその
シリコンに関連した層２３０、２３２、２１０を除去す
る。残りのフォトレジスト１２５を除去した後、熱酸化
膜の層を選択ゲート１２０の垂直面に再成長させ、次い
で化学気相成長法による窒化膜ともう１つの酸化プロセ
スを実行し、多結晶シリコン選択ゲート１２０の垂直面
上に最終の厚さが約２０ｎｍの垂直ＯＮＯ誘電体層２３
３を形成する。垂直ＯＮＯ誘電体層２３３（絶縁層また
はＯＮＯ層として相互に参照）を形成した後で、しかも
フローティング・ゲート１３０を形成する前に、シリコ
ン基板１０の水平面のうち２つの選択ゲート１２０の左
右を洗浄し、フローティング・ゲート１３０用にトンネ
ル酸化膜２３５を厚さ約６乃至８ｎｍまで成長させる
（図７）。
【００１４】次いで、図７に示すように、多結晶シリコ
ンの更にもう１つの層１３０を堆積させ、再エッチング
して、垂直ＯＮＯ誘電体層２３３に隣接して側壁１３０
を形成する。この、側壁１３０は、制御ゲ−ト１４０の
画定中に、フローティング・ゲ−ト１３０の形成のため
に切除される。
ンの更にもう１つの層１３０を堆積させ、再エッチング
して、垂直ＯＮＯ誘電体層２３３に隣接して側壁１３０
を形成する。この、側壁１３０は、制御ゲ−ト１４０の
画定中に、フローティング・ゲ−ト１３０の形成のため
に切除される。
【００１５】図１２と図１３で図示され、以下で議論さ
れるように、台地の端で選択ゲートとフローティング・
ゲートを分離する切除マスクを使用する。図８ではゲー
ト構造の基礎部分を形成した後、電源供給電圧と他の設
計パラメータに依存した適切な露光量とエネルギーで、
一般に１平方センチメートル当り１０１４から１０１６
イオンの範囲のソース／ドレインの注入材を堆積させ、
自己整合的にソースとドレインをメモリ・セルに形成す
る。次に、図６に関して議論されたＯＮＯ誘電体層２３
３と同様に、フローディング・ゲート１３０上と基板１
０の水平面上にＯＮＯ誘電体層２３７と２３７’を形成
する。
れるように、台地の端で選択ゲートとフローティング・
ゲートを分離する切除マスクを使用する。図８ではゲー
ト構造の基礎部分を形成した後、電源供給電圧と他の設
計パラメータに依存した適切な露光量とエネルギーで、
一般に１平方センチメートル当り１０１４から１０１６
イオンの範囲のソース／ドレインの注入材を堆積させ、
自己整合的にソースとドレインをメモリ・セルに形成す
る。次に、図６に関して議論されたＯＮＯ誘電体層２３
３と同様に、フローディング・ゲート１３０上と基板１
０の水平面上にＯＮＯ誘電体層２３７と２３７’を形成
する。
【００１６】次に図９で図示するように、図２で図示し
た制御ゲート構造１４０を形成するため、第４の多結晶
シリコン層１４０を堆積させ、その層をパターン化す
る。すでに議論したように、プロセスで唯一の決定的な
リソグラフィ段階は、残りのゲート構造形成に関する制
御ゲート１４０の寸法と配列である。図１と図２に図示
したように、制御ゲート１４０が選択ゲート１２０まで
広がっていかどうかは問題ではない。その理由は、ＴＥ
ＯＳ層１２３がトンネル酸化膜２３５やＯＮＯ誘電体層
２３７より厚いため、フローティング・ゲート１３０を
プログラムするのに十分に高い電圧を制御ゲート１４０
に加えても選択ゲート１２０には影響がないからであ
る。このように、この配列プロセスは比較的困難なこと
はない。図１の寸法２６０は公称値が０．５μｍであ
る。図示した実施例では、ゲート１４０の水平位置の許
容差は公称値で±０．１５μｍであり、従来技術で容易
に達成できる。図３で図示したセル間の領域で基板やフ
ィールド酸化膜までエッチングしてフローティング・ゲ
ート１３０の切除効果を持たせたオーバ・エッチングに
より、制御ゲート１４０のパターン化を行う。制御ゲー
ト１４０の公称厚は２５００オングストローム、フロー
ティング・ゲート１３０の公称厚は２０００オングスト
ロームなので、選択ゲート１４０をパターン化した後に
セル間のフローティング・ゲート１３０を切除するだけ
の適切なオーバ・エッチング量が必要である。図示した
エッチング手順は以下の通りである。最初に、多結晶シ
リコン１４０の上部にフォトレジストを塗布し、制御ゲ
−トのレジストパターンを形成した後に制御ゲート１４
０をエッチングしてフローティング・ゲ−ト１３０の上
に形成されたＯＮＯ誘電体層２３７を露出させ、次いで
ＯＮＯ誘電体層２３７を貫通させてポリシリコン１３０
をエッチングする。ＴＥＯＳ層１２３及びゲ−ト酸化膜
１２５内ではこれらの層がＯＮＯ層２３７より厚くなる
ため貫通させることなくエッチングを停止させ、最後に
選択性多結晶シリコン・エッチング・プロセスを使用し
てフローティング・ゲート１３０形成のために、多結晶
シリコン１３０の不要部分を切除エッチングする。その
後、制御ゲ−ト１４０の表面に従来の方法で、絶縁層２
４０を形成する。
た制御ゲート構造１４０を形成するため、第４の多結晶
シリコン層１４０を堆積させ、その層をパターン化す
る。すでに議論したように、プロセスで唯一の決定的な
リソグラフィ段階は、残りのゲート構造形成に関する制
御ゲート１４０の寸法と配列である。図１と図２に図示
したように、制御ゲート１４０が選択ゲート１２０まで
広がっていかどうかは問題ではない。その理由は、ＴＥ
ＯＳ層１２３がトンネル酸化膜２３５やＯＮＯ誘電体層
２３７より厚いため、フローティング・ゲート１３０を
プログラムするのに十分に高い電圧を制御ゲート１４０
に加えても選択ゲート１２０には影響がないからであ
る。このように、この配列プロセスは比較的困難なこと
はない。図１の寸法２６０は公称値が０．５μｍであ
る。図示した実施例では、ゲート１４０の水平位置の許
容差は公称値で±０．１５μｍであり、従来技術で容易
に達成できる。図３で図示したセル間の領域で基板やフ
ィールド酸化膜までエッチングしてフローティング・ゲ
ート１３０の切除効果を持たせたオーバ・エッチングに
より、制御ゲート１４０のパターン化を行う。制御ゲー
ト１４０の公称厚は２５００オングストローム、フロー
ティング・ゲート１３０の公称厚は２０００オングスト
ロームなので、選択ゲート１４０をパターン化した後に
セル間のフローティング・ゲート１３０を切除するだけ
の適切なオーバ・エッチング量が必要である。図示した
エッチング手順は以下の通りである。最初に、多結晶シ
リコン１４０の上部にフォトレジストを塗布し、制御ゲ
−トのレジストパターンを形成した後に制御ゲート１４
０をエッチングしてフローティング・ゲ−ト１３０の上
に形成されたＯＮＯ誘電体層２３７を露出させ、次いで
ＯＮＯ誘電体層２３７を貫通させてポリシリコン１３０
をエッチングする。ＴＥＯＳ層１２３及びゲ−ト酸化膜
１２５内ではこれらの層がＯＮＯ層２３７より厚くなる
ため貫通させることなくエッチングを停止させ、最後に
選択性多結晶シリコン・エッチング・プロセスを使用し
てフローティング・ゲート１３０形成のために、多結晶
シリコン１３０の不要部分を切除エッチングする。その
後、制御ゲ−ト１４０の表面に従来の方法で、絶縁層２
４０を形成する。
【００１７】ここで図１０と図１１は、選択ゲートの接
点パッド間に不要な結合を与える残りの側壁構造を変更
して、多結晶シリコン層１２０より形成した接点パッド
３５２の形成段階を図示している。これらの接点パッド
は図３に括弧３５０で表された領域に形成する。多結晶
シリコン２２０から形成したパッドをパターン化し、図
１０の下の部分に長方形の島を形成する。選択ゲート１
２０の側壁を形成する段階で、絶縁層１２５の上に多結
晶シリコン１２０が置かれている。フォトレジスト若し
くは他の何か適切な保護層により保護パッド１２１を形
成する。図面に垂直に広がっているように示された、選
択ゲ−トの側壁１２０を形成するエッチング・プロセス
では、接点パッド３５２と、接点パッド３５２を接続し
短絡する不要な側壁小片３５４が残る。数字７０でラベ
ル付けされた長方形は、パッドのパターン化中に分離と
エッチング停止層を提供するため接点領域の支持として
使用する浅い溝でできた分離またはフィールド酸化膜で
できた分離を表す。
点パッド間に不要な結合を与える残りの側壁構造を変更
して、多結晶シリコン層１２０より形成した接点パッド
３５２の形成段階を図示している。これらの接点パッド
は図３に括弧３５０で表された領域に形成する。多結晶
シリコン２２０から形成したパッドをパターン化し、図
１０の下の部分に長方形の島を形成する。選択ゲート１
２０の側壁を形成する段階で、絶縁層１２５の上に多結
晶シリコン１２０が置かれている。フォトレジスト若し
くは他の何か適切な保護層により保護パッド１２１を形
成する。図面に垂直に広がっているように示された、選
択ゲ−トの側壁１２０を形成するエッチング・プロセス
では、接点パッド３５２と、接点パッド３５２を接続し
短絡する不要な側壁小片３５４が残る。数字７０でラベ
ル付けされた長方形は、パッドのパターン化中に分離と
エッチング停止層を提供するため接点領域の支持として
使用する浅い溝でできた分離またはフィールド酸化膜で
できた分離を表す。
【００１８】図１２と図１３では、フローティング・ゲ
ートの側壁１３０が置かれた後に、不要な側壁３５４を
切除する更なる段階を実行する。パッド３５２間の領域
を露光する切除マスク３６０を置き、複合構造１２０乃
至１３０を切断する。
ートの側壁１３０が置かれた後に、不要な側壁３５４を
切除する更なる段階を実行する。パッド３５２間の領域
を露光する切除マスク３６０を置き、複合構造１２０乃
至１３０を切断する。
【００１９】ここで図１４は、図３で図示したメモリ配
列と同一部分を図示しており、１対のセル３００が点線
内で図示されている。ラベルＶd とＶs の垂直線は、メ
モリ・セルのソースとドレインへの接続線である。ソー
ス３０とドレイン２０は、図３の括弧で表されたように
基板に連続して広がっている。金属または多結晶シリコ
ンの線がドレイン上にあり、ビット線の接点を与えるた
め基板まで至っている。ソースは信号を運ばず、図では
基板に共通して接地されている。
列と同一部分を図示しており、１対のセル３００が点線
内で図示されている。ラベルＶd とＶs の垂直線は、メ
モリ・セルのソースとドレインへの接続線である。ソー
ス３０とドレイン２０は、図３の括弧で表されたように
基板に連続して広がっている。金属または多結晶シリコ
ンの線がドレイン上にあり、ビット線の接点を与えるた
め基板まで至っている。ソースは信号を運ばず、図では
基板に共通して接地されている。
【００２０】Ｖsgでラベル付けされ、数字１２０’で表
される選択ゲートの制御線は、従来のゲート記号と数字
１２０の選択ゲートに接続されている。その図式表現で
は、実際の構造で多結晶シリコンの側壁の連続片１個の
実体を図示するため、制御ゲ−ト及びフローティング・
ゲートとは異なる記号を使用する。同様に、制御ゲート
１４０とフローティング・ゲート１３０を従来形の水平
線記号で図示し、Ｖcgでラベル付けされた水平線をワー
ド線に使用する。メモリ配列のビット線はセルのドレイ
ンに接続するワイヤであり、隣どうしのトランジスタ・
セル２個を分離する。メモリ・セルのワード線は制御ゲ
ート間を接続する接続線１４０’である。その共通ソー
スは基板を接続する拡散性小片である。
される選択ゲートの制御線は、従来のゲート記号と数字
１２０の選択ゲートに接続されている。その図式表現で
は、実際の構造で多結晶シリコンの側壁の連続片１個の
実体を図示するため、制御ゲ−ト及びフローティング・
ゲートとは異なる記号を使用する。同様に、制御ゲート
１４０とフローティング・ゲート１３０を従来形の水平
線記号で図示し、Ｖcgでラベル付けされた水平線をワー
ド線に使用する。メモリ配列のビット線はセルのドレイ
ンに接続するワイヤであり、隣どうしのトランジスタ・
セル２個を分離する。メモリ・セルのワード線は制御ゲ
ート間を接続する接続線１４０’である。その共通ソー
スは基板を接続する拡散性小片である。
【００２１】ここで図１５は、本発明で組立てられた集
積回路のＥＥＰＲＯＭ４００の図式表現であり、入出力
回路４１０、高電圧誘導回路４２０及び電荷ポンプ４３
０がそれらの従来機能を実行する。電荷ポンプ４３０が
書込みと消去動作を実行するのに必要な高電圧（１０ボ
ルト）を発生することで、わずか５ボルト（またはそれ
以下）で回路が動作することを可能にする。高電圧回路
４２０は、プログラミングと消去のため使用する＋１０
ボルトと−１０ボルトを扱えるよう、十分耐えられるよ
うな従来形で作成されたトランジスタである。
積回路のＥＥＰＲＯＭ４００の図式表現であり、入出力
回路４１０、高電圧誘導回路４２０及び電荷ポンプ４３
０がそれらの従来機能を実行する。電荷ポンプ４３０が
書込みと消去動作を実行するのに必要な高電圧（１０ボ
ルト）を発生することで、わずか５ボルト（またはそれ
以下）で回路が動作することを可能にする。高電圧回路
４２０は、プログラミングと消去のため使用する＋１０
ボルトと−１０ボルトを扱えるよう、十分耐えられるよ
うな従来形で作成されたトランジスタである。
【００２２】プログラミング手順では、選択ゲート１２
０をしきい値よりわずかに上にバイアスし、制御ゲート
１４０を高電圧（１０ボルト）でバイアスする。チャネ
ルからの熱電子をソースからフローティング・ゲート１
３０へ注入する。典型的なパラメータは、Ｖs ＝０．０
ボルト、Ｖd ＝５．０ボルト、Ｖsg＝１．５ボルト、Ｖ
cg＝１０．０ボルトである。
０をしきい値よりわずかに上にバイアスし、制御ゲート
１４０を高電圧（１０ボルト）でバイアスする。チャネ
ルからの熱電子をソースからフローティング・ゲート１
３０へ注入する。典型的なパラメータは、Ｖs ＝０．０
ボルト、Ｖd ＝５．０ボルト、Ｖsg＝１．５ボルト、Ｖ
cg＝１０．０ボルトである。
【００２３】消去手順では、トンネル酸化膜２３５を通
過するＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリング
を、Ｖs ＝０．０ボルト、Ｖd ＝５．０ボルト、Ｖsg＝
０．０ボルト、Ｖcg＝−１０．０ボルトのパラメータで
使用する。
過するＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリング
を、Ｖs ＝０．０ボルト、Ｖd ＝５．０ボルト、Ｖsg＝
０．０ボルト、Ｖcg＝−１０．０ボルトのパラメータで
使用する。
【００２４】トンネル酸化膜が８ｎｍで、選択ゲートの
酸化膜が１０ｎｍのとき、読取り電流の公称値１００μ
Ａが、３ボルトのゲート電圧、従来形のプロセス・パラ
メータ及び０．５μｍの設計則に使用されるであろう。
より大きな読取り電流（及び対応するより高速な動作）
が５ボルトのゲート電圧に対して得られるであろう。典
型的な読取りパラメータは、Ｖs ＝０．０ボルト、Ｖd
＝１．５ボルト、Ｖsg＝５．０ボルト、Ｖcg＝５．０ボ
ルトである。
酸化膜が１０ｎｍのとき、読取り電流の公称値１００μ
Ａが、３ボルトのゲート電圧、従来形のプロセス・パラ
メータ及び０．５μｍの設計則に使用されるであろう。
より大きな読取り電流（及び対応するより高速な動作）
が５ボルトのゲート電圧に対して得られるであろう。典
型的な読取りパラメータは、Ｖs ＝０．０ボルト、Ｖd
＝１．５ボルト、Ｖsg＝５．０ボルト、Ｖcg＝５．０ボ
ルトである。
【００２５】開示された実施例は当該技術の範囲で容易
に変更でき、本請求項の範囲は記載した実施例に限定さ
れることを意味するものではない。
に変更でき、本請求項の範囲は記載した実施例に限定さ
れることを意味するものではない。
【００２６】
【発明の効果】フローティング・ゲートと選択ゲートが
側壁であるため、光学的リソグラフィで得られるより小
さな寸法の最終構造が得られ、それゆえ光学的リソグラ
フィで得られる寸法に制約されない高密度の、電気的に
消去可能なプログラム可能読取り専用メモリ・チップが
得られる。
側壁であるため、光学的リソグラフィで得られるより小
さな寸法の最終構造が得られ、それゆえ光学的リソグラ
フィで得られる寸法に制約されない高密度の、電気的に
消去可能なプログラム可能読取り専用メモリ・チップが
得られる。
【図１】本発明による実施例の詳細な断面図である。
【図２】本発明による１対のメモリ・セルの断面図であ
る。
る。
【図３】メモリ配列の一部分の平面図である。
【図４】組立プロセス中のセルの断面図である。
【図５】組立プロセス中のセルの断面図である。
【図６】組立プロセス中のセルの断面図である。
【図７】組立プロセス中のセルの断面図である。
【図８】組立プロセス中のセルの断面図である。
【図９】組立プロセス中のセルの断面図である。
【図１０】接点パッドを形成する、中間段階での平面図
である。
である。
【図１１】接点パッドを形成する、中間段階での平面図
である。
である。
【図１２】不要な側壁を切除する、もう１つの中間段階
での平面図である。
での平面図である。
【図１３】不要な側壁を切除する、もう１つの中間段階
での平面図である。
での平面図である。
【図１４】本発明によるメモリ・セルを図解した回路図
である。
である。
【図１５】本発明により組立られた集積回路のメモリ・
チップの全体図である。
チップの全体図である。
１０ シリコン基板 ２０ ドレイン ３０ ソース １００、１００’ ゲート構造 １２０ 選択ゲート（多結晶シリコン） １２１ 保護パッド １２２ ドライ熱酸化膜 １２３ テトラ・エチル・オルソ珪酸塩層（ＴＥＯＳ
層） １２５ ゲート酸化膜 １２７ フォトレジスト層 １３０ フローティング・ゲート（多結晶シリコン） １４０ 制御ゲート（多結晶シリコン） ２１０ 窒化膜 ２２０ 仮の側壁支持層（多結晶シリコン又はアモルフ
ァスシリコン） ２３０、２３２ 熱酸化膜 ２３３ 垂直ＯＮＯ誘電体層 ２３５ トンネル酸化膜 ２３７、２３７’ ＯＮＯ誘電体層 ３００ １対のセル ３５２ 接点パッド ３６０ 切除マスク ４００ 電気的に消去可能なプログラム可能読取り専用
メモリ（ＥＥＰＲＯＭ） ４１０ 入出力回路 ４２０ 高電圧誘導回路 ４３０ 電荷ポンプ
層） １２５ ゲート酸化膜 １２７ フォトレジスト層 １３０ フローティング・ゲート（多結晶シリコン） １４０ 制御ゲート（多結晶シリコン） ２１０ 窒化膜 ２２０ 仮の側壁支持層（多結晶シリコン又はアモルフ
ァスシリコン） ２３０、２３２ 熱酸化膜 ２３３ 垂直ＯＮＯ誘電体層 ２３５ トンネル酸化膜 ２３７、２３７’ ＯＮＯ誘電体層 ３００ １対のセル ３５２ 接点パッド ３６０ 切除マスク ４００ 電気的に消去可能なプログラム可能読取り専用
メモリ（ＥＥＰＲＯＭ） ４１０ 入出力回路 ４２０ 高電圧誘導回路 ４３０ 電荷ポンプ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チャンミン・ヒー アメリカ合衆国12524 ニューヨーク州、 フィッシュキル、スターミル・ロード 78 (72)発明者 セイキ・オグラ アメリカ合衆国12533 ニューヨーク州、 ホプウェル・ジャンクション、ロングヒ ル・ロード 50 (56)参考文献 特開 平３−112166（ＪＰ，Ａ) 特開 平３−3274（ＪＰ，Ａ) 特開 昭62−136880（ＪＰ，Ａ)
Claims (3)
- 【請求項１】選択ゲート、フローティング・ゲート及び
前記フローティング・ゲートの上面に配置された制御ゲ
ート備え、前記いずれのゲートもチャネル上でかつソー
スとドレインの間に配置されたデュアル・ゲート・トラ
ンジスタを含むＥＥＰＲＯＭセルにおいて、 前記選択ゲートと前記フローティング・ゲートは相互に
垂直の第１の絶縁層で水平方向に分離されており、前記
選択ゲートは前記第１の絶縁層に接した垂直面及び該垂
直面の反対側に傾斜面を備え、前記フローティング・ゲ
ートは前記第１の絶縁層に接した垂直面及び該垂直面の
反対側に傾斜面を備え、 前記制御ゲートは第２の絶縁層で前記フローティング・
ゲートから垂直方向に分離されていることを特徴とする
ＥＥＰＲＯＭセル。 - 【請求項２】前記選択ゲートは前記ソースに隣接して配
置され、かつゲート酸化膜で前記チャネルから垂直方向
に分離されており、 前記フローティング・ゲートは前記ドレインに隣接して
置かれ、かつトンネル酸化膜で前記チャネルから垂直方
向に分離されており、 前記制御ゲ−トは前記選択ゲ−トの上部の一部まで形成
され、かつ第３の絶縁層で前記選択ゲートから垂直方向
に分離されており、 前記ゲ−ト酸化膜、前記第２の絶縁層、前記トンネル酸
化膜及び前記第３の絶縁層のそれぞれの厚さは、前記制
御ゲ−トに所定のプログラム電圧を加えた時、前記チャ
ネルと前記フローティング・ゲート間では前記トンネル
酸化膜を経由して電子をトンネリングさせ、前記チャネ
ルと前記選択ゲ−ト間では、前記ゲート酸化膜を経由し
て電子をトンネリングさせることができないように選定
されていることを特徴とする請求項１記載のＥＥＰＲＯ
Ｍセル。 - 【請求項３】ソースとドレインがチャネルを間にしてシ
リコン基板内に形成され、 選択ゲートとフローティング・ゲートが、前記基板上で
かつ前記ソースと前記ドレイン間に並べて配置され、制
御ゲートが、前記フローティング・ゲートの電荷状態を
制御するため少なくとも前記フローティング・ゲート上
方に配置された電極構造を有するデュアル・ゲート形電
界効果トランジスタの形成方法であって、 前記チャネル上でゲート酸化膜を成長させるゲート酸化
膜成長段階と、 前記ゲート酸化膜上に多結晶シリコンの側壁選択ゲート
を仮の側壁支持層と接するように形成する段階と、 前記側壁選択ゲートの垂直面を露出するため前記側壁支
持層を除去する側壁支持層除去段階と、 前記側壁選択ゲ−トの垂直面上に側壁分離誘電体を形成
する側壁分離誘電体形成段階と、 前記チャネル上方に、前記側壁分離誘電体に隣接してト
ンネル酸化膜を成長させるトンネル酸化膜成長段階と、 前記側壁分離誘電体に隣接した側壁フローティング・ゲ
ートを形成し、前記側壁分離誘電体で分離された前記選
択ゲート及び前記フローティング・ゲートからなるデュ
アル・ゲート構造を形成するデュアル・ゲート構造形成
段階と、 前記デュアル・ゲート構造に対し自己整合的に前記基板
にソースとドレインを形成するソース・ドレイン形成段
階と、 少なくとも前記フローティング・ゲート上方に制御ゲー
トを形成する制御ゲート形成段階の各段階から形成され
る、 デュアル・ゲート形電界効果トランジスタの形成方法。
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