JP2662173B2 - 電気的に消去可能なプログラム可能読み取り専用フラッシュ・メモリ及びその形成方法 - Google Patents
電気的に消去可能なプログラム可能読み取り専用フラッシュ・メモリ及びその形成方法Info
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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- H01L29/7885—Hot carrier injection from the channel
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Description
【0001】
【産業上の利用分野】本発明は、セル・サイズが1平方
マイクロメートル以下の超高密度性を有した電気的に消
去可能なプログラム可能読取り専用メモリ・チップ(E
EPROM)の分野に関する。
マイクロメートル以下の超高密度性を有した電気的に消
去可能なプログラム可能読取り専用メモリ・チップ(E
EPROM)の分野に関する。
【0002】
【従来の技術】従来のEEPROM技術では、集積回路
チップ上へより効率的にセルを充填するために、セル・
サイズを減少させることが長らく考えられてきた。米国
特許5、041、886では、フローティング・ゲート
と制御ゲート両方を適切に置いて形成した後、多結晶シ
リコンの側壁から形成された隣接選択ゲートを持つ、ス
タック・フローティング・ゲート/制御ゲート・システ
ムを有した、中密度(128キロビット)EEPROM
セルを開示している。このセルにはセル面積サイズを減
少させる公知の利点があるが、その理由は側壁が従来の
スタック以下の面積を持つからである。上記特許では、
選択ゲートと制御ゲートを同一のワード線により制御す
る。
チップ上へより効率的にセルを充填するために、セル・
サイズを減少させることが長らく考えられてきた。米国
特許5、041、886では、フローティング・ゲート
と制御ゲート両方を適切に置いて形成した後、多結晶シ
リコンの側壁から形成された隣接選択ゲートを持つ、ス
タック・フローティング・ゲート/制御ゲート・システ
ムを有した、中密度(128キロビット)EEPROM
セルを開示している。このセルにはセル面積サイズを減
少させる公知の利点があるが、その理由は側壁が従来の
スタック以下の面積を持つからである。上記特許では、
選択ゲートと制御ゲートを同一のワード線により制御す
る。
【0003】高密度・高速動作用の補助ゲートを持つわ
ずか5ボルトの仮想接地フラッシュ・セルと題した、I
DEM91−319のYamauchiらの記事は、側
壁形フローティング・ゲートに隣接した平面形選択ゲー
トを持つEEPROMを開示している。
ずか5ボルトの仮想接地フラッシュ・セルと題した、I
DEM91−319のYamauchiらの記事は、側
壁形フローティング・ゲートに隣接した平面形選択ゲー
トを持つEEPROMを開示している。
【0004】
【発明が解決しようとする課題】本発明の目的は、光学
的リソグラフィで得られるより小さな寸法の構造を持
つ、128メガ・ビット・メモリ・チップ用の改良形E
EPROMセルを提供することである。
的リソグラフィで得られるより小さな寸法の構造を持
つ、128メガ・ビット・メモリ・チップ用の改良形E
EPROMセルを提供することである。
【0005】
【課題を解決するための手段】本発明では、フローティ
ング・ゲートと制御ゲート両方を多結晶シリコン(po
ly)製の側壁から形成し、それ自体多結晶シリコン製
の側壁(sidewall)の垂直エッジ上に形成した
薄い垂直の酸化膜メンバのみで分離した、128メガ・
ビット・メモリ・チップ用の改良形EPROMセルが提
供される。ここで、用語「側壁」は、本明細書におい
て、基板上に形成されその一部に垂直な面を有する構造
体の意味で使用する。
ング・ゲートと制御ゲート両方を多結晶シリコン(po
ly)製の側壁から形成し、それ自体多結晶シリコン製
の側壁(sidewall)の垂直エッジ上に形成した
薄い垂直の酸化膜メンバのみで分離した、128メガ・
ビット・メモリ・チップ用の改良形EPROMセルが提
供される。ここで、用語「側壁」は、本明細書におい
て、基板上に形成されその一部に垂直な面を有する構造
体の意味で使用する。
【0006】
【実施例】ここで図1は、選択ゲート120、フローテ
ィング・ゲート130及び制御ゲート140からなるゲ
ート構造100を、集積回路のシリコン基板10に形成
したソース30とドレイン20の間に配置したデュアル
・ゲート金属酸化膜トランジスタの詳細を示している図
である。図の左側では、選択ゲート120がセルのアク
セスを許可する通常の電気動作を受け持つ。選択ゲート
は、仮の側壁支持層の垂直面に隣接して形成された垂直
面及び斜面を持つ。図の右側のフローティング・ゲート
130にはトランジスタをオン、オフする蓄積電荷があ
り、ソース30とドレイン20間の電気経路を存在させ
たり、封鎖したりする。フローティングゲート130
も、ゲ−ト構造中央にある垂直ONO誘電体層233に
隣接した垂直面と傾斜面を持つ。その構造の上面では、
当該技術で公知のように、制御ゲート140がフローテ
ィング・ゲート130の電荷状態を制御している。
ィング・ゲート130及び制御ゲート140からなるゲ
ート構造100を、集積回路のシリコン基板10に形成
したソース30とドレイン20の間に配置したデュアル
・ゲート金属酸化膜トランジスタの詳細を示している図
である。図の左側では、選択ゲート120がセルのアク
セスを許可する通常の電気動作を受け持つ。選択ゲート
は、仮の側壁支持層の垂直面に隣接して形成された垂直
面及び斜面を持つ。図の右側のフローティング・ゲート
130にはトランジスタをオン、オフする蓄積電荷があ
り、ソース30とドレイン20間の電気経路を存在させ
たり、封鎖したりする。フローティングゲート130
も、ゲ−ト構造中央にある垂直ONO誘電体層233に
隣接した垂直面と傾斜面を持つ。その構造の上面では、
当該技術で公知のように、制御ゲート140がフローテ
ィング・ゲート130の電荷状態を制御している。
【0007】唯一の決定的なリソグラフィ・プロセス
が、制御ゲート140の寸法と位置を示すラベル260
の矢印で図示された構造の形成プロセスであることが本
発明の有利な特徴である。他の構造の寸法は、寸法26
0より小さいが、光学的リソグラフィを必要とせず、側
壁技術を使用して形成される。ゲート構造の中心では、
垂直ONO誘電体層233が選択ゲートとフローティン
グ・ゲートを分離している。その垂直ONO誘電体層2
33の形成に当り、選択ゲート側壁の基礎として使用す
る多結晶シリコンの仮の側壁支持層220を除去した
後、多結晶シリコンの側壁(選択ゲート)120の垂直
面を酸化させる。仮の側壁支持層220を除去した後、
酸化膜による垂直ONO誘電体層233をフローティン
グ・ゲート側壁130を形成させる垂直案内面として使
用し、第2の側壁(フローティング・ゲート130)を
形成する。酸化膜の異なる型と厚さを以下で開示する。
が、制御ゲート140の寸法と位置を示すラベル260
の矢印で図示された構造の形成プロセスであることが本
発明の有利な特徴である。他の構造の寸法は、寸法26
0より小さいが、光学的リソグラフィを必要とせず、側
壁技術を使用して形成される。ゲート構造の中心では、
垂直ONO誘電体層233が選択ゲートとフローティン
グ・ゲートを分離している。その垂直ONO誘電体層2
33の形成に当り、選択ゲート側壁の基礎として使用す
る多結晶シリコンの仮の側壁支持層220を除去した
後、多結晶シリコンの側壁(選択ゲート)120の垂直
面を酸化させる。仮の側壁支持層220を除去した後、
酸化膜による垂直ONO誘電体層233をフローティン
グ・ゲート側壁130を形成させる垂直案内面として使
用し、第2の側壁(フローティング・ゲート130)を
形成する。酸化膜の異なる型と厚さを以下で開示する。
【0008】ここで図2は、互いに鏡像関係でソース3
0をはさんで置かれた2つのセル構造100と100’
からなり、2つのセルが共通ソースを共有する1対のメ
モリ・セル300の断面図を示している。セル1個の寸
法を矢印305で表し、図ではこの寸法は1.1μm、
チャネル長は0.5μm、ソース幅は0.5μmで、ド
レイン幅は0.5μm、即ち、0.5μmのレイアウト
・グラウンド・ルールを採用している。共通ソースを共
有するセル・ペアの幅を矢印310で表す。
0をはさんで置かれた2つのセル構造100と100’
からなり、2つのセルが共通ソースを共有する1対のメ
モリ・セル300の断面図を示している。セル1個の寸
法を矢印305で表し、図ではこの寸法は1.1μm、
チャネル長は0.5μm、ソース幅は0.5μmで、ド
レイン幅は0.5μm、即ち、0.5μmのレイアウト
・グラウンド・ルールを採用している。共通ソースを共
有するセル・ペアの幅を矢印310で表す。
【0009】ここで図3は、本発明により組立てられた
メモリ・アレイの一部分の平面図を示しており、1対の
セル300の寸法を括弧310、括弧320で示してい
る。図を単純にするため細部をいくつか除いている。図
3の各対応する要素を図1、2と同様な数字で指示して
いる。図3の中央に括弧で表されたソース30は、2個
の選択ゲート120(右上がりの斜線状陰影で図示)間
で図面の垂直方向に広がる。フローティング・ゲート1
30は、垂直方向に分離されている必要があり、かつ隣
接セルに接触できないため、フローティング・ゲート1
30(左上がりの斜線状陰影で図示)を、制御ゲート1
40の画定中に図面の垂直方向に切除する。アレイ状に
水平方向に広がる制御ゲート140は、各セルにおい
て、フローティング・ゲート130上に広がり、選択ゲ
ート120の一部の上にも広がる。そのゲート構造の左
右に、ラベル20の括弧で示したドレイン2個を形成す
る。図3の左側に数字70のラベルの括弧で表されてい
る領域は、フィールド酸化膜若しくは浅い溝の分離領域
である。右上角のラベル350の括弧は、各セルのアク
セス制御に使用する垂直選択ゲート列120の接点パッ
ド352を含んだ領域を示している。この領域を図1
0、11、12、13により詳細に図示する。設計の代
案として、より高い充填密度を達成するため、選択ゲー
トの接点パッドを配列の上面と底面間で交換できる。
メモリ・アレイの一部分の平面図を示しており、1対の
セル300の寸法を括弧310、括弧320で示してい
る。図を単純にするため細部をいくつか除いている。図
3の各対応する要素を図1、2と同様な数字で指示して
いる。図3の中央に括弧で表されたソース30は、2個
の選択ゲート120(右上がりの斜線状陰影で図示)間
で図面の垂直方向に広がる。フローティング・ゲート1
30は、垂直方向に分離されている必要があり、かつ隣
接セルに接触できないため、フローティング・ゲート1
30(左上がりの斜線状陰影で図示)を、制御ゲート1
40の画定中に図面の垂直方向に切除する。アレイ状に
水平方向に広がる制御ゲート140は、各セルにおい
て、フローティング・ゲート130上に広がり、選択ゲ
ート120の一部の上にも広がる。そのゲート構造の左
右に、ラベル20の括弧で示したドレイン2個を形成す
る。図3の左側に数字70のラベルの括弧で表されてい
る領域は、フィールド酸化膜若しくは浅い溝の分離領域
である。右上角のラベル350の括弧は、各セルのアク
セス制御に使用する垂直選択ゲート列120の接点パッ
ド352を含んだ領域を示している。この領域を図1
0、11、12、13により詳細に図示する。設計の代
案として、より高い充填密度を達成するため、選択ゲー
トの接点パッドを配列の上面と底面間で交換できる。
【0010】図4より以下の図は一連のプロセス・フロ
ーの断面図であり、プロセスの初期段階で図2に示した
セル300と同一領域を図示している。シリコン基板1
0に対し、公称厚12nmのパッド酸化膜の層205の
次に、公称厚100nmの窒化膜210を形成する。ゲ
ート構造の高さを決定する、公称厚400nmの多結晶
シリコン若しくはアモルファス・シリコンの層220を
堆積させ、この層をパターン化して図の中央に開口22
2を形成する。この開口222の中において、選択ゲー
ト120のゲート酸化膜となる、厚さ12nmのゲート
酸化膜125を成長させる。同じ段階で、多結晶シリコ
ン220の上面と、開口222内のの多結晶シリコン2
20の垂直面のそれぞれに、熱酸化膜230と232を
成長させる。化学気相成長法(CVD)により、多結晶
シリコン120を、選択ゲート120となる開口222
内と多結晶シリコン220上に堆積させる。このとき、
図10、11で示す接点パターン化段階を実行する。
ーの断面図であり、プロセスの初期段階で図2に示した
セル300と同一領域を図示している。シリコン基板1
0に対し、公称厚12nmのパッド酸化膜の層205の
次に、公称厚100nmの窒化膜210を形成する。ゲ
ート構造の高さを決定する、公称厚400nmの多結晶
シリコン若しくはアモルファス・シリコンの層220を
堆積させ、この層をパターン化して図の中央に開口22
2を形成する。この開口222の中において、選択ゲー
ト120のゲート酸化膜となる、厚さ12nmのゲート
酸化膜125を成長させる。同じ段階で、多結晶シリコ
ン220の上面と、開口222内のの多結晶シリコン2
20の垂直面のそれぞれに、熱酸化膜230と232を
成長させる。化学気相成長法(CVD)により、多結晶
シリコン120を、選択ゲート120となる開口222
内と多結晶シリコン220上に堆積させる。このとき、
図10、11で示す接点パターン化段階を実行する。
【0011】ここで図5は、選択ゲートになる側壁12
0を形成するため、さらに反応性イオン・エッチング
(RIE)による、ブランッケット・エッチバック・プ
ロセスで多結晶シリコン120をエッチングした後の、
2個のセル300の同一部分を図示している。多結晶シ
リコン120を多結晶シリコン220表面より下に窪ま
せて、テトラ・エチル・オルソ珪酸塩(TEOS)層1
23をほぼその多結晶シリコン120の回りに共形的に
形成できる点が有利な点である。熱酸化膜の層230の
表面より下に多結晶シリコン120を窪ませた側壁12
0を形成した後、オーバ・エッチングを加える。次い
で、公称厚20nmのドライ熱酸化膜122を選択ゲー
ト上に成長させる。熱酸化膜には、低い界面状態密度や
高い降伏電圧といった、優れた酸化膜特性があることは
公知である。ドライ熱酸化膜の層122を形成した後、
厚さ100nmの化学気相成長法によるテトラ・エチル
・オルソ珪酸塩(CVD TEOS)のより厚い層12
3を堆積させ、選択ゲート120を分離し保護する。
0を形成するため、さらに反応性イオン・エッチング
(RIE)による、ブランッケット・エッチバック・プ
ロセスで多結晶シリコン120をエッチングした後の、
2個のセル300の同一部分を図示している。多結晶シ
リコン120を多結晶シリコン220表面より下に窪ま
せて、テトラ・エチル・オルソ珪酸塩(TEOS)層1
23をほぼその多結晶シリコン120の回りに共形的に
形成できる点が有利な点である。熱酸化膜の層230の
表面より下に多結晶シリコン120を窪ませた側壁12
0を形成した後、オーバ・エッチングを加える。次い
で、公称厚20nmのドライ熱酸化膜122を選択ゲー
ト上に成長させる。熱酸化膜には、低い界面状態密度や
高い降伏電圧といった、優れた酸化膜特性があることは
公知である。ドライ熱酸化膜の層122を形成した後、
厚さ100nmの化学気相成長法によるテトラ・エチル
・オルソ珪酸塩(CVD TEOS)のより厚い層12
3を堆積させ、選択ゲート120を分離し保護する。
【0012】次いで図6に図示しているように、フォト
レジスト層127を被膜し、この層をエッチ・バック
し、図の左右にある選択ゲート120間のくぼみにだけ
フォトレジストが残るようにする。
レジスト層127を被膜し、この層をエッチ・バック
し、図の左右にある選択ゲート120間のくぼみにだけ
フォトレジストが残るようにする。
【0013】選択ゲート120のみを残す従来の選択性
ウエット・エッチング・プロセスまたは反応性イオン・
エッチング・プロセスで、多結晶シリコン220とその
シリコンに関連した層230、232、210を除去す
る。残りのフォトレジスト125を除去した後、熱酸化
膜の層を選択ゲート120の垂直面に再成長させ、次い
で化学気相成長法による窒化膜ともう1つの酸化プロセ
スを実行し、多結晶シリコン選択ゲート120の垂直面
上に最終の厚さが約20nmの垂直ONO誘電体層23
3を形成する。垂直ONO誘電体層233(絶縁層また
はONO層として相互に参照)を形成した後で、しかも
フローティング・ゲート130を形成する前に、シリコ
ン基板10の水平面のうち2つの選択ゲート120の左
右を洗浄し、フローティング・ゲート130用にトンネ
ル酸化膜235を厚さ約6乃至8nmまで成長させる
(図7)。
ウエット・エッチング・プロセスまたは反応性イオン・
エッチング・プロセスで、多結晶シリコン220とその
シリコンに関連した層230、232、210を除去す
る。残りのフォトレジスト125を除去した後、熱酸化
膜の層を選択ゲート120の垂直面に再成長させ、次い
で化学気相成長法による窒化膜ともう1つの酸化プロセ
スを実行し、多結晶シリコン選択ゲート120の垂直面
上に最終の厚さが約20nmの垂直ONO誘電体層23
3を形成する。垂直ONO誘電体層233(絶縁層また
はONO層として相互に参照)を形成した後で、しかも
フローティング・ゲート130を形成する前に、シリコ
ン基板10の水平面のうち2つの選択ゲート120の左
右を洗浄し、フローティング・ゲート130用にトンネ
ル酸化膜235を厚さ約6乃至8nmまで成長させる
(図7)。
【0014】次いで、図7に示すように、多結晶シリコ
ンの更にもう1つの層130を堆積させ、再エッチング
して、垂直ONO誘電体層233に隣接して側壁130
を形成する。この、側壁130は、制御ゲ−ト140の
画定中に、フローティング・ゲ−ト130の形成のため
に切除される。
ンの更にもう1つの層130を堆積させ、再エッチング
して、垂直ONO誘電体層233に隣接して側壁130
を形成する。この、側壁130は、制御ゲ−ト140の
画定中に、フローティング・ゲ−ト130の形成のため
に切除される。
【0015】図12と図13で図示され、以下で議論さ
れるように、台地の端で選択ゲートとフローティング・
ゲートを分離する切除マスクを使用する。図8ではゲー
ト構造の基礎部分を形成した後、電源供給電圧と他の設
計パラメータに依存した適切な露光量とエネルギーで、
一般に1平方センチメートル当り1014から1016
イオンの範囲のソース/ドレインの注入材を堆積させ、
自己整合的にソースとドレインをメモリ・セルに形成す
る。次に、図6に関して議論されたONO誘電体層23
3と同様に、フローディング・ゲート130上と基板1
0の水平面上にONO誘電体層237と237’を形成
する。
れるように、台地の端で選択ゲートとフローティング・
ゲートを分離する切除マスクを使用する。図8ではゲー
ト構造の基礎部分を形成した後、電源供給電圧と他の設
計パラメータに依存した適切な露光量とエネルギーで、
一般に1平方センチメートル当り1014から1016
イオンの範囲のソース/ドレインの注入材を堆積させ、
自己整合的にソースとドレインをメモリ・セルに形成す
る。次に、図6に関して議論されたONO誘電体層23
3と同様に、フローディング・ゲート130上と基板1
0の水平面上にONO誘電体層237と237’を形成
する。
【0016】次に図9で図示するように、図2で図示し
た制御ゲート構造140を形成するため、第4の多結晶
シリコン層140を堆積させ、その層をパターン化す
る。すでに議論したように、プロセスで唯一の決定的な
リソグラフィ段階は、残りのゲート構造形成に関する制
御ゲート140の寸法と配列である。図1と図2に図示
したように、制御ゲート140が選択ゲート120まで
広がっていかどうかは問題ではない。その理由は、TE
OS層123がトンネル酸化膜235やONO誘電体層
237より厚いため、フローティング・ゲート130を
プログラムするのに十分に高い電圧を制御ゲート140
に加えても選択ゲート120には影響がないからであ
る。このように、この配列プロセスは比較的困難なこと
はない。図1の寸法260は公称値が0.5μmであ
る。図示した実施例では、ゲート140の水平位置の許
容差は公称値で±0.15μmであり、従来技術で容易
に達成できる。図3で図示したセル間の領域で基板やフ
ィールド酸化膜までエッチングしてフローティング・ゲ
ート130の切除効果を持たせたオーバ・エッチングに
より、制御ゲート140のパターン化を行う。制御ゲー
ト140の公称厚は2500オングストローム、フロー
ティング・ゲート130の公称厚は2000オングスト
ロームなので、選択ゲート140をパターン化した後に
セル間のフローティング・ゲート130を切除するだけ
の適切なオーバ・エッチング量が必要である。図示した
エッチング手順は以下の通りである。最初に、多結晶シ
リコン140の上部にフォトレジストを塗布し、制御ゲ
−トのレジストパターンを形成した後に制御ゲート14
0をエッチングしてフローティング・ゲ−ト130の上
に形成されたONO誘電体層237を露出させ、次いで
ONO誘電体層237を貫通させてポリシリコン130
をエッチングする。TEOS層123及びゲ−ト酸化膜
125内ではこれらの層がONO層237より厚くなる
ため貫通させることなくエッチングを停止させ、最後に
選択性多結晶シリコン・エッチング・プロセスを使用し
てフローティング・ゲート130形成のために、多結晶
シリコン130の不要部分を切除エッチングする。その
後、制御ゲ−ト140の表面に従来の方法で、絶縁層2
40を形成する。
た制御ゲート構造140を形成するため、第4の多結晶
シリコン層140を堆積させ、その層をパターン化す
る。すでに議論したように、プロセスで唯一の決定的な
リソグラフィ段階は、残りのゲート構造形成に関する制
御ゲート140の寸法と配列である。図1と図2に図示
したように、制御ゲート140が選択ゲート120まで
広がっていかどうかは問題ではない。その理由は、TE
OS層123がトンネル酸化膜235やONO誘電体層
237より厚いため、フローティング・ゲート130を
プログラムするのに十分に高い電圧を制御ゲート140
に加えても選択ゲート120には影響がないからであ
る。このように、この配列プロセスは比較的困難なこと
はない。図1の寸法260は公称値が0.5μmであ
る。図示した実施例では、ゲート140の水平位置の許
容差は公称値で±0.15μmであり、従来技術で容易
に達成できる。図3で図示したセル間の領域で基板やフ
ィールド酸化膜までエッチングしてフローティング・ゲ
ート130の切除効果を持たせたオーバ・エッチングに
より、制御ゲート140のパターン化を行う。制御ゲー
ト140の公称厚は2500オングストローム、フロー
ティング・ゲート130の公称厚は2000オングスト
ロームなので、選択ゲート140をパターン化した後に
セル間のフローティング・ゲート130を切除するだけ
の適切なオーバ・エッチング量が必要である。図示した
エッチング手順は以下の通りである。最初に、多結晶シ
リコン140の上部にフォトレジストを塗布し、制御ゲ
−トのレジストパターンを形成した後に制御ゲート14
0をエッチングしてフローティング・ゲ−ト130の上
に形成されたONO誘電体層237を露出させ、次いで
ONO誘電体層237を貫通させてポリシリコン130
をエッチングする。TEOS層123及びゲ−ト酸化膜
125内ではこれらの層がONO層237より厚くなる
ため貫通させることなくエッチングを停止させ、最後に
選択性多結晶シリコン・エッチング・プロセスを使用し
てフローティング・ゲート130形成のために、多結晶
シリコン130の不要部分を切除エッチングする。その
後、制御ゲ−ト140の表面に従来の方法で、絶縁層2
40を形成する。
【0017】ここで図10と図11は、選択ゲートの接
点パッド間に不要な結合を与える残りの側壁構造を変更
して、多結晶シリコン層120より形成した接点パッド
352の形成段階を図示している。これらの接点パッド
は図3に括弧350で表された領域に形成する。多結晶
シリコン220から形成したパッドをパターン化し、図
10の下の部分に長方形の島を形成する。選択ゲート1
20の側壁を形成する段階で、絶縁層125の上に多結
晶シリコン120が置かれている。フォトレジスト若し
くは他の何か適切な保護層により保護パッド121を形
成する。図面に垂直に広がっているように示された、選
択ゲ−トの側壁120を形成するエッチング・プロセス
では、接点パッド352と、接点パッド352を接続し
短絡する不要な側壁小片354が残る。数字70でラベ
ル付けされた長方形は、パッドのパターン化中に分離と
エッチング停止層を提供するため接点領域の支持として
使用する浅い溝でできた分離またはフィールド酸化膜で
できた分離を表す。
点パッド間に不要な結合を与える残りの側壁構造を変更
して、多結晶シリコン層120より形成した接点パッド
352の形成段階を図示している。これらの接点パッド
は図3に括弧350で表された領域に形成する。多結晶
シリコン220から形成したパッドをパターン化し、図
10の下の部分に長方形の島を形成する。選択ゲート1
20の側壁を形成する段階で、絶縁層125の上に多結
晶シリコン120が置かれている。フォトレジスト若し
くは他の何か適切な保護層により保護パッド121を形
成する。図面に垂直に広がっているように示された、選
択ゲ−トの側壁120を形成するエッチング・プロセス
では、接点パッド352と、接点パッド352を接続し
短絡する不要な側壁小片354が残る。数字70でラベ
ル付けされた長方形は、パッドのパターン化中に分離と
エッチング停止層を提供するため接点領域の支持として
使用する浅い溝でできた分離またはフィールド酸化膜で
できた分離を表す。
【0018】図12と図13では、フローティング・ゲ
ートの側壁130が置かれた後に、不要な側壁354を
切除する更なる段階を実行する。パッド352間の領域
を露光する切除マスク360を置き、複合構造120乃
至130を切断する。
ートの側壁130が置かれた後に、不要な側壁354を
切除する更なる段階を実行する。パッド352間の領域
を露光する切除マスク360を置き、複合構造120乃
至130を切断する。
【0019】ここで図14は、図3で図示したメモリ配
列と同一部分を図示しており、1対のセル300が点線
内で図示されている。ラベルVd とVs の垂直線は、メ
モリ・セルのソースとドレインへの接続線である。ソー
ス30とドレイン20は、図3の括弧で表されたように
基板に連続して広がっている。金属または多結晶シリコ
ンの線がドレイン上にあり、ビット線の接点を与えるた
め基板まで至っている。ソースは信号を運ばず、図では
基板に共通して接地されている。
列と同一部分を図示しており、1対のセル300が点線
内で図示されている。ラベルVd とVs の垂直線は、メ
モリ・セルのソースとドレインへの接続線である。ソー
ス30とドレイン20は、図3の括弧で表されたように
基板に連続して広がっている。金属または多結晶シリコ
ンの線がドレイン上にあり、ビット線の接点を与えるた
め基板まで至っている。ソースは信号を運ばず、図では
基板に共通して接地されている。
【0020】Vsgでラベル付けされ、数字120’で表
される選択ゲートの制御線は、従来のゲート記号と数字
120の選択ゲートに接続されている。その図式表現で
は、実際の構造で多結晶シリコンの側壁の連続片1個の
実体を図示するため、制御ゲ−ト及びフローティング・
ゲートとは異なる記号を使用する。同様に、制御ゲート
140とフローティング・ゲート130を従来形の水平
線記号で図示し、Vcgでラベル付けされた水平線をワー
ド線に使用する。メモリ配列のビット線はセルのドレイ
ンに接続するワイヤであり、隣どうしのトランジスタ・
セル2個を分離する。メモリ・セルのワード線は制御ゲ
ート間を接続する接続線140’である。その共通ソー
スは基板を接続する拡散性小片である。
される選択ゲートの制御線は、従来のゲート記号と数字
120の選択ゲートに接続されている。その図式表現で
は、実際の構造で多結晶シリコンの側壁の連続片1個の
実体を図示するため、制御ゲ−ト及びフローティング・
ゲートとは異なる記号を使用する。同様に、制御ゲート
140とフローティング・ゲート130を従来形の水平
線記号で図示し、Vcgでラベル付けされた水平線をワー
ド線に使用する。メモリ配列のビット線はセルのドレイ
ンに接続するワイヤであり、隣どうしのトランジスタ・
セル2個を分離する。メモリ・セルのワード線は制御ゲ
ート間を接続する接続線140’である。その共通ソー
スは基板を接続する拡散性小片である。
【0021】ここで図15は、本発明で組立てられた集
積回路のEEPROM400の図式表現であり、入出力
回路410、高電圧誘導回路420及び電荷ポンプ43
0がそれらの従来機能を実行する。電荷ポンプ430が
書込みと消去動作を実行するのに必要な高電圧(10ボ
ルト)を発生することで、わずか5ボルト(またはそれ
以下)で回路が動作することを可能にする。高電圧回路
420は、プログラミングと消去のため使用する+10
ボルトと−10ボルトを扱えるよう、十分耐えられるよ
うな従来形で作成されたトランジスタである。
積回路のEEPROM400の図式表現であり、入出力
回路410、高電圧誘導回路420及び電荷ポンプ43
0がそれらの従来機能を実行する。電荷ポンプ430が
書込みと消去動作を実行するのに必要な高電圧(10ボ
ルト)を発生することで、わずか5ボルト(またはそれ
以下)で回路が動作することを可能にする。高電圧回路
420は、プログラミングと消去のため使用する+10
ボルトと−10ボルトを扱えるよう、十分耐えられるよ
うな従来形で作成されたトランジスタである。
【0022】プログラミング手順では、選択ゲート12
0をしきい値よりわずかに上にバイアスし、制御ゲート
140を高電圧(10ボルト)でバイアスする。チャネ
ルからの熱電子をソースからフローティング・ゲート1
30へ注入する。典型的なパラメータは、Vs =0.0
ボルト、Vd =5.0ボルト、Vsg=1.5ボルト、V
cg=10.0ボルトである。
0をしきい値よりわずかに上にバイアスし、制御ゲート
140を高電圧(10ボルト)でバイアスする。チャネ
ルからの熱電子をソースからフローティング・ゲート1
30へ注入する。典型的なパラメータは、Vs =0.0
ボルト、Vd =5.0ボルト、Vsg=1.5ボルト、V
cg=10.0ボルトである。
【0023】消去手順では、トンネル酸化膜235を通
過するFowler−Nordheimトンネリング
を、Vs =0.0ボルト、Vd =5.0ボルト、Vsg=
0.0ボルト、Vcg=−10.0ボルトのパラメータで
使用する。
過するFowler−Nordheimトンネリング
を、Vs =0.0ボルト、Vd =5.0ボルト、Vsg=
0.0ボルト、Vcg=−10.0ボルトのパラメータで
使用する。
【0024】トンネル酸化膜が8nmで、選択ゲートの
酸化膜が10nmのとき、読取り電流の公称値100μ
Aが、3ボルトのゲート電圧、従来形のプロセス・パラ
メータ及び0.5μmの設計則に使用されるであろう。
より大きな読取り電流(及び対応するより高速な動作)
が5ボルトのゲート電圧に対して得られるであろう。典
型的な読取りパラメータは、Vs =0.0ボルト、Vd
=1.5ボルト、Vsg=5.0ボルト、Vcg=5.0ボ
ルトである。
酸化膜が10nmのとき、読取り電流の公称値100μ
Aが、3ボルトのゲート電圧、従来形のプロセス・パラ
メータ及び0.5μmの設計則に使用されるであろう。
より大きな読取り電流(及び対応するより高速な動作)
が5ボルトのゲート電圧に対して得られるであろう。典
型的な読取りパラメータは、Vs =0.0ボルト、Vd
=1.5ボルト、Vsg=5.0ボルト、Vcg=5.0ボ
ルトである。
【0025】開示された実施例は当該技術の範囲で容易
に変更でき、本請求項の範囲は記載した実施例に限定さ
れることを意味するものではない。
に変更でき、本請求項の範囲は記載した実施例に限定さ
れることを意味するものではない。
【0026】
【発明の効果】フローティング・ゲートと選択ゲートが
側壁であるため、光学的リソグラフィで得られるより小
さな寸法の最終構造が得られ、それゆえ光学的リソグラ
フィで得られる寸法に制約されない高密度の、電気的に
消去可能なプログラム可能読取り専用メモリ・チップが
得られる。
側壁であるため、光学的リソグラフィで得られるより小
さな寸法の最終構造が得られ、それゆえ光学的リソグラ
フィで得られる寸法に制約されない高密度の、電気的に
消去可能なプログラム可能読取り専用メモリ・チップが
得られる。
【図1】本発明による実施例の詳細な断面図である。
【図2】本発明による1対のメモリ・セルの断面図であ
る。
る。
【図3】メモリ配列の一部分の平面図である。
【図4】組立プロセス中のセルの断面図である。
【図5】組立プロセス中のセルの断面図である。
【図6】組立プロセス中のセルの断面図である。
【図7】組立プロセス中のセルの断面図である。
【図8】組立プロセス中のセルの断面図である。
【図9】組立プロセス中のセルの断面図である。
【図10】接点パッドを形成する、中間段階での平面図
である。
である。
【図11】接点パッドを形成する、中間段階での平面図
である。
である。
【図12】不要な側壁を切除する、もう1つの中間段階
での平面図である。
での平面図である。
【図13】不要な側壁を切除する、もう1つの中間段階
での平面図である。
での平面図である。
【図14】本発明によるメモリ・セルを図解した回路図
である。
である。
【図15】本発明により組立られた集積回路のメモリ・
チップの全体図である。
チップの全体図である。
10 シリコン基板 20 ドレイン 30 ソース 100、100’ ゲート構造 120 選択ゲート(多結晶シリコン) 121 保護パッド 122 ドライ熱酸化膜 123 テトラ・エチル・オルソ珪酸塩層(TEOS
層) 125 ゲート酸化膜 127 フォトレジスト層 130 フローティング・ゲート(多結晶シリコン) 140 制御ゲート(多結晶シリコン) 210 窒化膜 220 仮の側壁支持層(多結晶シリコン又はアモルフ
ァスシリコン) 230、232 熱酸化膜 233 垂直ONO誘電体層 235 トンネル酸化膜 237、237’ ONO誘電体層 300 1対のセル 352 接点パッド 360 切除マスク 400 電気的に消去可能なプログラム可能読取り専用
メモリ(EEPROM) 410 入出力回路 420 高電圧誘導回路 430 電荷ポンプ
層) 125 ゲート酸化膜 127 フォトレジスト層 130 フローティング・ゲート(多結晶シリコン) 140 制御ゲート(多結晶シリコン) 210 窒化膜 220 仮の側壁支持層(多結晶シリコン又はアモルフ
ァスシリコン) 230、232 熱酸化膜 233 垂直ONO誘電体層 235 トンネル酸化膜 237、237’ ONO誘電体層 300 1対のセル 352 接点パッド 360 切除マスク 400 電気的に消去可能なプログラム可能読取り専用
メモリ(EEPROM) 410 入出力回路 420 高電圧誘導回路 430 電荷ポンプ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チャンミン・ヒー アメリカ合衆国12524 ニューヨーク州、 フィッシュキル、スターミル・ロード 78 (72)発明者 セイキ・オグラ アメリカ合衆国12533 ニューヨーク州、 ホプウェル・ジャンクション、ロングヒ ル・ロード 50 (56)参考文献 特開 平3−112166(JP,A) 特開 平3−3274(JP,A) 特開 昭62−136880(JP,A)
Claims (3)
- 【請求項1】選択ゲート、フローティング・ゲート及び
前記フローティング・ゲートの上面に配置された制御ゲ
ート備え、前記いずれのゲートもチャネル上でかつソー
スとドレインの間に配置されたデュアル・ゲート・トラ
ンジスタを含むEEPROMセルにおいて、 前記選択ゲートと前記フローティング・ゲートは相互に
垂直の第1の絶縁層で水平方向に分離されており、前記
選択ゲートは前記第1の絶縁層に接した垂直面及び該垂
直面の反対側に傾斜面を備え、前記フローティング・ゲ
ートは前記第1の絶縁層に接した垂直面及び該垂直面の
反対側に傾斜面を備え、 前記制御ゲートは第2の絶縁層で前記フローティング・
ゲートから垂直方向に分離されていることを特徴とする
EEPROMセル。 - 【請求項2】前記選択ゲートは前記ソースに隣接して配
置され、かつゲート酸化膜で前記チャネルから垂直方向
に分離されており、 前記フローティング・ゲートは前記ドレインに隣接して
置かれ、かつトンネル酸化膜で前記チャネルから垂直方
向に分離されており、 前記制御ゲ−トは前記選択ゲ−トの上部の一部まで形成
され、かつ第3の絶縁層で前記選択ゲートから垂直方向
に分離されており、 前記ゲ−ト酸化膜、前記第2の絶縁層、前記トンネル酸
化膜及び前記第3の絶縁層のそれぞれの厚さは、前記制
御ゲ−トに所定のプログラム電圧を加えた時、前記チャ
ネルと前記フローティング・ゲート間では前記トンネル
酸化膜を経由して電子をトンネリングさせ、前記チャネ
ルと前記選択ゲ−ト間では、前記ゲート酸化膜を経由し
て電子をトンネリングさせることができないように選定
されていることを特徴とする請求項1記載のEEPRO
Mセル。 - 【請求項3】ソースとドレインがチャネルを間にしてシ
リコン基板内に形成され、 選択ゲートとフローティング・ゲートが、前記基板上で
かつ前記ソースと前記ドレイン間に並べて配置され、制
御ゲートが、前記フローティング・ゲートの電荷状態を
制御するため少なくとも前記フローティング・ゲート上
方に配置された電極構造を有するデュアル・ゲート形電
界効果トランジスタの形成方法であって、 前記チャネル上でゲート酸化膜を成長させるゲート酸化
膜成長段階と、 前記ゲート酸化膜上に多結晶シリコンの側壁選択ゲート
を仮の側壁支持層と接するように形成する段階と、 前記側壁選択ゲートの垂直面を露出するため前記側壁支
持層を除去する側壁支持層除去段階と、 前記側壁選択ゲ−トの垂直面上に側壁分離誘電体を形成
する側壁分離誘電体形成段階と、 前記チャネル上方に、前記側壁分離誘電体に隣接してト
ンネル酸化膜を成長させるトンネル酸化膜成長段階と、 前記側壁分離誘電体に隣接した側壁フローティング・ゲ
ートを形成し、前記側壁分離誘電体で分離された前記選
択ゲート及び前記フローティング・ゲートからなるデュ
アル・ゲート構造を形成するデュアル・ゲート構造形成
段階と、 前記デュアル・ゲート構造に対し自己整合的に前記基板
にソースとドレインを形成するソース・ドレイン形成段
階と、 少なくとも前記フローティング・ゲート上方に制御ゲー
トを形成する制御ゲート形成段階の各段階から形成され
る、 デュアル・ゲート形電界効果トランジスタの形成方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/968,736 US5910912A (en) | 1992-10-30 | 1992-10-30 | Flash EEPROM with dual-sidewall gate |
US968736 | 1992-10-30 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06204495A JPH06204495A (ja) | 1994-07-22 |
JP2662173B2 true JP2662173B2 (ja) | 1997-10-08 |
Family
ID=25514692
Family Applications (1)
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