JPH0612819B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0612819B2 JPH0612819B2 JP58108740A JP10874083A JPH0612819B2 JP H0612819 B2 JPH0612819 B2 JP H0612819B2 JP 58108740 A JP58108740 A JP 58108740A JP 10874083 A JP10874083 A JP 10874083A JP H0612819 B2 JPH0612819 B2 JP H0612819B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は多結晶シリコンを第１層とし金属シリサイドを
第２層をとするゲート材料を有する半導体装置の製造方
法に関するものである。
第２層をとするゲート材料を有する半導体装置の製造方
法に関するものである。
従来例の構成とその問題点 半導体装置はますます高密度化すなわち微細化される傾
向にあり、そのための様々な問題が明らかになってきて
いる。その問題点のひとつとして、従来用いられてきた
多結晶シリコンゲートではゲート材料である多結晶シリ
コンの抵抗が高いため微細化されていくに従って配線に
よる信号の遅延をもたらすということである。この配線
遅延についてはゲート材料を多結晶シリコンからより低
抵抗である金属あるいは金属シリサイドあるいはこれら
と多結晶シリコンとの２層構造に置き換えることにより
改善が図られている。
向にあり、そのための様々な問題が明らかになってきて
いる。その問題点のひとつとして、従来用いられてきた
多結晶シリコンゲートではゲート材料である多結晶シリ
コンの抵抗が高いため微細化されていくに従って配線に
よる信号の遅延をもたらすということである。この配線
遅延についてはゲート材料を多結晶シリコンからより低
抵抗である金属あるいは金属シリサイドあるいはこれら
と多結晶シリコンとの２層構造に置き換えることにより
改善が図られている。
多結晶シリコンを低抵抗材料に置き換える場合、多結晶
シリコンゲートプロセスの特長あるいはプロセスの互換
性をできるかぎり失なわないことが望ましい。１，００
０℃程度の耐熱性を有し、ソース，ドレインのセルフア
ライン拡散が可能であるという特長を持つMoやＷのよう
な高融点金属や、上記２つの特長に加えて耐酸化性と弗
酸などに対する耐薬品性などの特長をもつ高融点金属シ
リサイドが、ゲートの配線抵抗を低くする材料として使
われ始めている。しかしながら高融点金属や高融点金属
シリサイドを多結晶シリコンと単に置き換えることはで
きない。なぜなら、高融点金属あるいは高融点金属シリ
サイドは現在では原料としての純度が悪くトランジスタ
の動作に影響を与えるNaイオンのような可動イオンを含
んでいること、またこれらの材料は多結晶シリコンと仕
事関係が異なることからトランジスタ特性が変わるとい
うことがあるからである。このような欠点を取り除くべ
く採用されているのが、多結晶シリコンを第１層、高融
点金属あるいは高融点金属シリサイドを第２層とする２
層構造である。この２層構造を採用すれば、第１層目の
多結晶シリコンの存在により第２層目の材料に含まれる
アルカリイオン等の可動イオンの拡散が防止でき、かつ
トランジスタ特性は第１層目の多結晶シリコンで規定さ
れるため多結晶シリコンゲートと変わらず、ゲート形成
以外のプロセスは多結晶シリコンゲートプロセスと同様
でよい。
シリコンゲートプロセスの特長あるいはプロセスの互換
性をできるかぎり失なわないことが望ましい。１，００
０℃程度の耐熱性を有し、ソース，ドレインのセルフア
ライン拡散が可能であるという特長を持つMoやＷのよう
な高融点金属や、上記２つの特長に加えて耐酸化性と弗
酸などに対する耐薬品性などの特長をもつ高融点金属シ
リサイドが、ゲートの配線抵抗を低くする材料として使
われ始めている。しかしながら高融点金属や高融点金属
シリサイドを多結晶シリコンと単に置き換えることはで
きない。なぜなら、高融点金属あるいは高融点金属シリ
サイドは現在では原料としての純度が悪くトランジスタ
の動作に影響を与えるNaイオンのような可動イオンを含
んでいること、またこれらの材料は多結晶シリコンと仕
事関係が異なることからトランジスタ特性が変わるとい
うことがあるからである。このような欠点を取り除くべ
く採用されているのが、多結晶シリコンを第１層、高融
点金属あるいは高融点金属シリサイドを第２層とする２
層構造である。この２層構造を採用すれば、第１層目の
多結晶シリコンの存在により第２層目の材料に含まれる
アルカリイオン等の可動イオンの拡散が防止でき、かつ
トランジスタ特性は第１層目の多結晶シリコンで規定さ
れるため多結晶シリコンゲートと変わらず、ゲート形成
以外のプロセスは多結晶シリコンゲートプロセスと同様
でよい。
上記の２層ゲート構造の従来プロセスの１例を第１図に
示す。シリコン基板１上にフィールド酸化膜２、ゲート
酸化膜３を形成したのち、 約２，０００〜３，０００ÅのＮ＋拡散された多結晶シ
リコン層４を形成する（第１図ａ）。この多結晶シリコ
ンへのＮ型不純物の導入は多結晶シリコンの堆積時に同
時に行なう場合もあり、またアンドープの多結晶シリコ
ンを推積したのちにN+拡散する場合もある。この多結晶
シリコンへのN+ドーピングはトランジスタ特性を安定化
させるためのものである。N+拡散された多結晶シリコン
上に高融点金属あるいは高融点金属シリサイド５を堆積
する(b)。たとえば、約２０００〜３０００ÅのMo Si2
をスパッタ法により堆積する。次にフォトレジストでゲ
ートパターン形成し、２層膜をエッチングする（ｃ）。
ゲートパターンの形成ののち、たとえば第２層がMo Si2
の場合には、１，０００℃，３０分の熱処理を窒素雰囲
気中で行ないMo Si2の抵抗を下げる。その後の、ソース
・ドレイン６をイオン注入にて形成し(d)、層間絶縁膜
形成、Al電極形成、パッシベーション膜形成などは通常
の多結晶シリコンゲートプロセスと同様である。
示す。シリコン基板１上にフィールド酸化膜２、ゲート
酸化膜３を形成したのち、 約２，０００〜３，０００ÅのＮ＋拡散された多結晶シ
リコン層４を形成する（第１図ａ）。この多結晶シリコ
ンへのＮ型不純物の導入は多結晶シリコンの堆積時に同
時に行なう場合もあり、またアンドープの多結晶シリコ
ンを推積したのちにN+拡散する場合もある。この多結晶
シリコンへのN+ドーピングはトランジスタ特性を安定化
させるためのものである。N+拡散された多結晶シリコン
上に高融点金属あるいは高融点金属シリサイド５を堆積
する(b)。たとえば、約２０００〜３０００ÅのMo Si2
をスパッタ法により堆積する。次にフォトレジストでゲ
ートパターン形成し、２層膜をエッチングする（ｃ）。
ゲートパターンの形成ののち、たとえば第２層がMo Si2
の場合には、１，０００℃，３０分の熱処理を窒素雰囲
気中で行ないMo Si2の抵抗を下げる。その後の、ソース
・ドレイン６をイオン注入にて形成し(d)、層間絶縁膜
形成、Al電極形成、パッシベーション膜形成などは通常
の多結晶シリコンゲートプロセスと同様である。
先に述べたように２層構造にすると、高融点金属やその
シリサイドを単独で用いる場合に比べてすぐれた特長を
有するが、以下に述べるような問題点がある。そのひと
つが、ゲート酸化膜の耐圧の劣化である。半導体装置の
製造には現在一般的に９００℃以上の熱処理が必要とさ
れ、特にゲート材料としてMo Si2，WSi2のような高融点
金属シリサイドを用いる場合にはその抵抗を下げるため
に約１，０００℃の熱処理が必要とされる。ゲート材料
形成後このような熱処理を加えると、ゲート酸化膜の耐
圧が劣化する。この耐圧劣化は、第１層多結晶シリコン
の膜厚に依存することが判明している。
シリサイドを単独で用いる場合に比べてすぐれた特長を
有するが、以下に述べるような問題点がある。そのひと
つが、ゲート酸化膜の耐圧の劣化である。半導体装置の
製造には現在一般的に９００℃以上の熱処理が必要とさ
れ、特にゲート材料としてMo Si2，WSi2のような高融点
金属シリサイドを用いる場合にはその抵抗を下げるため
に約１，０００℃の熱処理が必要とされる。ゲート材料
形成後このような熱処理を加えると、ゲート酸化膜の耐
圧が劣化する。この耐圧劣化は、第１層多結晶シリコン
の膜厚に依存することが判明している。
第２図に２５０μｍ角のＭＯＳダイオード（ゲート酸化
膜厚３５０Å）の耐圧の多結晶シリコン膜厚依存性を示
す。この図より、多結晶シリコン膜圧が約１，５００Å
以上でないとゲート酸化膜耐圧の歩留が急激に低下する
ことがわかる。半導体装置の微細化が問題となってきて
いる現在、横方向の微細化だけでなく、縦方向の微細化
または平坦化が必要とされている。ゲートとして２層構
造を用いる場合、第２層目の高融点金属あるいは高融点
金属シリサイドもゲート材料として抵抗を低くするため
ある程度の膜厚が必要とされるので第１層目の多結晶シ
リコン層もできるだけ薄く形成することが望まれる。し
かしながらゲート酸化膜耐圧の問題のためこれまでは
２，０００Å以上の多結晶シリコン層が用いられてき
た。
膜厚３５０Å）の耐圧の多結晶シリコン膜厚依存性を示
す。この図より、多結晶シリコン膜圧が約１，５００Å
以上でないとゲート酸化膜耐圧の歩留が急激に低下する
ことがわかる。半導体装置の微細化が問題となってきて
いる現在、横方向の微細化だけでなく、縦方向の微細化
または平坦化が必要とされている。ゲートとして２層構
造を用いる場合、第２層目の高融点金属あるいは高融点
金属シリサイドもゲート材料として抵抗を低くするため
ある程度の膜厚が必要とされるので第１層目の多結晶シ
リコン層もできるだけ薄く形成することが望まれる。し
かしながらゲート酸化膜耐圧の問題のためこれまでは
２，０００Å以上の多結晶シリコン層が用いられてき
た。
もうひとつの問題は、２層膜のエッチングである。フォ
トレジストをマスクにして２層膜を１度にドライエッチ
ングするが、ＣＦ４やCCl4などのガスを用いる場合、第
１層のN+拡散された多結晶シリコンのエッチング速度
が、第２層の高融点金属や高融点金属シリサイドのエッ
チング速度に比べて大きく、そのために第２層のパター
ンエッチングの内側に第１層のエッチングが進行するサ
イドエッチが生じ、第１図(c)に示すようにアンダーカ
ットの状態となる。このアンダーカットが生じた場合、
エッチング後の層間絶縁膜やAl配線の形成時に段差をお
おいきれなくなる可能性が高く、半導体装置の歩留を下
げる原因となる。
トレジストをマスクにして２層膜を１度にドライエッチ
ングするが、ＣＦ４やCCl4などのガスを用いる場合、第
１層のN+拡散された多結晶シリコンのエッチング速度
が、第２層の高融点金属や高融点金属シリサイドのエッ
チング速度に比べて大きく、そのために第２層のパター
ンエッチングの内側に第１層のエッチングが進行するサ
イドエッチが生じ、第１図(c)に示すようにアンダーカ
ットの状態となる。このアンダーカットが生じた場合、
エッチング後の層間絶縁膜やAl配線の形成時に段差をお
おいきれなくなる可能性が高く、半導体装置の歩留を下
げる原因となる。
ところで、本発明者は先に述べたゲート酸化膜耐圧が熱
処理時の多結晶シリコンのＮ型不純物の濃度に依存する
ことを見い出し、その結果第２層金属あるいは金属シリ
サイドを堆積する前の第１層多結晶シリコンのＮ型不純
物濃度を小さくすればゲート酸化膜耐圧の劣化を防ぐこ
とができることが判明した。この原因については、本発
明者は多結晶シリコンとその上層である金属あるいは金
属シリサイドとの界面反応に起因しており、多結晶シリ
コン表面の自然酸化膜の存在が耐圧劣化の原因であると
推定している。
処理時の多結晶シリコンのＮ型不純物の濃度に依存する
ことを見い出し、その結果第２層金属あるいは金属シリ
サイドを堆積する前の第１層多結晶シリコンのＮ型不純
物濃度を小さくすればゲート酸化膜耐圧の劣化を防ぐこ
とができることが判明した。この原因については、本発
明者は多結晶シリコンとその上層である金属あるいは金
属シリサイドとの界面反応に起因しており、多結晶シリ
コン表面の自然酸化膜の存在が耐圧劣化の原因であると
推定している。
また２層膜エッチングについても、多結晶シリコンの不
純物濃度が小さい程多結晶シリコンのエッチング速度が
小さくなり、アンダーカットを生じにくくすることがで
きることが判明した。
純物濃度が小さい程多結晶シリコンのエッチング速度が
小さくなり、アンダーカットを生じにくくすることがで
きることが判明した。
発明の目的 本発明は以上のような問題に鑑み、第１層多結晶シリコ
ン膜厚を約３００Åから約１５００Åとしてもゲート酸
化膜耐圧の劣化を生ぜず、かつ加工し易い低抵抗ゲート
配線を有する半導体装置の製造方法を提供することを目
的とする。
ン膜厚を約３００Åから約１５００Åとしてもゲート酸
化膜耐圧の劣化を生ぜず、かつ加工し易い低抵抗ゲート
配線を有する半導体装置の製造方法を提供することを目
的とする。
発明の構成 本発明は、ゲート絶縁膜上に第１層多結晶シリコンをア
ンドープで形成しアンドープの状態でその上に金属シリ
サイドからなる第２層を形成する工程により、その後の
熱処理によるゲート酸化膜耐圧劣化が防げ、第１層多結
晶シリコンを３００Åから１５００Åの膜厚とすること
ができ、かつ２層膜を良好にエッチングすることを可能
とする。また、２層膜を形成した後にイオン注入法、気
相拡散法、または固相拡散法により不純物をドーピング
し、熱拡散することにより、多結晶シリコンをN+化し、
多結晶シリコンゲートと同様の安定したトランジスタ特
性を得ることを可能とするものである。
ンドープで形成しアンドープの状態でその上に金属シリ
サイドからなる第２層を形成する工程により、その後の
熱処理によるゲート酸化膜耐圧劣化が防げ、第１層多結
晶シリコンを３００Åから１５００Åの膜厚とすること
ができ、かつ２層膜を良好にエッチングすることを可能
とする。また、２層膜を形成した後にイオン注入法、気
相拡散法、または固相拡散法により不純物をドーピング
し、熱拡散することにより、多結晶シリコンをN+化し、
多結晶シリコンゲートと同様の安定したトランジスタ特
性を得ることを可能とするものである。
実施例の説明 第３図に本発明の実施例を示す。シリコン基板１上にフ
ィールド酸化膜２、ゲート酸化膜３形成の後、たとえば
膜厚１，０００Ａの多結晶シリコン４′をアンドープで
形成する(a)。
ィールド酸化膜２、ゲート酸化膜３形成の後、たとえば
膜厚１，０００Ａの多結晶シリコン４′をアンドープで
形成する(a)。
次にたとえば２，０００ÅのMo Si2膜５をスパッタ法に
より堆積し、その上からたとえば燐を加速電圧７０Ke
V，注入量３×１０15cm-2でイオン注入７する(b)。この
状態では多結晶シリコンはまだアンドープの状態であ
る。フォトレジストでゲートパターンを形成しそれをマ
スクに２層膜のエッチングを行なう(c)。レジストを除
去した後Mo Si2膜５の抵抗を下げるための熱処理をたと
えば１０００℃，３０分間窒素雰囲気中で行なう。この
工程で多結晶シリコン４′は隣の熱拡散によりＮ＋ドー
プされたシリコン４となる(d)。こうして４，５よりな
るゲート電極が作成される。その後のイオン注入による
ソース・ドレイン６の形成工程以降の工程は通常の多結
晶シリコンゲートプロセスと同様である(e)。
より堆積し、その上からたとえば燐を加速電圧７０Ke
V，注入量３×１０15cm-2でイオン注入７する(b)。この
状態では多結晶シリコンはまだアンドープの状態であ
る。フォトレジストでゲートパターンを形成しそれをマ
スクに２層膜のエッチングを行なう(c)。レジストを除
去した後Mo Si2膜５の抵抗を下げるための熱処理をたと
えば１０００℃，３０分間窒素雰囲気中で行なう。この
工程で多結晶シリコン４′は隣の熱拡散によりＮ＋ドー
プされたシリコン４となる(d)。こうして４，５よりな
るゲート電極が作成される。その後のイオン注入による
ソース・ドレイン６の形成工程以降の工程は通常の多結
晶シリコンゲートプロセスと同様である(e)。
以上に示したような、本実施例を用いれば、第１層多結
晶シリコン膜厚が１５００Å以下でもゲート酸化膜耐圧
劣化を防ぐことができる。第４図に第３図と同じＭＯＳ
ダイオードを本実施例の工程を用いて作成したときのゲ
ート酸化膜耐圧の多結晶シリコン膜厚依存性を示す。多
結晶シリコン膜厚を３００Åまで薄くしても耐圧の歩留
はほぼ１００％であることが判明した。多結晶シリコン
膜圧３００Å以下ではトランジスタ特性が多結晶シリコ
ンによって規定されなくなり、意味がなくなる。また、
多結晶シリコンのエッチング速度はN+拡散されたものに
比べアンドープでは約半分となり、ほぼMo Si2のエッチ
ング速度と同程度となることから、アンダーカットを生
じにくく、マスクパターンに忠実な２層膜パターンが形
成できた。
晶シリコン膜厚が１５００Å以下でもゲート酸化膜耐圧
劣化を防ぐことができる。第４図に第３図と同じＭＯＳ
ダイオードを本実施例の工程を用いて作成したときのゲ
ート酸化膜耐圧の多結晶シリコン膜厚依存性を示す。多
結晶シリコン膜厚を３００Åまで薄くしても耐圧の歩留
はほぼ１００％であることが判明した。多結晶シリコン
膜圧３００Å以下ではトランジスタ特性が多結晶シリコ
ンによって規定されなくなり、意味がなくなる。また、
多結晶シリコンのエッチング速度はN+拡散されたものに
比べアンドープでは約半分となり、ほぼMo Si2のエッチ
ング速度と同程度となることから、アンダーカットを生
じにくく、マスクパターンに忠実な２層膜パターンが形
成できた。
なお、実施例では第２層の材料としてMo Si2を用いた
が、W Si2，TiSi2，Ta Si2のような金属シリサイドを用
いてもよく、またこれらを組み合わせた複層構造でもよ
い。
が、W Si2，TiSi2，Ta Si2のような金属シリサイドを用
いてもよく、またこれらを組み合わせた複層構造でもよ
い。
また、２層膜形成後のドーピングにイオン注入を用いた
が、POCl3，PH3などを用いた気相拡散法や、燐化ケイ素
ガラス等を用いた固相拡散法によってもよい。ドーピン
グ種は燐に限らず、砒素等のＮ型不純物または硼素等の
Ｐ型不純物でもよい。
が、POCl3，PH3などを用いた気相拡散法や、燐化ケイ素
ガラス等を用いた固相拡散法によってもよい。ドーピン
グ種は燐に限らず、砒素等のＮ型不純物または硼素等の
Ｐ型不純物でもよい。
チャンネル長１．５μｍ、巾５μｍのテストトランジス
ターにおけるVT変動（△VT）を第５図に示す。信頼性を
試すＢＴテストは、１５０℃，１０Ｖで行った。ポリシ
リコン層なしのMo Si2単層のものでは、実線11に示すよ
うに１０００時間で１００ｍｖを越す変動があり、従来
のポリシリコン層単層のものを示す実線１２に比べ非常
に大きい。これに対して、本発明におけるもの、ポリシ
リコン層１５００Å（一点鎖線１３），３００Å（点線
１４）では、後者がやや大きなVTの変動を生じている
が、共に従来のポリシリコン単層２のバラツキの範囲内
にあった。
ターにおけるVT変動（△VT）を第５図に示す。信頼性を
試すＢＴテストは、１５０℃，１０Ｖで行った。ポリシ
リコン層なしのMo Si2単層のものでは、実線11に示すよ
うに１０００時間で１００ｍｖを越す変動があり、従来
のポリシリコン層単層のものを示す実線１２に比べ非常
に大きい。これに対して、本発明におけるもの、ポリシ
リコン層１５００Å（一点鎖線１３），３００Å（点線
１４）では、後者がやや大きなVTの変動を生じている
が、共に従来のポリシリコン単層２のバラツキの範囲内
にあった。
発明の効果 以上のように、本発明はゲート酸化膜上にアンドープの
多結晶シリコンを形成し、アンドープのままの状態でそ
の上に金属シリサイドを形成することにより、熱処理に
起因するゲート酸化膜耐圧劣化を防ぐことができる。そ
の結果第１層多結晶シリコンの膜厚を従来得られなかっ
た３００Åから１５００Åと薄くすることが可能とな
り、ゲート材料の抵抗値を高くすることなく半導体装置
の平坦化に寄与するという効果が得られる。また、多結
晶シリコンがエッチング時にアンドープ状態であること
により、２層膜のエッチングにおいてアンダーカットを
生じることがなく、エッチングによる加工が容易となる
効果を得ることができる。そして、信頼性についても問
題のないことが確認された。
多結晶シリコンを形成し、アンドープのままの状態でそ
の上に金属シリサイドを形成することにより、熱処理に
起因するゲート酸化膜耐圧劣化を防ぐことができる。そ
の結果第１層多結晶シリコンの膜厚を従来得られなかっ
た３００Åから１５００Åと薄くすることが可能とな
り、ゲート材料の抵抗値を高くすることなく半導体装置
の平坦化に寄与するという効果が得られる。また、多結
晶シリコンがエッチング時にアンドープ状態であること
により、２層膜のエッチングにおいてアンダーカットを
生じることがなく、エッチングによる加工が容易となる
効果を得ることができる。そして、信頼性についても問
題のないことが確認された。
第１図(a)〜(d)は従来プロセスの実施例を示した断面
図、第２図は従来プロセスにより作製したＭＯＳダイオ
ードのゲート酸化膜耐圧の多結晶シリコン膜厚依存性を
示す図、第３図(a)〜(e)は本発明によるプロセスの一実
施例を示した断面図、第４図は本発明によるプロセスに
より作製したMOSダイオードのゲート酸化膜耐圧の多結
晶シリコン膜厚依存性の改善例を示す図、第５図は信頼
性試験の結果を示す特性図である。 １……シリコン基板、３……ゲート酸化、４……N+多形
晶シリコン層、４′……アンドープ多結晶シリコン層、
５……金属シリサイド層
図、第２図は従来プロセスにより作製したＭＯＳダイオ
ードのゲート酸化膜耐圧の多結晶シリコン膜厚依存性を
示す図、第３図(a)〜(e)は本発明によるプロセスの一実
施例を示した断面図、第４図は本発明によるプロセスに
より作製したMOSダイオードのゲート酸化膜耐圧の多結
晶シリコン膜厚依存性の改善例を示す図、第５図は信頼
性試験の結果を示す特性図である。 １……シリコン基板、３……ゲート酸化、４……N+多形
晶シリコン層、４′……アンドープ多結晶シリコン層、
５……金属シリサイド層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡田 昌三 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 安井 十郎 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 釘宮 公一 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (56)参考文献 特開 昭57−72383（ＪＰ，Ａ)
Claims (3)
- 【請求項１】半導体基板上のゲート絶縁膜上に、約３０
０Åから約１５００Åの膜厚の多結晶シリコンよりなる
第１層、およびこの上に金属シリサイドの単層あるいは
複数層からなる第２層を形成したゲート材料を形成する
に際し、前記第１層多結晶シリコンをアンドープの状態
でその上に前記金属シリサイドからなる第２層を堆積す
る工程と、前記第２層を形成した後に前記ゲート材料に
不純物をドーピングする工程と、前記ドーピング工程の
後に熱処理を行なう工程とを有し、ゲート絶縁膜耐圧劣
化を防止したことを特徴とする半導体装置の製造方法。 - 【請求項２】金属シリサイドを高融点金属シリサイドと
する特許請求の範囲第１項記載の半導体装置の製造方
法。 - 【請求項３】ゲート材料への不純物ドーピングを、イオ
ン注入法または気相拡散法叉は固相拡散法により行なう
ことを特徴とする特許請求の範囲第１項記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58108740A JPH0612819B2 (ja) | 1983-06-16 | 1983-06-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58108740A JPH0612819B2 (ja) | 1983-06-16 | 1983-06-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60775A JPS60775A (ja) | 1985-01-05 |
| JPH0612819B2 true JPH0612819B2 (ja) | 1994-02-16 |
Family
ID=14492316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58108740A Expired - Lifetime JPH0612819B2 (ja) | 1983-06-16 | 1983-06-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612819B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4640844A (en) * | 1984-03-22 | 1987-02-03 | Siemens Aktiengesellschaft | Method for the manufacture of gate electrodes formed of double layers of metal silicides having a high melting point and doped polycrystalline silicon |
| JPS61222174A (ja) * | 1985-03-27 | 1986-10-02 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS61241977A (ja) * | 1985-04-18 | 1986-10-28 | Sharp Corp | 半導体装置の製造方法 |
| JPS61251170A (ja) * | 1985-04-30 | 1986-11-08 | Fujitsu Ltd | Ｍｉｓ型半導体装置の製造方法 |
| US4821978A (en) * | 1986-01-31 | 1989-04-18 | Daiwa Seiko, Inc. | Twin-bearing type fishing reel |
| JPH01238144A (ja) * | 1988-03-18 | 1989-09-22 | Sony Corp | 半導体装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL186352C (nl) * | 1980-08-27 | 1990-11-01 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting. |
-
1983
- 1983-06-16 JP JP58108740A patent/JPH0612819B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60775A (ja) | 1985-01-05 |
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