JP2980084B2 - 相補型ｍｏｓ半導体装置の製造方法 - Google Patents
相補型ｍｏｓ半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ｐチャンネル型ト
ランジスタおよびｎチャンネル型トランジスタを有する
相補型半導体装置の製造方法に関する。
ランジスタおよびｎチャンネル型トランジスタを有する
相補型半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体集積回路の微細化および高密度化
は不断に進められており、これにともない設計ルールも
徐々に微細化されてきている。そして、現在の設計ルー
ルは、０．２５ミクロン（ｑｕａｒｔｅｒ-ｍｉｃｒｏ
ｎ）の時代を迎えようとしている。従来のＣＭＯＳＴｒ
（相補型金属酸化膜半導体トランジスタ）のゲート電極
には、ｎＭＯＳＦＥＴ（ｎチャンネル型ＭＯＳ電解効果
トランジスタ）およびｐ（ｐチャンネル型）ＭＯＳＦＥ
Ｔに関わらず、多結晶シリコンゲートが採用されてき
た。
は不断に進められており、これにともない設計ルールも
徐々に微細化されてきている。そして、現在の設計ルー
ルは、０．２５ミクロン（ｑｕａｒｔｅｒ-ｍｉｃｒｏ
ｎ）の時代を迎えようとしている。従来のＣＭＯＳＴｒ
（相補型金属酸化膜半導体トランジスタ）のゲート電極
には、ｎＭＯＳＦＥＴ（ｎチャンネル型ＭＯＳ電解効果
トランジスタ）およびｐ（ｐチャンネル型）ＭＯＳＦＥ
Ｔに関わらず、多結晶シリコンゲートが採用されてき
た。
【０００３】たとえば、多結晶シリコンゲートは、多結
晶シリコンの形成直後にリン拡散を行うことで形成され
る。ｐＭＯＳＦＥＴにｎ+ゲートを採用する場合には製
造プロセスが短縮できるという長所があるが、ゲート長
の寸法変動に起因する閾値電圧の変動が著しく大きいと
いう重大な問題点が存在する。設計ルールが０．２５ミ
クロン以前には、電源電圧が比較的高いためにトランジ
スタの閾値電圧をある程度高く保つことで、製造ばらつ
きによるゲート長の寸法変動に起因する関値電圧の変動
に辛うじて対応することができた。
晶シリコンの形成直後にリン拡散を行うことで形成され
る。ｐＭＯＳＦＥＴにｎ+ゲートを採用する場合には製
造プロセスが短縮できるという長所があるが、ゲート長
の寸法変動に起因する閾値電圧の変動が著しく大きいと
いう重大な問題点が存在する。設計ルールが０．２５ミ
クロン以前には、電源電圧が比較的高いためにトランジ
スタの閾値電圧をある程度高く保つことで、製造ばらつ
きによるゲート長の寸法変動に起因する関値電圧の変動
に辛うじて対応することができた。
【０００４】ところが、０２５ミクロンの時代には一般
的には電源電圧が２.５Ｖ以下になることからトランジ
スタの閾値電圧を今までよりも下げる必要があり、ｐＭ
ＯＳＦＥＴにｎ+ゲートを採用する方法では、閾値電圧
が安定せず、回路動作の安定性を保証することができな
くなる。この結果として、ＭＯＳＦＥＴの製造歩留まり
が低下してしまう。
的には電源電圧が２.５Ｖ以下になることからトランジ
スタの閾値電圧を今までよりも下げる必要があり、ｐＭ
ＯＳＦＥＴにｎ+ゲートを採用する方法では、閾値電圧
が安定せず、回路動作の安定性を保証することができな
くなる。この結果として、ＭＯＳＦＥＴの製造歩留まり
が低下してしまう。
【０００５】そこで、ＣＭＯＳのゲート電極構造として
ｎＭＯＳＦＥＴに対してはｎ+ゲート、ｐＭＯＳＦＥＴ
に対してはｐ+ゲートというｐ−ｎゲートが主流になり
始めている。ゲート電極のｎ+化、ｐ+化はイオン注入に
よるｎ+およびｐ+それぞれの拡散層形成時に同時に行う
のが一般的である。さらにｐ一ｎゲートではゲート電極
の低抵抗化のために従来使用されていたタングステンポ
リサイドは不純物相互拡散が発生し、閾値電圧の変動を
起こすために使用できない。
ｎＭＯＳＦＥＴに対してはｎ+ゲート、ｐＭＯＳＦＥＴ
に対してはｐ+ゲートというｐ−ｎゲートが主流になり
始めている。ゲート電極のｎ+化、ｐ+化はイオン注入に
よるｎ+およびｐ+それぞれの拡散層形成時に同時に行う
のが一般的である。さらにｐ一ｎゲートではゲート電極
の低抵抗化のために従来使用されていたタングステンポ
リサイドは不純物相互拡散が発生し、閾値電圧の変動を
起こすために使用できない。
【０００６】そこで、ゲート電極および拡散層をｎ
+化、ｐ+化した後にチタン、コバルト等によりゲート電
極および拡散層をサリサイド（ｓａｌｉｃｉｄｅ）化す
る技術が一般的である。ＭＯＳＦＥＴの高速化にともな
い、ソースおよびドレインの拡散層の接合の深さを低減
することが要求されている。そのために、ｎ型シリコン
（ｎ一Ｓｉ）基板に浅いソースおよびドレイン接合を形
成するため、軽いボロン（Ｂ）に代え、ニフッ化ボロン
（ＢＦ2）のイオンが注入されている。
+化、ｐ+化した後にチタン、コバルト等によりゲート電
極および拡散層をサリサイド（ｓａｌｉｃｉｄｅ）化す
る技術が一般的である。ＭＯＳＦＥＴの高速化にともな
い、ソースおよびドレインの拡散層の接合の深さを低減
することが要求されている。そのために、ｎ型シリコン
（ｎ一Ｓｉ）基板に浅いソースおよびドレイン接合を形
成するため、軽いボロン（Ｂ）に代え、ニフッ化ボロン
（ＢＦ2）のイオンが注入されている。
【０００７】この高濃度ｐ型（ｐ+型）ポリシリコンの
ゲートの場合は、ソースおよびドレインの拡散領域と同
時にゲート電極にもＢＦ2のイオンが注入されていた。
ここで、図７から図９の半導体装置の断面図を用いて、
従来例のＭＯＳＦＥＴの製造工程を工程順に説明する。
ゲートの場合は、ソースおよびドレインの拡散領域と同
時にゲート電極にもＢＦ2のイオンが注入されていた。
ここで、図７から図９の半導体装置の断面図を用いて、
従来例のＭＯＳＦＥＴの製造工程を工程順に説明する。
【０００８】まず、図７（ａ）に示すように、半導体基
板７０１の一方の表面に素子分離膜７０２の領域を形成
する。次に、図７（ｂ）に示すように、リソグラフィー
技術を用いてレジスト７０３が形成され、このレジスト
７０２をマスクとして半導体基板７０１にイオン注入が
行われる。これにより、ｐウェル７０４が形成される。
板７０１の一方の表面に素子分離膜７０２の領域を形成
する。次に、図７（ｂ）に示すように、リソグラフィー
技術を用いてレジスト７０３が形成され、このレジスト
７０２をマスクとして半導体基板７０１にイオン注入が
行われる。これにより、ｐウェル７０４が形成される。
【０００９】次に、図７（ｃ）に示すようにｐウェル７
０４と同様な方法によりｎウェル７０５が形成される。
次に、図７（ｄ）に示すように、素子領域にゲート酸化
膜７０６を形成する。そして、このゲート酸化膜７０６
表面へゲート電極材料として多結晶シリコン７０７がＬ
ＰＣＶＤ（減圧化学的気相成長）法により形成される。
０４と同様な方法によりｎウェル７０５が形成される。
次に、図７（ｄ）に示すように、素子領域にゲート酸化
膜７０６を形成する。そして、このゲート酸化膜７０６
表面へゲート電極材料として多結晶シリコン７０７がＬ
ＰＣＶＤ（減圧化学的気相成長）法により形成される。
【００１０】次に、図８（ａ）に示すように、通常のフ
ォトリソグラフィ技術とエッチング技術とを用いて、ゲ
ート電極７０７ａが形成される。次に、図８（ｂ）に示
すように、必要で有ればｎＭＯＳＦＥＴ領域あるいはｐ
ＭＯＳＦＥＴ領域に選択的にＬＤＤ（Ｌｉｇｈｔｌｙ
ｄｏｐｅｄ ｄｒａｉｎ）注入が行われる。ｎＭＯＳＦ
ＥＴ領域には砒素あるいはリンを、ｐＭＯＳＦＥＴ領域
にボロンあるいはＢＦ2が注入される。そして、ＬＤＤ
層（ＬＤＤｎ-層７０８、ＬＤＤｐ-層７０９）が形成さ
れた後、通常のプロセスによりゲート電極７０７ａ側面
にサイドウォール７１０が形成される。
ォトリソグラフィ技術とエッチング技術とを用いて、ゲ
ート電極７０７ａが形成される。次に、図８（ｂ）に示
すように、必要で有ればｎＭＯＳＦＥＴ領域あるいはｐ
ＭＯＳＦＥＴ領域に選択的にＬＤＤ（Ｌｉｇｈｔｌｙ
ｄｏｐｅｄ ｄｒａｉｎ）注入が行われる。ｎＭＯＳＦ
ＥＴ領域には砒素あるいはリンを、ｐＭＯＳＦＥＴ領域
にボロンあるいはＢＦ2が注入される。そして、ＬＤＤ
層（ＬＤＤｎ-層７０８、ＬＤＤｐ-層７０９）が形成さ
れた後、通常のプロセスによりゲート電極７０７ａ側面
にサイドウォール７１０が形成される。
【００１１】次に、図８（ｃ）に示すように、所定の領
域にｎ+拡散層７１１およびｎ+ゲート電極７１３とｐ+
拡散層７１２およびｐ+ゲート電極７１４とをそれぞれ
選択的に形成する。次に、図９（ａ）に示すようにＴｉ
あるいはＣｏ等の金属を用いたサリサイド技術によりｎ
+拡散層７１１、ｎ+ゲート電極７１３、ｐ+拡散層７１
２およびｐ+ゲート電極７１４の低抵抗化を図る。
域にｎ+拡散層７１１およびｎ+ゲート電極７１３とｐ+
拡散層７１２およびｐ+ゲート電極７１４とをそれぞれ
選択的に形成する。次に、図９（ａ）に示すようにＴｉ
あるいはＣｏ等の金属を用いたサリサイド技術によりｎ
+拡散層７１１、ｎ+ゲート電極７１３、ｐ+拡散層７１
２およびｐ+ゲート電極７１４の低抵抗化を図る。
【００１２】すなわち、スパッタ法によりチタン（Ｔ
ｉ）膜が形成される。そして、ランプアニール装置等を
用いて常圧の窒素募囲気中における熱処理が行われる。
これにより、チタン膜内部には窒素が拡散され、チタン
膜が窒化チタン膜となる。一方、ｎ+ゲート電極７１
３、ｐ+ゲート電極７１４、ｎ+拡散層７１１およびｐ+
拡散層７１２のシリコンに接触されている領域のチタン
膜は、シリサイド化反応が行われ、その界面にチタンシ
リサイド層１５が形成される。このチタンシリサイド層
７１５は、たとえば６０μｍ-ｃｍ程度の電気抵抗率の
高い結晶構造のＣ４９構造チタンシリサイド膜である。
ｉ）膜が形成される。そして、ランプアニール装置等を
用いて常圧の窒素募囲気中における熱処理が行われる。
これにより、チタン膜内部には窒素が拡散され、チタン
膜が窒化チタン膜となる。一方、ｎ+ゲート電極７１
３、ｐ+ゲート電極７１４、ｎ+拡散層７１１およびｐ+
拡散層７１２のシリコンに接触されている領域のチタン
膜は、シリサイド化反応が行われ、その界面にチタンシ
リサイド層１５が形成される。このチタンシリサイド層
７１５は、たとえば６０μｍ-ｃｍ程度の電気抵抗率の
高い結晶構造のＣ４９構造チタンシリサイド膜である。
【００１３】そして、アンモニア水溶液と過酸化水素水
との混合された化学薬液でシリサイド化されていない窒
化チタン膜がエッチング除去される。これにより、前記
チタンシリサイド層１５のみがシリコンの表面に残され
る。さらに、常圧の窒素募囲気中で８５０℃程度の第２
の熱処理を６０秒程度行うと、前記したＣ４９構造のチ
タンシリサイド層は、２０μｍ-ｃｍ程度の抵抗率の低
い結晶構造のＣ５４構造のチタンシリサイド膜７１５に
変えられる。
との混合された化学薬液でシリサイド化されていない窒
化チタン膜がエッチング除去される。これにより、前記
チタンシリサイド層１５のみがシリコンの表面に残され
る。さらに、常圧の窒素募囲気中で８５０℃程度の第２
の熱処理を６０秒程度行うと、前記したＣ４９構造のチ
タンシリサイド層は、２０μｍ-ｃｍ程度の抵抗率の低
い結晶構造のＣ５４構造のチタンシリサイド膜７１５に
変えられる。
【００１４】次に、図９（ｂ）に示すように、ＣＶＤ法
を用いて層間膜であるシリコン酸化膜７１６を成膜し、
続いてＣＭＰ（化学及び機械的ポリッシング）などで平
坦化し、一般的なリソグラフィ技術とエッチング技術と
を用いてビア７１７ａを形成し、続いて選択成長法など
でビアに金属７１７を埋め込む。
を用いて層間膜であるシリコン酸化膜７１６を成膜し、
続いてＣＭＰ（化学及び機械的ポリッシング）などで平
坦化し、一般的なリソグラフィ技術とエッチング技術と
を用いてビア７１７ａを形成し、続いて選択成長法など
でビアに金属７１７を埋め込む。
【００１５】次に、図９（ｃ）に示すように、第１アル
ミ電極７１３が層間膜上にパターニングして形成され
る。結果として、所望のＣＭＯＳＦＥＴデバイスが完成
する。
ミ電極７１３が層間膜上にパターニングして形成され
る。結果として、所望のＣＭＯＳＦＥＴデバイスが完成
する。
【００１６】
【発明が解決しようとする課題】しかしながら、このｐ
一ｎゲートにも、ｐ-ゲート中のボロンがイオン注入時
や熱処理工程時にゲート酸化膜を突き抜けて、ｐＭＯＳ
ＦＥＴの閾値電圧を変動させてしまうという問題点およ
びｐＭＯＳＦＥＴのゲ‐ト耐圧歩留りが悪いという問題
がある。
一ｎゲートにも、ｐ-ゲート中のボロンがイオン注入時
や熱処理工程時にゲート酸化膜を突き抜けて、ｐＭＯＳ
ＦＥＴの閾値電圧を変動させてしまうという問題点およ
びｐＭＯＳＦＥＴのゲ‐ト耐圧歩留りが悪いという問題
がある。
【００１７】特に、ｐＭＯＳＦＥＴのゲート耐圧不良
は、ゲート酸化膜の破壊現象であり、半導体デバイスに
おいて致命的な問題となる。このゲート耐圧不良の原因
は、次の現象で説明されている。すなわち、従来例にお
いて、ゲート電極のポリシリコン中にフッ素（Ｆ）が導
入されると、ゲート酸化膜中のＢ原子の拡散係数が大き
くなる。その結果、Ｂ原子の基板への突き抜けが顕著に
なり、ＦＥＴのしきい値電圧（ＶTH）が変動する。
は、ゲート酸化膜の破壊現象であり、半導体デバイスに
おいて致命的な問題となる。このゲート耐圧不良の原因
は、次の現象で説明されている。すなわち、従来例にお
いて、ゲート電極のポリシリコン中にフッ素（Ｆ）が導
入されると、ゲート酸化膜中のＢ原子の拡散係数が大き
くなる。その結果、Ｂ原子の基板への突き抜けが顕著に
なり、ＦＥＴのしきい値電圧（ＶTH）が変動する。
【００１８】また、ゲート電極のポリシリコン中にＰ原
子が導入されると、ゲート酸化膜中のＢ原子の拡散係数
が大きくなる。この理由は以下のように考えられる。Ｐ
原子が拡散してゲート酸化膜中に導入されると、Ｐ原子
がＳｉＯ2の結合を弱めてゲート酸化膜の信頼性を低下
させると共に、ＳｉＯ2の結合が弱められているため、
ＳｉＯ2中でＢ原子が拡散しやすくなるからである。
子が導入されると、ゲート酸化膜中のＢ原子の拡散係数
が大きくなる。この理由は以下のように考えられる。Ｐ
原子が拡散してゲート酸化膜中に導入されると、Ｐ原子
がＳｉＯ2の結合を弱めてゲート酸化膜の信頼性を低下
させると共に、ＳｉＯ2の結合が弱められているため、
ＳｉＯ2中でＢ原子が拡散しやすくなるからである。
【００１９】本発明はこのような背景の下になされたも
ので、ＭＯＳＦＥＴの閾値変動がなく、かつ、ゲート酸
化膜の信頼生が向上する相補型ＭＯＳ半導体装置の製造
方法を提供することにある。
ので、ＭＯＳＦＥＴの閾値変動がなく、かつ、ゲート酸
化膜の信頼生が向上する相補型ＭＯＳ半導体装置の製造
方法を提供することにある。
【００２０】
【課題を解決するための手段】上記目的を達成するため
に、本発明によれば、半導体基板の表面に形成されたゲ
ート絶縁膜上に多結晶シリコン膜を成膜する工程と、前
記多結晶シリコンをゲート電極とし、ｎＭＯＳＦＥＴ領
域にはｎ型不純物を、ｐＭＯＳＦＥＴ領域にはｐ型不純
物をイオン注入で導入する工程と、少なくとも、前記ｐ
型不純物注入後、水素雰囲気熱処理をＨＦの沸点以上の
温度で行う工程と、前記ｎ型不純物と前記ｐ型不純物を
短時間ランプアニールで活性化する工程とを含むことを
特徴とする相補型ＭＯＳ半導体装置の製造方法である。
に、本発明によれば、半導体基板の表面に形成されたゲ
ート絶縁膜上に多結晶シリコン膜を成膜する工程と、前
記多結晶シリコンをゲート電極とし、ｎＭＯＳＦＥＴ領
域にはｎ型不純物を、ｐＭＯＳＦＥＴ領域にはｐ型不純
物をイオン注入で導入する工程と、少なくとも、前記ｐ
型不純物注入後、水素雰囲気熱処理をＨＦの沸点以上の
温度で行う工程と、前記ｎ型不純物と前記ｐ型不純物を
短時間ランプアニールで活性化する工程とを含むことを
特徴とする相補型ＭＯＳ半導体装置の製造方法である。
【００２１】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態による相補型ＭＯＳ半導体装置の製造方法につい
て説明する。図１、図２および図４は本発明の一実施形
態による相補型ＭＯＳ半導体装置の製造方法を示す断面
図である。まず、図１（ａ）に示すように、半導体基板
１０１の一方の表面に素子分離１０２を形成する。
施形態による相補型ＭＯＳ半導体装置の製造方法につい
て説明する。図１、図２および図４は本発明の一実施形
態による相補型ＭＯＳ半導体装置の製造方法を示す断面
図である。まず、図１（ａ）に示すように、半導体基板
１０１の一方の表面に素子分離１０２を形成する。
【００２２】次に、図１（ｂ）に示すように、リソグラ
フィー技術を用いてレジスト１０３を形成し、このレジ
スト１０３をマスクとしてイオン注入を行い、ｐウェル
１０４を形成する。次に、図１（ｃ）に示すように、ｐ
ウェル１０４の形成と同様なプロセスによりｎウェル１
０５の領域を形成する。
フィー技術を用いてレジスト１０３を形成し、このレジ
スト１０３をマスクとしてイオン注入を行い、ｐウェル
１０４を形成する。次に、図１（ｃ）に示すように、ｐ
ウェル１０４の形成と同様なプロセスによりｎウェル１
０５の領域を形成する。
【００２３】次に、図１（ｄ）に示すように、素子領域
にたとえば５〜６ｎｍのゲート酸化膜１０６を形成す
る。そして、このゲート酸化膜１０６上にゲ一ト電極材
科として、２００ｎｍの膜厚で多結晶シリコン１０７を
ＣＶＤ（減圧化学的気相成長）法により形成する。次
に、図２（ａ）に示すように、通常のフォトリソグラフ
ィ技術とエッチング技術とを用いて、ゲート電極１０７
ａが形成される。
にたとえば５〜６ｎｍのゲート酸化膜１０６を形成す
る。そして、このゲート酸化膜１０６上にゲ一ト電極材
科として、２００ｎｍの膜厚で多結晶シリコン１０７を
ＣＶＤ（減圧化学的気相成長）法により形成する。次
に、図２（ａ）に示すように、通常のフォトリソグラフ
ィ技術とエッチング技術とを用いて、ゲート電極１０７
ａが形成される。
【００２４】そして、図２（ｂ）に示すように、必要で
あれば、ｎＭＯＳＦＥＴ領域（ｐウェル１０４の領域）
あるいはｐＭＯＳＦＥＴ領域（ｎウェル１０５の領域）
に選択的にＬＤＤ形成のイオン注入が行われる。すなわ
ち、ｎＭＯＳＰ領域には、砒素あるいはリンを、また、
ｐＭＯＳＦＥＴ領域にはボロンあるいはＢＦ2が注入さ
れる。ＬＤＤ層（ＬＤＤｎ-層１０８、ＬＤＤｐ-層１０
９）が形成された後、ゲート電極１０７ａ側面にサイド
ウォール１１０が通常のプロセスにより形成される。
あれば、ｎＭＯＳＦＥＴ領域（ｐウェル１０４の領域）
あるいはｐＭＯＳＦＥＴ領域（ｎウェル１０５の領域）
に選択的にＬＤＤ形成のイオン注入が行われる。すなわ
ち、ｎＭＯＳＰ領域には、砒素あるいはリンを、また、
ｐＭＯＳＦＥＴ領域にはボロンあるいはＢＦ2が注入さ
れる。ＬＤＤ層（ＬＤＤｎ-層１０８、ＬＤＤｐ-層１０
９）が形成された後、ゲート電極１０７ａ側面にサイド
ウォール１１０が通常のプロセスにより形成される。
【００２５】次に、図２（ｃ）に示すように、所定の領
域にｎ+拡散層１１１およびｎ+ゲート電極１１３とｐ+
拡散層１１２およびｐ+ゲート電極１１４とがそれぞれ
選択的に形成される。たとえば、ｎＭＯＳＦＥＴ領域に
は、砒素が５０ｋｅＶ、１〜３×１０15ｃｍ-2の条件で
イオン注入される。また、たとえば、ｐＭＯＳＦＥＴ領
域には、ＢＦ2が３０ｋｅＶ、１〜３×１０15ｃｍ-2の
条件でイオン注入される。そして、水素雰囲気中におい
て熱処理が５００℃で行われる。
域にｎ+拡散層１１１およびｎ+ゲート電極１１３とｐ+
拡散層１１２およびｐ+ゲート電極１１４とがそれぞれ
選択的に形成される。たとえば、ｎＭＯＳＦＥＴ領域に
は、砒素が５０ｋｅＶ、１〜３×１０15ｃｍ-2の条件で
イオン注入される。また、たとえば、ｐＭＯＳＦＥＴ領
域には、ＢＦ2が３０ｋｅＶ、１〜３×１０15ｃｍ-2の
条件でイオン注入される。そして、水素雰囲気中におい
て熱処理が５００℃で行われる。
【００２６】水素とフッ素の反応性は高く、融点は−８
３.７℃で、水素雰囲気の熱処理によりＨＦが形成され
る。ここで、図３にｐＭＯＳのゲートの初期耐圧不良に
よる歩留まりの水素熱処理温度依存性を示す。ＨＦの沸
点２６２℃以上の温度で水素雰囲気熱処理をすることに
より、４００℃以上からＨＦ蒸気によりゲート酸化膜中
のフッ素濃度が低下し、ゲート酸化膜の歩留まりは改善
される。しかしながら、１０００℃以上の熱処理では、
再び歩留まりは低下する。これはフッ素の熱拡散が早く
なり、ＨＦ形成による蒸発効果が抑制されていると説明
できる。
３.７℃で、水素雰囲気の熱処理によりＨＦが形成され
る。ここで、図３にｐＭＯＳのゲートの初期耐圧不良に
よる歩留まりの水素熱処理温度依存性を示す。ＨＦの沸
点２６２℃以上の温度で水素雰囲気熱処理をすることに
より、４００℃以上からＨＦ蒸気によりゲート酸化膜中
のフッ素濃度が低下し、ゲート酸化膜の歩留まりは改善
される。しかしながら、１０００℃以上の熱処理では、
再び歩留まりは低下する。これはフッ素の熱拡散が早く
なり、ＨＦ形成による蒸発効果が抑制されていると説明
できる。
【００２７】次に、図４（ａ）に示すようにＴｉあるい
はＣｏ等の金属を用いたサリサイド技術によりｎ+拡散
層１１１、ｎ+ゲート電極１１３、ｐ+拡散層１１２およ
びｐ+ゲート電極１１４の低抵抗化を図る。
はＣｏ等の金属を用いたサリサイド技術によりｎ+拡散
層１１１、ｎ+ゲート電極１１３、ｐ+拡散層１１２およ
びｐ+ゲート電極１１４の低抵抗化を図る。
【００２８】すなわち、スパッタ法によりチタン（Ｔ
ｉ）膜が形成される。そして、ランプアニール装置等を
用いて常圧の窒素募囲気中における熱処理が行われる。
これにより、チタン膜内部には窒素が拡散され、チタン
膜が窒化チタン膜となる。一方、ｎ+ゲート電極１１
３、ｐ+ゲート電極１１４、ｎ+拡散層１１１およびｐ+
拡散層１１２のシリコンに接触されている領域のチタン
膜は、シリサイド化反応が行われ、その界面にチタンシ
リサイド層１５が形成される。このチタンシリサイド層
１１５は、たとえば６０μｍ-ｃｍ程度の電気抵抗率の
高い結晶構造のＣ４９構造チタンシリサイド膜である。
ｉ）膜が形成される。そして、ランプアニール装置等を
用いて常圧の窒素募囲気中における熱処理が行われる。
これにより、チタン膜内部には窒素が拡散され、チタン
膜が窒化チタン膜となる。一方、ｎ+ゲート電極１１
３、ｐ+ゲート電極１１４、ｎ+拡散層１１１およびｐ+
拡散層１１２のシリコンに接触されている領域のチタン
膜は、シリサイド化反応が行われ、その界面にチタンシ
リサイド層１５が形成される。このチタンシリサイド層
１１５は、たとえば６０μｍ-ｃｍ程度の電気抵抗率の
高い結晶構造のＣ４９構造チタンシリサイド膜である。
【００２９】そして、アンモニア水溶液と過酸化水素水
との混合された化学薬液でシリサイド化されていない窒
化チタン膜がエッチング除去される。これにより、前記
チタンシリサイド層１１５のみがシリコンの表面に残さ
れる。さらに、常圧の窒素募囲気中で８５０℃程度の第
２の熱処理を６０秒程度行うと、前記したＣ４９構造の
チタンシリサイド層は、２０μｍ-ｃｍ程度の抵抗率の
低い結晶構造のＣ５４構造のチタンシリサイド層１１５
に変えられる。
との混合された化学薬液でシリサイド化されていない窒
化チタン膜がエッチング除去される。これにより、前記
チタンシリサイド層１１５のみがシリコンの表面に残さ
れる。さらに、常圧の窒素募囲気中で８５０℃程度の第
２の熱処理を６０秒程度行うと、前記したＣ４９構造の
チタンシリサイド層は、２０μｍ-ｃｍ程度の抵抗率の
低い結晶構造のＣ５４構造のチタンシリサイド層１１５
に変えられる。
【００３０】次に、図４（ｂ）に示すように、ＣＶＤ法
を用いて層間膜であるシリコン酸化膜１１６を成膜し、
続いてＣＭＰなどで平坦化し、一般的なリソグラフィ技
術とエッチング技術とを用いてビア１１７ａを形成し、
続いて選択成長法などでビアに金属１１７を埋め込む。
を用いて層間膜であるシリコン酸化膜１１６を成膜し、
続いてＣＭＰなどで平坦化し、一般的なリソグラフィ技
術とエッチング技術とを用いてビア１１７ａを形成し、
続いて選択成長法などでビアに金属１１７を埋め込む。
【００３１】次に、図４（ｃ）に示すように、第１アル
ミ電極１１３が層間膜上にパターニングして形成され
る。結果として、所望のＣＭＯＳＦＥＴデバイスが完成
する。
ミ電極１１３が層間膜上にパターニングして形成され
る。結果として、所望のＣＭＯＳＦＥＴデバイスが完成
する。
【００３２】次に、本発明の第二の実施形態について、
図５を参照して説明する。この第二の実施形態では、水
素熱処理とイオン注入された原子の活性化熱処理とを同
一炉内で処理する方法である。図５（ａ）および図５
（ｂ）は、水素雰囲気中における熱処理と窒素雰囲気中
における熱処理とを同時におこなう熱処理時間の熱プロ
ファイルを示す。
図５を参照して説明する。この第二の実施形態では、水
素熱処理とイオン注入された原子の活性化熱処理とを同
一炉内で処理する方法である。図５（ａ）および図５
（ｂ）は、水素雰囲気中における熱処理と窒素雰囲気中
における熱処理とを同時におこなう熱処理時間の熱プロ
ファイルを示す。
【００３３】この方法は、２つの熱処理を１つの熱処理
で処理できることから、工程時間の短縮につながる。さ
らに、水素熱処理後に半導体装置を大気にさらすことな
く窒素雰囲気で熱処理ができる。そのため、基板中に残
留したＨＦガスを大気中に存在するＨ2Ｏがスペーサに
侵入し、ＨＰとＨ２０の反応によりゲート酸化膜を劣化
させることを抑制することができる。したがって、図６
に示すｐＭＯＳのゲートの初期耐圧不良による歩留まり
の水素熱処理温度依存性から判るように、ゲート酸化膜
の歩留まりは、４００℃における低温領域において改善
できる。
で処理できることから、工程時間の短縮につながる。さ
らに、水素熱処理後に半導体装置を大気にさらすことな
く窒素雰囲気で熱処理ができる。そのため、基板中に残
留したＨＦガスを大気中に存在するＨ2Ｏがスペーサに
侵入し、ＨＰとＨ２０の反応によりゲート酸化膜を劣化
させることを抑制することができる。したがって、図６
に示すｐＭＯＳのゲートの初期耐圧不良による歩留まり
の水素熱処理温度依存性から判るように、ゲート酸化膜
の歩留まりは、４００℃における低温領域において改善
できる。
【００３４】上述したように、水素とフッ素との反応性
は高く、融点は−８３.７℃で、水素雰囲気の熱処理に
よりＨＦが形成される。さらに、ＨＦの沸点２６２。Ｃ
以上の温度で水素雰囲気熱処理をすることによりポリシ
リコン中に存在するＦは、ＨＦガスとなり、大気に放出
される。ここで、ボロンがゲート酸化膜に拡散し到達す
る熱処理温度より低い温度で水素熱処理を行う。このた
め、より効果的に多結晶シリコン膜または酸化膜中のフ
ッ素濃度が低減できる。
は高く、融点は−８３.７℃で、水素雰囲気の熱処理に
よりＨＦが形成される。さらに、ＨＦの沸点２６２。Ｃ
以上の温度で水素雰囲気熱処理をすることによりポリシ
リコン中に存在するＦは、ＨＦガスとなり、大気に放出
される。ここで、ボロンがゲート酸化膜に拡散し到達す
る熱処理温度より低い温度で水素熱処理を行う。このた
め、より効果的に多結晶シリコン膜または酸化膜中のフ
ッ素濃度が低減できる。
【００３５】
【発明の効果】本発明によれば、水素雰囲気熱処理を採
用することで、ゲート電極中に含有するフッ素濃度を低
減出来、フッ素によるゲート酸化膜の劣化を抑制するこ
とができるため、ｐ一ｎゲートで形成されたＣＭＯＳに
おいて、ｐＭＯＳのゲートの初期耐圧不良による歩留ま
りの悪化を改善する効果がある。また本発明によれば、
ゲート電極のポリシリコン中におけるフッ素（Ｆ）の導
入が抑制されるため、ゲート酸化膜中におけるＢ原子の
拡散係数は変動せず、Ｂ原子の半導体基板への突き抜け
は抑制され、ＭＯＳＦＥＴのしきい値電圧（ＶTH）が安
定化する効果がある。
用することで、ゲート電極中に含有するフッ素濃度を低
減出来、フッ素によるゲート酸化膜の劣化を抑制するこ
とができるため、ｐ一ｎゲートで形成されたＣＭＯＳに
おいて、ｐＭＯＳのゲートの初期耐圧不良による歩留ま
りの悪化を改善する効果がある。また本発明によれば、
ゲート電極のポリシリコン中におけるフッ素（Ｆ）の導
入が抑制されるため、ゲート酸化膜中におけるＢ原子の
拡散係数は変動せず、Ｂ原子の半導体基板への突き抜け
は抑制され、ＭＯＳＦＥＴのしきい値電圧（ＶTH）が安
定化する効果がある。
【図１】 本発明の一実施形態による相補型半導体装置
の製造方法を示す工程順の断面図である。
の製造方法を示す工程順の断面図である。
【図２】 本発明の一実施形態による相補型半導体装置
の製造方法を示す工程順の断面図である。
の製造方法を示す工程順の断面図である。
【図３】 本発明の一実施形態におけるｐＭＯＳのゲー
トの初期耐圧不良による歩留まりの水素熱処理温度依存
性である。
トの初期耐圧不良による歩留まりの水素熱処理温度依存
性である。
【図４】 本発明の一実施形態による相補型半導体装置
の製造方法を示す工程順の断面図である。
の製造方法を示す工程順の断面図である。
【図５】 本発明における熱処理の熱プロファイルであ
る。
る。
【図６】 本発明の第二の実施形態におけるｐＭＯＳの
ゲートの初期耐圧不良による歩留まりの水素熱処理温度
依存性である。
ゲートの初期耐圧不良による歩留まりの水素熱処理温度
依存性である。
【図７】 従来例による相補型半導体装置の製造方法を
示す工程順の断面図である。
示す工程順の断面図である。
【図８】 従来例による相補型半導体装置の製造方法を
示す工程順の断面図である。
示す工程順の断面図である。
【図９】 従来例による相補型半導体装置の製造方法を
示す工程順の断面図である。
示す工程順の断面図である。
１０１ シリコン基板（半導体基板） １０２ 素子分離領域 １０３ レジスト １０４ ｐウェル １０５ ｎウェル １０６ ゲート絶縁膜（ゲート酸化膜） １０７ ポリシリコン（多結晶シリコン） １０８ ＬＤＤn-層 １０９ ＬＤＤp-層 １１０ サイドウォール １１１ ｎ+拡散層 １１２ ｐ+拡散層 １１３ ｎ+ゲート電極 １１４ ｐ+ゲート電極 １１５ シリサイド層 １１６ シリコン酸化膜 １１７ 金属ビア １１８ 第１配線層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/092 H01L 21/8238 H01L 21/265 H01L 29/78 H01L 21/336
Claims (3)
- 【請求項１】 半導体基板の表面にゲート絶縁膜を形成
する絶縁膜形成工程と、 前記ゲート絶縁膜上に多結晶シリコンを成膜する成膜工
程と、 ｎＭＯＳＦＥＴ領域にｎ型不純物をイオン注入する第１
のイオン注入工程と、 ｐＭＯＳＦＥＴ領域にｐ型不純物のフッ素含有イオン種
を用いてイオン注入する第２のイオン注入工程と、 水素雰囲気中において前記半導体基板の熱処理を行う第
１の熱処理工程と、 前記ｎ型不純物と前記ｐ型不純物とを活性化する第２の
熱処理工程と、 を含むことを特徴とする相補型ＭＯＳ半導体装置の製造
方法。 - 【請求項２】 水素雰囲気中における熱処理温度がＨＦ
の沸点以上であることを特徴とする請求項１に記載の相
補型ＭＯＳ半導体装置の製造方法。 - 【請求項３】 前記第２の注入工程におけるフッ素含有
イオン種としてフッ化ボロンを用いることを特徴とする
請求項１または請求項２に記載の相補型ＭＯＳ半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9323597A JP2980084B2 (ja) | 1997-11-25 | 1997-11-25 | 相補型ｍｏｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9323597A JP2980084B2 (ja) | 1997-11-25 | 1997-11-25 | 相補型ｍｏｓ半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11163161A JPH11163161A (ja) | 1999-06-18 |
| JP2980084B2 true JP2980084B2 (ja) | 1999-11-22 |
Family
ID=18156498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9323597A Expired - Fee Related JP2980084B2 (ja) | 1997-11-25 | 1997-11-25 | 相補型ｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2980084B2 (ja) |
-
1997
- 1997-11-25 JP JP9323597A patent/JP2980084B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11163161A (ja) | 1999-06-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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