KR20070002558A - 텅스텐폴리메탈게이트 및 그의 제조 방법 - Google Patents
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- 229910052721 tungsten Inorganic materials 0.000 title claims abstract description 75
- 239000010937 tungsten Substances 0.000 title claims abstract description 75
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 title claims abstract description 57
- 238000000034 method Methods 0.000 title claims abstract description 33
- 229910052751 metal Inorganic materials 0.000 title abstract 3
- 239000002184 metal Substances 0.000 title abstract 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 38
- 229920005591 polysilicon Polymers 0.000 claims abstract description 38
- 230000004888 barrier function Effects 0.000 claims abstract description 33
- 238000009792 diffusion process Methods 0.000 claims abstract description 31
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims abstract description 23
- 229910021342 tungsten silicide Inorganic materials 0.000 claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 claims abstract description 15
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical group [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 29
- -1 tungsten nitride Chemical class 0.000 claims description 17
- 239000000463 material Substances 0.000 claims description 15
- 239000004065 semiconductor Substances 0.000 claims description 14
- 239000004020 conductor Substances 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 4
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 239000010408 film Substances 0.000 description 16
- 229910021417 amorphous silicon Inorganic materials 0.000 description 12
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 8
- 239000007789 gas Substances 0.000 description 4
- 229910052757 nitrogen Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 229910008486 TiSix Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000012811 non-conductive material Substances 0.000 description 1
- 239000000615 nonconductor Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 150000003657 tungsten Chemical class 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명은 텅스텐과 폴리실리콘 사이에 기생 캐패시턴스 생성을 방지하기 위한 배리어물질로 TiN을 사용하는 텅스텐폴리메탈게이트 제조 공정시 텅스텐의 시트저항값을 작게 하면서 동시에 게이트의 콘택저항값의 증가를 억제할 수 있는 반도체소자의 게이트 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 게이트는 폴리실리콘과 제1확산배리어가 적층된 하부전극층; 상기 하부전극층 상의 적어도 텅스텐을 포함하는 상부전극층; 및 상기 하부전극층과 상기 상부전극층 사이에 삽입되며 상기 텅스텐의 시트저항값을 낮추면서 도전체물질인 중간전극층(텅스텐실리사이드층)을 포함한다.
텅스텐폴리메탈게이트, 텅스텐실리사이드, TiN, 확산배리어
Description
도 1은 종래기술에 따른 른 W/WN/TiN/Ti/폴리실리콘의 게이트구조에 따른 시트저항값을 비교한 도면,
도 2는 W/비정질실리콘/TiN/폴리실리콘의 게이트구조에서의 텅스텐 비저항을 비교한 도면,
도 3은 본 발명의 실시예에 따른 텅스텐폴리메탈게이트 구조를 도시한 도면,
도 4는 여러 게이트구조에 따른 시트저항값을 비교한 도면.
* 도면의 주요 부분에 대한 부호의 설명
21 : 폴리실리콘 22 : TiN/Ti
23: 텅스텐질화막 24 : 텅스텐
100 : 하부전극층 200 : 상부전극층
300 : 텅스텐실리사이드층
본 발명은 반도체 제조 기술에 관한 것으로, 특히 고속 동작이 가능한 텅스텐폴리메탈게이트 및 그의 제조 방법에 관한 것이다.
반도체메모리소자 공정시 게이트전극의 RC 지연(Resistance Capacitor Delay)의 영향에 의하여 유발되는 신호지연 현상 때문에 최근 고속 동작 속도를 요구하는 반도체 메모리 소자 공정시 새로운 게이트전극 물질과 그 구조가 요구되고 있다.
이러한 RC 지연의 영향을 줄이기 위하여 사용가능한 여러가지 게이트전극 물질 중에서 텅스텐실리사이드/폴리실리콘(WSi/Polysilicon)의 적층 구조가 주류를 이루고 있다. 즉, 텅스텐 폴리사이드 게이트(W poly-side gate) 구조가 제안되었다.
그러나, 메모리소자의 선폭(Pitch size)이 감소함에 따라 텅스텐폴리사이드 게이트가 유발하는 RC 지연또한 증가하여 100nm 이하의 하프 선폭(Half pitch size)을 요구하는 메모리소자 공정시 텅스텐실리사이드 물질보다 좋은 성능을 가진 물질이 요구되고 있는 실정이다.
그 대안으로 텅스텐/텅스텐질화막/폴리실리콘(W/WN/Polysilicon)의 적층구조와 같은 텅스텐폴리메탈게이트(W poly-metal gate)가 제시되고 있는데, 텅스텐은 텅스텐실리사이드에 비해 비저항값이 1/8 정도밖에 되지 않아 차세대 고속 메모리 소자에 사용할 수가 있는 좋은 장점이 있다.
그리고, 텅스텐폴리메탈게이트 구조에서는 텅스텐이 폴리실리콘과 직접 접촉하는 경우 후속 열공정시 텅스텐과 폴리실리콘의 반응으로 인하여 WSix가 형성되는 것을 방지하기 위하여 폴리실리콘에서 텅스텐으로의 내부 확산(Inter diffusion)을 방지하기 위한 배리어로서 텅스텐질화막(WN)을 삽입하고 있다.
그러나, 텅스텐질화막을 삽입하므로써 WSix가 형성되는 것을 방지할 수는 있으나, 후속 열공정시 텅스텐질화막(WN) 내부의 질소(N)가 쉽게 분해되어 폴리실리콘과 반응을 하여 SiN 형태의 유전층이 형성되는 문제가 발생한다. 이렇게 형성된 SiN 유전층은 MOS 구조에서 필요없는 기생캐패시터 역할을 하기 때문에 역시 RC 지연을 유발시켜 고속 동작을 요구하는 소자 특성을 저하시키게 된다.
이러한 텅스텐폴리메탈게이트 공정시 폴리실리콘의 계면상에 발생하는 SiN 유전층 형성을 억제하기 위한 방법으로 Ti/TiN 물질을 사용하는 방법이 제안되었다.
폴리실리콘 계면 상에 TiN 물질을 확산배리어 목적으로 사용하는 경우, TiN은 텅스텐질화막(WN)과 달리 후속 열공정시 질소가 쉽게 분해되지 않기 때문에 폴리실리콘의 실리콘원자와 반응이 상대적으로 억제된다. 또한 고온 열공정시 Ti와 실리콘이 반응하여 생성될 수 있는 TiSix 물질은 SiN과 달리 금속 성질을 갖기 때문에 기생 캐패시터로 역할을 하지 않아 텅스텐질화막(WN)을 사용하는 것보다 훨씬 유리한 장점을 갖는다.
그러나, TiN 물질을 사용하는 경우에는, 상부의 텅스텐의 시트저항값(Sheet resistance)이 증가하는 문제가 발생한다.
도 1은 종래기술에 따른 W/WN/TiN/Ti/폴리실리콘의 게이트구조에 따른 시트저항값을 비교한 도면으로서, 가로축은 웨이퍼번호(W/F number)이고, 세로축은 시트저항값이다.
도 1을 참조하면, 웨이퍼번호3,4는 각각 W/WN/TiN/Ti/폴리실리콘, W/WN/폴리실리콘의 게이트 구조에 대하여 시트저항값을 측정한 결과로서, 결과에서 보듯이 TiN박막이 삽입된 경우(웨이퍼번호3) 시트저항값이 증착상태(Rs as dep.) 및 어닐공정후(Rs anneal) 모두 증가함을 알 수 있다. 시트저항값이 증가할 경우 메모리소자동작시 게이트의 저항이 증가하여 RC 지연을 유발하여 고속 메모리 동작에 저해 요소가 되므로 이러한 경우 Ti/TiN 물질을 사용하는 텅스텐폴리메탈게이트 공정의 장점이 없어지게 된다.
이러한 문제를 해결하기 위하여 최근에 발표된 문헌(IEEE, vol49, p295, 2002)를 살펴보면 TiN과 상부 텅스텐막 사이에 비정질실리콘 물질을 삽입하는 방법이 소개된 바 있다.
도 2는 W/비정질실리콘/TiN/폴리실리콘의 게이트구조에서의 텅스텐 비저항을 비교한 도면으로서, 가로축은 급속열처리(RTA) 온도, 세로축은 텅스텐의 비저항을 나타낸다.
도 2를 참조하면, 비정질실리콘을 삽입한 W/비정질실리콘/TiN/폴리실리콘의 게이트 구조가 W/TiN/폴리실리콘의 게이트 구조 및 W/폴리실리콘의 게이트구조에 비하여 텅스텐 비저항이 낮음을 알 수 있다. 한편, W/비정질실리콘/TiN/폴리실리콘의 게이트 구조는 텅스텐벌크(W bulk)보다는 비저항이 높다.
그러나, 이 경우는 도전체로 이루어져야 하는 MOS의 게이트 구조에 부도전체인 비정질실리콘을 삽입한 경우로서, 상부에 증착되는 텅스텐의 시트저항값은 개선할수 있는 반면, 게이트의 콘택저항값은 비정질실리콘을 삽입하지않는 경우에 비해 크게 증가하게 되는 단점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 텅스텐과 폴리실리콘 사이에 기생 캐패시턴스 생성을 방지하기 위한 배리어물질로 TiN을 사용하는 텅스텐폴리메탈게이트 제조 공정시 텅스텐의 시트저항값을 작게 하면서 동시에 게이트의 콘택저항값의 증가를 억제할 수 있는 반도체소자의 게이트 및 그의 제조 방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 게이트는 폴리실리콘과 제1확산배리어가 적층된 하부전극층; 상기 하부전극층 상의 적어도 텅스텐을 포함하는 상부전극층; 및 상기 하부전극층과 상기 상부전극층 사이에 삽입되며 상기 텅스텐의 시트저항값을 낮추면서 도전체물질인 중간전극층을 포함하는 것을 특징으로 하고, 상기 상부전극층은 상기 중간전극층과 상기 텅스텐층 사이의 제2확산배리어를 더 포함하며, 상기 제1확산배리어는 TiN이고, 상기 제2확산배리어는 텅스텐질화막인 것을 특징으로 하며, 상기 중간전극층은, 텅스텐실리사이드층인 것을 특징으 로 한다.
그리고, 본 발명의 반도체소자의 게이트 제조 방법은 폴리실리콘과 제1확산배리어의 순서로 적층된 하부전극층을 형성하는 단계; 상기 하부전극층 상에 하기 텅스텐의 시트저항값을 낮추면서 도전체 물질인 중간전극층을 형성하는 단계; 및 상기 중간전극층 상에 적어도 텅스텐을 포함하는 상부전극층을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 중간전극층은 텅스텐실리사이드층으로 형성하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 텅스텐폴리메탈게이트 구조를 도시한 도면이다.
도 3을 참조하면, 본 발명의 실시예에 따른 텅스텐폴리메탈게이트는 폴리실리콘(21)과 TiN/Ti(22)의 순서로 적층된 하부전극층(100), 하부전극층(100) 상에서 텅스텐질화막(WN, 23)과 텅스텐(W, 24)의 순서로 적층된 상부전극층(200), 그리고, 하부전극층(100)과 상부전극층(200) 사이에 삽입되며 상부전극층(200)의 텅스텐(24)의 시트저항값을 낮추면서 도전체물질인 중간전극층(300)을 포함하며, 중간전극층(300)은 텅스텐실리사이드층(WSix)이다.
위 텅스텐폴리메탈게이트 구조에서, 하부전극층(100)에 포함된 TiN/Ti(22)의 적층은 후속 열공정에 의해 텅스텐질화막(23) 중의 질소가 쉽게 분해되어 폴리실리 콘(21)의 실리콘원자와 반응하여 생성되는 SiN 유전층이 형성되는 것을 억제하기 위한 확산배리어이다.
그리고, 상부전극층(200)에 포함된 텅스텐질화막(23)은 폴리실리콘(21)에서 텅스텐(24)으로의 내부 확산(Inter diffusion)을 방지하기 위한 확산배리어로서, 후속 열공정시 질소가 빠져나가기 때문에 상부의 텅스텐(24)의 시트저항에 대한 효과는 텅스텐질화막의 유무에 상관없이 동일하다.
따라서, 본 발명은 확산배리어가 제1확산배리어인 TiN, 제2확산배리어인 텅스텐질화막, 그리고 제3확산배리어인 Ti으로 구성되며, TiN/Ti(22)는 폴리실리콘(21)과 중간전극층(300) 사이에 삽입되고, 텅스텐질화막(23)은 중간전극층(300)과 상부전극층(200)의 텅스텐막(24) 사이에 삽입된다.
마지막으로, 중간전극층(300)인 텅스텐실리사이드층은 텅스텐(24)의 시트저항값을 작게 하면서 동시에 게이트의 콘택저항값의 증가를 억제하기 위해 도입된 층으로서, 그 두께는 2nm∼10nm이다.
도 3을 참조하여, 본 발명의 실시예에 따른 텅스텐폴리메탈게이트의 제조 방법을 살펴보기로 한다.
먼저, 폴리실리콘(21)과 제1확산배리어인 TiN/Ti(22)의 순서로 적층된 하부전극층(100)을 형성한다.
이어서, 하부전극층(100) 상에 텅스텐의 시트저항값을 낮추면서 도전체 물질인 중간전극층(300)을 형성한다. 이때, 중간전극층(300)은 텅스텐실리사이드로 형성한다.
상기 중간전극층(300)이 되는 텅스텐실리사이드는 화학기상증착법(Chemical Vapor Deposition; CVD)을 이용하여 2nm∼10nm 두께로 증착한다.
여기서, 텅스텐실리사이드 증착을 위해 소스가스로 WF6 가스와 SiH4 가스를 사용하며, 이들 소스가스의 반응은 다음과 같다.
위 반응식1에서 SiF2와 H2는 휘발된다.
이어서, 중간전극층(300) 상에 적어도 텅스텐을 포함하는 상부전극층(200)을 형성한다. 이때, 상부전극층(200)은 제2확산배리어 역할을 하는 텅스텐질화막(WN, 23)과 텅스텐(W, 24)의 순서로 적층하여 형성한다.
전술한 바와 같이, 하부전극층(100)의 Ti/TiN(22)과 상부전극층(200)의 텅스텐(24) 사이에 중간전극층(300)인 텅스텐실리사이드층을 삽입하면, 삽입된 중간전극층(300)으로 인해 상부의 텅스텐(24)의 시트저항값이 작아지게 되고, 중간전극층(300)인 텅스텐실리사이드층이 도전체물질이므로 게이트의 콘택저항값이 작아진다.
도 4는 여러 게이트구조에 따른 시트저항값을 비교한 도면으로서, 가로축은 웨이퍼넘버이고, 세로축은 시트저항값이다. 그리고, 도 4에서, 웨이퍼번호1은 W/WN/WSix/TiN/Ti/폴리실리콘의 게이트구조, 웨이퍼번호2는 W/WN/비정질실리콘/TiN/Ti/폴리실리콘의 게이트구조, 웨이퍼번호3은 W/WN/TiN/Ti/폴리실리콘의 게이트구조, 마지막으로 웨이퍼번호4는 W/WN/폴리실리콘의 게이트구조이다.
도 4를 참조하면, 텅스텐실리사이드층(WSix)을 삽입한 웨이퍼번호1의 경우 비정질실리콘을 삽입한 웨이퍼번호2에 비해 증착상태에서 동일한 수준의 시트저항값을 보이고 있으나, 후속 어닐공정시에는 더 낮은 시트저항값을 보이고 있음을 알 수 있다.
특히, 후속 어닐공정시에는 TiN을 사용하지 않는 웨이퍼번호4보다도 낮은 시트저항값을 보이고 있음을 알 수 있다.
그리고, 텅스텐실리사이드층은 부도전체물질인 비정질실리콘과 다르게 도전체물질이므로 비정질실리콘을 채택한 게이트구조에 비해 콘택저항값이 매우 낮다.
전술한 바와 같이, 텅스텐실리사이드층을 삽입한 게이트구조는 시트저항값을 낮추면서 동시에 콘택저항값을 낮출 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 TiN을 사용하는 텅스텐폴리메탈게이트 제조 공정시 텅스텐실리사이드층을 삽입하여 텅스텐의 시트저항값을 작게 하므로써 메모리 소자 동작시 게이트의 저항을 낮추어 고속 메모리 소자의 특성을 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 TiN을 사용하는 텅스텐폴리메탈게이트 제조 공정시 도전체물질인 텅스텐실리사이드층을 삽입해주므로써 게이트의 콘택저항값을 낮출수 있는 효과가 있다.
Claims (14)
- 폴리실리콘과 제1확산배리어가 적층된 하부전극층;상기 하부전극층 상의 적어도 텅스텐을 포함하는 상부전극층; 및상기 하부전극층과 상기 상부전극층 사이에 삽입되며 상기 텅스텐의 시트저항값을 낮추면서 도전체물질인 중간전극층을 포함하는 반도체소자의 게이트.
- 제1항에 있어서,상기 상부전극층은 상기 중간전극층과 상기 텅스텐층 사이의 제2확산배리어를 더 포함하는 반도체소자의 게이트.
- 제2항에 있어서,상기 제1확산배리어는 TiN이고, 상기 제2확산배리어는 텅스텐질화막인 것을 특징으로 하는 반도체소자의 게이트.
- 제1항 내지 제3항 중 어느 한 항에 있어서,상기 중간전극층은, 텅스텐실리사이드층인 것을 특징으로 하는 반도체소자의 게이트.
- 제1항 내지 제3항 중 어느 한 항에 있어서,상기 폴리실리콘과 제1확산배리어 사이에 제3확산배리어가 삽입되는 것을 특징으로 하는 반도체소자의 게이트.
- 제5항에 있어서,상기 제3확산배리어는 Ti인 것을 특징으로 하는 반도체소자의 게이트.
- 폴리실리콘과 제1확산배리어의 순서로 적층된 하부전극층을 형성하는 단계;상기 하부전극층 상에 하기 텅스텐의 시트저항값을 낮추면서 도전체 물질인 중간전극층을 형성하는 단계; 및상기 중간전극층 상에 적어도 텅스텐을 포함하는 상부전극층을 형성하는 단계를 포함하는 반도체소자의 게이트 제조 방법.
- 제7항에 있어서,상기 중간전극층은,텅스텐실리사이드층으로 형성하는 것을 특징으로 하는 반도체소자의 게이트 제조 방법.
- 제8항에 있어서,상기 텅스텐실리사이드층은,화학기상증착법을 이용하여 2nm∼10nm 두께로 증착하는 것을 특징으로 하는 반도체소자의 게이트 제조 방법.
- 제9항에 있어서,상기 텅스텐실리사이드층 증착시, 소스가스로 WF6 가스와 SiH4 가스를 사용하는 것을 특징으로 하는 반도체소자의 게이트 제조 방법.
- 제7항에 있어서,상기 상부전극층을 형성하는 단계는,상기 중간전극층 상에 제2확산배리어를 형성하는 단계; 및상기 제2확산배리어 상에 상기 텅스텐을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 게이트 제조 방법.
- 제11항에 있어서,상기 제2확산배리어는, 텅스텐질화막으로 형성하는 것을 특징으로 하는 반도체소자의 게이트 제조 방법.
- 제7항에 있어서,상기 하부전극층을 형성하는 단계는,상기 폴리실리콘 상에 제3확산배리어를 형성하는 단계; 및상기 제3확산배리어 상에 상기 제1확산배리어를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 게이트 제조 방법.
- 제13항에 있어서,상기 제1확산배리어는 TiN으로 형성하고, 상기 제3확산배리어는 Ti로 형성하 는 것을 특징으로 하는 반도체소자의 게이트 제조 방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050058144A KR100673902B1 (ko) | 2005-06-30 | 2005-06-30 | 텅스텐폴리메탈게이트 및 그의 제조 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050058144A KR100673902B1 (ko) | 2005-06-30 | 2005-06-30 | 텅스텐폴리메탈게이트 및 그의 제조 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20070002558A true KR20070002558A (ko) | 2007-01-05 |
KR100673902B1 KR100673902B1 (ko) | 2007-01-25 |
Family
ID=37869529
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020050058144A KR100673902B1 (ko) | 2005-06-30 | 2005-06-30 | 텅스텐폴리메탈게이트 및 그의 제조 방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100673902B1 (ko) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100822614B1 (ko) * | 2007-05-07 | 2008-04-16 | 주식회사 하이닉스반도체 | 반도체 소자 및 이의 제조 방법 |
KR100844958B1 (ko) * | 2006-12-27 | 2008-07-09 | 주식회사 하이닉스반도체 | 이중 확산배리어를 구비한 반도체소자 및 그의 제조 방법 |
KR100861300B1 (ko) * | 2007-03-30 | 2008-10-01 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 및 그의 형성방법 |
US7781333B2 (en) | 2006-12-27 | 2010-08-24 | Hynix Semiconductor Inc. | Semiconductor device with gate structure and method for fabricating the semiconductor device |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101516157B1 (ko) | 2008-04-23 | 2015-04-30 | 삼성전자주식회사 | 게이트 구조물 및 그 형성 방법 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6143593A (en) * | 1998-09-29 | 2000-11-07 | Conexant Systems, Inc. | Elevated channel MOSFET |
KR100583098B1 (ko) * | 1999-12-30 | 2006-05-24 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 형성방법 |
JP2002016248A (ja) * | 2000-06-30 | 2002-01-18 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JP4651848B2 (ja) * | 2000-07-21 | 2011-03-16 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法並びにcmosトランジスタ |
KR100351907B1 (ko) * | 2000-11-17 | 2002-09-12 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 전극 형성방법 |
JP2004023040A (ja) * | 2002-06-20 | 2004-01-22 | Renesas Technology Corp | 半導体装置の製造方法 |
KR100616500B1 (ko) * | 2003-07-16 | 2006-08-28 | 주식회사 하이닉스반도체 | 반도체소자의 게이트 전극 및 그 제조 방법 |
-
2005
- 2005-06-30 KR KR1020050058144A patent/KR100673902B1/ko not_active IP Right Cessation
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100844958B1 (ko) * | 2006-12-27 | 2008-07-09 | 주식회사 하이닉스반도체 | 이중 확산배리어를 구비한 반도체소자 및 그의 제조 방법 |
US7781333B2 (en) | 2006-12-27 | 2010-08-24 | Hynix Semiconductor Inc. | Semiconductor device with gate structure and method for fabricating the semiconductor device |
US8319341B2 (en) | 2006-12-27 | 2012-11-27 | Hynix Semiconductor Inc. | Semiconductor device with gate structure |
KR100861300B1 (ko) * | 2007-03-30 | 2008-10-01 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 및 그의 형성방법 |
KR100822614B1 (ko) * | 2007-05-07 | 2008-04-16 | 주식회사 하이닉스반도체 | 반도체 소자 및 이의 제조 방법 |
Also Published As
Publication number | Publication date |
---|---|
KR100673902B1 (ko) | 2007-01-25 |
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