CN101211966B - 具有栅极结构的半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及具有栅极结构的半导体器件及其制造方法，其中所述半导体器件的栅极结构包含中间结构，所述中间结构包含钛层和硅化钨层。所述方法包括形成多晶硅基电极。在所述多晶硅基电极之上形成包含钛层和硅化钨层的中间结构。金属电极形成在所述中间结构之上。

Description

具有栅极结构的半导体器件及其制造方法
相关申请
本发明要求分别在2006年12月27日和2007年4月27日所提交的韩国专利申请No.10-2006-0134368和10-2007-0041289的优先权，在此通过引用将其全部内容并入。
技术领域
本发明涉及一种半导体器件，更具体涉及栅极结构与该栅极结构的制造方法。
背景技术
通常，随着互补金属氧化物半导体(CMOS)器件变得高度集成，栅极间距减少。当栅极电极和栅极绝缘层使用传统的CMOS工艺和材料形成时，存在某些限制。基于此原因，期望开发可以取代传统材料的新材料。
在传统的CMOS工艺中，使用掺杂N型杂质的多晶硅层来形成N沟道金属氧化物半导体(NMOS)和P沟道金属氧化物半导体(PMOS)器件的栅极。因此，NMOS器件常展现表面沟道特性，而PMOS器件常展现隐埋沟道特性。由于该隐埋沟道特性，所以当栅极的宽度减少到某个程度时(如100nm或更小)，PMOS器件有短沟道效应的倾向。
为了克服在制造具有短沟道长度的CMOS器件时的上述限制，提出分别使用N型杂质掺杂的多晶硅和P型杂质掺杂的多晶硅形成NMOS器件和PMOS器件的栅极电极的双多晶硅栅极结构。具体地，双多晶硅栅极结构允许PMOS器件具有表面沟道特性，而且有助于防止短沟道效应。
图1为传统双多晶硅栅极结构的简化图。栅极氧化物层12形成在包含PMOS和NMOS区域的衬底11上。栅极氧化物层12由氧氮化硅(SiON)形成。在NMOS区域中，包含多晶硅层13A和金属电极14的栅极结构形成在栅极氧化物层12上。利用N+型杂质，如磷(P)高度掺杂多晶硅层13A。在PMOS区域中，包含另一多晶硅层13B和金属电极14的另一栅极结构形成在栅极氧化物层12上。利用P+型杂质如硼(B)高度掺杂多晶硅层13B。
但是，图1所示的双多晶硅栅极结构具有一些局限。例如，在P+型多晶硅层13B上掺杂的硼通常是渗透进入PMOS区域中的沟道区域，而此事件可能造成阈值电压变动。附图标记15A表示此渗透事件。此外，在P+型多晶硅层13B上掺杂的硼会向外朝向金属电极14扩散，如附图标记15B所示。硼向外扩散会造成多晶硅耗尽效应(PDE)，这会使器件特性劣化。将栅极氧化物层12的表面作氮化处理可以减少与硼渗透15A进入沟道区域有关的效应。但是，可以有效防止PDE之方法尚未被提出。
图2为传统双多晶硅栅极结构中PMOS和NMOS器件的栅极电压对电容的图。具体地，图2表示PMOS和NMOS器件的反型层电容的比较结果。
由于硼向外朝向金属电极14扩散导致PDE，所以PMOS器件的电容小于NMOS器件的电容。此结果意味着栅极氧化物层12的电容有效厚度增加。在此情形下，亚100nm栅极结构的阈值电压可以具有大的变动，因此，器件特性可能劣化。
传统的栅极结构具有下列缺点。存储器件如动态随机存取存储器(DRAM)的多晶硅栅极中金属电极一般由硅化钨(WSi)形成。但是，当期望高运行速度时，作为栅极电极的材料，钨(W)比WSi受到更多的关注。使用W的CMOS器件中的栅极结构通常被称为W-双多晶硅栅极结构。
但是，对于包含直接接触的W和多晶硅的栅极结构，产生硅化钨的反应可在热处理期间发生。因此，可以观察到体积膨胀，这常常会导致应力反应。因此，一般在栅极结构的钨和多晶硅之间需要可以用作扩散阻挡层的附加结构。
发明内容
本发明的具体实施方案涉及提供一种具有中间结构的栅极结构及其制造方法，其可以提供具有低接触电阻和低薄层电阻的栅极结构。虽然已经利用完全形成在衬底上的栅极结构说明了本发明，但是本发明也可以在其它类型的器件中实施，如具有至少部分形成在衬底之中的凹陷栅极的器件。
根据本发明的一方面，半导体器件的栅极结构包含中间结构，其中该中间结构包含钛层和硅化钨层。
根据本发明的另一方面，用以形成半导体器件的栅极结构的方法包括：形成第一电极；在第一电极上形成中间结构，中间结构包含钛层和硅化钨层；及在中间结构上形成第二电极。
在一实施方案中，半导体器件包含具有上表面和下表面的衬底；紧邻衬底的上表面提供的栅极结构。栅极结构包含栅极绝缘层、在栅极绝缘层上的第一电极、在第一电极上的中间结构以及在中间结构上的第二电极。中间结构包含含有钛的第一Ti层及含有钨和硅并且提供在第一Ti层上的第二W层。第一Ti层是硅化钛(TiSix)层，其中x约为2。第二W层是硅化钨层。中间结构包含含有氮化钛且提供在第一Ti层上的第二Ti层以及提供在第二Ti层和第二W层之间的第一W层，第一W层包含钨。
在另一实施方案中，第一Ti层、第二Ti层和第一W层是源自钛层和氮化钨层的热处理。钛层形成的厚度约为
Figure S071E3804720070808D00003152329QIETU
或更薄。
在又一实施方案中，该器件还包含提供在第一W层和第二W层之间的第三Ti层，第三Ti层包含氮化钛。第三W层提供在第二W层上，而且包含氮化钨硅(tungsten silicon nitride)。氮化钨硅源自硅化钨层和氮化钨层的热处理。硅化钨层是非晶硅化钨(WSix)层，其中x约为2～5。
在又一实施方案中，一种用以形成半导体器件的栅极结构的方法，该方法包括：紧邻衬底的上表面形成第一电极；在第一电极上形成中间结构，该中间结构包含钛层和硅化钨层；及在中间结构上形成第二电极。中间结构的形成包括：在第一电极上形成钛层、第一氮化钨层和氮化钛层；及在氮化钛层上形成硅化钨层和第二氮化钨层。热处理钛层、第一氮化钨层、氮化钛层、硅化钨层和第二氮化钨层以在多晶硅层上得到硅化钛层、在硅化钛层上得到第一氮化钛层、在第一氮化钛层上得到钨层、在钨层上得到第二氮化钛层、在第二氮化钛层上得到硅化钨层以及在硅化钨层上得到氮化钨硅层。
附图说明
图1图示说明传统双多晶硅栅极结构的简化图；
图2为传统双多晶硅栅极结构中PMOS和NMOS器件的栅极电压对电容的图；
图3A～图3C图示说明各自包含中间结构的PMOS器件中的栅极结构；
图3D为各种中间结构的不同水平的接触电阻图；
图3E为各种中间结构的不同水平的薄层电阻图；
图4图示说明根据本发明实施方案在对栅极结构施加热处理之前和之后的栅极结构；
图5A为各种中间结构的钨和多晶硅之间的不同水平的界面电阻(即接触电阻)图；
图5B为各种中间结构的不同水平的薄层电阻图。
具体实施方式
图3A～3C图示说明各自包含特定中间结构的PMOS器件的栅极结构。图3A图示说明具有包含氮化钨(WNx)的单层的栅极结构。图3B图示说明具有包含WSix和WNx的双层的栅极结构。图3C图示说明具有包含钛(Ti)、氮化钛(TiNx)和WNx的三层的栅极结构。在此，表示对应原子比率的x为正数。在图3A～3C中，各栅极结构都包含由P+型杂质掺杂的多晶硅形成的电极以及由W形成的金属电极。
具有不同中间结构的PMOS器件的栅极结构表现出不同特性。对于包含单层的中间结构，如图3A所示，Si-N介电层可能形成在多晶硅电极的界面上。因此，栅极结构的接触电阻增加。因此，可能需要其它层。
参考图3B和图3C，图示的双层和三层中间结构各自包括在W电极下方的WNx层，使得可以抑制生成WSix的反应。但是，在三层中间结构中，由于生成硅化钛(TiSix，其中x为正数)的反应，Ti层有助于改善栅极结构的接触电阻(即低接触电阻)。但是，W电极的薄层电阻常常增加。薄层电阻增加的原因是结晶态的WNx层形成在Ti和TiNx层上。因此，形成在WNx层上的W电极的薄层电阻可能增加。
在双层中间结构中，W电极的薄层电阻常常较低，而栅极结构的接触电阻则往往较高。低薄层电阻的原因是WNx层形成在非晶态的WSix层上，而W电极形成在WNx层上。特别是栅极结构的接触电阻和W电极的薄层电阻之间存在折衷。
图3D为各种中间结构的不同水平的接触电阻图。图3E为各种中间结构的不同水平的薄层电阻图。图3D中的附图标记Rc表示接触电阻。
在形成双多晶硅栅极结构的过程中，WNx中间结构、WSix/WNx中间结构和Ti/TiNx/WNx中间结构可能得不到可接受的薄层电阻和接触电阻。在PMOS和NMOS器件中，WNx中间结构可以具有高接触电阻和低薄层电阻。WSix/WNx中间结构在NMOS器件中可以具有低接触电阻，而在PMOS器件中可以具有高接触电阻。WSix/WNx中间结构的薄层电阻可以低。在NMOS和PMOS器件中，Ti/TiNx/WNx中间结构可以具有低接触电阻和高薄层电阻。
根据本发明的实施方案，栅极结构包括可以为该栅极结构提供低接触电阻和低薄层电阻的中间结构。中间结构形成在栅极结构中，其可以得到当使用Ti/TiNx/WNx中间结构通常观察到的低接触电阻以及当使用WSix/WNx中间结构时通常观察到的低薄层电阻。
因为TiSix(其中x为正数)通过多晶硅电极和Ti/TiNx/WNx中间结构的Ti层之间的反应而形成，所以Ti/TiNx/WNx中间结构提供低接触电阻。硅化钛(TiSix)提供欧姆接触。因为非晶WNx层形成在非晶WSix层上，所以WSix/WNx中间结构提供低薄层电阻。当使用Ti/TiNx/WNx中间结构时，因为W电极在沉积在晶体Ti或TiNx层上的结晶WNx层上形成，所以薄层电阻高。在WSix/WNx中间结构的情形下，因为在WNx层和WSix层之间界面处的硼-氮(B-N)反应，所以接触电阻高。
因此，形成具有一定结构的根据本发明实施方案的栅极结构，该结构由于Ti/TiNx/WNx中间结构的Ti层可以得到栅极结构的低接触电阻并且由于WSix/WNx中间结构的WSix层可以得到栅极结构的低薄层电阻。这种中间结构至少包括Ti和WSix层。虽然下面会详细说明，但是一个典型的中间结构包括Ti、TiN、WSix和WNx层。在Ti/TiN/WSix/WNx中间结构的情形下，在衬底的NMOS区域中栅极结构可以具有异常界面。因此，一个具体的中间结构被设计以允许同时减少栅极结构的接触电阻和薄层电阻，而不形成异常界面。
图4图示说明在对根据本发明实施方案的栅极结构施加热处理之前和之后的栅极结构。具体地，施加热处理之前的栅极结构在图4的(A)中示出，而施加热处理之后的栅极结构在图4的(B)中示出。
参考图4的(A)，栅极绝缘层22形成在衬底21上。栅极绝缘层22包括氧化物基材料，如SiON。第一电极23形成在栅极绝缘层22上。第一电极23包括多晶硅基材料，其高度掺杂P+型杂质(如硼)。第一电极23根据具体实施而可以是或包括其它材料。
中间结构24形成在第一电极23上。中间结构24包括Ti层24A、第一WNx层24B、TiNx层24C、WSix层24D和第二WNx层24E。在此，表示对应原子比率之x为正数。具体地，WSix层24D中x可以约为2～5(特别地，约2～3)。此外，WSix层为非晶态。中间结构24通过实施化学气相沉积(CVD)法、原子层沉积(ALD)法或物理气相沉积(PVD)法形成。例如，WSix层24D通过CVD或PVD法形成，Ti层24A、第一WNx层24B、TiNx层24C和第二WNx层24E通过PVD法形成。Ti层24A形成的厚度约为
Figure S071E3804720070808D000061
或更薄(如约为
Figure S071E3804720070808D000062
)，TiNx层24C形成的厚度约为
Figure S071E3804720070808D000063
或更厚(如约为
Figure S071E3804720070808D000064
Figure S071E3804720070808D000065
。第一和第二WNx层24B和24E各自形成的厚度约为
Figure S071E3804720070808D000066
第一和第二WNx层各自的氮含量约为10％～50％，更具体地约为30％。WSix层24D形成的厚度约为
Figure S071E3804720070808D000067
第二电极25形成在中间结构24上。第二电极25包括金属(如W)。栅极硬掩模26形成在第二电极25上。栅极硬掩模包括氮化物基材料。根据具体实施，栅极硬掩模可以是或包括不同的材料。
下面将更详细说明中间结构24。在后续的热处理100期间，Ti层24A与第一电极23(即P+型杂质掺杂的多晶硅电极)反应，形成TiSix层。在TiSix层中，x为正数，更具体地，在本实施方案中x约为2。结果，此反应有助于实现更理想的欧姆接触。
形成第一WNx层24B和TiNx层24C以防止WSix层24D和Ti层24A之间的过度硅化物反应。例如，TiSix层通过Ti层24A和第一电极23(即P+型杂质掺杂的多晶硅电极)之间的反应形成。第一WNx层24B和TiNx层24C有助于防止TiSix层和WSix层24D之间的过度硅化物反应。具体地，在后续的热处理100期间，第一WNx层24B允许通过WNx层24B的氮和Ti层24A的钛之间的反应而形成TiNx。所得TiNx层102防止硅和硼向外扩散。
在后续的热处理100期间，中间结构24的TiNx层24C防止硼向外扩散。因此，可防止在第二WNx层24E和WSix层24D之间的界面上形成硼-氮(B-N)层。此效果可以通过增加TiNx层24C的厚度而增强。形成WSix层24D以减少第二电极25的薄层电阻。
因为中间结构24包括可以防止第一电极23中的掺杂剂硼向外扩散的TiNx层24C，所以栅极结构的接触电阻可减少。形成在WSix层24D上的第二WNx层24E和第二电极25允许减少薄层电阻。
而且，中间结构24的第一WNx层24B和TiNx层24C防止第一电极23(即P+型杂质掺杂的多晶硅电极)中的硼和硅向外扩散。例如，在后续的热处理100期间，若有TiNx层24C，而没有第一WNx层24B，则TiNx层24C不能有效防止第一电极23(即P+型杂质掺杂的多晶硅电极)中的硅扩散。因此，过度的硅化物反应会发生在上述的界面上。因为在后续的热处理100期间，在低温下的生成TiSix的反应促进硅向上扩散，所以通常发生过度的硅化物反应。
中间结构24通过结合WSix扩散层的优点和Ti层的优点而形成。因此，即使施加热处理100，界面的硅化物反应也不会发生，这样可以降低栅极结构的接触电阻和薄层电阻。
如图4(B)所示，在热处理100之后，中间结构24(参见图4(A))发生改变。热处理100在约900℃下进行。在热处理100之后，包括TiSix层101、另一TiNx层102和W层103的结构形成在电极23和TiNx层24C之间。氮化钨硅(WxSiyNz)层104形成在WSix层24D和第二电极25之间，其中x，y，和z为正数。热处理100不会对中间结构24的厚度造成实质的改变。虽然WSix层24D的厚度由于在热处理100期间与第二WNx层24E的界面反应形成WxSiyNz层104而增加，但是在热处理100之前，上述中间结构24的各层的厚度基本和热处理100之后相同。而且，TiSix层101的厚度足够薄，不会造成凝聚(agglomeration)。
详细地，TiSix层101通过第一电极23的硅和Ti层24A的Ti之间的反应而形成在第一电极23上。另一TiNx层102通过Ti层24A的Ti和第一WNx层24B的氮之间的反应形成。当由第一WNx层24B提供的氮在另一TiNx层102形成期间分离时，W层103的钨(W)是残留的W。如上所述，通过第一电极23和Ti层24A之间的反应形成的TiSix层101可以改善欧姆接触特性。WxSiyNz层104通过WSix层24D和第二WNx层24E之间的反应形成。
图5A为图示说明各种中间结构的钨和多晶硅之间的不同水平界面电阻(即接触电阻)图。图5B为图示说明各种中间结构的不同水平的薄层电阻图。
参考图5A，当为栅极结构提供Ti/WNx/TiNx/WSix/WNx中间结构时标记为“Rc”的接触电阻比当提供WSix/WNx中间结构时约降低20倍。参考图5B，关于Ti/WNx/TiNx/WSix/WNx中间结构的薄层电阻基本与WSix/WNx中间结构的薄层电阻相同，而且为WSix/多晶硅栅极结构的约1/3。此处，表示对应原子比率的x为正数。具体地，WSix层中x约为2～5(特别地，约2～3)。而且，WSix层是为非晶态。
例如，在Ti/WNx/TiNx/WSix/WNx中间结构中，如果Ti、WNx、TiNx、WSix和WNx各层形成的厚度分别约为
Figure S071E3804720070808D000081
Figure S071E3804720070808D000082
Figure S071E3804720070808D000083
Figure S071E3804720070808D000084
和
Figure S071E3804720070808D000085
而钨电极厚约
Figure S071E3804720070808D000086
则接触电阻和薄层电阻分别约为3×10-7欧姆(Ω)-cm2或更小和4.5Ω/方块(sq.)。而且多晶硅耗尽比(polysilicon depletionratio)(PDR)测得约为69％。一般而言，如果PDR约为65％或更大，则测试结果为“良好”。
当实施WSix/WNx中间结构当作Ti/WNx/TiNx/WSix/WNx中间结构的对比中间结构时，测得的薄层电阻和PDR分别约为4.5Ω/sq.和72％。因此，测试结果为“良好”。但是，观察到高接触电阻。测得的接触电阻约为3×10-6Ω-cm2。
对于Ti/WNx或TiNx/WNx中间结构，测得的PDR和接触电阻分别约为71％和3×10-7Ω-cm2。因此，此量测值表示测试结果为“良好”。但是，观察到高薄层电阻。测得的薄层电阻约为11Ω/sq.。在Ti/WNx/TiNx/WSix/WNx中间结构的情形下，由于WSix层，因此观察到低薄层电阻。例如，测得的薄层电阻约为4.5Ω/sq.，这几乎和实施WSix/WNx中间结构时所得到的薄层电阻相同。
如图5A和图5B所示，与传统栅极结构相比，根据本发明实施方案的包含Ti/WNx/TiNx/WSix/WNx中间结构的栅极结构同时具有较低的接触电阻和薄层电阻。结果，包含Ti/WNx/TiNx/WSix/WNx中间结构的栅极结构可以适合应用到高速器件。而且，在栅极结构中实施Ti/WNx/TiNx/WSix/WNx中间结构允许PDR增加。
具体地，本发明实施方案介绍了在PMOS器件中实施的栅极结构，该栅极结构包括位于一个电极(如P型杂质掺杂的多晶硅电极)和另一个电极(如W电极)之间的Ti/WNx/TiNx/WSix/WNx中间结构。但是，通过布置在一个电极和另一个电极之间也可以将Ti/WNx/TiNx/WSix/WNx中间结构应用于NMOS器件的栅极结构。以N型杂质(如P)掺杂的多晶硅电极是一种典型的电极，而其它电极可以包括金属，如钨。具体而言，多晶硅电极分为N型杂质掺杂的部分和P型杂质掺杂的部分，并且之后被图案化，以便应用到包括双多晶硅基栅极结构的CMOS器件。
虽然已关于说明性实施方案描述了本发明，但是显而易见的是，对本领域技术人员而言可以做出各种变化和修改而不脱离如所附权利要求所限定的本发明的精神和范围。

Claims (29)

1.一种半导体器件，包含：
具有上表面和下表面的衬底；
紧邻所述衬底的上表面提供的栅极结构，所述栅极结构包含栅极绝缘层、在所述栅极绝缘层上的第一电极、在所述第一电极上的中间结构以及在所述中间结构上的第二电极，
其中所述中间结构包含含有钛的第一Ti层以及含有钨和硅并且提供在所述第一Ti层上的第二W层，其中：
所述第一Ti层是TiSix层，其中x为2；和
第二W层是硅化钨层，
其中所述中间结构还包含：
包含氮化钛并且提供在所述第一Ti层上的第二Ti层；和
提供在所述第二Ti层和所述第二W层之间的第一W层，所述第一W层包含钨。
2.权利要求1所述的器件，其中所述第一Ti层、所述第二Ti层和所述第一W层源自钛层和氮化钨层的热处理。
3.权利要求2所述的器件，其中所述氮化钨层的氮含量为10％～50％，而且厚度为
Figure FSB00000107012300011
4.权利要求2所述的器件，其中所述第一Ti层、所述第二Ti层所源自的钛层形成为具有为
Figure FSB00000107012300012
或更薄的厚度。
5.权利要求4所述的器件，其中所述第一Ti层、所述第二Ti层所源自的钛层形成为具有
Figure FSB00000107012300013
的厚度。
6.权利要求1所述的器件，还包含提供在所述第一W层和所述第二W层之间的第三Ti层，所述第三Ti层包含氮化钛。
7.权利要求6所述的器件，其中所述第三Ti层的氮化钛具有10％～50％的氮含量，并且形成为具有
Figure FSB00000107012300014
的厚度。
8.权利要求1所述的器件，还包含提供在所述第二W层上且包含氮化钨硅的第三W层。
9.权利要求8所述的器件，其中所述氮化钨硅源自硅化钨层和氮化钨层的热处理。
10.权利要求9所述的器件，其中所述氮化钨硅所源自的硅化钨层包含非晶WSix层，其中x为2～5。
11.权利要求1所述的器件，其中所述第一电极是掺杂P型杂质的多晶硅基电极。
12.权利要求11所述的器件，其中所述P型杂质包含硼(B)。
13.权利要求1所述的器件，其中所述栅极结构形成为双栅极结构，所述双栅极结构包含：
第一栅极结构，其中所述第一电极是N型杂质掺杂的多晶硅基电极，所述第二电极是钨电极；和
第二栅极结构，其中所述第一电极是P型杂质掺杂的多晶硅基电极，所述第二电极是钨电极。
14.一种形成半导体器件的栅极结构的方法，所述方法包括：
紧邻衬底的上表面形成第一电极；
在所述第一电极上形成中间结构，所述中间结构包含钛层和硅化钨层；和
在所述中间结构上形成第二电极，
其中所述中间结构的形成包括：
在所述第一电极上形成所述钛层、第一氮化钨层和氮化钛层；和
在所述氮化钛层上形成所述硅化钨层和第二氮化钨层。
15.权利要求14所述的方法，其中形成所述中间结构包括实施化学气相沉积(CVD)法、原子层沉积(ALD)法和物理气相沉积(PVD)法中的一种。
16.权利要求14所述的方法，其中所述硅化钨层具有2～5的硅对钨的原子比。
17.权利要求14所述的方法，其中所述硅化钨层是非晶态的。
18.权利要求14所述的方法，其中所述硅化钨层是通过实施化学气相沉积(CVD)法和物理气相沉积(PVD)法中的一种而形成，所述钛层、所述第一氮化钨层、所述氮化钛层和所述第二氮化钨层通过实施PVD法形成。
19.权利要求14所述的方法，其中所述钛层形成为具有
Figure FSB00000107012300021
或更薄的厚度。
20.权利要求19所述的方法，其中所述钛层形成为具有
Figure FSB00000107012300022
的厚度。
21.权利要求14所述的方法，其中所述氮化钛层形成为具有
Figure FSB00000107012300031
或更厚的厚度。
22.权利要求21所述的方法，其中所述氮化钛层形成为具有
Figure FSB00000107012300032
的厚度。
23.权利要求14所述的方法，其中所述第一和第二氮化钨层各自形成为具有
Figure FSB00000107012300033
的厚度。
24.权利要求14所述的方法，其中所述第一和第二氮化钨层各自具有10％～50％的氮含量。
25.权利要求14所述的方法，其中所述硅化钨层形成为具有
Figure FSB00000107012300034
的厚度。
26.权利要求14所述的方法，其中所述第一电极包含P型掺杂剂掺杂的多晶硅层，所述P型掺杂剂包含硼。
27.权利要求14所述的方法，其中所述第二电极包含金属层，所述金属层包含钨。
28.权利要求14所述的方法，其中所述栅极结构形成为双栅极结构，在所述双栅极结构中所述第一电极包含分为N型杂质掺杂的部分和P型杂质掺杂的部分的多晶硅层。
29.权利要求14所述的方法，其中所述第一电极包含多晶硅层，热处理所述钛层、所述第一氮化钨层、所述氮化钛层、所述硅化钨层和所述第二氮化钨层以获得在所述多晶硅层上的硅化钛层、在所述硅化钛层上的第一氮化钛层、在所述第一氮化钛层上的钨层、在所述钨层上的第二氮化钛层、在所述第二氮化钛层上的硅化钨层以及在所述硅化钨层上的氮化钨硅层，其中所述硅化钛层具有为2的硅对钛的原子比。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102376756B (zh) * 2010-08-26 2014-04-16 上海华虹宏力半导体制造有限公司 多晶硅栅极结构
CN102376557B (zh) * 2011-11-30 2015-01-14 格科微电子（上海）有限公司 掺杂的多晶硅栅极的制作方法、mos晶体管及其制作方法
CN103578948B (zh) * 2012-07-30 2016-06-08 上海华虹宏力半导体制造有限公司 抑制pmos器件工艺中栅极多晶硅耗尽的方法
KR102403731B1 (ko) 2017-11-01 2022-05-30 삼성전자주식회사 가변 저항 메모리 소자
TWI841316B (zh) * 2023-03-23 2024-05-01 南亞科技股份有限公司 半導體結構及其製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1819153A (zh) * 2005-01-13 2006-08-16 尔必达存储器股份有限公司 制作半导体器件的方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100281899B1 (ko) * 1998-07-22 2001-03-02 윤종용 금속실리사이드막위에응집방지층을갖춘게이트전극및그형성방법
KR100673902B1 (ko) * 2005-06-30 2007-01-25 주식회사 하이닉스반도체 텅스텐폴리메탈게이트 및 그의 제조 방법
KR100662850B1 (ko) 2006-02-02 2007-01-02 삼성전자주식회사 복수 개의 금속층을 적층한 반도체 소자

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1819153A (zh) * 2005-01-13 2006-08-16 尔必达存储器股份有限公司 制作半导体器件的方法

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