JP4047210B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP4047210B2 JP4047210B2 JP2003095777A JP2003095777A JP4047210B2 JP 4047210 B2 JP4047210 B2 JP 4047210B2 JP 2003095777 A JP2003095777 A JP 2003095777A JP 2003095777 A JP2003095777 A JP 2003095777A JP 4047210 B2 JP4047210 B2 JP 4047210B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- gate insulating
- semiconductor substrate
- atoms
- interface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳ型電界効果トランジスタを備えた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＬＳＩの高速化及び高集積化は、主にスケーリング則によるＭＯＳ型電界効果トランジスタ（ＦＥＴ：Field-Effective-Transistor）の微細化によって進められている。スケーリング則による微細化では、ＳｉＯ2ゲート絶縁膜、ゲート長等のＭＯＳ型電界効果トランジスタの各部分の高さ方向及び横方向の寸法を同時に縮小することで、微細化時に素子の特性が正常に保たれ、また性能の向上が可能となっている。スケーリング則によると、ＭＯＳ型電界効果トランジスタは微細化の一途をたどっており、西暦２０００年以降の次世代ＭＯＳ型電界効果トランジスタでは、ＳｉＯ2ゲート絶縁膜には２ｎｍ以下の膜厚が要求されている。
【０００３】
しかし、ＳｉＯ2からなるゲート絶縁膜の厚さが２ｎｍ以下となると、直接トンネル電流が流れてしまい、リーク電流を抑制することができない。このため、消費電力の増加等の問題を回避することができない。
【０００４】
従って、ゲート絶縁膜の厚さを２ｎｍ以下にするためには、ＳｉＯ2よりも誘電率が高い材料からゲート絶縁膜を形成し、シリコン酸化膜換算実効膜厚を２ｎｍ以下に抑えつつ、物理膜厚を厚くしてリーク電流を抑えることが必要である。誘電率が高いゲート絶縁膜の材料として、例えばＨｆＯ2が挙げられる。ＨｆＯ2の比誘電率は２５程度である。
【０００５】
一方、ＭＯＳ型電界効果トランジスタでは、ゲートリーク電流の抑制の他に、駆動電流（Ｉon）の確保も重要である。このため、チャネル移動度の劣化を抑制することも重要である。
【０００６】
しかし、ＨｆＯ2をゲート絶縁膜の材料として用いると、ＨｆＯ2の界面フォノンによる散乱により、チャネル移動度が低減してしまうことが指摘されている（Fischetti, JAP90(2001)pp.4587-4608）。
【０００７】
また、ＳｉＯ2よりも誘電率が高い絶縁材料としてＡｌ2Ｏ3も挙げられる。
【０００８】
【非特許文献１】
フィシェッティ（Fischetti）、ジャーナル・オブ・アプライド・フィジクス（Journal of Applied Physics）、２００１年、第９０巻、ｐ．４５８７−４６０８
【０００９】
【発明が解決しようとする課題】
しかしながら、Ａｌ2Ｏ3を用いた場合には、界面フォノンによるチャネル移動度への影響は少ないものの、比誘電率は１０程度であるため、ＨｆＯ2ほどゲート絶縁膜の物理膜厚を厚くすることはできない。また、固定電荷の存在のために実効移動度は期待される値より低くなる。
【００１０】
本発明は、かかる問題点に鑑みてなされたものであって、微細化に伴うリーク電流の増加を抑制することができると共に、良好なチャネル移動度を得ることができる半導体装置及びその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本願発明者は、上記課題を解決すべく、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【００１２】
本発明に係る半導体装置は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を有する半導体装置を対象とする。そして、この半導体装置は、前記ゲート絶縁膜が、Ｈｆ、Ｏ及びＮからなり、少なくとも前記ゲート絶縁膜の一部には更にＡｌを含有しており、前記ゲート絶縁膜の前記半導体基板との界面におけるＨｆ：Ａｌの組成比が、９：１乃至７：３であり、前記ゲート絶縁膜中のＡｌ含有量が、前記半導体基板との界面から前記ゲート電極との界面にかけて増加している部分が存在せず、かつ、前記ゲート電極との界面において前記半導体基板との界面よりも低くなっていることを特徴とする。
【００１３】
本発明に係る半導体装置の製造方法では、半導体基板上に、Ｈｆ、Ｏ及びＮからなるゲート絶縁膜を形成する。次に、前記ゲート絶縁膜上にゲート電極を形成する。そして、前記ゲート絶縁膜を形成する際には、少なくとも前記ゲート絶縁膜の一部に更にＡｌを含有させ、前記ゲート絶縁膜の前記半導体基板との界面におけるＨｆ：Ａｌの組成比を、９：１乃至７：３とし、前記ゲート絶縁膜中のＡｌ含有量を、前記半導体基板との界面から前記ゲート電極との界面にかけて増加している部分が存在せず、かつ、前記ゲート電極との界面において前記半導体基板との界面よりも低くする。
【００１５】
【発明の実施の形態】
（本発明の基本的原理）
先ず、本発明の基本的原理について説明する。上述のように、ＨｆＯ2からなるゲート絶縁膜には、界面フォノンによる散乱によってチャネル移動度が低下するという問題があり、Ａｌ2Ｏ3からなるゲート絶縁膜には、比誘電率が十分ではないという問題がある。このような状況において、本願発明者は、これらの材料を混合させて用いることにより、互いの欠点を補いつつ高い特性のゲート絶縁膜を得ることができることを見出した。
【００１６】
本願発明者が、ゲート絶縁膜におけるＨｆＯ2及びＡｌ2Ｏ3の混合割合を調整しながらＦＴ−ＩＲ測定を行ったところ、図１に示すような結果が得られた。図１は、ゲート絶縁膜の組成とＦＴ−ＩＲスペクトルとの関係を示すグラフである。
【００１７】
図１に示すように、ＨｆＯ2のみからなる絶縁膜では、当然ながら、ＨｆＯ2結晶が存在することを示すピークが観測された。これに対し、Ｈｆ0.9Ａｌ0.1Ｏ2からなる絶縁膜では、ＨｆＯ2結晶が存在することを示すピークが極めて小さくなった。そして、Ｈｆ0.8Ａｌ0.2Ｏ2からなる絶縁膜では、ＨｆＯ2結晶が存在することを示すピークはほとんど観測されなかった。この結果は、ＨｆＯ2中のＨｆ原子の１０％以上をＡｌ原子で置換することにより、ＨｆＯ2に固有の低周波数の界面フォノンが大幅に抑制されることを示している。従って、このような絶縁膜をＭＯＳＦＥＴのゲート絶縁膜に適用することにより、界面フォノン散乱が抑制されて、チャネル移動度が良好に保たれる。
【００１８】
但し、ＨｆＯ2中のＨｆ原子のＡｌ原子による置換数が３０％を超えると、誘電率が不十分となったり、トラップ（ヒステリシス）が増加したりする。従って、ＨｆＯ2中のＨｆ原子のＡｌ原子による置換数は３０％以下であることが好ましい。なお、ヒステリシスはＡｌ原子による置換数が５０％程度となったときに最も大きくなる。
【００１９】
（本発明の実施形態）
次に、本発明の実施形態について添付の図面を参照しながら説明する。但し、ここでは、便宜上、半導体装置の構造については、その製造方法と共に説明する。図２乃至図３は、本発明の実施形態に係る半導体装置（ＮチャネルＭＯＳ型電界効果トランジスタ）の製造方法を工程順に示す断面図である。
【００２０】
本実施形態では、先ず、図２（ａ）に示すように、主表面が（１００）面であるＳｉ基板等の半導体基板１の表層部にＰ型ウェル２を形成し、更に素子分離絶縁膜３を形成する。
【００２１】
次に、図２（ｂ）に示すように、素子分離絶縁膜３によって区画された素子活性領域内に、Ｈｆ、Ａｌ、Ｏ及びＮを含有するゲート絶縁膜４を形成する。ゲート絶縁膜４は、例えばＨｆＯ2膜及びＡｌ2Ｏ3膜の混合膜であり、例えばＭＯＣＶＤ法等により、以下のようにして形成する。成膜開始直後には、Ａｌ2Ｏ3膜の原料を多めに供給すると共に、ＨｆＯ2膜の原料を少なめに供給することにより、Ａｌ2Ｏ3膜、ＨｆＯ2膜の形成速度の比を３：７程度にする。その後、時間の経過に伴って、Ａｌ2Ｏ3膜の原料の供給量を減少させると共に、ＨｆＯ2膜の原料の供給量を増加させる。そして、成膜終了直前には、Ａｌ2Ｏ3膜の原料の供給を停め、ＨｆＯ2膜の原料のみを供給する。
【００２２】
このような方法により形成されたゲート絶縁膜４中のＡｌ含有量は、例えば図４に示すように、ゲート絶縁膜４の最表面近傍では０であり、深くなるに連れて増加する。逆に、図示しないが、Ｈｆ含有量は、ゲート絶縁膜４の最表面から深くなるに連れて減少する。そして、半導体基板１との界面近傍では、Ｈｆ原子及びＡｌ原子の総数を１００とすると、Ａｌ原子の数は３０程度となっている。即ち、ゲート絶縁膜４の組成は、最表面近傍ではＨｆＯ2となっており、半導体基板１との界面近傍では、Ｈｆ0.7Ａｌ0.3Ｏ2となっている。
【００２３】
ゲート絶縁膜４を形成した後には、図２（ｃ）に示すように、ゲート絶縁膜４上にゲート電極５を形成する。
【００２４】
次いで、図３（ａ）に示すように、ゲート電極５をマスクとして、Ｎ型不純物のイオン注入を行うことにより、Ｎ型エクステンション層６を形成する。
【００２５】
その後、図３（ｂ）に示すように、ゲート電極５の側方にサイドウォール絶縁膜８を形成する。続いて、ゲート電極５及びサイドウォール絶縁膜８をマスクとして、Ｎ型エクステンション層６の形成時よりも高い濃度でＮ型不純物のイオン注入を行うことにより、Ｎ型ソース・ドレイン不純物拡散層７を形成する。
【００２６】
次に、図３（ｃ）に示すように、ゲート電極５及びＮ型ソース・ドレイン不純物拡散層７の表面をシリサイド化することにより、シリサイド層９を形成する。
【００２７】
その後、層間絶縁膜及び配線等の形成を行うことにより、半導体装置を完成させる。なお、ＮチャネルＭＯＳ型電界効果トランジスタと同様にして、ＰチャネルＭＯＳ型電界効果トランジスタを製造することも可能である。
【００２８】
このような本実施形態によれば、組成を適切に制御しながらゲート絶縁膜４を形成しているので、界面フォノンによる散乱を抑制しながら、高い誘電率を得ることができる。従って、シリコン酸化膜換算実効膜厚を例えば２ｎｍ以下にしながら、物理膜厚を厚くしてリーク電流を抑えることができる。このため、良好なチャネル移動度が確保され、駆動電流を増加させることができる。この結果、駆動能力が向上する。
【００２９】
なお、上述の第１の実施形態では、ゲート絶縁膜４を単一の膜とし、その組成を変化させているが、図１に示す例のように組成が変化しない単一の膜からゲート絶縁膜を形成してもよく、また、図５及び図６に示すように、ゲート絶縁膜を互いに組成が異なる２つの絶縁膜から形成してもよい。図６は、絶縁膜４ａ及び４ｂからなるゲート絶縁膜のＡｌ含有量を示すグラフである。この例では、絶縁膜４ａ及び４ｂのいずれにおいても、Ａｌ含有量は一定である。また、半導体基板に近い絶縁膜４ａにおいて、Ａｌ含有量が多くなっている。
【００３０】
また、図７（ａ）に示すように、互いに組成が異なる３以上の絶縁膜からゲート絶縁膜を形成してもよい。この場合、半導体基板に近い絶縁膜ほど、Ａｌ含有量が多くなっていることが好ましい。また、図７（ｂ）に示すように、一部の絶縁膜中のＡｌ含有量が最表面からの深さに応じて変化していてもよい。この場合、半導体基板に近い絶縁膜ほど、Ａｌ含有量が多くなっていることが好ましい。同様に、全ての絶縁膜中のＡｌ含有量が最表面からの深さに応じて変化していてもよい。
【００３１】
更に、図４及び図７（ｂ）では、Ａｌ含有量が深さに対して１次関数にそって変化しているが、深くなるほどＡｌ含有量が多くなっていれば、２次以上の関数や三角関数等にそって変化していてもよい。
【００３２】
なお、ゲート絶縁膜が複数の絶縁膜から形成される場合、図６等のように、Ａｌ含有量が不連続であってもよいが、Ａｌ含有量は深さ方向で連続していることが好ましい。これは、Ａｌ含有量が不連続な絶縁膜間の界面では、誘電率も不連続になり、この界面では、電気双極子が発生したり、予期せぬトラップが生じたりすることがあるからである。また、この界面は、チャネル移動度の低下や１／ｆ雑音の発生原因にもなりうる。同様の理由から、ゲート絶縁膜が複数の絶縁膜から形成される場合、特に、半導体基板に接するものにおいて、Ａｌ含有量が深さ方向で連続して変化していることが好ましい。
【００３３】
そして、ゲート絶縁膜の半導体基板に接する部分においては、Ｈｆ原子及びＡｌ原子の総数を１００としたときＡｌ原子の数は１０乃至３０であることが好ましい。これは、Ａｌ原子の数が１０未満であると、ＨｆＯ2による界面フォノンの影響が大きくなり、また、Ａｌ原子の数が３０を超えると、高い誘電率を得にくくなるからである。また、ゲート絶縁膜のゲート電極に接する部分においては、Ｈｆ原子及びＡｌ原子の総数を１００としたときＡｌ原子の数は１０以下であることが好ましい。これは、Ａｌの原子の数が１０を超えると、高い誘電率を得にくくなるからである。
【００３４】
以下、本発明の諸態様を付記としてまとめて記載する。
【００３５】
（付記１） 半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を有し、
前記ゲート電極の誘電率は、前記半導体基板に接する部分から前記ゲート電極に接する部分にかけて単調に増加していることを特徴とする半導体装置。
【００３６】
（付記２） 前記ゲート絶縁膜は、Ｈｆ、Ａｌ、Ｏ及びＮを含有し、Ａｌの含有量が前記半導体基板に接する部分から前記ゲート電極に接する部分にかけて単調に減少していることを特徴とする付記１に記載の半導体装置。
【００３７】
（付記３） 前記ゲート絶縁膜中で、Ａｌの含有量が連続して変化していることを特徴とする付記２に記載の半導体装置。
【００３８】
（付記４） 前記ゲート絶縁膜中で、Ａｌの含有量が段階的に変化していることを特徴とする付記２に記載の半導体装置。
【００３９】
（付記５） 前記ゲート絶縁膜は、前記半導体基板上に積層された複数の絶縁膜から構成されており、前記半導体基板に近いものほど、Ａｌの含有量が高いことを特徴とする付記２乃至４のいずれか１項に記載の半導体装置。
【００４０】
（付記６） 前記複数の絶縁膜のうちで前記半導体基板に接するものにおいては、Ａｌの含有量が連続して変化していることを特徴とする付記５に記載の半導体装置。
【００４１】
（付記７） 前記ゲート絶縁膜の前記半導体基板に接する部分において、Ｈｆ原子及びＡｌ原子の総数を１００としたときＡｌ原子の数は１０乃至３０であることを特徴とする付記２乃至６のいずれか１項に記載の半導体装置。
【００４２】
（付記８） 前記ゲート絶縁膜の前記ゲート電極に接する部分において、Ｈｆ原子及びＡｌ原子の総数を１００としたときＡｌ原子の数は１０以下であることを特徴とする付記２乃至７のいずれか１項に記載の半導体装置。
【００４３】
（付記９） 前記ゲート絶縁膜の厚さは、２ｎｍ以下であることを特徴とする付記１乃至８のいずれか１項に記載の半導体装置。
【００４４】
（付記１０） 半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を有し、
前記ゲート絶縁膜を形成する工程において、前記ゲート電極の誘電率を、前記半導体基板に接する部分から前記ゲート電極に接する部分にかけて単調に増加させることを特徴とする半導体装置の製造方法。
【００４５】
（付記１１） 前記ゲート絶縁膜として、Ｈｆ、Ａｌ、Ｏ及びＮを含有する絶縁膜を形成し、Ａｌの含有量が前記半導体基板に接する部分から前記ゲート電極に接する部分にかけて単調に減少させることを特徴とする付記１０に記載の半導体装置の製造方法。
【００４６】
（付記１２） 前記ゲート絶縁膜中で、Ａｌの含有量を連続して変化させることを特徴とする付記１１に記載の半導体装置の製造方法。
【００４７】
（付記１３） 前記ゲート絶縁膜中で、Ａｌの含有量を段階的に変化させることを特徴とする付記１１に記載の半導体装置の製造方法。
【００４８】
（付記１４） 前記ゲート絶縁膜を、前記半導体基板上に積層された複数の絶縁膜から構成し、前記半導体基板に近い絶縁膜ほど、Ａｌの含有量を高くすることを特徴とする付記１１乃至１３のいずれか１項に記載の半導体装置の製造方法。
【００４９】
（付記１５） 前記複数の絶縁膜のうちで前記半導体基板に接するものにおいては、Ａｌの含有量を連続して変化させることを特徴とする付記１４に記載の半導体装置の製造方法。
【００５０】
（付記１６） 前記ゲート絶縁膜の前記半導体基板に接する部分において、Ｈｆ原子及びＡｌ原子の総数を１００としたときＡｌ原子の数を１０乃至３０とすることを特徴とする付記１１乃至１５のいずれか１項に記載の半導体装置の製造方法。
【００５１】
（付記１７） 前記ゲート絶縁膜の前記ゲート電極に接する部分において、Ｈｆ原子及びＡｌ原子の総数を１００としたときＡｌ原子の数を１０以下とすることを特徴とする付記１１乃至１６のいずれか１項に記載の半導体装置の製造方法。
【００５２】
（付記１８） 前記ゲート絶縁膜の厚さを２ｎｍ以下とすることを特徴とする付記１０乃至１７のいずれか１項に記載の半導体装置の製造方法。
【００５３】
（付記１９） 前記ゲート絶縁膜をＭＯＣＶＤ法により形成することを特徴とする付記１０乃至１８のいずれか１項に記載の半導体装置の製造方法。
【００５４】
【発明の効果】
以上詳述したように、本発明によれば、ゲート絶縁膜の誘電率が高いものとなる。このため、物理膜厚をリーク電流が多量に流れるほど薄くしなくても、スケーリング則に従ったシリコン酸化膜換算実効膜厚を得ることができる。従って、高速動作を可能としながら、微細化に伴うリーク電流の増加を抑制することができる。また、チャネル移動度への悪影響を抑制することもできる。
【図面の簡単な説明】
【図１】ゲート絶縁膜の組成とＦＴ−ＩＲスペクトルとの関係を示すグラフである。
【図２】本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】図２に引き続き、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】図２及び図３に示す方法で形成されたゲート絶縁膜中のＡｌの濃度プロファイルを示すグラフである。
【図５】ゲート絶縁膜の他の例を示す断面図である。
【図６】Ａｌの濃度プロファイルの他の例を示すグラフである。
【図７】Ａｌの濃度プロファイルの更に他の例を示すグラフである。
【符号の説明】
１：半導体基板
２：Ｐ型ウェル
３：素子分離絶縁膜
４：ゲート絶縁膜
４ａ、４ｂ：絶縁膜
５：ゲート電極
６：Ｎ型エクステンション層
７：Ｎ型ソース・ドレイン不純物拡散層
８：サイドウォール絶縁膜
９：シリサイド層
【発明の属する技術分野】
本発明は、ＭＯＳ型電界効果トランジスタを備えた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＬＳＩの高速化及び高集積化は、主にスケーリング則によるＭＯＳ型電界効果トランジスタ（ＦＥＴ：Field-Effective-Transistor）の微細化によって進められている。スケーリング則による微細化では、ＳｉＯ2ゲート絶縁膜、ゲート長等のＭＯＳ型電界効果トランジスタの各部分の高さ方向及び横方向の寸法を同時に縮小することで、微細化時に素子の特性が正常に保たれ、また性能の向上が可能となっている。スケーリング則によると、ＭＯＳ型電界効果トランジスタは微細化の一途をたどっており、西暦２０００年以降の次世代ＭＯＳ型電界効果トランジスタでは、ＳｉＯ2ゲート絶縁膜には２ｎｍ以下の膜厚が要求されている。
【０００３】
しかし、ＳｉＯ2からなるゲート絶縁膜の厚さが２ｎｍ以下となると、直接トンネル電流が流れてしまい、リーク電流を抑制することができない。このため、消費電力の増加等の問題を回避することができない。
【０００４】
従って、ゲート絶縁膜の厚さを２ｎｍ以下にするためには、ＳｉＯ2よりも誘電率が高い材料からゲート絶縁膜を形成し、シリコン酸化膜換算実効膜厚を２ｎｍ以下に抑えつつ、物理膜厚を厚くしてリーク電流を抑えることが必要である。誘電率が高いゲート絶縁膜の材料として、例えばＨｆＯ2が挙げられる。ＨｆＯ2の比誘電率は２５程度である。
【０００５】
一方、ＭＯＳ型電界効果トランジスタでは、ゲートリーク電流の抑制の他に、駆動電流（Ｉon）の確保も重要である。このため、チャネル移動度の劣化を抑制することも重要である。
【０００６】
しかし、ＨｆＯ2をゲート絶縁膜の材料として用いると、ＨｆＯ2の界面フォノンによる散乱により、チャネル移動度が低減してしまうことが指摘されている（Fischetti, JAP90(2001)pp.4587-4608）。
【０００７】
また、ＳｉＯ2よりも誘電率が高い絶縁材料としてＡｌ2Ｏ3も挙げられる。
【０００８】
【非特許文献１】
フィシェッティ（Fischetti）、ジャーナル・オブ・アプライド・フィジクス（Journal of Applied Physics）、２００１年、第９０巻、ｐ．４５８７−４６０８
【０００９】
【発明が解決しようとする課題】
しかしながら、Ａｌ2Ｏ3を用いた場合には、界面フォノンによるチャネル移動度への影響は少ないものの、比誘電率は１０程度であるため、ＨｆＯ2ほどゲート絶縁膜の物理膜厚を厚くすることはできない。また、固定電荷の存在のために実効移動度は期待される値より低くなる。
【００１０】
本発明は、かかる問題点に鑑みてなされたものであって、微細化に伴うリーク電流の増加を抑制することができると共に、良好なチャネル移動度を得ることができる半導体装置及びその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本願発明者は、上記課題を解決すべく、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【００１２】
本発明に係る半導体装置は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を有する半導体装置を対象とする。そして、この半導体装置は、前記ゲート絶縁膜が、Ｈｆ、Ｏ及びＮからなり、少なくとも前記ゲート絶縁膜の一部には更にＡｌを含有しており、前記ゲート絶縁膜の前記半導体基板との界面におけるＨｆ：Ａｌの組成比が、９：１乃至７：３であり、前記ゲート絶縁膜中のＡｌ含有量が、前記半導体基板との界面から前記ゲート電極との界面にかけて増加している部分が存在せず、かつ、前記ゲート電極との界面において前記半導体基板との界面よりも低くなっていることを特徴とする。
【００１３】
本発明に係る半導体装置の製造方法では、半導体基板上に、Ｈｆ、Ｏ及びＮからなるゲート絶縁膜を形成する。次に、前記ゲート絶縁膜上にゲート電極を形成する。そして、前記ゲート絶縁膜を形成する際には、少なくとも前記ゲート絶縁膜の一部に更にＡｌを含有させ、前記ゲート絶縁膜の前記半導体基板との界面におけるＨｆ：Ａｌの組成比を、９：１乃至７：３とし、前記ゲート絶縁膜中のＡｌ含有量を、前記半導体基板との界面から前記ゲート電極との界面にかけて増加している部分が存在せず、かつ、前記ゲート電極との界面において前記半導体基板との界面よりも低くする。
【００１５】
【発明の実施の形態】
（本発明の基本的原理）
先ず、本発明の基本的原理について説明する。上述のように、ＨｆＯ2からなるゲート絶縁膜には、界面フォノンによる散乱によってチャネル移動度が低下するという問題があり、Ａｌ2Ｏ3からなるゲート絶縁膜には、比誘電率が十分ではないという問題がある。このような状況において、本願発明者は、これらの材料を混合させて用いることにより、互いの欠点を補いつつ高い特性のゲート絶縁膜を得ることができることを見出した。
【００１６】
本願発明者が、ゲート絶縁膜におけるＨｆＯ2及びＡｌ2Ｏ3の混合割合を調整しながらＦＴ−ＩＲ測定を行ったところ、図１に示すような結果が得られた。図１は、ゲート絶縁膜の組成とＦＴ−ＩＲスペクトルとの関係を示すグラフである。
【００１７】
図１に示すように、ＨｆＯ2のみからなる絶縁膜では、当然ながら、ＨｆＯ2結晶が存在することを示すピークが観測された。これに対し、Ｈｆ0.9Ａｌ0.1Ｏ2からなる絶縁膜では、ＨｆＯ2結晶が存在することを示すピークが極めて小さくなった。そして、Ｈｆ0.8Ａｌ0.2Ｏ2からなる絶縁膜では、ＨｆＯ2結晶が存在することを示すピークはほとんど観測されなかった。この結果は、ＨｆＯ2中のＨｆ原子の１０％以上をＡｌ原子で置換することにより、ＨｆＯ2に固有の低周波数の界面フォノンが大幅に抑制されることを示している。従って、このような絶縁膜をＭＯＳＦＥＴのゲート絶縁膜に適用することにより、界面フォノン散乱が抑制されて、チャネル移動度が良好に保たれる。
【００１８】
但し、ＨｆＯ2中のＨｆ原子のＡｌ原子による置換数が３０％を超えると、誘電率が不十分となったり、トラップ（ヒステリシス）が増加したりする。従って、ＨｆＯ2中のＨｆ原子のＡｌ原子による置換数は３０％以下であることが好ましい。なお、ヒステリシスはＡｌ原子による置換数が５０％程度となったときに最も大きくなる。
【００１９】
（本発明の実施形態）
次に、本発明の実施形態について添付の図面を参照しながら説明する。但し、ここでは、便宜上、半導体装置の構造については、その製造方法と共に説明する。図２乃至図３は、本発明の実施形態に係る半導体装置（ＮチャネルＭＯＳ型電界効果トランジスタ）の製造方法を工程順に示す断面図である。
【００２０】
本実施形態では、先ず、図２（ａ）に示すように、主表面が（１００）面であるＳｉ基板等の半導体基板１の表層部にＰ型ウェル２を形成し、更に素子分離絶縁膜３を形成する。
【００２１】
次に、図２（ｂ）に示すように、素子分離絶縁膜３によって区画された素子活性領域内に、Ｈｆ、Ａｌ、Ｏ及びＮを含有するゲート絶縁膜４を形成する。ゲート絶縁膜４は、例えばＨｆＯ2膜及びＡｌ2Ｏ3膜の混合膜であり、例えばＭＯＣＶＤ法等により、以下のようにして形成する。成膜開始直後には、Ａｌ2Ｏ3膜の原料を多めに供給すると共に、ＨｆＯ2膜の原料を少なめに供給することにより、Ａｌ2Ｏ3膜、ＨｆＯ2膜の形成速度の比を３：７程度にする。その後、時間の経過に伴って、Ａｌ2Ｏ3膜の原料の供給量を減少させると共に、ＨｆＯ2膜の原料の供給量を増加させる。そして、成膜終了直前には、Ａｌ2Ｏ3膜の原料の供給を停め、ＨｆＯ2膜の原料のみを供給する。
【００２２】
このような方法により形成されたゲート絶縁膜４中のＡｌ含有量は、例えば図４に示すように、ゲート絶縁膜４の最表面近傍では０であり、深くなるに連れて増加する。逆に、図示しないが、Ｈｆ含有量は、ゲート絶縁膜４の最表面から深くなるに連れて減少する。そして、半導体基板１との界面近傍では、Ｈｆ原子及びＡｌ原子の総数を１００とすると、Ａｌ原子の数は３０程度となっている。即ち、ゲート絶縁膜４の組成は、最表面近傍ではＨｆＯ2となっており、半導体基板１との界面近傍では、Ｈｆ0.7Ａｌ0.3Ｏ2となっている。
【００２３】
ゲート絶縁膜４を形成した後には、図２（ｃ）に示すように、ゲート絶縁膜４上にゲート電極５を形成する。
【００２４】
次いで、図３（ａ）に示すように、ゲート電極５をマスクとして、Ｎ型不純物のイオン注入を行うことにより、Ｎ型エクステンション層６を形成する。
【００２５】
その後、図３（ｂ）に示すように、ゲート電極５の側方にサイドウォール絶縁膜８を形成する。続いて、ゲート電極５及びサイドウォール絶縁膜８をマスクとして、Ｎ型エクステンション層６の形成時よりも高い濃度でＮ型不純物のイオン注入を行うことにより、Ｎ型ソース・ドレイン不純物拡散層７を形成する。
【００２６】
次に、図３（ｃ）に示すように、ゲート電極５及びＮ型ソース・ドレイン不純物拡散層７の表面をシリサイド化することにより、シリサイド層９を形成する。
【００２７】
その後、層間絶縁膜及び配線等の形成を行うことにより、半導体装置を完成させる。なお、ＮチャネルＭＯＳ型電界効果トランジスタと同様にして、ＰチャネルＭＯＳ型電界効果トランジスタを製造することも可能である。
【００２８】
このような本実施形態によれば、組成を適切に制御しながらゲート絶縁膜４を形成しているので、界面フォノンによる散乱を抑制しながら、高い誘電率を得ることができる。従って、シリコン酸化膜換算実効膜厚を例えば２ｎｍ以下にしながら、物理膜厚を厚くしてリーク電流を抑えることができる。このため、良好なチャネル移動度が確保され、駆動電流を増加させることができる。この結果、駆動能力が向上する。
【００２９】
なお、上述の第１の実施形態では、ゲート絶縁膜４を単一の膜とし、その組成を変化させているが、図１に示す例のように組成が変化しない単一の膜からゲート絶縁膜を形成してもよく、また、図５及び図６に示すように、ゲート絶縁膜を互いに組成が異なる２つの絶縁膜から形成してもよい。図６は、絶縁膜４ａ及び４ｂからなるゲート絶縁膜のＡｌ含有量を示すグラフである。この例では、絶縁膜４ａ及び４ｂのいずれにおいても、Ａｌ含有量は一定である。また、半導体基板に近い絶縁膜４ａにおいて、Ａｌ含有量が多くなっている。
【００３０】
また、図７（ａ）に示すように、互いに組成が異なる３以上の絶縁膜からゲート絶縁膜を形成してもよい。この場合、半導体基板に近い絶縁膜ほど、Ａｌ含有量が多くなっていることが好ましい。また、図７（ｂ）に示すように、一部の絶縁膜中のＡｌ含有量が最表面からの深さに応じて変化していてもよい。この場合、半導体基板に近い絶縁膜ほど、Ａｌ含有量が多くなっていることが好ましい。同様に、全ての絶縁膜中のＡｌ含有量が最表面からの深さに応じて変化していてもよい。
【００３１】
更に、図４及び図７（ｂ）では、Ａｌ含有量が深さに対して１次関数にそって変化しているが、深くなるほどＡｌ含有量が多くなっていれば、２次以上の関数や三角関数等にそって変化していてもよい。
【００３２】
なお、ゲート絶縁膜が複数の絶縁膜から形成される場合、図６等のように、Ａｌ含有量が不連続であってもよいが、Ａｌ含有量は深さ方向で連続していることが好ましい。これは、Ａｌ含有量が不連続な絶縁膜間の界面では、誘電率も不連続になり、この界面では、電気双極子が発生したり、予期せぬトラップが生じたりすることがあるからである。また、この界面は、チャネル移動度の低下や１／ｆ雑音の発生原因にもなりうる。同様の理由から、ゲート絶縁膜が複数の絶縁膜から形成される場合、特に、半導体基板に接するものにおいて、Ａｌ含有量が深さ方向で連続して変化していることが好ましい。
【００３３】
そして、ゲート絶縁膜の半導体基板に接する部分においては、Ｈｆ原子及びＡｌ原子の総数を１００としたときＡｌ原子の数は１０乃至３０であることが好ましい。これは、Ａｌ原子の数が１０未満であると、ＨｆＯ2による界面フォノンの影響が大きくなり、また、Ａｌ原子の数が３０を超えると、高い誘電率を得にくくなるからである。また、ゲート絶縁膜のゲート電極に接する部分においては、Ｈｆ原子及びＡｌ原子の総数を１００としたときＡｌ原子の数は１０以下であることが好ましい。これは、Ａｌの原子の数が１０を超えると、高い誘電率を得にくくなるからである。
【００３４】
以下、本発明の諸態様を付記としてまとめて記載する。
【００３５】
（付記１） 半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を有し、
前記ゲート電極の誘電率は、前記半導体基板に接する部分から前記ゲート電極に接する部分にかけて単調に増加していることを特徴とする半導体装置。
【００３６】
（付記２） 前記ゲート絶縁膜は、Ｈｆ、Ａｌ、Ｏ及びＮを含有し、Ａｌの含有量が前記半導体基板に接する部分から前記ゲート電極に接する部分にかけて単調に減少していることを特徴とする付記１に記載の半導体装置。
【００３７】
（付記３） 前記ゲート絶縁膜中で、Ａｌの含有量が連続して変化していることを特徴とする付記２に記載の半導体装置。
【００３８】
（付記４） 前記ゲート絶縁膜中で、Ａｌの含有量が段階的に変化していることを特徴とする付記２に記載の半導体装置。
【００３９】
（付記５） 前記ゲート絶縁膜は、前記半導体基板上に積層された複数の絶縁膜から構成されており、前記半導体基板に近いものほど、Ａｌの含有量が高いことを特徴とする付記２乃至４のいずれか１項に記載の半導体装置。
【００４０】
（付記６） 前記複数の絶縁膜のうちで前記半導体基板に接するものにおいては、Ａｌの含有量が連続して変化していることを特徴とする付記５に記載の半導体装置。
【００４１】
（付記７） 前記ゲート絶縁膜の前記半導体基板に接する部分において、Ｈｆ原子及びＡｌ原子の総数を１００としたときＡｌ原子の数は１０乃至３０であることを特徴とする付記２乃至６のいずれか１項に記載の半導体装置。
【００４２】
（付記８） 前記ゲート絶縁膜の前記ゲート電極に接する部分において、Ｈｆ原子及びＡｌ原子の総数を１００としたときＡｌ原子の数は１０以下であることを特徴とする付記２乃至７のいずれか１項に記載の半導体装置。
【００４３】
（付記９） 前記ゲート絶縁膜の厚さは、２ｎｍ以下であることを特徴とする付記１乃至８のいずれか１項に記載の半導体装置。
【００４４】
（付記１０） 半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を有し、
前記ゲート絶縁膜を形成する工程において、前記ゲート電極の誘電率を、前記半導体基板に接する部分から前記ゲート電極に接する部分にかけて単調に増加させることを特徴とする半導体装置の製造方法。
【００４５】
（付記１１） 前記ゲート絶縁膜として、Ｈｆ、Ａｌ、Ｏ及びＮを含有する絶縁膜を形成し、Ａｌの含有量が前記半導体基板に接する部分から前記ゲート電極に接する部分にかけて単調に減少させることを特徴とする付記１０に記載の半導体装置の製造方法。
【００４６】
（付記１２） 前記ゲート絶縁膜中で、Ａｌの含有量を連続して変化させることを特徴とする付記１１に記載の半導体装置の製造方法。
【００４７】
（付記１３） 前記ゲート絶縁膜中で、Ａｌの含有量を段階的に変化させることを特徴とする付記１１に記載の半導体装置の製造方法。
【００４８】
（付記１４） 前記ゲート絶縁膜を、前記半導体基板上に積層された複数の絶縁膜から構成し、前記半導体基板に近い絶縁膜ほど、Ａｌの含有量を高くすることを特徴とする付記１１乃至１３のいずれか１項に記載の半導体装置の製造方法。
【００４９】
（付記１５） 前記複数の絶縁膜のうちで前記半導体基板に接するものにおいては、Ａｌの含有量を連続して変化させることを特徴とする付記１４に記載の半導体装置の製造方法。
【００５０】
（付記１６） 前記ゲート絶縁膜の前記半導体基板に接する部分において、Ｈｆ原子及びＡｌ原子の総数を１００としたときＡｌ原子の数を１０乃至３０とすることを特徴とする付記１１乃至１５のいずれか１項に記載の半導体装置の製造方法。
【００５１】
（付記１７） 前記ゲート絶縁膜の前記ゲート電極に接する部分において、Ｈｆ原子及びＡｌ原子の総数を１００としたときＡｌ原子の数を１０以下とすることを特徴とする付記１１乃至１６のいずれか１項に記載の半導体装置の製造方法。
【００５２】
（付記１８） 前記ゲート絶縁膜の厚さを２ｎｍ以下とすることを特徴とする付記１０乃至１７のいずれか１項に記載の半導体装置の製造方法。
【００５３】
（付記１９） 前記ゲート絶縁膜をＭＯＣＶＤ法により形成することを特徴とする付記１０乃至１８のいずれか１項に記載の半導体装置の製造方法。
【００５４】
【発明の効果】
以上詳述したように、本発明によれば、ゲート絶縁膜の誘電率が高いものとなる。このため、物理膜厚をリーク電流が多量に流れるほど薄くしなくても、スケーリング則に従ったシリコン酸化膜換算実効膜厚を得ることができる。従って、高速動作を可能としながら、微細化に伴うリーク電流の増加を抑制することができる。また、チャネル移動度への悪影響を抑制することもできる。
【図面の簡単な説明】
【図１】ゲート絶縁膜の組成とＦＴ−ＩＲスペクトルとの関係を示すグラフである。
【図２】本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】図２に引き続き、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】図２及び図３に示す方法で形成されたゲート絶縁膜中のＡｌの濃度プロファイルを示すグラフである。
【図５】ゲート絶縁膜の他の例を示す断面図である。
【図６】Ａｌの濃度プロファイルの他の例を示すグラフである。
【図７】Ａｌの濃度プロファイルの更に他の例を示すグラフである。
【符号の説明】
１：半導体基板
２：Ｐ型ウェル
３：素子分離絶縁膜
４：ゲート絶縁膜
４ａ、４ｂ：絶縁膜
５：ゲート電極
６：Ｎ型エクステンション層
７：Ｎ型ソース・ドレイン不純物拡散層
８：サイドウォール絶縁膜
９：シリサイド層
Claims (5)
- 半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を有し、
前記ゲート絶縁膜は、Ｈｆ、Ｏ及びＮからなり、
少なくとも前記ゲート絶縁膜の一部には更にＡｌを含有しており、
前記ゲート絶縁膜の前記半導体基板との界面におけるＨｆ：Ａｌの組成比は、９：１乃至７：３であり、
前記ゲート絶縁膜中のＡｌ含有量は、前記半導体基板との界面から前記ゲート電極との界面にかけて増加している部分が存在せず、かつ、前記ゲート電極との界面において前記半導体基板との界面よりも低くなっていることを特徴とする半導体装置。 - 前記ゲート絶縁膜の前記ゲート電極に接する部分において、Ｈｆ原子及びＡｌ原子の総数を１００としたときＡｌ原子の数は１０以下であることを特徴とする請求項１に記載の半導体装置。
- 半導体基板上に、Ｈｆ、Ｏ及びＮからなるゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を有し、
前記ゲート絶縁膜を形成する工程において、
少なくとも前記ゲート絶縁膜の一部に更にＡｌを含有させ、
前記ゲート絶縁膜の前記半導体基板との界面におけるＨｆ：Ａｌの組成比を、９：１乃至７：３とし、
前記ゲート絶縁膜中のＡｌ含有量を、前記半導体基板との界面から前記ゲート電極との界面にかけて増加している部分が存在せず、かつ、前記ゲート電極との界面において前記半導体基板との界面よりも低くすることを特徴とする半導体装置の製造方法。 - 前記ゲート絶縁膜の前記ゲート電極に接する部分において、Ｈｆ原子及びＡｌ原子の総数を１００としたときＡｌ原子の数を１０以下とすることを特徴とする請求項３に記載の半導体装置の製造方法。
- 前記ゲート絶縁膜をＭＯＣＶＤ法により形成することを特徴とする請求項３又は４に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003095777A JP4047210B2 (ja) | 2003-03-31 | 2003-03-31 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003095777A JP4047210B2 (ja) | 2003-03-31 | 2003-03-31 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004303979A JP2004303979A (ja) | 2004-10-28 |
| JP4047210B2 true JP4047210B2 (ja) | 2008-02-13 |
Family
ID=33408016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003095777A Expired - Fee Related JP4047210B2 (ja) | 2003-03-31 | 2003-03-31 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4047210B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100688521B1 (ko) | 2005-01-18 | 2007-03-02 | 삼성전자주식회사 | 고유전율 절연막을 포함하는 반도체 소자 및 그 제조 방법 |
-
2003
- 2003-03-31 JP JP2003095777A patent/JP4047210B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004303979A (ja) | 2004-10-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6371822B2 (ja) | 半導体チップ | |
| US7755144B2 (en) | Multiple-gate MOS transistors | |
| JP5235784B2 (ja) | 半導体装置 | |
| JP5289069B2 (ja) | 半導体装置およびその製造方法 | |
| CN101364546B (zh) | 具有稳定的阈值修改材料的fet器件及其方法 | |
| KR20070037395A (ko) | 반도체 장치 및 그 제조 방법 | |
| CN103311281A (zh) | 半导体器件及其制造方法 | |
| US11908915B2 (en) | Method of manufacturing semiconductor devices and semiconductor devices | |
| JP2007134492A (ja) | 半導体装置およびその製造方法 | |
| TWI671806B (zh) | 電晶體裝置及其成型方法 | |
| US20130334608A1 (en) | Semiconductor device | |
| KR100687153B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US20090294877A1 (en) | Semiconductor device and manufacturing method thereof | |
| CN100550308C (zh) | 半导体器件制造方法 | |
| JP2007013025A (ja) | 電界効果型トランジスタおよびその製造方法 | |
| US20040227186A1 (en) | Semiconductor device | |
| JP4047210B2 (ja) | 半導体装置及びその製造方法 | |
| WO2011027487A1 (ja) | 半導体装置及びその製造方法 | |
| KR20090031103A (ko) | 반도체 소자 및 상기 반도체 소자의 금속 게이트 형성 방법 | |
| Yamaguchi et al. | Formation of HfSiON/SiO/sub 2//Si-substrate gate stack with low leakage current for high-performance high-/spl kappa/MISFETs | |
| TWI847035B (zh) | 半導體裝置及其製造方法 | |
| Hergenrother et al. | 50 nm vertical replacement-gate (VRG) nMOSFETs with ALD HfO/sub 2/and Al/sub 2/O/sub 3/gate dielectrics | |
| JP2012156375A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JPWO2007138693A1 (ja) | 半導体デバイスおよびその作製方法 | |
| KR20090024961A (ko) | 반도체 소자 및 상기 반도체 소자의 금속 게이트 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050819 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070131 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070206 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070409 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070501 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070625 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071023 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071121 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101130 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4047210 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101130 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111130 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111130 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121130 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121130 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131130 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |