JP4096795B2 - 半導体装置及びその製造方法 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関するものである。
【0002】
【従来の技術】
本発明者らが発明したパワーMOSFETとして、図16、17に示すパワーMOSFETがある(例えば、特許文献1参照)。なお、図1に示す半導体装置の構成部と同一の部分には同一の符号を付している。
【0003】
図16、17に示すパワーMOSFETは、ドレイン層としてのN+型基板1と、N+型基板1に形成されたN-型ドリフト層2、P型ベース層3、及びN+型ソース層4とを有し、N+型ソース層4、P型ベース層3、及びN-型ドリフト層2が横方向に順に配置されている。そして、トレンチゲート5が横方向にてN+型ソース層4からP型ベース層3を貫通してN-型ドリフト層2に到達するように形成された構造となっている。
【0004】
P型ベース層3及びN+型ソース層4は、図示しないソース電極と電気的に接続されており、N+型ドレイン層1は図示しないドレイン電極と電気的に接続されている。
【0005】
これらのパワーMOSFETは、トレンチゲート5に電圧を印加したとき、基板深さ方向をチャネル幅方向とするチャネル領域を形成し、図16に示すように、電流を主に横方向に流すことができる構造である。このパワーMOSFETでは、チャネル幅や、N-型ドリフト層2の電流が流れる領域を基板深さ方向に広げることができるため、他の縦型DMOSにおける低オン抵抗化の理論的な限界を超える程の「超」低オン抵抗化を実現できる。例えば、N-型ドリフト層2の深さが30μmで耐圧300V以下の範囲では他の縦型DMOSにおける低オン抵抗化の理論的な限界値を下回ることができる。
【0006】
さらに、図16に示すパワーMOSFETでは、P型ベース層3は低濃度層30とコンタクト層31とにより構成されている。また、図17に示すパワーMOSFETでは、P型ベース層3は低濃度層30と抵抗値低減層32とにより構成されている。
【0007】
これは、次の問題を解決するためである。しきい値電圧を小さくする場合、P型ベース層3の不純物濃度を低く設定する必要がある。この場合、P型ベース層3は内部抵抗が高いため、基板表面からの深さが深い位置では電位固定が困難となり、寄生NPNトランジスタが容易に動作して破壊に至る恐れがある。寄生NPNトランジスタが動作すると、安全動作領域が十分に確保できなかったり、サージ耐量が低くなるため問題となる。
【0008】
そこで、図16、17に示すパワーMOSFETでは、トレンチゲート5の近傍に、不純物濃度が低い低濃度層30を配置し、トレンチゲート5から離れて、コンタクト層31、抵抗値低減層32を設けている。コンタクト層31、抵抗値低減層32は金属層や高濃度である半導体層等により構成されており、P型ベース層3の内部抵抗を低減している。これにより、寄生トランジスタの動作を抑制することができる。
【0009】
【特許文献1】
特開2001−274398号公報(図33、34)
【0010】
【発明が解決しようとする課題】
しかしながら、コンタクト層31や抵抗値低減層32の形成方法において、以下の問題を有する。
【0011】
コンタクト層31や抵抗値低減層32は、いずれも低濃度層30をP型ベース層3全体の形成予定領域に形成し、低濃度層30のうち、トレンチゲート5から離れた領域に、フォトリソグラフィ及びエッチング技術により、トレンチを形成し、そのトレンチ内に金属層や半導体層を埋め込むことで形成される。
【0012】
この場合、トレンチを形成する際のフォトリソグラフィにおいて、トレンチゲートの位置に対して、マスクがズレてしまう可能性がある。したがって、この形成方法では、マスクの位置合わせズレを考慮した寸法設計が必要であり、セルサイズ縮小には不利である。
【0013】
また、この製造方法では、コンタクト層31や抵抗値低減層32を形成しない場合に対して、トレンチを形成する工程、埋め込みを行う工程等を追加する必要がある。このため、コンタクト層31や抵抗値低減層32を形成しない場合と比較して、工程数が増加し、製造工程が複雑化及びプロセスコストが増大するという問題がある。
【0014】
本発明は上記点に鑑みて、従来の半導体装置の製造方法と比較して、セルサイズの縮小化ができ、かつ、製造工程の複雑化及びプロセスコストの増大を抑制できるようにすることを目的とする。
【0015】
【課題を解決するための手段】
上記目的を達成するため、請求項1〜3に記載の発明では、トレンチ(8)を形成した後、トレンチ(8)内にて剥き出しとなったベース層(3)の表面に対して低濃度化処理を行い、ベース層(3)のトレンチ(8)側の領域の不純物濃度を、ベース層(3)のトレンチ(8)から離れた側の領域よりも低くすることで、ベース層(3)のうち、トレンチ(8)側の領域に低濃度層(7)を形成し、トレンチ(8)から離れた側の領域に高濃度層(6)を形成することを特徴としている。
ここで、低濃度化処理とは、請求項1に記載の発明では、トレンチ(8)内にて剥き出しとなったベース層(3)の表面に対して犠牲酸化よりも高温でのウェット酸化を行い、その後、形成されたシリコン酸化膜(22)を除去することであり、請求項2に記載の発明では、トレンチ(8)内にて剥き出しとなったベース層(3)の表面に対して第1導電型の不純物を含む雰囲気中でのアニールを行うことであり、請求項3に記載の発明では、トレンチ(8)内にて剥き出しとなったベース層(3)の表面に対して第2導電型不純物を含まない不活性ガス雰囲気中でのアニールを行うことである。
【0016】
本発明によれば、従来技術の欄にて説明したように、ベース層に対してトレンチを形成し、埋め込み層を形成する方法と比較して、工程数を削減することができる。したがって、ベース層を単一の不純物濃度にて構成する半導体装置の製造方法に対しての製造工程の複雑化及びコストアップを従来の製造方法よりも抑制しつつ、半導体装置のオン抵抗の低減と寄生NPNトランジスタ動作の抑制を両立できる。
【0017】
また、本発明によれば、低濃度層(7)をセルフアラインで形成できるので、従来の製造方法のように、マスクの位置合わせズレを考慮した寸法設計が不要である。このため、従来の製造方法により製造された半導体装置と比較して、セルサイズの縮小化が可能である。
【0020】
請求項に記載の発明では、隣接するゲート電極(10)を結ぶ方向における低濃度層(7)の幅(7a)が高濃度層(6)の幅(6a)よりも小さくなるように低濃度層(7)と高濃度層(6)とを形成することを特徴としている。
【0021】
低濃度領域はチャネル領域として必要な領域が確保された幅であればよい。この幅は、高濃度層が必要とする幅の大きさよりもかなり小さい。したがって、本発明のように、低濃度層の幅を高濃度層の幅よりも小さくすることができる。これにより、高濃度層と低濃度層とが同じ幅となるように半導体装置を製造した場合と比較して、セルサイズの縮小化が可能である。
【0022】
請求項に記載の発明では、基板表面に垂直な方向及び一方向における高濃度層(6)の幅(6b、6c)が低濃度層(7)の幅(7b、7c)よりも大きくなるように低濃度層(7)と高濃度層(6)とを形成することを特徴としている。
【0023】
ゲート電極の底面がベース層と第1半導体層とのPN接合面よりも基板の深さ方向に突出するように半導体装置を製造した場合、オフ時において、このゲート突出し部で電界集中が発生するため、これにより耐圧が低下してしまう。なお、これを回避するための方法として、ゲート電極の底面とPN接合面との深さ方向の位置が同等とすることが考えられる。しかし、寄生トランジスタの動作抑制の観点から、ベース層の低濃度層は基板表面から深い位置に存在することは好ましくない。
【0024】
そこで、本発明のように、基板表面に垂直な方向及び半導体基板の表面と平行な一方向における高濃度層の幅を低濃度層の幅よりも大きくし、この高濃度層の底面とトレンチゲートの底面との位置を同等とすることで、オフ時におけるゲート突出し部での電界集中を緩和することができ、耐圧を向上させることができる。
【0025】
請求項6〜8に記載の発明では、ベース層(3)は、ゲート電極(10)側の領域が、トレンチ(8)を半導体基板(1)に形成した後、トレンチ(8)内にて剥き出しとなったベース層(3)の表面に対して、不純物濃度を低減する低濃度化処理により形成された低濃度層(7)にて構成され、トレンチ(8)から離れた側の領域が低濃度層(7)よりも不純物濃度が高い高濃度層(6)により構成されていることを特徴としている。
ここで、低濃度化処理とは、請求項6に記載の発明では、トレンチ(8)内にて剥き出しとなったベース層(3)の表面に対して犠牲酸化よりも高温でのウェット酸化を行い、その後、形成されたシリコン酸化膜(22)を除去することであり、請求項7に記載の発明では、トレンチ(8)内にて剥き出しとなったベース層(3)の表面に対して第1導電型の不純物を含む雰囲気中でのアニールを行うことであり、請求項8に記載の発明では、トレンチ(8)内にて剥き出しとなったベース層(3)の表面に対して第2導電型不純物を含まない不活性ガス雰囲気中でのアニールを行うことである。
【0026】
請求項6〜8に記載の発明の半導体装置のベース層は、低濃度化処理により形成された低濃度層と、高濃度層とにより構成されており、低濃度層と高濃度層は単一の製造工程にて形成された単結晶半導体層であって、不純物濃度が異なるものである。
【0027】
請求項に記載の発明では、隣接するゲート電極(10)を結ぶ方向における低濃度層(7)の幅(7a)が高濃度層(6)の幅(6a)よりも小さいことを特徴としている。本発明の半導体装置は、請求項に示す製造方法により製造される。
【0028】
請求項10に記載の発明では、基板表面に垂直な方向及び一方向における高濃度層(6)の幅(6b、6c)が低濃度層(7)の幅(7b、7c)よりも大きいことを特徴としている。本発明の半導体装置は、請求項に示す製造方法により製造される。
【0029】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【0030】
【発明の実施の形態】
(第1実施形態)
図1に本発明の第1実施形態におけるパワーMOSFETの斜視断面図を示す。また、図2に図1中のX−Y断面(X−Y平面)、Y−Z断面(Y−Z平面)、Z−X断面(Z−X平面)を示す。
【0031】
図1中の矢印で示すX方向はN+型基板1の深さ方向(主表面1a及び裏面1bに対して垂直な方向)に対応している。また、図1中の矢印で示すY方向及びZ方向はN+型基板1の主表面1a及び裏面1bと平行な方向に対応している。なお、図のX方向、Y方向、Z方向はそれぞれが互いに垂直を成している。
【0032】
また、図2中のX−Y断面は、図2中の一点鎖線よりも左側の領域が図1中の一点鎖線の領域101に対応しており、トレンチゲート5が形成されていない面を示している。図2に示しているY−Z断面は図1中の一点鎖線の領域102に対応しており、基板表面1aの一部である。図2中のZ−X断面は、図1中の一点鎖線の領域103に対応しており、Y方向に延びているトレンチゲート5を中央で切断した面を示している。
【0033】
本実施形態のパワーMOSFETは、ドレイン層となるN+型シリコン基板1において、基板表面からX方向にN-型ドリフト層2が延設されている。N-型ドリフト層2の領域内にP型ベース層3が形成されており、P型ベース層3の領域内にN+型ソース層4が形成されている。そして、図2中のX−Y断面に示すように、N+型ソース層4、P型ベース層3、N-型ドリフト層2、及びN+型ドレイン層1はY方向に順に配置されており、N+型ソース層(図中の一点鎖線)を中心に折り返した構造となっている。
【0034】
また、Y方向にてN+型ソース層4からP型ベース層3を貫通してN-型ドリフト層2に到達するように、トレンチゲート5が形成されている。このトレンチゲート5は複数形成されており、Z方向に繰り返し配置されている。
【0035】
なお、本実施形態のN-型ドリフト層2、P型ベース層3、及びN+型ソース層4がそれぞれ、特許請求の範囲に記載の第1導電型の第1半導体層、第2導電型のベース層、及び第1導電型の第2半導体層に相当する。また、本実施形態のY方向が特許請求の範囲に記載の半導体基板の表面と平行な一方向に相当する。
【0036】
+型ドレイン層1は、導電型不純物としてP、As、Sb等が導入されており、濃度は1×1018〜1×1020cm-3程度である。N-型ドリフト層2は、導電型不純物としてP、As等が導入されており、濃度は1×1014〜1×1017cm-3程度である。また、基板表面からの深さは1〜100μm程度である。
【0037】
P型ベース層3はトレンチゲート5に近接する領域7がトレンチゲート5から離れた領域6よりも不純物濃度が低くなっている。すなわち、P型ベース層3は、トレンチゲート5側に配置された低濃度層7と、トレンチゲート5から離れた側に配置された高濃度層6とから構成されている。
【0038】
言い換えると、隣接するトレンチゲート5の間にはP型ベース層3が配置されており、そのP型ベース層3のうち、Z方向における両端側に低濃度層7が配置されている。そして、その両端側の低濃度層7に挟まれた領域に高濃度層6が配置されている。
【0039】
低濃度層7は従来と同じしきい値電圧(低いしきい値電圧)が得られるように不純物濃度が設定されている。低濃度層7は導電型不純物としてBが導入されており、濃度は1×1015〜1×1018cm-3程度である。また、高濃度層6はP型ベース層3の抵抗値を低減するために、導電型不純物としてBが導入されており、濃度は1×1017〜1×1020cm-3程度となっている。なお、高濃度層6と低濃度層7の濃度が重複しているが、これは高濃度層6及び低濃度層7の濃度範囲を例示したものであり、高濃度層6の方が低濃度層7よりも不純物濃度が高くなっている。また、高濃度層6及び低濃度層7の不純物濃度は深さ方向(X方向)にも幅方向(Y方向)にもほぼ均一となっている。
【0040】
ここで、図3に図2のY−Z断面中のA−A’線部分における不純物濃度分布を示す。本実施形態では、例えば、図3中の細線で示すように、図中左から右に進むにつれ、すなわち、低濃度層7から高濃度層6に向かうにつれ、濃度が高くなり、高濃度層6から低濃度層7に向かうにつれ濃度が低くなるように、P型ベース層3のZ方向の不純物濃度分布は傾斜状となっている。なお、図3中の太線で示すように、P型ベース層3のZ方向の不純物濃度分布を階段状とすることもできる。
【0041】
また、低濃度層7は、隣接するトレンチゲート5を結ぶ方向、すなわち、Z方向における幅7aが高濃度層6の幅6aよりも小さくなっている。また、高濃度層6及び低濃度層7(N+型ソース層4の左側の領域)のY方向の幅は、例えば0.1〜5μm程度となっている。なお、低濃度層7のY方向の幅は所望の最低耐圧を確保できる大きさとなっている。
【0042】
+型ソース層4は、導電型不純物としてP、As等が導入されており、濃度は1×1018〜1×1020cm-3程度である。N+型ソース層4の不純物濃度は深さ方向(X方向)にも幅方向(Y方向)にもほぼ均一となっている。また、N+型ソース層4のY方向における膜厚は1〜10μm程度となっている。
【0043】
そして、N+型基板1の主表面1aから垂直に、つまりX方向に略平行にトレンチ8が掘られている。このトレンチ8は、Y方向及びX方向の両方向において、N+型ソース層4からP型ベース層3を貫通し、N-型ドリフト層2に到達するように形成されている。
【0044】
このトレンチ8の表面にはゲート酸化膜9が形成されており、このゲート酸化膜9を介してトレンチ8の内部がゲート電極10で埋め込まれている。このようにして、トレンチゲート5が構成されている。
【0045】
なお、図示していないが、酸化膜がトレンチ5の表面だけではなく基板1の主表面1aにも形成されており、この酸化膜上においてゲート電極10がパターニングされている。また、N+型基板1の表面にパターニングされたゲート電極10の上には、層間絶縁膜を介してソース電極が備えられており、ソース電極とP型ベース層3及びN+型ソース層4とが電気的に接続されている。また、N+型基板1の裏面1b側にはドレイン電極が備えられており、ドレイン電極がN+型ドレイン層1と電気的に接続されている。
【0046】
上記したように、本実施形態のパワーMOSFETは、トレンチゲート5の側壁にチャネルを形成して横方向に電流を流す、すなわち、基板深さ方向にチャネル幅を延設した構造となっている。
【0047】
本実施形態によれば、低濃度層7がトレンチゲート5に隣接して存在するため、しきい値電圧を従来と同様に低く設定できる。また、トレンチゲート5から離れた領域に高濃度層6が存在するため、P型ベース層3の内部抵抗を小さくすることができる。これによって、P型ベース層3の深い位置での電位固定も容易であり寄生NPNトランジスタ動作を抑制できる。
【0048】
しきい値電圧が低い場合、チャネル抵抗は小さい。したがって、本実施形態によれば、チャネル抵抗を低く維持したまま、P型ベース層3の内部抵抗を小さくすることができる。つまり、オン抵抗の低減と寄生NPN動作の抑制とを両立できる。
【0049】
次に、上記した構造のパワーMOSFETの製造方法を説明する。図4〜図8に製造工程を示す。なお、これらの図は図2に対応している。
【0050】
〔図4に示す工程〕
N+シリコン基板1を用意する。
【0051】
〔図5に示す工程〕
+型シリコン基板1のうち、N-型ドリフト層2、P型ベース層3、及びN+型ソース層4の各拡散層の形成予定領域にトレンチ21を形成する。
【0052】
〔図6に示す工程〕
トレンチ21の内壁上に、N-型ドリフト層2、P型ベース層3に相当する各半導体層を順にトレンチ21の凹みを残しながら連続してエピタキシャル成長法により成膜する(以下、連続エピ成膜と略す)。さらに連続してエピタキシャル成長法により、N+型ソース層4に相当する半導体層をP型ベース層3に相当する半導体層の上に成膜することで、トレンチ21を各半導体層にて埋め込む。
【0053】
このとき、導電型不純物としては、N-型ドリフト層2、N+型ソース層4に相当する半導体層に対しては例えばリンを用い、P型ベース層3に相当する半導体層に対しては例えばボロンを用いる。また、P型ベース層3に相当する半導体層の不純物濃度は高濃度層6と同じ不純物濃度とする。すなわち、P型ベース層3全体の形成予定領域に高濃度層6を形成する。
【0054】
その後、N+型シリコン基板1の主表面1a上にも成膜された各半導体層を研磨し、平坦化する。このようにして、N+型シリコン基板1の表層内に、N-型ドリフト層2と、N-型ドリフト層2の表層内の高濃度層6と、高濃度層6の表層内のN+型ソース層4とを形成する。
【0055】
なお、N-型ドリフト層2、高濃度層6、及びN+型ソース層4の形成方法は、上記した連続エピ成膜に限らず、他の方法にて形成することもできる。
【0056】
例えば、N+型ドレイン層1にトレンチ21を形成した後、N-型ドリフト層2に相当する半導体層にてトレンチ21を完全に埋め込む。そして、P型ベース層3の形成予定領域にトレンチを再度形成し、高濃度層6に相当する半導体層にてそのトレンチ内を完全に埋め込む。続いて、N+型ソース層4の形成予定領域に再度トレンチを形成し、N+型ソース層4に相当する半導体層にてそのトレンチ内に完全に埋め込む。このようにしても、N-型ドリフト層2、高濃度層6、及びN+型ソース層4を形成できる。
【0057】
また、N+型ドレイン層1にトレンチ21を形成した後、N-型ドリフト層2に相当する半導体層にてトレンチ21を完全に埋め込む。そして、N+型ソース層4の形成予定領域にトレンチを再度形成する。続いて、N-型ドリフト層2のうち、そのトレンチの内壁面に対して、P型不純物を拡散させることで、高濃度層6を形成する。その後、N+型ソース層4に相当する半導体層にてそのトレンチ内を完全に埋め込む。このようにしても、N-型ドリフト層2、高濃度層6、及びN+型ソース層4を形成できる。
【0058】
〔図7に示す工程〕
+型シリコン基板1の主表面1aから深さ方向にトレンチゲート5用のトレンチ8を形成する。このとき、Y方向ではN+型ソース層4から高濃度層6を貫通してN-型ドリフト層2に到達するように、X方向では基板表面からN+型ソース層4、高濃度層6を貫通し、N-型ドリフト層2に到達するように、トレンチ8を形成する。これにより、高濃度層6及びN+型ソース層4がトレンチ8の側壁を構成する。その後、トレンチ8の内壁面を平坦化するため等の犠牲酸化処理を行う。
【0059】
〔図8に示す工程〕
トレンチ8内にて剥き出しになった高濃度層6の表面に対して、低濃度化処理を行う。すなわち、トレンチ8の側壁を構成する高濃度層6に対して、低濃度化処理を行う。具体的には、高濃度層6内のボロンを放出させるようなウェット高温条件の熱酸化を行う。この工程を図9に示す。なお、図9は図7、8中の一点鎖線領域104に相当し、この領域104を反時計回りに90度回転させたものである。
【0060】
図9(a)に示すようにトレンチ8を形成した後(図7に示す工程の後)、図9(b)に示すようにトレンチ8の表面に対して、高温ウェット酸化を行う。この高温ウェット酸化は、図7に示す工程にて行っているような犠牲酸化処理よりも高温で行う。このときの条件としては、例えば、H2O(水蒸気)雰囲気下で1000〜1200度とする。
【0061】
この高温ウェット酸化により、高濃度層6のうち、トレンチ8側の領域に存在するボロンがトレンチ8の内壁面上に形成される酸化膜22中に吸い出される。これにより、高濃度層6のうち、トレンチ8の内壁面側の領域の不純物濃度を低下させることができ、すなわち、高濃度層6のトレンチ8の内壁面側に低濃度層7を形成することができる。
【0062】
なお、この高温ウェット酸化では高濃度層6中のボロンのみが酸化膜22に吸い出され、N+型ソース層4及びN-型ドリフト層2中のリンは酸化膜22に吸い出されない。
【0063】
また、高温ウェット酸化をするとき、設定するしきい値電圧の大きさに応じて低濃度層7が所望の不純物濃度となるように、また、低濃度層7のZ方向における膜厚がチャネル領域として十分に機能するのに必要な膜厚となるように酸化温度、時間等の条件を設定する。例えば、低濃度層7のZ方向における膜厚が、高濃度層6のZ方向における膜厚よりも小さくなるように、高温ウェット酸化条件を設定する。なお、本実施形態でのZ方向とは、チャネル領域に対向しているゲート酸化膜9の面に対して垂直な方向である。
【0064】
また、P型ベース層3のZ方向における不純物濃度分布はトレンチゲート5側では低く、トレンチゲート5より離れた側では高くなっている傾斜状となる。
【0065】
その後、図9(c)に示すように、酸化膜22をHF等でのウェットエッチングにより除去する。これにより、高濃度層6と低濃度層7とにより構成されたP型ベース層3を形成することができる。
【0066】
図8に示す工程をした後、図示しないが、トレンチ8の表面上にゲート酸化膜9を形成し、ゲート酸化膜9の表面上にゲート電極10を形成する。このようにして、トレンチゲート5を形成する。そして、N+型シリコン基板1の主表面1aの上に層間絶縁膜、ソース電極を形成し、N+型シリコン基板1の裏面1bにドレイン電極を形成する。このようにして、図1、2に示すパワーMOSFETを製造することができる。
【0067】
本実施形態の特徴を以下にて説明する。
【0068】
従来の製造方法は、図16、17に示すように、低濃度層7に相当するP型エピ膜(P型エピタキシャル成長膜)30を形成した後、P型エピ膜30のうち、トレンチゲート5から離れた領域にトレンチを形成して、その中に高濃度層6に相当するコンタクト層31、抵抗値低減層32を埋め込むというものであった。
【0069】
したがって、従来の製造方法では、コンタクト層31、抵抗値低減層32を形成しない場合(全体の濃度が均一であるP型ベース層3を形成する場合)の製造工程に対して、トレンチを形成する際に用いるマスクを形成するためのフォトリソグラフィ工程、エッチングによりトレンチを形成する工程、マスクを除去する工程、埋め込みを行う工程等を追加する必要があった。
【0070】
これに対して、本実施形態では、図5、6に示す工程にて、N+型シリコン基板1にN-型ドリフト層2、高濃度層6、及びN+型ソース層4を形成した後、図7に示す工程にて、トレンチ8を形成する。そして、トレンチ8内にて剥き出しになった高濃度層6の表面に対して、低濃度化処理をすることで、高濃度層6のうち、トレンチ8側の領域に低濃度層7を形成している。
【0071】
すなわち、本実施形態の製造方法では、一度、P型ベース層3の形成予定領域に同じ単結晶半導体層(高濃度層6)を形成し、その後、不純物濃度を低濃度化する処理を行うことで、高濃度層6と低濃度層7とを形成するものである。
【0072】
したがって、本実施形態によれば、濃度が均一であるP型ベース層3を形成する場合の製造工程に対して、高温ウェット酸化及び酸化膜の除去という低濃度化処理を追加するだけで、高濃度層6と低濃度層7とにより構成されるP型ベース層3を形成できる。このため、従来の製造方法と比較して、工程数の増大を最小限に抑えることができ、工程の複雑化及びコストアップを抑制できる。
【0073】
また、本実施形態では、高濃度層6のトレンチ8内にて剥き出しとなった面に対して低濃度化処理を行うことで、低濃度層7を形成することから、低濃度層7をセルフアラインで形成することができる。これにより、従来の製造方法のように、マスクの位置合わせズレを考慮した寸法設計が必要無く、従来の製造方法と比較して、セルサイズの縮小が可能である。
【0074】
また、本実施形態では、図8に示す工程にて、低濃度層7のZ方向における幅7aが高濃度層のZ方向における幅6aよりも小さくなるように、低濃度化処理を行っている。
【0075】
低濃度層7は、MOSFETが動作するとき、チャネルが形成される領域であり、低濃度層7のZ方向における幅7aはチャネル領域として必要な領域が確保された幅であればよい。この幅7aは、高濃度層6が必要とする幅の大きさよりもかなり小さい。したがって、本実施形態のように、低濃度層7の膜厚(Z方向寸法)7aを高濃度層6の膜厚(Z方向寸法)6aよりも小さくすることができる。これにより、低濃度層7の幅7aを高濃度層6の幅6aと同じとした場合と比較して、セルサイズを縮小することができる。
【0076】
また、本実施形態では、図8に示す工程にて、P型ベース層3のZ方向における不純物濃度分布を傾斜状となるように低濃度層7を形成しているが、高濃度層6と低濃度層7のそれぞれの濃度を均一とすることで、P型ベース層3の不純物濃度分布を階段状となるようにすることもできる。
【0077】
なお、セルサイズ縮小の観点から、P型ベース層3の不純物濃度分布が階段状に近くなるように低濃度層7と高濃度層6とを形成することが好ましい。
【0078】
(第2実施形態)
第1実施形態では、図8(図9)に示す工程での低濃度化処理では、高温ウェット酸化及び酸化膜除去を行っていたが、本実施形態のように、高濃度層6にリンを拡散させることもできる。図10(a)、(b)に第2実施形態の第1の例における低濃度化処理の工程を説明するための図を示す。なお、図9と同一の構成部には同一の符号を付している。
【0079】
本実施形態は第1実施形態での図8(図9)に示す工程を変更したものである。
【0080】
図10(a)に示すように、図7に示す工程と同様にトレンチ8を形成する。その後、図10(b)に示すように、トレンチ8内にて剥き出しとなった高濃度層6に対して、例えばホスフィン(PH3)雰囲気中での高温アニールを行う。このときの温度は例えば1000〜1200℃とする。これにより、高濃度層6のうち、トレンチ8側の領域(トレンチ8内にて剥き出しとなっている面の近傍の領域)に、リンを導入し、低濃度層7を形成する。
【0081】
なお、この方法では、第1実施形態のように低濃度層7が所望の不純物濃度や膜厚となるようホスフィン流量やアニール条件を設定する。また、この方法では、高濃度層6だけでなく、N-型ドリフト層2及びN+型ソース層4においても、ホスフィン雰囲気からリンが導入される。このため、N-型ドリフト層2及びN+型ソース層4の形成時では、このことを考慮してN-型ドリフト層2及びN+型ソース層4の不純物濃度を設定しておく。
【0082】
図11に本実施形態の第2の例における低濃度化処理を説明するための図を示す。図10(b)と同一の構成部には同一の符号を付すことで説明を省略する。
【0083】
第1の例では、ホスフィン雰囲気下でアニールする場合を説明したが、H2若しくはN2等の非酸化性雰囲気下でアニールすることもできる。このときの温度は1000〜1200℃とする。
【0084】
この場合、ホスフィンを含まず、シリコン基板に対して酸化が起こらない雰囲気中で熱処理を行うことで、N+型ソース層4に含まれているリンをN+型ソース層4から外部に拡散させ、外部に拡散されたリンを再度、高濃度層6に導入することができる。このようにして、高濃度層6のうち、トレンチ8側の領域に、低濃度層7を形成する。
【0085】
なお、この方法においても、低濃度層7が所望の不純物濃度や膜厚となるようにアニール条件を設定する。また、この方法では、N+型ソース層4からリンが外部に拡散され、また、高濃度層6だけでなくN-型ドリフト層2においてもリンが導入される。このため、N-型ドリフト層2及びN+型ソース層4の形成時では、このことを考慮してN-型ドリフト層2及びN+型ソース層4の不純物濃度を設定しておく。
【0086】
本実施形態の第1、第2の例のような方法でも低濃度層7を形成することができ、本実施形態においても第1実施形態と同様の効果を有する。
【0087】
(第3実施形態)
図12に第3実施形態におけるパワーMOSFETの斜視図を示し、図13に図12中のY−Z断面、Z−X断面を示す。なお、図1、2と同一の構成部には同一の符号を付している。
【0088】
本実施形態のパワーMOSFETは、P型ベース層3を構成する高濃度層6と低濃度層7とにおいて、X方向及びY方向における幅の関係が、図1、2に示すパワーMOSFETと異なっている。その他の構造は図1、2と同様である。
【0089】
具体的には、高濃度層6のX方向における幅6bが低濃度層7のX方向における幅7bよりも大きくなっている。同様に、高濃度層6のY方向における幅6cが低濃度層7のY方向における幅7cよりも大きくなっている。
【0090】
そして、図13に示すように、高濃度層6のN-型ドリフト層2と接している端面6d、6eの位置が、ゲート電極10の端面10a、10bの位置と同等となっている。低濃度層7のN-型ドリフト層2と接している端面7d、7eは、図1、2と同様に、ゲート電極10の端面10a、10bの位置よりも、N+型ソース層4側に位置している。
【0091】
図1、2に示すように、P型ベース層3のN-型ドリフト層2側の端面がゲート電極10の端面よりもN+型ソース層4側に位置するパワーMOSFETでは、オフ時にて、逆バイアスが印加されたとき、N-型ドリフト層2とP型ベース層3とのPN接合面と、ゲート電極10の端面とに沿って、空乏層が延びる。このため、等電位分布では、ゲート電極10近傍にて等電位線が密集した状態となり、すなわち、電界集中が発生する。これにより、耐圧が低下してしまう。
【0092】
なお、ゲート電極10近傍での電界集中を回避するための方法として、図1、2に示す構造のパワーMOSFETにおいて、N-型ドリフト層2とP型ベース層3との境界の位置をゲート電極10の端面の位置と同等とすることが考えられる。しかし、寄生トランジスタの動作抑制の観点から、P型ベース層3中の低濃度層7が基板表面から深い位置に存在することは好ましくない。
【0093】
そこで、本実施形態では、ゲート電極10の端面10a、10bと、高濃度層6の端面6d、6eとが同等の位置に存在させている。このため、オフ時における等電位分布において、等電位線を図13中の破線にて示すように、ゲート電極10の端面10a、10bとほぼ平行な状態とすることができる。
【0094】
すなわち、本実施形態によれば、上記した実施形態と同様の効果に加えて、ゲート電極10近傍での電界集中を緩和することができる。これにより、耐圧を向上させることができる。
【0095】
次に、本実施形態のパワーMOSFETの製造方法について説明する。このパワーMOSFETは、上記した実施形態の製造方法に対して、高濃度層6の大きさ及び低濃度化処理の条件を変更することで製造することができる。
【0096】
具体的には、図6に示す工程にて、高濃度層6の端面6d、6eがゲート電極10の端面10a、10bと同等の位置となるように、高濃度層6を形成する。
【0097】
また、図8に示す工程での低濃度化処理の条件を、N+型ソース層4及びN-型ドリフト層2中のリンが低濃度層7中に拡散する条件に変更する。その他は上記した製造工程と同様に行う。これにより、図12、13に示すパワーMOSFETを製造することができる。
【0098】
(第4実施形態)
図14に第3実施形態におけるパワーMOSFETの斜視図を示し、図15に図14中のY−Z断面、Z−X断面を示す。なお、図1、2と同一の構成部には同一の符号を付している。
【0099】
本実施形態のパワーMOSFETは、トレンチゲート5の深さが図1、2に示すパワーMOSFETと異なっており、その他は図1、2と同様の構造となっている。
【0100】
このパワーMOSFETでは、図14、図15のZ−X断面に示すように、トレンチゲート5の底部がN+型ソース層4の底部よりも浅くなるように、トレンチゲート5が形成されている。すなわち、トレンチゲート5がX方向において、N+型ソース層4の領域内で終端する構成となっている。
【0101】
また、P型ベース層3のうち、トレンチ8に接している領域にのみ低濃度層7が形成されている。すなわち、図示していないが、低濃度層7の底部とトレンチ8の底部とは同じ深さとなっており、低濃度層7は高濃度層6よりも浅く形成されている。したがって、P型ベース層3の底部(トレンチゲート5よりも下側の領域)には、低濃度層7が存在せず、P型ベース層3の底部は高濃度層6のみにより構成されている。
【0102】
本実施形態では、トレンチゲート5の終端がN+型ソース層4の領域内に位置するため、基板深さ方向に広がって形成されるチャネルはP型ベース層3の底部には形成されない。したがって、電流はY方向にのみ流れる。
【0103】
本実施形態においても、P型ベース層3は高濃度層6と低濃度層7とにより、構成されていることから、第1実施形態と同様の効果を有している。さらに、本実施形態では、以下の効果を有している。P型ベース層3は基板表面側にてソース電極と接続されており、基板表面から深い位置では、内部抵抗の影響で電位が変動しやすい。したがって、本実施形態のように、P型ベース層3のうち、基板表面から深い位置の領域を高濃度層6により構成することで、第1実施形態と比較して、寄生NPNトランジスタの動作をより抑制できる。
【0104】
(他の実施形態)
上記した各実施形態では、Nチャネル型パワーMOSFETを例として説明したが、各半導体層の導電型が逆であるP型チャネル型のパワーMOSFETにおいても、本発明を適用することができる。また、パワーMOSFETに限らず、IGBT、サイリスタ等の他のデバイスにおいても、本発明を適用することができる。
【図面の簡単な説明】
【図1】本発明の第1実施形態におけるパワーMOSFETの斜視断面図である。
【図2】図1のパワーMOSFETのX−Y、Y−Z、Z−X断面図である。
【図3】図2のY−Z断面中のA−A’線部分における不純物濃度分布を示す図である。
【図4】図1、2のパワーMOSFETの製造工程を説明するための図であり、図2に相当する図である。
【図5】図4に続くパワーMOSFETの製造工程を説明するための図である。
【図6】図5に続くパワーMOSFETの製造工程を説明するための図である。
【図7】図6に続くパワーMOSFETの製造工程を説明するための図である。
【図8】図7に続くパワーMOSFETの製造工程を説明するための図である。
【図9】第1実施形態における図8に示す工程での低濃度化処理を説明するための図である。
【図10】第2実施形態の第1の例における図8に示す工程での低濃度化処理を説明するための図である。
【図11】第2実施形態の第2の例における図8に示す工程での低濃度化処理を説明するための図である。
【図12】本発明の第3実施形態におけるパワーMOSFETの斜視断面図である。
【図13】図12のパワーMOSFETのY−Z、Z−X断面図である。
【図14】本発明の第4実施形態におけるパワーMOSFETの斜視断面図である。
【図15】図14のパワーMOSFETのY−Z、Z−X断面図である。
【図16】従来におけるパワーMOSFETの斜視断面図である。
【図17】従来におけるパワーMOSFETの斜視断面図である。
【符号の説明】
1…N+型ドレイン層(基板)、2…N-型ドリフト層、
3…P型ベース層、4…N+型ソース層、5…トレンチゲート、
6…高濃度層、7…低濃度層、8…トレンチ、9…ゲート酸化膜、
10…ゲート電極、21…トレンチ、22…酸化膜、
31…コンタクト層、32…抵抗値低減層。

Claims (10)

  1. 第1導電型の第1半導体層(2)、第2導電型のベース層(3)、及び第1導電型の第2半導体層(4)が半導体基板(1)中に前記半導体基板(1)の表面と平行な一方向にて順に配置されており、ゲート電極(10)が前記半導体基板(1)の表面から垂直方向に延設され、かつ、前記一方向にて前記第2半導体層(4)から前記ベース層(3)を貫通して前記第1半導体層(2)に到達するように配置された構造を備える半導体装置の製造方法において、
    前記半導体基板(1)に前記第1半導体層(2)、前記ベース層(3)、及び前記第2半導体層(4)を形成する工程と、
    前記半導体基板(1)の表面と平行な一方向にて前記第2半導体層(4)から前記ベース層(3)を貫通して前記第1半導体層(2)に到達するように前記半導体基板(1)にトレンチ(8)を形成する工程と、
    前記トレンチ(8)を形成した後、前記トレンチ(8)の内壁表面を平坦化するため及びエッチングダメージ層を除去するための犠牲酸化を行う工程と、
    前記犠牲酸化を行った後、前記トレンチ(8)内にて剥き出しとなった前記ベース層(3)の表面に対して前記犠牲酸化よりも高温でのウェット酸化を行い、その後、形成されたシリコン酸化膜(22)を除去、前記ベース層(3)の前記トレンチ(8)側の領域の不純物濃度を、前記ベース層(3)の前記トレンチ(8)から離れた側の領域よりも低くすることで、前記ベース層(3)のうち、前記トレンチ(8)側の領域に低濃度層(7)を形成し、前記トレンチ(8)から離れた側の領域に高濃度層(6)を形成する工程と、
    前記トレンチ(8)内にゲート絶縁膜(9)を介してゲート電極(10)を形成する工程とを有することを特徴とする半導体装置の製造方法。
  2. 第1導電型の第1半導体層(2)、第2導電型のベース層(3)、及び第1導電型の第2半導体層(4)が半導体基板(1)中に前記半導体基板(1)の表面と平行な一方向にて順に配置されており、ゲート電極(10)が前記半導体基板(1)の表面から垂直方向に延設され、かつ、前記一方向にて前記第2半導体層(4)から前記ベース層(3)を貫通して前記第1半導体層(2)に到達するように配置された構造を備える半導体装置の製造方法において、
    前記半導体基板(1)に前記第1半導体層(2)、前記ベース層(3)、及び前記第2半導体層(4)を形成する工程と、
    前記半導体基板(1)の表面と平行な一方向にて前記第2半導体層(4)から前記ベース層(3)を貫通して前記第1半導体層(2)に到達するように前記半導体基板(1)にトレンチ(8)を形成する工程と、
    前記トレンチ(8)を形成した後、前記トレンチ(8)内にて剥き出しとなった前記ベース層(3)の表面に対して第1導電型の不純物を含む雰囲気中でのアニールを行い、前記ベース層(3)の前記トレンチ(8)側の領域の不純物濃度を、前記ベース層(3)の前記トレンチ(8)から離れた側の領域よりも低くすることで、前記ベース層(3)のうち、前記トレンチ(8)側の領域に低濃度層(7)を形成し、前記トレンチ(8)から離れた側の領域に高濃度層(6)を形成する工程と、
    前記トレンチ(8)内にゲート絶縁膜(9)を介してゲート電極(10)を形成する工程とを有することを特徴とする半導体装置の製造方法。
  3. 第1導電型の第1半導体層(2)、第2導電型のベース層(3)、及び第1導電型の第2半導体層(4)が半導体基板(1)中に前記半導体基板(1)の表面と平行な一方向にて順に配置されており、ゲート電極(10)が前記半導体基板(1)の表面から垂直方向に延設され、かつ、前記一方向にて前記第2半導体層(4)から前記ベース層(3)を貫通して前記第1半導体層(2)に到達するように配置された構造を備える半導体装置の製造方法において、
    前記半導体基板(1)に前記第1半導体層(2)、前記ベース層(3)、及び前記第2半導体層(4)を形成する工程と、
    前記半導体基板(1)の表面と平行な一方向にて前記第2半導体層(4)から前記ベース層(3)を貫通して前記第1半導体層(2)に到達するように前記半導体基板(1)にトレンチ(8)を形成する工程と、
    前記トレンチ(8)を形成した後、前記トレンチ(8)内にて剥き出しとなった前記ベース層(3)の表面に対して第2導電型不純物を含まない非酸化性ガス雰囲気中でのアニールを行い、前記ベース層(3)の前記トレンチ(8)側の領域の不純物濃度を、前記ベース層(3)の前記トレンチ(8)から離れた側の領域よりも低くすることで、前記ベース層(3)のうち、前記トレンチ(8)側の領域に低濃度層(7)を形成し、前記トレンチ(8)から離れた側の領域に高濃度層(6)を形成する工程と、
    前記トレンチ(8)内にゲート絶縁膜(9)を介してゲート電極(10)を形成する工程とを有することを特徴とする半導体装置の製造方法。
  4. 前記ゲート電極(10)を複数形成しており、
    前記低濃度層(7)と前記高濃度層(6)とを形成する工程では、隣接する前記ゲート電極(10)を結ぶ方向における前記低濃度層(7)の幅(7a)が前記高濃度層(6)の幅(6a)よりも小さくなるように前記低濃度層(7)と前記高濃度層(6)とを形成することを特徴とする請求項1ないしのいずれか1つに記載の半導体装置の製造方法。
  5. 前記低濃度層(7)と前記高濃度層(6)とを形成する工程では、前記基板表面に垂直な方向及び前記一方向における前記高濃度層(6)の幅(6b、6c)が前記低濃度層(7)の幅(7b、7c)よりも大きくなるように前記低濃度層(7)と前記高濃度層(6)とを形成することを特徴とする請求項1ないしのいずれか1つに記載の半導体装置の製造方法。
  6. 第1導電型の第1半導体層(2)、第2導電型のベース層(3)、及び第1導電型の第2半導体層(4)が半導体基板(1)中に前記半導体基板(1)の表面と平行な一方向にて順に配置されており、トレンチ(8)内に形成されたゲート電極(10)が前記半導体基板(1)の表面から垂直方向に延設され、かつ、前記一方向にて前記第2半導体層(4)から前記ベース層(3)を貫通して前記第1半導体層(2)に到達するように配置された構造を備える半導体装置において、
    前記ベース層(3)は、前記ゲート電極(10)側の領域が、前記トレンチ(8)を前記半導体基板(1)に形成した後、前記トレンチ(8)の内壁表面を平坦化するため及びエッチングダメージ層を除去するための犠牲酸化を行い、前記犠牲酸化を行った後、前記トレンチ(8)内にて剥き出しとなった前記ベース層(3)の表面に対して前記犠牲酸化よりも高温でのウェット酸化を行い、その後、形成されたシリコン酸化膜(22)を除去することにより形成された低濃度層(7)にて構成され、前記トレンチ(8)から離れた側の領域が前記低濃度層(7)よりも不純物濃度が高い高濃度層(6)により構成されていることを特徴とする半導体装置。
  7. 第1導電型の第1半導体層(2)、第2導電型のベース層(3)、及び第1導電型の第2半導体層(4)が半導体基板(1)中に前記半導体基板(1)の表面と平行な一方向にて順に配置されており、トレンチ(8)内に形成されたゲート電極(10)が前記半導体基板(1)の表面から垂直方向に延設され、かつ、前記一方向にて前記第2半導体層(4)から前記ベース層(3)を貫通して前記第1半導体層(2)に到達するように配置された構造を備える半導体装置において、
    前記ベース層(3)は、前記ゲート電極(10)側の領域が、前記トレンチ(8)を前記半導体基板(1)に形成した後、前記トレンチ(8)内にて剥き出しとなった前記ベース層(3)の表面に対して第1導電型の不純物を含む雰囲気中でのアニールを行うことにより形成された低濃度層(7)にて構成され、前記トレンチ(8)から離れた側の領域が前記低濃度層(7)よりも不純物濃度が高い高濃度層(6)により構成されていることを特徴とする半導体装置。
  8. 第1導電型の第1半導体層(2)、第2導電型のベース層(3)、及び第1導電型の第2半導体層(4)が半導体基板(1)中に前記半導体基板(1)の表面と平行な一方向にて順に配置されており、トレンチ(8)内に形成されたゲート電極(10)が前記半導体基板(1)の表面から垂直方向に延設され、かつ、前記一方向にて前記第2半導体層(4)から前記ベース層(3)を貫通して前記第1半導体層(2)に到達するように配置された構造を備える半導体装置において、
    前記ベース層(3)は、前記ゲート電極(10)側の領域が、前記トレンチ(8)を前記半導体基板(1)に形成した後、前記トレンチ(8)内にて剥き出しとなった前記ベース層(3)の表面に対して第2導電型不純物を含まない非酸化性ガス雰囲気中でのアニールを行うことにより形成された低濃度層(7)にて構成され、前記トレンチ(8)から離れた側の領域が前記低濃度層(7)よりも不純物濃度が高い高濃度層(6)により構成されていることを特徴とする半導体装置。
  9. 前記ゲート電極(10)は複数配置され、隣接するゲート電極(10)の間に前記ベース層(3)が配置されており、
    前記隣接するゲート電極(10)を結ぶ方向における前記低濃度層(7)の幅(7a)が前記高濃度層(6)の幅(6a)よりも小さいことを特徴とする請求項6ないし8のいずれか1つに記載の半導体装置。
  10. 前記基板表面に垂直な方向及び前記一方向における前記高濃度層(6)の幅(6b、6c)が前記低濃度層(7)の幅(7b、7c)よりも大きいことを特徴とする請求項6ないし9のいずれか1つに記載の半導体装置。
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