CN105448712A - 半导体装置的制造方法 - Google Patents

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Abstract

本发明提供能够稳定地确保预定的电特性的半导体装置的制造方法。首先，在n-型半导体基板的正面形成n+型发射区(6)形成用的第一抗蚀掩模(11)。第一抗蚀掩模(11)也保留在栅电极(5)的表面。接着，使用第一抗蚀掩模(11)进行第一离子注入，形成n+型发射区(6)。此时，作为第一离子注入，以与基板正面垂直的注入角度进行垂直离子注入和以相对于与基板的正面垂直的方向倾斜的注入角度θ进行倾斜离子注入(14)。通过倾斜离子注入(14)，从而扩大n+型发射区(6)的沟槽短边方向的宽度w1。接着，使用第二抗蚀掩模进行第二离子注入，形成p+型接触区。其后，通过热处理使n+型发射区(6)和p+型接触区扩散和活性化。

Description

半导体装置的制造方法
技术领域
本发明涉及半导体装置的制造方法。
背景技术
以住，作为在电动汽车(EV：ElectricVehicle)和/或电动混合动力汽车(EHV：ElectricandHybridVehicle)等中使用的功率器件，众所周知有例如沟槽栅结构的绝缘栅型双极晶体管(IGBT：InsulatedGateBipolarTransistor)。沟槽栅结构在形成于半导体基板的表面的槽(沟槽)内隔着氧化膜而埋入有栅电极。沟槽栅结构与在半导体基板的表面具备栅电极的平面栅结构相比，能够制成更微细的单元结构。接下来，对沟槽栅结构的纵型IGBT的制造方法进行说明。
图18～20是表示现有的半导体装置在制造过程中的状态的截面图。首先，如图18所示，在成为n-型漂移层101的n-型半导体基板(硅(Si)基板)的正面的表面层形成p型基区102。接下来，形成从基板正面贯通p型基区102而到达n-型漂移层101的沟槽103。接着，按顺序进行热氧化处理和掺杂多晶硅(dopedPoly-Si)生长，通过蚀刻而在沟槽103的内部隔着栅绝缘膜(栅氧化膜)104形成栅电极105。接下来，将后述的离子注入的成为缓冲层的厚度薄的氧化膜(未图示)形成在n-型半导体基板的正面。
接下来，利用光刻法在n-型半导体基板的正面形成与p+型接触区106的形成区域对应的部分开口的抗蚀掩模111。接着，将抗蚀掩模111作为掩模，以与基板正面(主面)垂直的注入角度进行硼(B)的离子注入112，在p型基区102的被夹持在相邻的沟槽103间的部分(以下，称为台面部)的中央附近的表面层选择性地形成p+型接触区106。接下来，去除抗蚀掩模111。接着，如图19所示，利用光刻法在n-型半导体基板的正面形成与n+型发射区107的形成区域以及栅电极105对应的部分开口的抗蚀掩模113。
接下来，将抗蚀掩模113和栅电极105作为掩模，以与基板正面垂直的注入角度进行砷(As)的离子注入114，在p型基区102(台面部)的被沟槽103与p+型接触区106夹持的部分的表面层选择性地形成n+型发射区107。n+型发射区107以与栅绝缘膜104的沿沟槽103的侧壁的部分接触的方式形成。接着，去除抗蚀掩模113。接下来，如图20所示，通过热处理进行活性化和热扩散，使p+型接触区106和n+型发射区107分别达到预定的扩散深度。特别地，使n+型发射区107热扩散，以使栅电极105的上表面的高度成为位于n+型发射区107的内部的高度。其后，通过利用通常的方法来形成省略图示的层间绝缘膜、发射电极、p+型集电层、集电极等，从而完成沟槽栅结构的IGBT。
作为沟槽栅结构的另外的MOS(金属-氧化膜-半导体)型半导体装置，提出了如下装置。在第一源区、第二源区和源接触区中，第一源区与沟槽的周围的栅电极最接近，接下来，按第二源区、源接触区的顺序从栅电极分离。第一源区的深度形成为比第二源区的深度浅。对于第一源区，通过缩短扩散时间，降低扩散温度或者调整杂质注入量，从而较浅地形成(例如，参照下述专利文献1(第0018段))。
作为沟槽栅结构的MOS(金属-氧化膜-半导体)型半导体装置的其它制造方法，提出了如下方法。向p型阱区选择性地注入砷。这时，从相对于基板表面的垂直方向朝向沟槽的长度方向的一侧倾斜的倾斜方向和朝向另一侧倾斜的倾斜方向这二个方向注入砷。注入角度设定为相对于基板表面的垂直方向为10度以上且30度以下的范围的角度。接着，进行热处理，使砷扩散和活性化，在p型阱区的表面层选择性地形成n+型源区。其后，在p型阱区的被n+型源区夹持的区域的表面层形成p+型阱接触区(例如，参照下述专利文献2(第0030～0033段，图6))。
另外，作为沟槽栅结构的MOS型半导体装置的其它制造方法，提出了通过离子注入，利用各不相同的离子注入，按顺序形成p型接触区、n型源区和p型相反区(p型接触区)后，对这些区域一并进行热处理而使其扩散和活性化的方法(例如，参照下述专利文献3(第0154～0155段，图17))。在下述专利文献3中，将抗蚀掩模和沟槽内部的栅电极作为掩模，进行用于形成n型源区的砷的离子注入。由此，通过在栅电极的表面(沟槽上部)不用抗蚀掩模覆盖而进行用于形成n型源区的离子注入，从而防止n型源区与沟槽侧壁的栅绝缘膜分离地形成。
现有技术文献
专利文献
专利文献1：日本特开2006-120894号公报
专利文献2：日本特开2008-034615号公报
专利文献3：国际公开第2012/124784号
发明内容
技术问题
然而，在上述专利文献1～3中，由于分别通过离子注入形成源区和接触区，所以进行两次用于形成离子注入用掩模的光刻工序。另外，在上述专利文献1中，为了形成第一源区、第二源区，要形成分别不同的离子注入用掩模。因此，在利用光刻法进行的离子注入用掩模的构图的定位(对位)偏离了基于设计条件的预定位置时，可能存在如下问题。例如，在沟槽栅结构的IGBT中，为了防止闩锁的发生，通常通过调整离子注入的加速电压等而使p+型接触区106的深度比n+型发射区107的深度深。因此，在用于形成p+型接触区106的抗蚀掩模111的构图的定位从台面部的中央向沟槽103侧偏离时，通过其后的热处理进行的p+型接触区106的横向扩散(向与深度方向正交的方向的扩散)也向沟槽103侧偏离。通过该横向扩散，从而p+型接触区106的p型杂质(硼)扩散到n+型发射区107的正下方(集电极侧)的形成有沟道(n型的反转层)的部分(p型基区102的被n+型发射区107与n-型漂移层101夹持的部分)，该部分中的p型杂质浓度变高。其结果，存在阈值电压Vth比预定的值高，产生缺陷的问题。
另外，在上述专利文献1中，还产生如下问题。图17是表示现有的半导体装置在制造过程中的状态的截面图。在图17中示出通过从与基板正面垂直的方向朝向多个沟槽103并列的方向侧倾斜的倾斜方向进行砷的离子注入(以下，称为倾斜离子注入)116，从而形成n+型发射区107的情况。如图17所示，用于形成n+型发射区107的倾斜离子注入116在未利用抗蚀掩模115来覆盖沟槽103的上部(在沟槽103的内部所形成的栅电极105的表面)的状态下进行。因此，通过倾斜离子注入116注入的n型杂质(砷)可能从在沟槽103侧壁的栅氧化膜104的从抗蚀掩模115的下表面到被蚀刻了的栅电极105的上表面为止的间隙露出的部分118，通过栅氧化膜104而到达相邻的单位单元的台面部(用虚线箭头表示的部分)，在相邻的单位单元的台面部的表面层形成对主动作没有贡献的n+型区域117。由此，可能存在元件错误动作，或者在n+型区域117的位置，在关断时因电场集中等而导致元件耐压降低和/或破坏。
为了消除上述的现有技术的问题点，本发明的目的在于提供一种能够稳定地确保预定的电特性的半导体装置的制造方法。
技术方案
另外，为了解决上述的课题，实现本发明的目的，本发明的半导体装置的制造方法具有如下特征。首先，进行第一工序，在第一导电型的半导体基板的正面的表面层形成第二导电型的第一半导体区域。接下来，进行第二工序，以预定的间隔形成多个在深度方向上贯通上述第一半导体区域的沟槽。接着，进行第三工序，在上述沟槽的内部隔着栅绝缘膜形成栅电极。接下来，进行第四工序，在上述半导体基板的正面形成选择性地露出上述第一半导体区域的至少上述沟槽侧的部分的第一掩模膜。接着，进行第五工序，将上述第一掩模膜作为掩模，进行第一导电型杂质的第一离子注入，以与上述栅绝缘膜的沿着上述沟槽的侧壁的部分接触的方式形成第一导电型的第二半导体区域。接下来，进行第六工序，去除上述第一掩模膜。接着，进行第七工序，在上述半导体基板的正面形成选择性地露出上述第一半导体区域的与上述第二半导体区域相比远离上述沟槽的部分的第二掩模膜。接着，进行第八工序，将上述第二掩模膜作为掩模，以与上述半导体基板的正面垂直的注入角度进行第二导电型杂质的第二离子注入，以与上述第二半导体区域接触的方式形成杂质浓度比上述第一半导体区域高的第二导电型的第三半导体区域。接下来，进行第九工序，去除上述第二掩模膜。并且，在上述第五工序中，在由上述第一掩模膜覆盖上述栅电极的表面的状态下，作为上述第一离子注入，以相对于与上述半导体基板的正面垂直的方向朝向多个上述沟槽并列的第一方向侧倾斜的注入角度进行上述第一导电型杂质的倾斜离子注入。
另外，本发明的半导体装置的制造方法的特征在于，在上述的发明中，在上述第五工序中，作为上述第一离子注入，除了上述倾斜离子注入以外，还以与上述半导体基板的正面垂直的注入角度进行上述第一导电型杂质的离子注入。
另外，本发明的半导体装置的制造方法的特征在于，在上述的发明中，在上述第五工序中，以与上述半导体基板的正面垂直的方向朝向上述第一方向侧倾斜了10度以上且45度以下的注入角度进行上述倾斜离子注入。
另外，本发明的半导体装置的制造方法的特征在于，在上述的发明中，在上述第五工序中，形成具有与远离所述沟槽的部分相比，所述沟槽侧的部分在与上述第一方向正交的第二方向上的宽度更宽的H状的平面形状的上述第二半导体区域。
另外，本发明的半导体装置的制造方法的特征在于，在上述的发明中，在上述第九工序之后，还包括第十工序，通过热处理使上述第二半导体区域和上述第三半导体区域扩散而成为预定的扩散深度。
另外，本发明的半导体装置的制造方法的特征在于，在上述的发明中，在上述第十工序之后，还进行形成与上述第二半导体区域和上述第三半导体区域接触的第一电极的工序。进行在上述半导体基板的背面的表面层形成第二导电型的第四半导体区域的工序。进行形成与上述第四半导体区域接触的第二电极的工序。
根据上述的发明，由于通过倾斜离子注入能够将n型杂质从第一半导体区域的在第一掩模膜露出的部分注入到第一掩模膜的正下方的部分，所以能够以向第三半导体区域的形成区域伸出的方式形成第二半导体区域。另外，根据上述的发明，由于在用于形成第二半导体区域的第一离子注入后继续进行用于形成第三半导体区域的第二离子注入，所以能够在第三半导体区域的形成区域的沟槽侧的部分被非晶化的状态下进行第二离子注入。因此，即使在第三半导体区域的形成中使用的第二掩模膜的构图的定位偏离预定位置的情况下，也能够抑制台面部的沟槽侧的部分的p型杂质浓度变高。由此，能够抑制阈值电压比基于设计条件的预定的值高。
另外，根据上述的发明，由于在利用第一掩模膜覆盖栅电极表面(沟槽上部)的状态下进行用于形成第二半导体区域的倾斜离子注入，所以通过倾斜离子注入而注入的n型杂质不被注入到邻接的单位单元的台面部。因此，由于在邻接的单位单元的台面部不会形成对主动作没有贡献的n+型区域，所以能够防止形成寄生晶体管。由此，能够防止由寄生晶体管的闩锁导致的误动作和/或破坏。
有益效果
根据本发明的半导体装置的制造方法，获得能够稳定地制作(制造)具有基于设计条件的预定的电特性的半导体装置的效果。
附图说明
图1是表示实施方式一的半导体装置在制造过程中的状态的截面图。
图2是表示实施方式一的半导体装置在制造过程中的状态的俯视图。
图3是表示实施方式一的半导体装置在制造过程中的状态的截面图。
图4是表示实施方式一的半导体装置在制造过程中的状态的截面图。
图5是表示实施方式一的半导体装置在制造过程中的状态的俯视图。
图6是表示实施方式一的半导体装置在制造过程中的状态的截面图。
图7是表示实施方式一的半导体装置在制造过程中的状态的截面图。
图8是表示实施方式一的半导体装置在制造过程中的状态的截面图。
图9是表示实施方式二的半导体装置在制造过程中的状态的截面图。
图10是表示实施方式二的半导体装置在制造过程中的状态的俯视图。
图11是表示实施方式二的半导体装置在制造过程中的状态的截面图。
图12是表示实施方式二的半导体装置在制造过程中的状态的截面图。
图13是表示实施方式二的半导体装置在制造过程中的状态的俯视图。
图14是表示实施方式二的半导体装置在制造过程中的状态的截面图。
图15是表示实施方式二的半导体装置在制造过程中的状态的截面图。
图16是表示实施方式二的半导体装置在制造过程中的状态的截面图。
图17是表示现有的半导体装置在制造过程中的状态的截面图。
图18是表示现有的半导体装置在制造过程中的状态的截面图。
图19是表示现有的半导体装置在制造过程中的状态的截面图。
图20是表示现有的半导体装置在制造过程中的状态的截面图。
符号说明
1：n-型漂移层
2：p型基区
3：沟槽
4：栅绝缘膜
5：栅电极
6：n+型发射区
7：p+型接触区
8：层间绝缘膜
9：发射电极
11：第一抗蚀掩模
12：第一抗蚀掩模的开口部
13：第一离子注入(垂直离子注入)
14：第一离子注入(倾斜离子注入)
15：第二抗蚀掩模
16：第二抗蚀掩模的开口部
17：第二离子注入
w1：n+型发射区的沟槽短边方向的宽度
w2：第一抗蚀掩模的开口部的沟槽短边方向的宽度
θ：倾斜离子注入的注入角度
具体实施方式
以下，参照附图详细说明本发明的半导体装置的优选的实施方式。在本说明书和附图中，在前缀有n或p的层和区域中，分别表示电子或空穴为多数载流子。此外，标记于n或p的+和-分别表示杂质浓度比未标记+和-的层或区域的杂质浓度高和低。应予说明，在以下的实施方式的说明和附图中，对同样的结构标记相同的符号，并省略重复的说明。
(实施方式一)
以具备通常的MOS栅(包括金属-氧化膜-半导体的绝缘栅)结构的沟槽栅结构的纵型IGBT为例对实施方式一的半导体装置的制造方法进行说明。图1、图3、图4、图6～图8是表示实施方式一的半导体装置在制造过程中的状态的截面图。图2、图5是表示实施方式一的半导体装置在制造过程中的状态的俯视图。在图2、图5中分别示出分别用于形成n+型发射区(第二半导体区域)6和p+型接触区(第三半导体区域)7的第一抗蚀掩模11、第二抗蚀掩模15的平面图案。在图3、图4中示出沿图2的切割线A-A’的截面结构。在图6中示出沿图5的切割线B-B’的截面结构。
首先，如图1所示，在成为n-型漂移层1的n-型半导体基板(例如硅(Si)基板(半导体晶片))的正面的表面层形成p型基区(第一半导体区域)2。n-型半导体基板的、p型基区2和后述的p+型集电极层(未图示)以外的部分成为n-型漂移层1。接下来，形成从基板正面贯通p型基区2而到达n-型漂移层1的沟槽3。以下，例如，以将多个沟槽3以预定的间隔配置成带状的平面图案的情况为例进行说明。p型基区2例如在被夹持在相邻的沟槽3间的部分(台面部)中，在沟槽3带状延伸的方向(附图的深度方向：以下，称为沟槽长度方向(第二方向))隔开预定的间隔，以大致矩形状的平面形状配置有多个。具体而言，将p型基区2配置为例如方格状的平面图案。
接着，将n-型半导体基板的正面(即p型基区2的表面)和沟槽3的内壁热氧化，沿n-型半导体基板的正面和沟槽3的内壁形成栅绝缘膜4。接下来，通过向沟槽3的内部的栅绝缘膜4的内侧埋入的方式使掺杂多晶硅层生长并进行蚀刻，从而在沟槽3的内部隔着栅绝缘膜4形成栅电极5。接下来，将n-型半导体基板的正面热氧化，在n-型半导体基板的正面(即p型基区2与栅绝缘膜4之间)形成成为后述的离子注入的缓冲层的例如厚度为的硅氧化膜(SiO2膜：未图示)。
接下来，如图2、图3所示，利用光刻法在n-型半导体基板的正面形成与n+型发射区6的形成区域对应的部分开口的第一抗蚀掩模(第一掩模膜)11。此时，在栅电极5的表面也保留第一抗蚀掩模11。即，与n+型发射区6的形成区域对应的部分以外的全部部分被第一抗蚀掩模11覆盖。第一抗蚀掩模11的开口部12例如可以具有呈大致H状地露出台面部的平面形状，所述大致H状是台面部的中央附近的部分的沟槽长度方向的宽度比台面部的沟槽侧的部分的沟槽长度方向的宽度窄。另外，第一抗蚀掩模11的开口部12在例如沟槽长度方向隔开预定的间隔地配置有多个。在相邻的单位单元的台面部配置的开口部12彼此以在与沟槽长度方向正交的方向(即多个沟槽3并列的方向(附图的横向)：以下，称为沟槽短边方向(第一方向))隔着沟槽3不对置的方式配置。即，第一抗蚀掩模11的开口部12配置为方格状的平面图案，分别选择性地露出配置成方格状的平面图案的各p型基区2。
接下来，将第一抗蚀掩模11作为掩模，进行例如砷(As)、磷(P)等n型杂质的第一离子注入，在p型基区2的表面层选择性地形成n+型发射区6。n+型发射区6以与栅绝缘膜4的沿着沟槽3的侧壁的部分接触的方式形成。具体而言，作为该第一离子注入，首先，将第一抗蚀掩模11作为掩模，以与基板正面垂直的注入角度进行n型杂质的离子注入(以相对于与基板正面垂直的方向为0度的注入角度进行的离子注入：以下，称为垂直离子注入)13。此时，n+型发射区6的平面形状成为与第一抗蚀掩模11的开口部12大致相同的平面形状。另外，n+型发射区6的沟槽短边方向的宽度w1与第一抗蚀掩模11的开口部12的沟槽短边方向的宽度w2大致相同。该垂直离子注入13的条件可以是例如将加速电压设为100keV左右，将注入量设为3.0×1015/cm2左右。
此外，如图4所示，作为第一离子注入，将与垂直离子注入13相同的第一抗蚀掩模11作为掩模，以相对于基板正面垂直的方向朝向沟槽短边方向侧倾斜的注入角度θ(θ＞0)，从倾斜方向进行n型杂质的倾斜离子注入14。倾斜离子注入14是从与基板正面垂直的方向朝向沟槽短边方向的一侧倾斜的倾斜方向和朝向另一侧倾斜的倾斜方向这两个方向注入n型杂质。通过该倾斜离子注入14，从而能够使n+型发射区6为预定的杂质浓度，并且能够使n+型发射区6向台面部的中央侧延伸。在用于形成n+型发射区6的第一离子注入中，可以改变垂直离子注入13和倾斜离子注入14的顺序，也可以省略垂直离子注入13而仅进行倾斜离子注入14。
具体而言，通过倾斜离子注入14使n+型发射区6的沟槽短边方向的宽度w1比第一抗蚀掩模11的开口部12的沟槽短边方向的宽度w2宽，且随着从基板正面变深而变得更宽。n+型发射区6的截面形状是例如集电极侧的沟槽短边方向的宽度(下底)比发射极侧的沟槽短边方向的宽度(上底)宽的大致梯形形状。n+型发射区6的平面形状成为与第一抗蚀掩模11的开口部12的平面形状相比，沟槽短边方向的宽度w1更宽的大致H状。优选倾斜离子注入14的注入角度θ是例如相对于与基板正面垂直的方向而朝向沟槽短边方向侧倾斜了10度以上且45度以下程度的角度。其理由如下。
如果倾斜离子注入14的注入角度θ小于10度，则n+型发射区6不向p+型接触区7伸出。因此，由后述的定位偏离引起的抑制沟槽3的侧壁的p型杂质浓度的增加的效果变差。另一方面，如果倾斜离子注入14的注入角度θ大于45度，则虽然也取决于抗蚀掩模11的厚度，但倾斜离子注入14的n型杂质被抗蚀掩模11吸收而不到达p型基区2的表面。另外，当由于倾斜离子注入14的注入角度θ大而导致n+型发射区6的伸出变得过大时，从n+型发射区6到p+型接触区7的空穴的路径过长，路径上的电阻变高，闩锁抑制效果变小。例如，对于倾斜离子注入14的条件而言，当将注入角度θ设为45度左右时，可以将加速电压设为80keV左右，将注入量设为3.0×1015/cm2左右。
接下来，如图5、图6所示，在去除第一抗蚀掩模11后，利用光刻法在n-型半导体基板的正面形成与p+型接触区7的形成区域对应的部分开口的第二抗蚀掩模(第二掩模膜)15。由此，与p+型接触区7的形成区域对应的部分以外的全部部分被第二抗蚀掩模15覆盖。第二抗蚀掩模15的开口部16具有例如使包括n+型发射区6的被沟槽侧的部分(与H状的平面形状的竖线相当的部分)夹持的部分在内的台面部的中央附近的部分呈大致矩形状地露出的平面形状。另外，第二抗蚀掩模15的开口部16以插入有n+型发射区6的中央附近的部分(与H状的平面形状的横线相当的部分)的方式配置。即，在第二抗蚀掩模15的开口部16选择性地露出p型基区2。
接下来，将第二抗蚀掩模15作为掩模，以与基板正面垂直的注入角度进行例如硼(B)等p型杂质的第二离子注入(即p型杂质的垂直离子注入)17。通过该第二离子注入17，从而在p型基区2的表面层的台面部的中央附近的部分选择性地形成p+型接触区7。即，在沟槽长度方向，以预定的间隔且分别与最接近地配置的n+型发射区6接触的方式形成多个p+型接触区7。由于第二离子注入17是垂直离子注入，所以各p+型接触区7的平面形状分别成为与第二抗蚀掩模15的开口部16大致相同的平面形状。第二离子注入17的条件可以是例如将加速电压设为100keV左右，将注入量设为3.0×1015/cm2左右。
接下来，如图7所示，在去除第二抗蚀掩模15后，以例如900℃左右的温度，通过30分钟左右的热处理进行活性化和热扩散，使n+型发射区6和p+型接触区7分别成为预定的扩散深度。特别是，使n+型发射区6热扩散，以使n+型发射区6成为栅电极5的上表面位于n+型发射区6的内部的高度。由此，对n+型发射区6和p+型接触区7一并进行热处理，即在第一离子注入(垂直离子注入13和倾斜离子注入14)后不进行热处理而继续进行第二离子注入17的理由如下。通过第一离子注入，使半导体部(p型基区2)的注入了n型杂质的部分非晶化。在该进行了非晶化的部分中能够抑制因第二离子注入17而向p型杂质的半导体部中的注入深度。通过至此为止的工序，从而形成包括p型基区2、沟槽3、栅绝缘膜4、栅电极5、n+型发射区6和p+型接触区7的沟槽栅结构的MOS栅(包括金属-氧化膜-半导体的绝缘栅)结构。
接下来，如图8所示，去除栅绝缘膜4的覆盖基板正面的部分。接着，在n-型半导体基板的正面，以覆盖栅电极5的方式形成层间绝缘膜8。接下来，在层间绝缘膜8形成将n+型发射区6和p+型接触区7露出的接触孔。接着，在n-型半导体基板的正面，以埋入到接触孔的方式形成与n+型发射区6和p+型接触区7接触的发射电极(第一电极)9。接下来，形成保护膜(未图示)等余下的正面元件结构。接着，利用通常的方法，在n-型半导体基板的背面形成图示省略的p+型集电层(第四半导体区域)和集电极(第二电极)。其后，通过将半导体芯片切断(切割)为芯片状，从而完成沟槽栅结构的纵型IGBT。
如上所述，根据实施方式一，作为用于形成n+型发射区的第一离子注入，通过进行以与基板正面垂直的注入角度进行的垂直离子注入和以相对于与基板正面垂直的方向倾斜的注入角度进行的倾斜离子注入，从而不仅在深度方向能够注入n型杂质，在横向(与深度方向正交的方向)也能够注入n型杂质。由此，能够从p型基区的在第一抗蚀掩模的开口部露出的部分向第一抗蚀掩模的正下方的部分注入n型杂质，因此能够以向台面部的中央侧延伸的方式，即向p+型接触区的形成区域伸出的方式形成n+型发射区。由此，即使在p+型接触区的形成中使用的离子注入用掩模的构图的定位(对位)偏离基于设计条件的预定位置的情况下(即向沟槽侧偏离的情况)，也能够抑制台面部的沟槽侧的部分的p型杂质浓度变高。因此，能够抑制n+型发射区的正下方(集电极侧)的形成有沟道(n型的反转层)的部分(p型基区的被n+型发射区与n-型漂移层夹持的部分)的p型杂质浓度变高。由此，能够抑制阈值电压Vth比基于设计条件的预定的值高。
另外，根据实施方式一，由于在用于形成n+型发射区的第一离子注入后不进行热处理而继续进行用于形成p+型接触区的第二离子注入，所以能够在p+型接触区的形成区域的n+型发射区侧(即沟槽侧)的部分被非晶化了的状态下进行第二离子注入。由此，即使在p+型接触区的形成中使用的离子注入用掩模的构图的定位偏离基于设计条件的预定位置的情况下，也可以利用被非晶化了的部分抑制通过第二离子注入进行的p型杂质的注入深度。因此，能够进一步抑制n+型发射区的正下方的形成有沟道的部分的p型杂质浓度变高。另外，根据实施方式一，通过扩大n+型发射区的沟槽侧的部分的沟槽长度方向的宽度，从而在热处理时，能够以包围n+型发射区的正下方的形成有沟道的部分的方式抑制p+型接触区横向扩散(向与深度方向正交的方向扩散)。
另外，根据实施方式一，由于在由离子注入用掩模覆盖栅电极表面(沟槽上部)的状态下进行用于形成n+型发射区的倾斜离子注入，所以通过倾斜离子注入而注入的n型杂质不会注入到邻接的单位单元的台面部。因此，由于在邻接的单位单元的台面部不形成对导通时的动作没有贡献的n+型区域，所以能够防止形成寄生晶体管。由此，能够防止由寄生晶体管的闩锁导致的错误动作和/或破坏。另外，在n+型区域的位置，在关断时电场不会集中，能够防止元件的耐压降低。据此，根据实施方式一，由于能够抑制阈值电压Vth比预定的值高而维持在预定的值，或者能够防止形成寄生晶体管等，所以能够稳定地制作(制造)具有基于设计条件的预定的电特性的半导体装置。
(实施方式二)
接下来，对实施方式二的半导体装置的制造方法进行说明。图9、图11、图12、图14～图16是表示实施方式二的半导体装置在制造过程中的状态的截面图。图10、图13是表示实施方式二的半导体装置在制造过程中的状态的俯视图。在图10、图13中分别示出分别用于形成n+型发射区26和p+型接触区27的第一抗蚀掩模31、第二抗蚀掩模35的平面图案。在图11、图12中示出沿图10的切割线C-C’的截面结构。在图14中示出沿图13的切割线D-D’的截面结构。
实施方式二的半导体装置的制造方法与实施方式一的半导体装置的制造方法的不同之处在于在与沟槽长度方向平行的带状的平面图案上配置p型基区22。具体而言，p型基区22构成为例如利用沟槽3将与沟槽长度方向平行的带状的平面图案分割，隔着沟槽3交替反复配置第一p型基区22a与第二p型基区22b。第一p型基区22a是通过设置n+型发射区26，从而在导通时形成沟道(n型的反转层)的区域。第二p型基区22b是不设置n+型发射区26，且通过层间绝缘膜8与发射电极9电绝缘的浮置区域。
首先，如图9所示，在成为n-型漂移层1的n-型半导体基板的正面的表面层形成p型基区22。接下来，与实施方式一同样地以带状的平面图案形成从基板正面贯通p型基区22而到达n-型漂移层1的沟槽3。此时，p型基区22被沟槽3分割成与沟槽长度方向平行的带状的平面图案。接着，与实施方式一同样地形成栅绝缘膜4、栅电极5以及成为离子注入的缓冲层的硅氧化膜(未图示)。
接下来，如图10、图11所示，利用光刻法在n-型半导体基板的正面形成与n+型发射区26的形成区域对应的部分开口的第一抗蚀掩模31。此时，与实施方式一同样地在栅电极5的表面也保留第一抗蚀掩模31，用第一抗蚀掩模31覆盖与n+型发射区26的形成区域对应的部分以外的全部部分。第一抗蚀掩模31的开口部32以向沟槽长度方向延伸的直线状地露出第一p型基区22a的沟槽3侧的部分。即，在第一抗蚀掩模31，以向沟槽长度方向延伸的带状的平面图案形成有多个开口部32。第二p型基区22b成为被第一抗蚀掩模31覆盖的状态。
接下来，如图11、图12所示，将第一抗蚀掩模31作为掩模，与实施方式一同样地进行n型杂质的第一离子注入(垂直离子注入13和倾斜离子注入14)。即，通过垂直离子注入13，以与第一抗蚀掩模31的开口部32大致相同的平面形状形成向沟槽长度方向延伸的直线状的n+型发射区26。并且，通过倾斜离子注入14，使n+型发射区26的沟槽短边方向的宽度w11比第一抗蚀掩模31的开口部32的沟槽短边方向的宽度w12宽。
接着，如图13、图14所示，在去除第一抗蚀掩模31后，利用光刻法在n-型半导体基板的正面形成与p+型接触区27的形成区域对应的部分开口的第二抗蚀掩模35。此时，与实施方式一同样地用第二抗蚀掩模35覆盖与p+型接触区27的形成区域对应的部分以外的全部部分。第二抗蚀掩模35的开口部36以例如向沟槽长度方向延伸的直线状地露出第一p型基区22a的中央附近的部分。即，在第二抗蚀掩模35，以向沟槽长度方向延伸的带状的平面图案形成有多个开口部36。接下来，将第二抗蚀掩模35作为掩模，与实施方式一同样地进行p型杂质的第二离子注入(p型杂质的垂直离子注入)17。通过该第二离子注入17，从而在第一p型基区22a的表面层的中央附近的部分，以与第二抗蚀掩模35的开口部36大致相同的平面形状选择性地形成向沟槽长度方向延伸的直线状的p+型接触区7。
接下来，如图15所示，在去除第二抗蚀掩模15后，与实施方式一同样地对n+型发射区26和p+型接触区27一并进行热处理而分别达到预定的扩散深度。特别是使n+型发射区26热扩散，以使n+型发射区26的高度成为栅电极5的上表面位于n+型发射区26的内部的高度。接着，如图16所示，在去除栅绝缘膜4的覆盖基板正面的部分后，与实施方式一同样地形成层间绝缘膜8和发射电极9。然后，通过与实施方式一同样地依次进行后续的余下的工序，从而完成沟槽栅结构的纵型IGBT。
如上所述，根据实施方式二，能够得到与实施方式一同样的效果。
以上，本发明在不脱离本发明的主旨的范围内可以进行各种变更，在上述的各实施方式中，例如离子注入的条件等可根据要求的规格等进行各种设定。另外，在上述的实施方式中，以使用抗蚀剂膜作为离子注入用掩模的情况为例进行了说明，但不限于此，也可以将通过覆盖基板表面、能够防止杂质被注入到预定区域以外的例如氧化膜等用作离子注入用掩模。另外，在上述的实施方式中，以IGBT为例进行了说明，但在例如具备绝缘栅型场效应晶体管(MOSFET：MetalOxideSemiconductorFieldEffectTransistor)等MOS栅结构的其它MOS型半导体装置中也能够应用本发明。另外，在上述的实施方式中，设第一导电型为n型，设第二导电型为p型，但本发明若设第一导电型为p型，设第二导电型为n型也同样成立。
产业上的可利用性
如上，本发明的半导体装置的制造方法对于可在EV和EHV等中使用的功率器件等所使用的功率半导体装置有用。

Claims (9)

1.一种半导体装置的制造方法，其特征在于，包括：
第一工序，在第一导电型的半导体基板的正面的表面层形成第二导电型的第一半导体区域；
第二工序，以预定的间隔形成多个在深度方向上贯通所述第一半导体区域的沟槽；
第三工序，在所述沟槽的内部隔着栅绝缘膜形成栅电极；
第四工序，在所述半导体基板的正面形成选择性地露出所述第一半导体区域的至少所述沟槽侧的部分的第一掩模膜；
第五工序，将所述第一掩模膜作为掩模，进行第一导电型杂质的第一离子注入，以与所述栅绝缘膜的沿着所述沟槽的侧壁的部分接触的方式形成第一导电型的第二半导体区域；
第六工序，去除所述第一掩模膜；
第七工序，在所述半导体基板的正面形成选择性地露出所述第一半导体区域的与所述第二半导体区域相比远离所述沟槽的部分的第二掩模膜；
第八工序，将所述第二掩模膜作为掩模，以与所述半导体基板的正面垂直的注入角度进行第二导电型杂质的第二离子注入，以与所述第二半导体区域接触的方式形成杂质浓度比所述第一半导体区域高的第二导电型的第三半导体区域；以及
第九工序，去除所述第二掩模膜，
在所述第五工序中，在由所述第一掩模膜覆盖所述栅电极的表面的状态下，作为所述第一离子注入，以相对于与所述半导体基板的正面垂直的方向朝向多个所述沟槽并列的第一方向侧倾斜的注入角度进行所述第一导电型杂质的倾斜离子注入。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于，
在所述第五工序中，作为所述第一离子注入，除了所述倾斜离子注入以外，还以与所述半导体基板的正面垂直的注入角度进行所述第一导电型杂质的离子注入。
3.根据权利要求1所述的半导体装置的制造方法，其特征在于，
在所述第五工序中，以相对于与所述半导体基板的正面垂直的方向朝向所述第一方向侧倾斜了10度以上且45度以下的注入角度进行所述倾斜离子注入。
4.根据权利要求2所述的半导体装置的制造方法，其特征在于，
在所述第五工序中，以相对于与所述半导体基板的正面垂直的方向朝向所述第一方向侧倾斜了10度以上且45度以下的注入角度进行所述倾斜离子注入。
5.根据权利要求1～4中任一项所述的半导体装置的制造方法，其特征在于，
在所述第五工序中，形成具有与远离所述沟槽的部分相比，所述沟槽侧的部分在与所述第一方向正交的第二方向上的宽度更宽的H状的平面形状的所述第二半导体区域。
6.根据权利要求1～4中任一项所述的半导体装置的制造方法，其特征在于，在所述第九工序之后，还包括：
第十工序，通过热处理使所述第二半导体区域和所述第三半导体区域扩散而成为预定的扩散深度。
7.根据权利要求5所述的半导体装置的制造方法，其特征在于，在所述第九工序之后，还包括：
第十工序，通过热处理使所述第二半导体区域和所述第三半导体区域扩散而成为预定的扩散深度。
8.根据权利要求6所述的半导体装置的制造方法，其特征在于，
在所述第十工序之后，还包括：
形成与所述第二半导体区域和所述第三半导体区域接触的第一电极的工序；
在所述半导体基板的背面的表面层形成第二导电型的第四半导体区域的工序；以及
形成与所述第四半导体区域接触的第二电极的工序。
9.根据权利要求7所述的半导体装置的制造方法，其特征在于，
在所述第十工序之后，还包括：
形成与所述第二半导体区域和所述第三半导体区域接触的第一电极的工序；
在所述半导体基板的背面的表面层形成第二导电型的第四半导体区域的工序；以及
形成与所述第四半导体区域接触的第二电极的工序。
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