JPH1070136A - バイポーラトランジスタ - Google Patents
バイポーラトランジスタInfo
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- JPH1070136A JPH1070136A JP21687897A JP21687897A JPH1070136A JP H1070136 A JPH1070136 A JP H1070136A JP 21687897 A JP21687897 A JP 21687897A JP 21687897 A JP21687897 A JP 21687897A JP H1070136 A JPH1070136 A JP H1070136A
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Abstract
(57)【要約】
【課題】 本発明は、微細化によりベース領域が、より
シャロー化、高抵抗化されていく上で、いかにベース抵
抗を減らすかという技術課題によりなされたものであ
る。 【解決手段】 本発明のバイポーラトランジスタは、ベ
ース領域の一部の上に該ベース領域と接して、少なくと
も2種類の導電性材料よりなり、かつ表面上部には該導
電性材料を含む絶縁性化合物膜が形成され、半導体層と
接している側の導電性材料が該半導体層との間で生じる
ショットキーバリアハイトが低いものである電極を特徴
とする。また、本発明のバイポーラトランジスタは、ベ
ース領域の一部に該ベース領域と接して、少なくとも2
種類の導電性材料よりなり、かつ表面上部には該導電性
材料を含む絶縁性化合物膜が形成され、半導体層と接し
ている側の導電性材料が該半導体層と非反応性のもので
ある電極を有することを特徴とする。
シャロー化、高抵抗化されていく上で、いかにベース抵
抗を減らすかという技術課題によりなされたものであ
る。 【解決手段】 本発明のバイポーラトランジスタは、ベ
ース領域の一部の上に該ベース領域と接して、少なくと
も2種類の導電性材料よりなり、かつ表面上部には該導
電性材料を含む絶縁性化合物膜が形成され、半導体層と
接している側の導電性材料が該半導体層との間で生じる
ショットキーバリアハイトが低いものである電極を特徴
とする。また、本発明のバイポーラトランジスタは、ベ
ース領域の一部に該ベース領域と接して、少なくとも2
種類の導電性材料よりなり、かつ表面上部には該導電性
材料を含む絶縁性化合物膜が形成され、半導体層と接し
ている側の導電性材料が該半導体層と非反応性のもので
ある電極を有することを特徴とする。
Description
【0001】
【産業上の利用分野】本発明は、素子およびその作製方
法並びに半導体素子およびその作製方法に関する。
法並びに半導体素子およびその作製方法に関する。
【0002】
【従来の技術および発明が解決しようとする課題】従来
の半導体集積回路の問題点について、次の3つの実例を
あげて説明する。
の半導体集積回路の問題点について、次の3つの実例を
あげて説明する。
【0003】最初の例は、バイポーラトランジスタであ
る。バイポーラトランジスタを用いた最も代表的な回路
としてECL(Emitter Coupled Logic)回路がある
が、そのスイッチング時間のtpdは、次式で表される。
る。バイポーラトランジスタを用いた最も代表的な回路
としてECL(Emitter Coupled Logic)回路がある
が、そのスイッチング時間のtpdは、次式で表される。
【0004】tpd∝rbb'[ACTC1+Cd1]+VS・(C
TS1+Cde1)/ICS ただし、 rbb' :入力トランジスタのベース抵抗 A :カレントスイッチ回路の電圧増幅率 VS :論理振幅電圧 CTC1 :入力トランジスタのベースコレクタ接合容量 Cd1 :入力トランジスタの拡散容量およびエミッタ
ベース間接合容量 ICS :入力トランジスタの電流量 CTS1 :入力トランジスタのコレクタ側寄生容量 Cde1 :出力エミッタホロワトランジスタの拡散容量 上式からわかるように、ECL回路で、低電流域すなわ
ちICSが小さいときは、(1)式の第2項のコレクタ応
答時間により遅延時間が決定される。一方、I CSが大き
い領域では、第1項のベース応答時間が支配的になり、
すなわち、rbb ',CTCの低減と拡散容量の低減すなわ
ちfT値の向上が高速化への重要なポイントになってい
る。
TS1+Cde1)/ICS ただし、 rbb' :入力トランジスタのベース抵抗 A :カレントスイッチ回路の電圧増幅率 VS :論理振幅電圧 CTC1 :入力トランジスタのベースコレクタ接合容量 Cd1 :入力トランジスタの拡散容量およびエミッタ
ベース間接合容量 ICS :入力トランジスタの電流量 CTS1 :入力トランジスタのコレクタ側寄生容量 Cde1 :出力エミッタホロワトランジスタの拡散容量 上式からわかるように、ECL回路で、低電流域すなわ
ちICSが小さいときは、(1)式の第2項のコレクタ応
答時間により遅延時間が決定される。一方、I CSが大き
い領域では、第1項のベース応答時間が支配的になり、
すなわち、rbb ',CTCの低減と拡散容量の低減すなわ
ちfT値の向上が高速化への重要なポイントになってい
る。
【0005】現在、高速化を目指して、図15に示す如
き、SST(Super-self-aligned process Technolog
y)を用いたトランジスタが提案されている。201は
p型半導体基板、202はp+半導体よりなる隣接する
素子間の分離領域、203はn+埋込層(n+−BL)、
204はn型エピタキシャル層、205はフィールド酸
化層、206はSi3N4膜、207はp型ベース領域、
208はp+多結晶Siベース電極、209はn+エミッ
タ領域、210はn+多結晶Siエミッタ電極、21
1,212,213は、それぞれ金属よりなるベース、
エミッタ、コレクタ用電極である。
き、SST(Super-self-aligned process Technolog
y)を用いたトランジスタが提案されている。201は
p型半導体基板、202はp+半導体よりなる隣接する
素子間の分離領域、203はn+埋込層(n+−BL)、
204はn型エピタキシャル層、205はフィールド酸
化層、206はSi3N4膜、207はp型ベース領域、
208はp+多結晶Siベース電極、209はn+エミッ
タ領域、210はn+多結晶Siエミッタ電極、21
1,212,213は、それぞれ金属よりなるベース、
エミッタ、コレクタ用電極である。
【0006】本従来例におけるエミッタ、ベース領域の
拡大図を図16に示す。図16からわかるように、エミ
ッタ領域209近傍にベースコンタクト用のp+多結晶
Siベース電極208が形成されているため、外部ベー
ス抵抗の低減が図られている。
拡大図を図16に示す。図16からわかるように、エミ
ッタ領域209近傍にベースコンタクト用のp+多結晶
Siベース電極208が形成されているため、外部ベー
ス抵抗の低減が図られている。
【0007】しかしながら、上述した従来例においては
次に示すような問題点をかかえている。
次に示すような問題点をかかえている。
【0008】(1−1)n+多結晶Si層210と単結
晶エピタキシャル層204のp型ベース領域207との
界面に自然酸化膜214が存在し、バイポーラ特性(特
にエミッタ接地電流増幅率)にバラツキが生じる。
晶エピタキシャル層204のp型ベース領域207との
界面に自然酸化膜214が存在し、バイポーラ特性(特
にエミッタ接地電流増幅率)にバラツキが生じる。
【0009】本構造におけるエミッタ領域209は、D
OPOS(doped poly silicon)エミッタと通常呼ばれ
るもので、n+多結晶Si層210中の不純物をエピタ
キシャル層の209部に熱拡散により導入し形成され
る。しかし、p型ベース領域207上にn+多結晶Si
層210を形成するためには、その形成前にウェハを一
端大気中に出さざるを得ないため、p型ベース領域20
7上に自然酸化膜214が付着する。この自然酸化膜2
14は、プロセス上制御が不可能なため、不均一であ
り、p型ベース領域207内への不純物の拡散が不均一
となる。
OPOS(doped poly silicon)エミッタと通常呼ばれ
るもので、n+多結晶Si層210中の不純物をエピタ
キシャル層の209部に熱拡散により導入し形成され
る。しかし、p型ベース領域207上にn+多結晶Si
層210を形成するためには、その形成前にウェハを一
端大気中に出さざるを得ないため、p型ベース領域20
7上に自然酸化膜214が付着する。この自然酸化膜2
14は、プロセス上制御が不可能なため、不均一であ
り、p型ベース領域207内への不純物の拡散が不均一
となる。
【0010】したがって、技本的な解決には、自然酸化
膜を形成しないプロセスにする必要があるが、現状では
エミッタ領域209のコンタクトホールパターニング工
程がn+多結晶Si210の形成前に必要であり、エピ
タキシャル層204のp型ベース領域207の上面が必
ず大気にふれ、自然酸化膜が付着してしまう。
膜を形成しないプロセスにする必要があるが、現状では
エミッタ領域209のコンタクトホールパターニング工
程がn+多結晶Si210の形成前に必要であり、エピ
タキシャル層204のp型ベース領域207の上面が必
ず大気にふれ、自然酸化膜が付着してしまう。
【0011】(1−2)エミッタ領域209形成のため
のコンタクトホール形成工程(穴開け)を、ドライエッ
チングで行うと、その下部に存在するベース領域207
にダメージを与える。
のコンタクトホール形成工程(穴開け)を、ドライエッ
チングで行うと、その下部に存在するベース領域207
にダメージを与える。
【0012】ダメージが入らないエッチングとしてウェ
ットエッチングを用いればよいが、ウェットエッチング
を用いるとコンタクトホールのサイズが大きくならざる
を得ず、微細なエミッタ領域を形成することはできな
い。ダメージが生じないドライエッチングング法の開発
は進められているものの、現状では十分なものはない。
ットエッチングを用いればよいが、ウェットエッチング
を用いるとコンタクトホールのサイズが大きくならざる
を得ず、微細なエミッタ領域を形成することはできな
い。ダメージが生じないドライエッチングング法の開発
は進められているものの、現状では十分なものはない。
【0013】(1−3)ベース抵抗が依然大きく、高速
動作の支障となっている。すなわち、上記説明のSST
を用いたバイポーラトランジスタは従来のものに比較し
て外部ベース抵抗の低減化は図られているもののベース
電極208の材料に多結晶Siを用いているので、抵抗
が依然大きい。
動作の支障となっている。すなわち、上記説明のSST
を用いたバイポーラトランジスタは従来のものに比較し
て外部ベース抵抗の低減化は図られているもののベース
電極208の材料に多結晶Siを用いているので、抵抗
が依然大きい。
【0014】次に、MOSFETの問題点について説明
する。 (2−1)微細化にともなって、寄生抵抗のためにドレ
イン電流IP、gm(≡∂IP/∂IG)の劣化が顕著にな
る。
する。 (2−1)微細化にともなって、寄生抵抗のためにドレ
イン電流IP、gm(≡∂IP/∂IG)の劣化が顕著にな
る。
【0015】図17に従来の微細MOSFETで最も使
用されているLDD(Lightly Doped Drain)構造にお
ける実効チャネル長(横軸、Effective Channel Lengt
h)と、ドレイン電流(縦軸、Drain Current)との関係
における計算値(Calculated)と、実測値とを示す。計
算は、寄生抵抗、速度飽和を考慮した等価回路モデルに
より計算したものである。図17からわかるように、実
効チャネル長が0.2μmに近ずくにつれて寄生抵抗が
増大し、非飽和領域での電流低下が著しくなる。
用されているLDD(Lightly Doped Drain)構造にお
ける実効チャネル長(横軸、Effective Channel Lengt
h)と、ドレイン電流(縦軸、Drain Current)との関係
における計算値(Calculated)と、実測値とを示す。計
算は、寄生抵抗、速度飽和を考慮した等価回路モデルに
より計算したものである。図17からわかるように、実
効チャネル長が0.2μmに近ずくにつれて寄生抵抗が
増大し、非飽和領域での電流低下が著しくなる。
【0016】(2−2)ソース・ドレイン領域を拡散層
で形成する従来のMOSFET構造では、微細領域での
短チャネル化が顕著になる。
で形成する従来のMOSFET構造では、微細領域での
短チャネル化が顕著になる。
【0017】図18に、チャネル長L(横軸、CHANNEL
LENGTH)に対するしきい値電圧(縦軸、THRESHOLD VOLT
AGE)VTの変化をソース・ドレイン拡散層の深さXjを
パラメタにして表す。図18からわかるように、通常の
MOSFETはXjが深いと短チャネル化によりしきい
値低下が顕著になる。しかしながら、従来のMOSFE
Tのソース・ドレインの拡散層は、ゲートをマスクと
し、イオン注入により形成するため、Xjとしては、
0.1μm程度の深さのものが最も浅く、それ以上に浅
いソースドレイン部の形成は難しい。
LENGTH)に対するしきい値電圧(縦軸、THRESHOLD VOLT
AGE)VTの変化をソース・ドレイン拡散層の深さXjを
パラメタにして表す。図18からわかるように、通常の
MOSFETはXjが深いと短チャネル化によりしきい
値低下が顕著になる。しかしながら、従来のMOSFE
Tのソース・ドレインの拡散層は、ゲートをマスクと
し、イオン注入により形成するため、Xjとしては、
0.1μm程度の深さのものが最も浅く、それ以上に浅
いソースドレイン部の形成は難しい。
【0018】(2−3)ゲート材料の選択がかなり限定
される。従来のMOSFETは、ゲートをマスクにし、
イオン注入によりソース・ドレインの拡散層を形成す
る。よって、ゲート材料としては、 (1)耐イオン注入の特性を有すること。 (2)イオン注入で形成したソース・ドレインの活性化
のために550℃以上の温度において熱処理を行うの
で、少なくとも550℃以上の温度に耐える材料である
こと。 (3)ゲートとソース・ドレイン間のリーク電流発生防
止のため、ゲート部周囲に絶縁層形成が可能なこと。 (4)高速動作に向けて低抵抗であること。 (5)短チャネル化によるしきい値低下を抑制するため
に、所望の仕事関数の材料が使用できること。 等の事項が要求される。たとえば、ゲート材料としてA
l(アルミニウム)を使用して低抵抗化を図ろうとする
と、上記(2)の耐熱性の問題で使用できなくなってし
まう。
される。従来のMOSFETは、ゲートをマスクにし、
イオン注入によりソース・ドレインの拡散層を形成す
る。よって、ゲート材料としては、 (1)耐イオン注入の特性を有すること。 (2)イオン注入で形成したソース・ドレインの活性化
のために550℃以上の温度において熱処理を行うの
で、少なくとも550℃以上の温度に耐える材料である
こと。 (3)ゲートとソース・ドレイン間のリーク電流発生防
止のため、ゲート部周囲に絶縁層形成が可能なこと。 (4)高速動作に向けて低抵抗であること。 (5)短チャネル化によるしきい値低下を抑制するため
に、所望の仕事関数の材料が使用できること。 等の事項が要求される。たとえば、ゲート材料としてA
l(アルミニウム)を使用して低抵抗化を図ろうとする
と、上記(2)の耐熱性の問題で使用できなくなってし
まう。
【0019】最後に、従来の配線の問題点について説明
する。図19は、従来の配線工程を示す図であり、21
5は基板もしくはウェハ層であり、例えばp型半導体層
とする。216はフィールド酸化膜、217は配線とコ
ンタクトをとるための拡散層で本例においてはn+半導
体層とする。218は絶縁層で例えばCVD装置で形成
されたSiO2等である。219は配線用金属、220
は配線金属219をパターニングするためのレジストで
ある。図19(a)は、レジストパターニングが終了し
た段階を示す図であり、このウェハをRIE(Reactive
Ion Eching)装置内に導き、図19(b)に示す如
く、金属配線をエッチングする。図19(b)におい
て、222は配線用金属のエッチングング残りである。
このエッチング残り222は、絶縁層218の表面上の
ミクロなすきまに金属が入ったために、あるいは、RI
E雰囲気にウェハをさらしたとき、レジスト220が雰
囲気中に飛び、飛んだレジストが金属表面に付着し、そ
れがマスクとなるために生じるものである。この残りの
金属はリーク電流の原因となる。
する。図19は、従来の配線工程を示す図であり、21
5は基板もしくはウェハ層であり、例えばp型半導体層
とする。216はフィールド酸化膜、217は配線とコ
ンタクトをとるための拡散層で本例においてはn+半導
体層とする。218は絶縁層で例えばCVD装置で形成
されたSiO2等である。219は配線用金属、220
は配線金属219をパターニングするためのレジストで
ある。図19(a)は、レジストパターニングが終了し
た段階を示す図であり、このウェハをRIE(Reactive
Ion Eching)装置内に導き、図19(b)に示す如
く、金属配線をエッチングする。図19(b)におい
て、222は配線用金属のエッチングング残りである。
このエッチング残り222は、絶縁層218の表面上の
ミクロなすきまに金属が入ったために、あるいは、RI
E雰囲気にウェハをさらしたとき、レジスト220が雰
囲気中に飛び、飛んだレジストが金属表面に付着し、そ
れがマスクとなるために生じるものである。この残りの
金属はリーク電流の原因となる。
【0020】次に、エッチング後、配線用金属をパター
ニングしたレジストを剥離する工程を図19(c)に示
す。図19(c)に示すように、通常トリクロエチレン
等の有機物によりレジストの剥離と洗浄を行うわけであ
るが、かかる方法ではレジストの残り223が生じてし
まう。レジストの除去のために酸素プラズマ中にウェハ
を放置し、レジストを取り除く方法(通称O2アッシン
グ)も使用されるが、プラズマ中にウェハが放置される
ので、これによるダメージが生じる等の問題も生じてい
る。
ニングしたレジストを剥離する工程を図19(c)に示
す。図19(c)に示すように、通常トリクロエチレン
等の有機物によりレジストの剥離と洗浄を行うわけであ
るが、かかる方法ではレジストの残り223が生じてし
まう。レジストの除去のために酸素プラズマ中にウェハ
を放置し、レジストを取り除く方法(通称O2アッシン
グ)も使用されるが、プラズマ中にウェハが放置される
ので、これによるダメージが生じる等の問題も生じてい
る。
【0021】以上説明したように、従来の配線工程で
は、(3−1)絶縁層表面上に、配線用金属がミクロの
レベルで残り、この残りの金属を通し、リーク電流が流
される、(3−2)配線のパターニングに使用するレジ
ストが完全には除去されず、ウェハ上に有機系の不純物
が残る、(3−3)レジスト除去にあたって、O2アッ
シングを用いると、ウェハ内部にプラズマによるダメー
ジが生じる、等の問題点がある。
は、(3−1)絶縁層表面上に、配線用金属がミクロの
レベルで残り、この残りの金属を通し、リーク電流が流
される、(3−2)配線のパターニングに使用するレジ
ストが完全には除去されず、ウェハ上に有機系の不純物
が残る、(3−3)レジスト除去にあたって、O2アッ
シングを用いると、ウェハ内部にプラズマによるダメー
ジが生じる、等の問題点がある。
【0022】結局、従来の技術においては、素子特性に
重要な影響を与える各種成膜面(半導体面、絶縁層面
等)の表面状態をクリーンな状態に保とうとしても、自
然酸化膜、あるいはレジスト残渣に起因する不純物の介
入を防止することができず、従って、各種成膜面に自然
酸化膜あるいは不純物の存在しない素子は存在しなかっ
た。
重要な影響を与える各種成膜面(半導体面、絶縁層面
等)の表面状態をクリーンな状態に保とうとしても、自
然酸化膜、あるいはレジスト残渣に起因する不純物の介
入を防止することができず、従って、各種成膜面に自然
酸化膜あるいは不純物の存在しない素子は存在しなかっ
た。
【0023】
【課題を解決するための手段】本発明のバイポーラトラ
ンジスタは、ベース領域の一部の上に該ベース領域と接
して、少なくとも2種類の導電性材料よりなり、かつ表
面上部には該導電性材料を含む絶縁性化合物膜が形成さ
れ、半導体層と接している側の導電性材料が該半導体層
との間で生じるショットキーバリアハイトが低いもので
ある電極を特徴とする。
ンジスタは、ベース領域の一部の上に該ベース領域と接
して、少なくとも2種類の導電性材料よりなり、かつ表
面上部には該導電性材料を含む絶縁性化合物膜が形成さ
れ、半導体層と接している側の導電性材料が該半導体層
との間で生じるショットキーバリアハイトが低いもので
ある電極を特徴とする。
【0024】また、本発明のバイポーラトランジスタ
は、ベース領域の一部に該ベース領域と接して、少なく
とも2種類の導電性材料よりなり、かつ表面上部には該
導電性材料を含む絶縁性化合物膜が形成され、半導体層
と接している側の導電性材料が該半導体層と非反応性の
ものである電極を有することを特徴とする。
は、ベース領域の一部に該ベース領域と接して、少なく
とも2種類の導電性材料よりなり、かつ表面上部には該
導電性材料を含む絶縁性化合物膜が形成され、半導体層
と接している側の導電性材料が該半導体層と非反応性の
ものである電極を有することを特徴とする。
【0025】
【作用】以下に本発明の作用を、本発明のより詳細な構
成とともに説明する。
成とともに説明する。
【0026】図面の基づき本発明を説明する。
【0027】図1における例では、素子がバイポーラト
ランジスタの例であり、図1においては、第1の膜はベ
ース層7である。また、素子がMOSFETの例である
図9においては第1の膜はゲート絶縁膜59である。さ
らに素子が配線を有する半導体素子の例である図13に
おいては第1の膜は層間絶縁層86である。
ランジスタの例であり、図1においては、第1の膜はベ
ース層7である。また、素子がMOSFETの例である
図9においては第1の膜はゲート絶縁膜59である。さ
らに素子が配線を有する半導体素子の例である図13に
おいては第1の膜は層間絶縁層86である。
【0028】本発明では、この第1の膜の表面上に絶縁
膜(図4の31、図10の66、図14の90)を形成
する。
膜(図4の31、図10の66、図14の90)を形成
する。
【0029】この絶縁膜は、後に形成される絶縁性化合
物に対して選択的にドライエッチングが可能な絶縁材料
により構成する。例えば、化学気相堆積法で形成したS
iO 2あるいはこれに不純物をドープしたものを用いれ
ばよい。
物に対して選択的にドライエッチングが可能な絶縁材料
により構成する。例えば、化学気相堆積法で形成したS
iO 2あるいはこれに不純物をドープしたものを用いれ
ばよい。
【0030】次に、本発明では、第1の膜の表面に隣接
する面上に導電性材料層を形成する。第1の膜の表面に
隣接する面は、図4の例では、ソース層30の、絶縁膜
31が形成されている面以外の面である。図10の例で
は、ソース領域、ドレイン領域55,56の表面であ
る。さらに、図13の例では、n+層41の表面から層
間絶縁層86の露出表面である。
する面上に導電性材料層を形成する。第1の膜の表面に
隣接する面は、図4の例では、ソース層30の、絶縁膜
31が形成されている面以外の面である。図10の例で
は、ソース領域、ドレイン領域55,56の表面であ
る。さらに、図13の例では、n+層41の表面から層
間絶縁層86の露出表面である。
【0031】この導電性材料としては、導電性を有し、
表面に表面に表面反応により絶縁性化合物を形成し得る
ものならば特にその種類には限定されない。例えば、O
2,F2等のガスと反応して表面に絶縁性化合物を形成し
得るものならばよい。例えば、金属、合金、超伝導材等
があげられる。
表面に表面に表面反応により絶縁性化合物を形成し得る
ものならば特にその種類には限定されない。例えば、O
2,F2等のガスと反応して表面に絶縁性化合物を形成し
得るものならばよい。例えば、金属、合金、超伝導材等
があげられる。
【0032】本発明では、この導電性材料層の形成に1
つの特徴を有する。すなわち、絶縁膜の側部の少なくと
も一部を露出させて導電性材料層を形成する点である。
このように、導電性材料層を形成するためには、例え
ば、前記した絶縁膜を逆テーパー形状に形成すればよ
い。他の方法としては、絶縁膜の成膜時における成膜条
件、特にウェハ温度、バイアス電圧を制御して、導電性
材料粒子のマイグレーションを低くすればよい。ここ
に、マイグレーションとは導電性材料粒子の表面拡散を
意味する。すなわち、表面における導電性材料粒子の拡
散度合である。
つの特徴を有する。すなわち、絶縁膜の側部の少なくと
も一部を露出させて導電性材料層を形成する点である。
このように、導電性材料層を形成するためには、例え
ば、前記した絶縁膜を逆テーパー形状に形成すればよ
い。他の方法としては、絶縁膜の成膜時における成膜条
件、特にウェハ温度、バイアス電圧を制御して、導電性
材料粒子のマイグレーションを低くすればよい。ここ
に、マイグレーションとは導電性材料粒子の表面拡散を
意味する。すなわち、表面における導電性材料粒子の拡
散度合である。
【0033】導電性材料層の形成後は、適宜のガスを用
いてその表面に導電性材料の絶縁性化合物膜を形成す
る。そのためのガスとしては、例えば、O2,F2ガスを
用いればよい。
いてその表面に導電性材料の絶縁性化合物膜を形成す
る。そのためのガスとしては、例えば、O2,F2ガスを
用いればよい。
【0034】絶縁性化合物膜を形成後は、適宜のドライ
ガスを用いて前記絶縁膜をドライエッチングする。かか
るガスとしては、HFガスあるいはN2ガスで希釈した
HFガスを用いればよい。かかるガスにより、絶縁膜の
みが選択的にエッチングされ、導電性材料層表面に形成
された絶縁性化合物膜はエッチングされない。絶縁膜
は、その側面が露出しているため、絶縁膜およびその上
に堆積している導電性材料は除去され、第1の膜の表面
上にコンタクトホールが形成される等により第1の膜の
表面は露出する。
ガスを用いて前記絶縁膜をドライエッチングする。かか
るガスとしては、HFガスあるいはN2ガスで希釈した
HFガスを用いればよい。かかるガスにより、絶縁膜の
みが選択的にエッチングされ、導電性材料層表面に形成
された絶縁性化合物膜はエッチングされない。絶縁膜
は、その側面が露出しているため、絶縁膜およびその上
に堆積している導電性材料は除去され、第1の膜の表面
上にコンタクトホールが形成される等により第1の膜の
表面は露出する。
【0035】すなわち、導電性材料および導電性材料表
面に形成されている絶縁性化合物膜にマスキングとして
の役割をもたすことが可能となり、第1の膜の表面上に
のみ素子構成上必要な第2の膜を形成することができ
る。
面に形成されている絶縁性化合物膜にマスキングとして
の役割をもたすことが可能となり、第1の膜の表面上に
のみ素子構成上必要な第2の膜を形成することができ
る。
【0036】本発明では、以上の構成ととっているた
め、第2の膜形成時まで、第2の膜を形成すべき面は被
覆されている。従って、第2の膜を形成すべき面に自然
酸化膜等の発生は生じない。
め、第2の膜形成時まで、第2の膜を形成すべき面は被
覆されている。従って、第2の膜を形成すべき面に自然
酸化膜等の発生は生じない。
【0037】また、レジストを使用することなく、コン
タクトホールを形成することもでき、レジスト残渣に起
因する不純物の介入を防止することもできる。
タクトホールを形成することもでき、レジスト残渣に起
因する不純物の介入を防止することもできる。
【0038】さらに、RIE等の手法を用いることなく
コンタクトホールの形成が可能であることから、RIE
にともなう第2の膜を形成すべき面の損傷も防止するこ
とができる。
コンタクトホールの形成が可能であることから、RIE
にともなう第2の膜を形成すべき面の損傷も防止するこ
とができる。
【0039】また、第2の膜の形成時においては、導電
性材料層がマスキングとしての役割を果すことから、セ
ルフアライメントが可能であり、微細な素子の形成が可
能となる。
性材料層がマスキングとしての役割を果すことから、セ
ルフアライメントが可能であり、微細な素子の形成が可
能となる。
【0040】
【実施例】以下、詳細に本発明の実施例について説明す
る。
る。
【0041】(実施例1)図1は、本発明の第一実施例
のバイポーラトランジスタの断面構造を示すものであ
る。
のバイポーラトランジスタの断面構造を示すものであ
る。
【0042】図1において、1はp型Si基板、2は素
子分離用p+半導体層、3はコレクタ電位をとるための
n+半導体埋め込み層、8は導電性材料(ベース電極用
埋込金属)で、例えばAlやCu等が使用できる。5は
フィールド酸化膜、4はn型エピタキシャル層、7はp
+半導体よりなるベース層である。14は上記ベース電
極用埋込金属8の表面に形成された絶縁層、6はコレク
タ電極12とn+半導体埋込層3とを接続するためのn+
半導体層、15はn-Si層でありエミッタ領域を形成
する。16はSiより広いバンドギャップを有するn+
半導体薄膜で、例えば、SiXC1-XGey(0<x<
1、0<y<1)の単結晶材もしくは多結晶材、あるい
は多結晶SiXC1-X:H材、微結晶SiXC1-X:H材、
微結晶Si:H材等用いることができる。11,12
は、それぞれエミッタおよびコレクタの配線用金属であ
る。13はパシベーション膜で、Si3N4等でよい。
子分離用p+半導体層、3はコレクタ電位をとるための
n+半導体埋め込み層、8は導電性材料(ベース電極用
埋込金属)で、例えばAlやCu等が使用できる。5は
フィールド酸化膜、4はn型エピタキシャル層、7はp
+半導体よりなるベース層である。14は上記ベース電
極用埋込金属8の表面に形成された絶縁層、6はコレク
タ電極12とn+半導体埋込層3とを接続するためのn+
半導体層、15はn-Si層でありエミッタ領域を形成
する。16はSiより広いバンドギャップを有するn+
半導体薄膜で、例えば、SiXC1-XGey(0<x<
1、0<y<1)の単結晶材もしくは多結晶材、あるい
は多結晶SiXC1-X:H材、微結晶SiXC1-X:H材、
微結晶Si:H材等用いることができる。11,12
は、それぞれエミッタおよびコレクタの配線用金属であ
る。13はパシベーション膜で、Si3N4等でよい。
【0043】図1において、ベース電極8は埋め込まれ
たままになっているが、エミッタ領域15の周囲から離
れた領域において、図2に示す如く、層間絶縁層上の配
線用金属とコンタクトをとれば良い。図2において、1
7はエミッタ用コンタクトホール、18はコレクタ用コ
ンタクトホール、19はベース用埋め込み金属8と層間
絶縁層上の配線用金属とをつなぐスルーホール、20は
層間絶縁層上のベース電極用配線である。また、19の
スルーホール近傍の断面図を図3に示す。図3からわか
るように、ベース用うめ込み電極8の上表面(ベース領
域7と対向する面すなわち反対側の面)上は絶縁層14
でおおわれているため、半導体高濃度不純物拡散層(n
+拡散層)9を介して上部電極20とコンタクトする構
造になっている。ベース用うめ込み電極8は、フィール
ド酸化膜5上に形成されており、特に、ベース・コレク
タ間の寄生容量の増大にはつながらない。
たままになっているが、エミッタ領域15の周囲から離
れた領域において、図2に示す如く、層間絶縁層上の配
線用金属とコンタクトをとれば良い。図2において、1
7はエミッタ用コンタクトホール、18はコレクタ用コ
ンタクトホール、19はベース用埋め込み金属8と層間
絶縁層上の配線用金属とをつなぐスルーホール、20は
層間絶縁層上のベース電極用配線である。また、19の
スルーホール近傍の断面図を図3に示す。図3からわか
るように、ベース用うめ込み電極8の上表面(ベース領
域7と対向する面すなわち反対側の面)上は絶縁層14
でおおわれているため、半導体高濃度不純物拡散層(n
+拡散層)9を介して上部電極20とコンタクトする構
造になっている。ベース用うめ込み電極8は、フィール
ド酸化膜5上に形成されており、特に、ベース・コレク
タ間の寄生容量の増大にはつながらない。
【0044】実施例1のバイポーラトランジスタの特徴
は、 (1)ベース用配線が、導電性材料よりなり、かつ、ベ
ース用配線表面に形成された薄い絶縁層を介してエミッ
タ領域が形成されているため、極限まで外部ベース抵抗
が低減され、周波数特性が向上した。
は、 (1)ベース用配線が、導電性材料よりなり、かつ、ベ
ース用配線表面に形成された薄い絶縁層を介してエミッ
タ領域が形成されているため、極限まで外部ベース抵抗
が低減され、周波数特性が向上した。
【0045】(2)図2に示す如く、エミッタ周辺にベ
ース電極のコンタクトホールを設ける必要がなく、素子
サイズの縮小化が図れる。
ース電極のコンタクトホールを設ける必要がなく、素子
サイズの縮小化が図れる。
【0046】(3)エミッタ・ベース接合は、平坦な面
となっており、エミッタ・ベース間の接合容量も小さ
い。
となっており、エミッタ・ベース間の接合容量も小さ
い。
【0047】(4)エミッタ薄膜が形成される界面上に
は、あとから述べる作製方法によりトランジスタが作製
されるため、自然酸化膜は全く存在しない。
は、あとから述べる作製方法によりトランジスタが作製
されるため、自然酸化膜は全く存在しない。
【0048】次に、本発明の実施例1に係るバイポータ
トランジスタの作製方法について、図4を用いて説明す
る。
トランジスタの作製方法について、図4を用いて説明す
る。
【0049】まず、図4(a)に示すSi基板21に
は、p型の高抵抗基板を用いる。最初に、Si基板21
の表面を酸化してSiO2膜を形成し、次いで、フォト
レジスト加工を行った後、図4(a)に示す如くSiO
2膜22を選択エッチングした後、高濃度にn型不純物
をSi基板21の所定の位置に拡散することによりコレ
クタ埋込層(n+−BL)23を形成する。
は、p型の高抵抗基板を用いる。最初に、Si基板21
の表面を酸化してSiO2膜を形成し、次いで、フォト
レジスト加工を行った後、図4(a)に示す如くSiO
2膜22を選択エッチングした後、高濃度にn型不純物
をSi基板21の所定の位置に拡散することによりコレ
クタ埋込層(n+−BL)23を形成する。
【0050】コレクタ埋込層23にドープする不純物に
は、後述する熱処理を行った場合に、不純物の広がりが
極力生じないようにするために、不純物としては拡散定
数の小さいSb等が良い。また、Sbは固溶度が低いの
で、コレクタ埋込層23を低抵抗化するためにはドープ
する不純物にはAs等を用いても良い。この場合、As
の再分布を防ぐために、熱処理の低温化やエピタキシャ
ル成長時のオートドーピング防止を行う。
は、後述する熱処理を行った場合に、不純物の広がりが
極力生じないようにするために、不純物としては拡散定
数の小さいSb等が良い。また、Sbは固溶度が低いの
で、コレクタ埋込層23を低抵抗化するためにはドープ
する不純物にはAs等を用いても良い。この場合、As
の再分布を防ぐために、熱処理の低温化やエピタキシャ
ル成長時のオートドーピング防止を行う。
【0051】次に、コレクタ埋込層23上にエピタキシ
ャル成長を行って、n型の単結晶層24(図4(b))
を約1.0〜0.8μm形成する。この単結晶層24の
不純物濃度は1015〜1017cm-3とする。エピタキシ
ャル成長後、図4(b)に示すように、単結晶層24の
表面を酸化して薄い酸化膜(酸化SiO2膜)25を形
成した後、選択酸化のマスクとなるSi3N4膜26をC
VD法で形成する。
ャル成長を行って、n型の単結晶層24(図4(b))
を約1.0〜0.8μm形成する。この単結晶層24の
不純物濃度は1015〜1017cm-3とする。エピタキシ
ャル成長後、図4(b)に示すように、単結晶層24の
表面を酸化して薄い酸化膜(酸化SiO2膜)25を形
成した後、選択酸化のマスクとなるSi3N4膜26をC
VD法で形成する。
【0052】次に、アイソレーションパターン(図4
(d)の分離酸化膜25b)形成用フォトレジスト加工
を行いSi3N4膜26とSiO2膜25をエッチング
し、さらにn型単結晶層(エピタキシャル成長層24)
のエッチングを行う。このn型単結晶層24のエッチン
グは、図4(c)の27に示す如く、後に形成する分離
酸化膜25bの底面(図4(d)の25c)がコレクタ
埋込層23に接触するようにエピタキシャル層24の半
ばまで行う。
(d)の分離酸化膜25b)形成用フォトレジスト加工
を行いSi3N4膜26とSiO2膜25をエッチング
し、さらにn型単結晶層(エピタキシャル成長層24)
のエッチングを行う。このn型単結晶層24のエッチン
グは、図4(c)の27に示す如く、後に形成する分離
酸化膜25bの底面(図4(d)の25c)がコレクタ
埋込層23に接触するようにエピタキシャル層24の半
ばまで行う。
【0053】この後、図4(d)の28に示す領域にB
+イオン打込みを行いアイソレーションを確実にするた
めの素子分離領域28を形成する。イオン打込み後、欠
陥発生防止のアニールを行い、次いで、900〜105
0℃の温度で選択酸化を行い、図4の(d)に示す如く
分離酸化膜25bを形成する。選択酸化は温度が900
〜1050℃と高温ゆえ、コレクタ埋込み層23にドー
プした不純物が再分布を起こさないように、高圧酸化法
を用いて酸化時間を短縮化することが好ましい。
+イオン打込みを行いアイソレーションを確実にするた
めの素子分離領域28を形成する。イオン打込み後、欠
陥発生防止のアニールを行い、次いで、900〜105
0℃の温度で選択酸化を行い、図4の(d)に示す如く
分離酸化膜25bを形成する。選択酸化は温度が900
〜1050℃と高温ゆえ、コレクタ埋込み層23にドー
プした不純物が再分布を起こさないように、高圧酸化法
を用いて酸化時間を短縮化することが好ましい。
【0054】次いで、選択酸化のマスクに用いたSi3
N4膜26を除去し、コレクタ取出し領域に図4(e)
の29に示すようにリンの拡散を行う。
N4膜26を除去し、コレクタ取出し領域に図4(e)
の29に示すようにリンの拡散を行う。
【0055】リン拡散層の活性化の熱処理後、エピタキ
シャル層24のSi表面が出るまで、SiO2層25の
エッチングを行う。エッチャントとしては、HF:H2
O=1:100等を使用すれば良い。
シャル層24のSi表面が出るまで、SiO2層25の
エッチングを行う。エッチャントとしては、HF:H2
O=1:100等を使用すれば良い。
【0056】次に、このウェハをRF−DC結合バイア
ススパッタ装置内に入れ、100Å厚のp+Si膜をウ
ェハ上に成膜する。さらに、フォトレジスト加工によ
り、図4(e)に示すようにパターニングを行う。この
ようにして形成されたp+Si膜30はベース層とな
る。なおp+Si膜30の成膜条件は、例えば次の通り
とすればよい。
ススパッタ装置内に入れ、100Å厚のp+Si膜をウ
ェハ上に成膜する。さらに、フォトレジスト加工によ
り、図4(e)に示すようにパターニングを行う。この
ようにして形成されたp+Si膜30はベース層とな
る。なおp+Si膜30の成膜条件は、例えば次の通り
とすればよい。
【0057】ターゲットとしては、B(ボロン)が1×
1019〜1×1020cm-3ドープされた多結晶Siを使
用し、チャンバ内にウェハを導入後、ターゲット側にD
Cバイアス−25V、周波数100MHzの高周波パワ
ーを5W印加し、一方ウェハ側にDCバイアス+7Vを
印加し、ウェハ自身にダメージを与えることなくウェハ
表面のクリーニングを行い、ウェハ表面上の不純物を除
去する。プラズマ生成用ガスとしては、例えばArガス
を用る。Ar圧としては、例えば8mTorrとすれば
よい。
1019〜1×1020cm-3ドープされた多結晶Siを使
用し、チャンバ内にウェハを導入後、ターゲット側にD
Cバイアス−25V、周波数100MHzの高周波パワ
ーを5W印加し、一方ウェハ側にDCバイアス+7Vを
印加し、ウェハ自身にダメージを与えることなくウェハ
表面のクリーニングを行い、ウェハ表面上の不純物を除
去する。プラズマ生成用ガスとしては、例えばArガス
を用る。Ar圧としては、例えば8mTorrとすれば
よい。
【0058】上記クリーニング後、例えば、ターゲット
側のDCバイアスを−200V、上記高周波パワーを4
0Wに上昇し、一方、ウェハ側の表面電圧を5〜10V
とする。ウェハ温度としては、300℃〜400℃領域
とすればよい。
側のDCバイアスを−200V、上記高周波パワーを4
0Wに上昇し、一方、ウェハ側の表面電圧を5〜10V
とする。ウェハ温度としては、300℃〜400℃領域
とすればよい。
【0059】次に、ベース薄膜30をパターニングした
ウェハを常圧CVD装置内に入れ、非ドープSiO2層
を成膜し、レジストマスクにより図4の(f)の31に
示す如く、逆テーパ形状が得られるように、RIEによ
りパターニングを行う。この逆テーパ形状SiO2層3
1を残す部分は、エミッタが形成される箇所および、フ
ィールド酸化膜上と、コレクタ取り出し領域29上であ
る。常圧CVDによるSiO2の成膜温度は、例えば3
00〜400℃とすればよい。
ウェハを常圧CVD装置内に入れ、非ドープSiO2層
を成膜し、レジストマスクにより図4の(f)の31に
示す如く、逆テーパ形状が得られるように、RIEによ
りパターニングを行う。この逆テーパ形状SiO2層3
1を残す部分は、エミッタが形成される箇所および、フ
ィールド酸化膜上と、コレクタ取り出し領域29上であ
る。常圧CVDによるSiO2の成膜温度は、例えば3
00〜400℃とすればよい。
【0060】SiO2層31のパターニングに使用した
レジストをH2SO4:H2O2=4:1で剥離し、水洗
後、ベース薄膜表面に形成された自然酸化膜をHF:H
2O=1:100のエッチャントで除去し、再び、水
洗、N2ブロー乾燥する。
レジストをH2SO4:H2O2=4:1で剥離し、水洗
後、ベース薄膜表面に形成された自然酸化膜をHF:H
2O=1:100のエッチャントで除去し、再び、水
洗、N2ブロー乾燥する。
【0061】次に、導電性材料の形成を行う。すなわ
ち、RF−DC結合バイアススパッタ装置内にウェハを
導入する。ターゲットを導電性材料例えばAlに変更
し、図4(g)に示す如く導電性材料(Al膜)32を
2000〜4000Å成膜する。成膜条件は、例えば次
の通りとすればよい。Arガス3mmTorrをチャン
バ内に導入後、Alターゲット側にDCバイアス−25
V、100MHzの高周波パワーを5W印加し、一方、
ウェハ側にはDCバイアス+7Vを印加し、5分放置
し、ウェハ表面のクリーニングを行う。その後ターゲッ
ト側のバイアスを−200V、上記高周波パワーを80
Wに上昇し、ウェハ側の表面電位を0〜−20Vとす
る。基板温度は例えば、室温とする。かかる成膜を行え
ば、ターゲットからスパッタされた導電性材料粒子(A
l粒子)は、図4(g)に示す如く、CVDSiO2膜
31の側壁部には、Alはつかずに、ベース薄膜30、
フィールド酸化膜上とCVDSiO2膜31上のみに成
膜される。このような成膜は、<1>ウェハ表面でのマ
イグレーション(表面拡散)が小さくなる成膜条件に設
定するか、<2>上記CVDSiO2膜31が逆テーパ
形状とすることにより達成される。なお、<1>マイグ
レーションが小さくなる成膜条件は、ウェハ温度を低く
し、また、ウェハに照射されるAl粒子のエネルギーを
小さくすること(具体的にはウェハに印加するDCバイ
アス電圧を小さくすればよい)により達成される。ま
た、照射されるAl粒子のエネルギのバラツキを小さく
する上からは周波数を100MHz以上とすることが好
ましい。なお、具体的条件は、個々の場合により異なる
ためあらかじめ実験等によりマイグレーションが小さく
なる成膜条件を求めておけばよい。
ち、RF−DC結合バイアススパッタ装置内にウェハを
導入する。ターゲットを導電性材料例えばAlに変更
し、図4(g)に示す如く導電性材料(Al膜)32を
2000〜4000Å成膜する。成膜条件は、例えば次
の通りとすればよい。Arガス3mmTorrをチャン
バ内に導入後、Alターゲット側にDCバイアス−25
V、100MHzの高周波パワーを5W印加し、一方、
ウェハ側にはDCバイアス+7Vを印加し、5分放置
し、ウェハ表面のクリーニングを行う。その後ターゲッ
ト側のバイアスを−200V、上記高周波パワーを80
Wに上昇し、ウェハ側の表面電位を0〜−20Vとす
る。基板温度は例えば、室温とする。かかる成膜を行え
ば、ターゲットからスパッタされた導電性材料粒子(A
l粒子)は、図4(g)に示す如く、CVDSiO2膜
31の側壁部には、Alはつかずに、ベース薄膜30、
フィールド酸化膜上とCVDSiO2膜31上のみに成
膜される。このような成膜は、<1>ウェハ表面でのマ
イグレーション(表面拡散)が小さくなる成膜条件に設
定するか、<2>上記CVDSiO2膜31が逆テーパ
形状とすることにより達成される。なお、<1>マイグ
レーションが小さくなる成膜条件は、ウェハ温度を低く
し、また、ウェハに照射されるAl粒子のエネルギーを
小さくすること(具体的にはウェハに印加するDCバイ
アス電圧を小さくすればよい)により達成される。ま
た、照射されるAl粒子のエネルギのバラツキを小さく
する上からは周波数を100MHz以上とすることが好
ましい。なお、具体的条件は、個々の場合により異なる
ためあらかじめ実験等によりマイグレーションが小さく
なる成膜条件を求めておけばよい。
【0062】CVDSiO2膜31の成膜後、上記Al
膜32の表面に絶縁層を形成するため、チャンバーにウ
ェハを真空中にて搬送し、チャンバー内に例えばF2ガ
スを導入する。Al層32表面に約1000Åの絶縁層
(AlF膜)33が形成される。
膜32の表面に絶縁層を形成するため、チャンバーにウ
ェハを真空中にて搬送し、チャンバー内に例えばF2ガ
スを導入する。Al層32表面に約1000Åの絶縁層
(AlF膜)33が形成される。
【0063】この絶縁層33の形成に当っては、上記F
2ガスによるフッ化のみならず、O2ガスにより、Al表
面にAl2O3(アルミナ)を形成しても良い。
2ガスによるフッ化のみならず、O2ガスにより、Al表
面にAl2O3(アルミナ)を形成しても良い。
【0064】次に、チャンバー内にHFガスを導入する
と、CVDSiO2膜31は、このHFガスにより選択
的に除去される。なお、この時、ウェハを下向きにセッ
トしておけば、上記CVDSiO2膜31が除去される
と、その表面上に形成されているAl膜32およびAl
膜32の表面に形成されている絶縁層33は、重力によ
り自動的に下落し、図4の(h)に示すようになる。チ
ャンバの底面にはゲートバルブを介して、上記Al膜3
2およびAl膜32の表面に形成されていた絶縁層33
からなる下落物を回収するスペースが設けておけばよ
い。上記下落物が落ちてくる時は、ゲートバルブが開の
状態になってしておき、HFガスによる処理後、ゲート
バルブを閉状態にし、前記回収スペースをリークし、A
l膜32およびAl膜32の表面絶縁層33からなる下
落物をチャンバ外部に出す。この操作により、チャンバ
内は常にクリーンな状態に保たれるようになっている。
と、CVDSiO2膜31は、このHFガスにより選択
的に除去される。なお、この時、ウェハを下向きにセッ
トしておけば、上記CVDSiO2膜31が除去される
と、その表面上に形成されているAl膜32およびAl
膜32の表面に形成されている絶縁層33は、重力によ
り自動的に下落し、図4の(h)に示すようになる。チ
ャンバの底面にはゲートバルブを介して、上記Al膜3
2およびAl膜32の表面に形成されていた絶縁層33
からなる下落物を回収するスペースが設けておけばよ
い。上記下落物が落ちてくる時は、ゲートバルブが開の
状態になってしておき、HFガスによる処理後、ゲート
バルブを閉状態にし、前記回収スペースをリークし、A
l膜32およびAl膜32の表面絶縁層33からなる下
落物をチャンバ外部に出す。この操作により、チャンバ
内は常にクリーンな状態に保たれるようになっている。
【0065】また、フィールド酸化膜25bは、熱酸化
により形成されたSiO2ゆえ、HFガスをN2ガスによ
り、約0.1〜数vol%まで希釈すればフィールド酸
化膜25bは全くエッチングされない。
により形成されたSiO2ゆえ、HFガスをN2ガスによ
り、約0.1〜数vol%まで希釈すればフィールド酸
化膜25bは全くエッチングされない。
【0066】このようなプロセスにより、チャンバー内
で、言わゆるリフトオフによるパターニングが可能にな
った。
で、言わゆるリフトオフによるパターニングが可能にな
った。
【0067】なお、HFガスエッチング処理と同時に、
もしくはHFガスエッチング後にXeランプもしくはU
Vランプをウェハ表面に照射することが好ましい。すな
わち、HFガス処理を行うと、ウェハ表面にFが一部残
ることがあり、その後に形成されるエミッタ薄膜に欠陥
をまたらすおそれがあるが、XeランプもしくはUVラ
ンプの照射は上記欠陥の発生を防止し得るからである。
もしくはHFガスエッチング後にXeランプもしくはU
Vランプをウェハ表面に照射することが好ましい。すな
わち、HFガス処理を行うと、ウェハ表面にFが一部残
ることがあり、その後に形成されるエミッタ薄膜に欠陥
をまたらすおそれがあるが、XeランプもしくはUVラ
ンプの照射は上記欠陥の発生を防止し得るからである。
【0068】なお、CVDSiO2膜31がPSGの場
合、HFガスによるエッチングを行うとSi表面(ベー
ス薄膜30表面)に、P2F5という化合物の残さが生じ
る。これに対して、Cl2ガスを上記、N2ガスで希釈し
たHFガスに数%混合させると、PCl3という形によ
りPの除去が可能となる。
合、HFガスによるエッチングを行うとSi表面(ベー
ス薄膜30表面)に、P2F5という化合物の残さが生じ
る。これに対して、Cl2ガスを上記、N2ガスで希釈し
たHFガスに数%混合させると、PCl3という形によ
りPの除去が可能となる。
【0069】また、上記実施例では、HF−N2−Cl2
ガス系によるCVD装置により形成されたSiO2の除
去の例を示したが、UV光照射時にClF2ガスを導入
しても、以上のような選択性は得られる。
ガス系によるCVD装置により形成されたSiO2の除
去の例を示したが、UV光照射時にClF2ガスを導入
しても、以上のような選択性は得られる。
【0070】次に、N2トンネルもしくは、真空トンネ
ルを通してDC結合バイアススパッタ装置にウェハを搬
送する。
ルを通してDC結合バイアススパッタ装置にウェハを搬
送する。
【0071】次に、RF−DC結合バイアススパッタの
ターゲットをn型Siとし、n型Si薄膜34を100
Åを成膜する。なお、成膜間にHプラズマによるクリー
ニングを行ってもよい。n型Si薄膜34中の不純物濃
度は1016〜1018cm-3とすればよい。成膜条件は、
ベース薄膜形成と同一のバイアス、RFパワーとすれば
よい。
ターゲットをn型Siとし、n型Si薄膜34を100
Åを成膜する。なお、成膜間にHプラズマによるクリー
ニングを行ってもよい。n型Si薄膜34中の不純物濃
度は1016〜1018cm-3とすればよい。成膜条件は、
ベース薄膜形成と同一のバイアス、RFパワーとすれば
よい。
【0072】本実施例ではさらに、ターゲット材をn+
型SiXCyGez(好ましくはx=0.475、y=
0.475、z=0.05)とし、広いバンドギャップ
を有するn+型の半導体材料を図4(i)の35に示す
如く、2000Å成膜する。この薄膜35がヘテロエミ
ッタとなる。上記x,y,zの値を所定の値にすると、
n型Si薄膜34のSiとの格子定数の整合がとれ、良
好な単結晶SiXCyGez薄膜が得られる。
型SiXCyGez(好ましくはx=0.475、y=
0.475、z=0.05)とし、広いバンドギャップ
を有するn+型の半導体材料を図4(i)の35に示す
如く、2000Å成膜する。この薄膜35がヘテロエミ
ッタとなる。上記x,y,zの値を所定の値にすると、
n型Si薄膜34のSiとの格子定数の整合がとれ、良
好な単結晶SiXCyGez薄膜が得られる。
【0073】以上のエミッタ薄膜34,35形成後、上
記34および35のエミッタ薄膜を図4(h)に示す如
き、パターニングし、パターニングに使用したレジスト
を剥離後、再び常圧CVD装置に入れ、層間絶縁層36
を形成する。層間絶縁層36を形成後、コンタクトホー
ルをあけ、配線材を再びRF−DC結合バイアススパッ
タでつけ、パターニングする。最終的には、この上にパ
シベーション用Si3N4膜をプラズマCVD装置により
形成する。
記34および35のエミッタ薄膜を図4(h)に示す如
き、パターニングし、パターニングに使用したレジスト
を剥離後、再び常圧CVD装置に入れ、層間絶縁層36
を形成する。層間絶縁層36を形成後、コンタクトホー
ルをあけ、配線材を再びRF−DC結合バイアススパッ
タでつけ、パターニングする。最終的には、この上にパ
シベーション用Si3N4膜をプラズマCVD装置により
形成する。
【0074】以上の説明からわかるように (1)ベース電極用金属形成工程からエミッタ薄膜形成
工程までウェハを大気中に出しておらず、また、ベース
表面は光照射および所定のガスによるクリーニングを行
っており、エミッタ・ベース界面には全く自然酸化膜の
みならず、その他の不純物も存在しない。
工程までウェハを大気中に出しておらず、また、ベース
表面は光照射および所定のガスによるクリーニングを行
っており、エミッタ・ベース界面には全く自然酸化膜の
みならず、その他の不純物も存在しない。
【0075】(2)第2に、エミッタ形成部分は、エミ
ッタ形成前まで、SiO2によりSi表面が保護されて
おり、ドライエッチングの雰囲気にさらされることも全
くないので、ダメージがはいらない。
ッタ形成前まで、SiO2によりSi表面が保護されて
おり、ドライエッチングの雰囲気にさらされることも全
くないので、ダメージがはいらない。
【0076】(3)また、上記プロセスでは、エミッタ
サイズは、ベース電極用金属のエッジで決定するため、
エミッタサイズの微細化が可能になる。
サイズは、ベース電極用金属のエッジで決定するため、
エミッタサイズの微細化が可能になる。
【0077】以上の実施例では、素子分離をLOCOS
により行ったが、このような分離技術だけでなく、トレ
ンチ型素子分離、V溝型素子分離等さまざまな方式が使
用可能なことは言うまでもない。
により行ったが、このような分離技術だけでなく、トレ
ンチ型素子分離、V溝型素子分離等さまざまな方式が使
用可能なことは言うまでもない。
【0078】また、以上の実施例では、エミッタ側に、
バンド幅の広い材料をもってくるヘテロバイポーラにつ
いて説明したが、これに限定されるものでなく、逆にベ
ース層30として、SixGe1-x(0<x<1)薄膜を
用いて、エミッタ薄膜34、35としてn型Si薄膜、
n+型Si薄膜を用いるとか、さらに、ベース層とし
て、SiとSixGe1-x(0<x<1)の超格子薄膜を
用いる等の構成でも可能であることは、言うまでもな
い。
バンド幅の広い材料をもってくるヘテロバイポーラにつ
いて説明したが、これに限定されるものでなく、逆にベ
ース層30として、SixGe1-x(0<x<1)薄膜を
用いて、エミッタ薄膜34、35としてn型Si薄膜、
n+型Si薄膜を用いるとか、さらに、ベース層とし
て、SiとSixGe1-x(0<x<1)の超格子薄膜を
用いる等の構成でも可能であることは、言うまでもな
い。
【0079】(実施例2)次に、本発明の実施例2につ
いて、図5を用いて説明する。実施例1と同一の箇所
は、同一番号を記し、説明を省略する。
いて、図5を用いて説明する。実施例1と同一の箇所
は、同一番号を記し、説明を省略する。
【0080】本実施例2が実施例1と異なるところは、
ベース電極埋込用導電性材料36,37が複数の導電性
材料から構成されている点、また、ベース層7と接する
導電性材料36がp型Si層に対してショットキーバリ
ヤの低いものを用いている点である。p型Si層に対し
てショットキーバリヤハイトの低い金属としてはたとえ
ば、Mo(モリブデン)、W(タングステン)等が好適
である。37は、たとえばAl等の配線用金属で良い。
ベース電極埋込用導電性材料36,37が複数の導電性
材料から構成されている点、また、ベース層7と接する
導電性材料36がp型Si層に対してショットキーバリ
ヤの低いものを用いている点である。p型Si層に対し
てショットキーバリヤハイトの低い金属としてはたとえ
ば、Mo(モリブデン)、W(タングステン)等が好適
である。37は、たとえばAl等の配線用金属で良い。
【0081】本実施例2のRF−DC結合バイアススパ
ッタ装置のターゲットとして、この金属ターゲットを設
けておき、連続して成膜すれば、実施例2の構造は容易
に実現できる。
ッタ装置のターゲットとして、この金属ターゲットを設
けておき、連続して成膜すれば、実施例2の構造は容易
に実現できる。
【0082】本実施例2の構成を用いると、ベース層と
のコンタクト抵抗がさらに低下し、外部ベース抵抗が減
少する利点がある。金属36は、本トランジスタがpn
p型の場合は、n型Siに対してショットキーバリヤハ
イトの低い金属あるはそのシリサイド、たとえばTi,
Ni,TaSi2,TiSi2を使用し得ることは言うま
でもない。
のコンタクト抵抗がさらに低下し、外部ベース抵抗が減
少する利点がある。金属36は、本トランジスタがpn
p型の場合は、n型Siに対してショットキーバリヤハ
イトの低い金属あるはそのシリサイド、たとえばTi,
Ni,TaSi2,TiSi2を使用し得ることは言うま
でもない。
【0083】(実施例3)次に、本発明の第3の実施例
について、図6を用いて説明する。実施例2の場合と同
様、実施例1と同一の箇所は、同一番号を記し、説明は
省略する。
について、図6を用いて説明する。実施例2の場合と同
様、実施例1と同一の箇所は、同一番号を記し、説明は
省略する。
【0084】実施例3は実施例2と同様、ベース埋込電
極用導電性材料が少なくとも、2種類のものからなる点
は、同じであるが、ベース層と接する側の導電性材料3
8が半導体との非反応性の金属から成り立っており、一
方表面側の導電性材料39が、フッ化処理が処理や酸化
処理により、ピンホールのない、かつ、誘電率の小さい
絶縁層が容易に形成可能なものであることを特徴とす
る。上記半導体との非反応性の金属としては、例えばW
やTiが好ましい。また、ガス雰囲気により、表面に良
好な絶縁層を形成できる金属としては、例えば、Ni,
Cr,Feが好適である。絶縁層形成においては特に、
金属だけでなく、酸素雰囲気で良好な絶縁層が形成でき
るシリサイド等でも良い。
極用導電性材料が少なくとも、2種類のものからなる点
は、同じであるが、ベース層と接する側の導電性材料3
8が半導体との非反応性の金属から成り立っており、一
方表面側の導電性材料39が、フッ化処理が処理や酸化
処理により、ピンホールのない、かつ、誘電率の小さい
絶縁層が容易に形成可能なものであることを特徴とす
る。上記半導体との非反応性の金属としては、例えばW
やTiが好ましい。また、ガス雰囲気により、表面に良
好な絶縁層を形成できる金属としては、例えば、Ni,
Cr,Feが好適である。絶縁層形成においては特に、
金属だけでなく、酸素雰囲気で良好な絶縁層が形成でき
るシリサイド等でも良い。
【0085】本トランジスタのベースは、約100と極
薄であり、ベース層と接する金属が半導体層内につき抜
けコレクタ層に接すると、ベースコレクタ間リーク電流
が増大する。また、ベース埋込電極表面の絶縁層に、ピ
ンホール等が存在するとエミッタ、ベース間リーク電流
が増大する。本実施例3の構成により上記問題は全く解
決し、高信頼性のトランジスタが実現できる。
薄であり、ベース層と接する金属が半導体層内につき抜
けコレクタ層に接すると、ベースコレクタ間リーク電流
が増大する。また、ベース埋込電極表面の絶縁層に、ピ
ンホール等が存在するとエミッタ、ベース間リーク電流
が増大する。本実施例3の構成により上記問題は全く解
決し、高信頼性のトランジスタが実現できる。
【0086】以上、実施例2および実施例3は、埋め込
まれたベース電極の構造に関する実施例であるが、実施
例2と実施例3とを組み含ませた構成、たとえば、ベー
ス層表面と接する側の導電性材料が、ベース層半導体に
対して、ショットキーバリヤハイトの低いもので、表面
側の導電性材料がガス雰囲気で良好な絶縁層を形成する
ものであるものも可能である。
まれたベース電極の構造に関する実施例であるが、実施
例2と実施例3とを組み含ませた構成、たとえば、ベー
ス層表面と接する側の導電性材料が、ベース層半導体に
対して、ショットキーバリヤハイトの低いもので、表面
側の導電性材料がガス雰囲気で良好な絶縁層を形成する
ものであるものも可能である。
【0087】(実施例4)次に本発明の実施例4につい
て図7を用いて説明する。
て図7を用いて説明する。
【0088】図7は、実施例4に係るバイポーラトラン
ジスタの断面図を示す図であるが、実施例1と同一箇所
は、同一番号を記し、説明は省略する。
ジスタの断面図を示す図であるが、実施例1と同一箇所
は、同一番号を記し、説明は省略する。
【0089】本実施例4が、実施例1と異なるところ
は、ベース電極用配線をエミッタに離接した位置で取り
出している点である。そのために、図7に示すように、
ベース埋込電極8上に、絶縁層14が形成されていない
領域40があり、その箇所を介してベース配線用電極4
1が上記埋込電極8と接する構成となっている。本実施
例4の構成では、半導体基板表面に形成された不純物拡
散層(図3における9に相当するもの)を介さず、直
接、ベース埋込電極8と、ベース電極用電極41とが直
接、コンタクトするため、外部ベース抵抗の低減化がさ
らに図ることが可能となり、周波数特性が向上した。
は、ベース電極用配線をエミッタに離接した位置で取り
出している点である。そのために、図7に示すように、
ベース埋込電極8上に、絶縁層14が形成されていない
領域40があり、その箇所を介してベース配線用電極4
1が上記埋込電極8と接する構成となっている。本実施
例4の構成では、半導体基板表面に形成された不純物拡
散層(図3における9に相当するもの)を介さず、直
接、ベース埋込電極8と、ベース電極用電極41とが直
接、コンタクトするため、外部ベース抵抗の低減化がさ
らに図ることが可能となり、周波数特性が向上した。
【0090】次に、本実施例4のバイポーラトランジス
タの作製方法について、図8を用いて説明する。実施例
4の素子作製工程において、実施例1の工程と、図2
(e)まで同様なため、それ以降の工程のみについて説
明する。また、同一箇所に関しては、同一番号を記し、
説明は省略する。
タの作製方法について、図8を用いて説明する。実施例
4の素子作製工程において、実施例1の工程と、図2
(e)まで同様なため、それ以降の工程のみについて説
明する。また、同一箇所に関しては、同一番号を記し、
説明は省略する。
【0091】図8(f’)に示す如く、ベース薄膜30
を形成し、パターニングした後、上記ウェハを常圧CV
D装置内に搬入し、不純物をドープしたSiO2膜を成
膜する。なお、不純物としては、P(リン)、B(ボロ
ン)あるいは両者の混合等の利用が可能である。次に、
レジストマスクにより図8(f)に示す如く、逆テーパ
形状42が得られるように、RIEによりパターニング
を行う。不純物ドープしたSiO2のパターンは、実施
例1の場合と同様である。
を形成し、パターニングした後、上記ウェハを常圧CV
D装置内に搬入し、不純物をドープしたSiO2膜を成
膜する。なお、不純物としては、P(リン)、B(ボロ
ン)あるいは両者の混合等の利用が可能である。次に、
レジストマスクにより図8(f)に示す如く、逆テーパ
形状42が得られるように、RIEによりパターニング
を行う。不純物ドープしたSiO2のパターンは、実施
例1の場合と同様である。
【0092】SiO2パターニングに使用したレジスト
をH2SO4:H2O2=4:1溶液中で剥離し、水洗後、
ベース薄膜表面に形成された自然酸化膜をHF:H2O
=1:100のエッチャントで除去し、再び水洗、N2
ブロー乾燥し、再び RF−DC結合バイアススパッタ
装置内にウェハを搬入した。実施例1と同様図8
(g’)に示す如く、埋込用ベース電極32を形成し
た。この成膜に際しては、バイアススパッタのウェハ側
の電圧を所望の値にすることにより、上記42の不純物
ドープしたSiO2の側壁には、上記電極32用の金属
が成膜されない。たとえば、ターゲットバイアス−20
0V、ターゲット側に印加する高周波100MHzのパ
ワーを80W、Arガス圧3mmTorrの時、ウェハ
側電圧を−20〜0Vとすれば良い。この条件は、これ
に限定されるものではなく、ウェハ側に入射されるイオ
ンのエネルギーがこの条件と同等のものであれば良い。
以上のベース電極用ウェハ埋込層32を形成後、上記ウ
ェハをRF−DC結合バイアススパッタ装置から搬出
し、再び、常圧CVD装置に入れ、不純物非ドープSi
O2を成膜した。
をH2SO4:H2O2=4:1溶液中で剥離し、水洗後、
ベース薄膜表面に形成された自然酸化膜をHF:H2O
=1:100のエッチャントで除去し、再び水洗、N2
ブロー乾燥し、再び RF−DC結合バイアススパッタ
装置内にウェハを搬入した。実施例1と同様図8
(g’)に示す如く、埋込用ベース電極32を形成し
た。この成膜に際しては、バイアススパッタのウェハ側
の電圧を所望の値にすることにより、上記42の不純物
ドープしたSiO2の側壁には、上記電極32用の金属
が成膜されない。たとえば、ターゲットバイアス−20
0V、ターゲット側に印加する高周波100MHzのパ
ワーを80W、Arガス圧3mmTorrの時、ウェハ
側電圧を−20〜0Vとすれば良い。この条件は、これ
に限定されるものではなく、ウェハ側に入射されるイオ
ンのエネルギーがこの条件と同等のものであれば良い。
以上のベース電極用ウェハ埋込層32を形成後、上記ウ
ェハをRF−DC結合バイアススパッタ装置から搬出
し、再び、常圧CVD装置に入れ、不純物非ドープSi
O2を成膜した。
【0093】次に、図8(g’)の43に示す如く、ベ
ース配線電極が形成される予定のベース電極用埋込層3
2上のみに上記不純物非ドープSiO2を残す。上記パ
ターニング後、絶縁層形成処理用装置内に上記ウェハを
搬入し、実施例1と同様、ベース電極用埋込層32の表
面に絶縁層44を形成する。この絶縁層形成において、
ベース配線電極が形成されるところは、前記不純物非ド
ープSiO243が設けてあるため、絶縁層44は形成
されない。
ース配線電極が形成される予定のベース電極用埋込層3
2上のみに上記不純物非ドープSiO2を残す。上記パ
ターニング後、絶縁層形成処理用装置内に上記ウェハを
搬入し、実施例1と同様、ベース電極用埋込層32の表
面に絶縁層44を形成する。この絶縁層形成において、
ベース配線電極が形成されるところは、前記不純物非ド
ープSiO243が設けてあるため、絶縁層44は形成
されない。
【0094】次に、N2ガスにより希釈したCl2ガス添
加HFガスを導入する。この希釈量は、不純物ドープし
たSiO2はエッチし、非ドープSiO2はエッチしない
選択性が得られるように設定する。このエッチングガス
により、図8(h’)に示すように、不純物ドープした
SiO2のみ剥離できる。前回実施例で説明したように
ウェハは下向きにセットされており、表面側の金属も同
時に除去される。上記工程後、実施例1と同様、ウェハ
表面に残っているF等を除去するために、光照射もしく
はClガスを導入し、ウェハ表面のクリーニングを行
う。
加HFガスを導入する。この希釈量は、不純物ドープし
たSiO2はエッチし、非ドープSiO2はエッチしない
選択性が得られるように設定する。このエッチングガス
により、図8(h’)に示すように、不純物ドープした
SiO2のみ剥離できる。前回実施例で説明したように
ウェハは下向きにセットされており、表面側の金属も同
時に除去される。上記工程後、実施例1と同様、ウェハ
表面に残っているF等を除去するために、光照射もしく
はClガスを導入し、ウェハ表面のクリーニングを行
う。
【0095】次に、ウェハを真空トンネル中を搬送し、
RF−DC結合バイアススパッタ装置へ移動させる。移
動後、図8(i’)に示す如く、n型Si薄膜34を1
00、n+型の広いバンドギャップ材を2000成膜し
た。
RF−DC結合バイアススパッタ装置へ移動させる。移
動後、図8(i’)に示す如く、n型Si薄膜34を1
00、n+型の広いバンドギャップ材を2000成膜し
た。
【0096】以上のエミッタ薄膜形成後、上記34およ
び35のエミッタ薄膜を実施例1の場合と同様図8
(h’)に示すように、パターニングし、常圧CVD装
置にて、層間絶縁層36を形成する。この層間絶縁層と
しては、43の非ドープSiO2、もしくはこれと同等
のRIEによるエッチング特性を示すものとする。36
を形成後、エミッタ用、ベース用、コレクタ用コンタク
トホールをRIEによりあけるわけであるが、埋込ベー
ス電極上は、層間絶縁層とエッチング特性が似ている4
3が設けられているため図8(h’)の45に示す形状
が得られる。コンタクトホール形成後、配線用金属を形
膜し、パターニングし、パシベーション膜を設ければ、
作製できる。
び35のエミッタ薄膜を実施例1の場合と同様図8
(h’)に示すように、パターニングし、常圧CVD装
置にて、層間絶縁層36を形成する。この層間絶縁層と
しては、43の非ドープSiO2、もしくはこれと同等
のRIEによるエッチング特性を示すものとする。36
を形成後、エミッタ用、ベース用、コレクタ用コンタク
トホールをRIEによりあけるわけであるが、埋込ベー
ス電極上は、層間絶縁層とエッチング特性が似ている4
3が設けられているため図8(h’)の45に示す形状
が得られる。コンタクトホール形成後、配線用金属を形
膜し、パターニングし、パシベーション膜を設ければ、
作製できる。
【0097】本実施例4の構造は、HFガスエッチにお
いて、非ドープSiO2とドープSiO2との選択エッチ
特性を応用し作製される。
いて、非ドープSiO2とドープSiO2との選択エッチ
特性を応用し作製される。
【0098】(実施例5)次に、本発明の実施例5につ
いて、図9を用いて説明する。
いて、図9を用いて説明する。
【0099】図9は、本発明を用いて作製したMOSF
ETの断面図である。図9において、51は基板電位を
とるためのp+半導体埋込層、52はn型MOSFET
のチャネルストップのためのp+半導体層、53はpウ
ェル層、54はフィールド酸化膜、55,56は、それ
ぞれ、n+半導体層からなるソース領域およびドレイン
領域である。57,58はそれぞれ、ソース領域および
ドレイン領域上部に設けられた導電性材料(たとえば金
属もしくはそれと同程度の低抵抗材料、たとえば、シリ
サイド等)である。59はゲート酸化膜、60は上記導
電性材料57,58の表面に形成された絶縁層、61は
層間絶縁層である。この層間絶縁層は、CVD装置で形
成され、BPSG(Boron-doped Phospho Silicate Glas
s)、PSG(Phospho Silicate Glass)、NSG(Non-dop
ed Silicate Glass)等が利用可能である。62,63は
それぞれ、ソース領域およびドレイン領域55,56の
配線用電極、64はゲート電極である。
ETの断面図である。図9において、51は基板電位を
とるためのp+半導体埋込層、52はn型MOSFET
のチャネルストップのためのp+半導体層、53はpウ
ェル層、54はフィールド酸化膜、55,56は、それ
ぞれ、n+半導体層からなるソース領域およびドレイン
領域である。57,58はそれぞれ、ソース領域および
ドレイン領域上部に設けられた導電性材料(たとえば金
属もしくはそれと同程度の低抵抗材料、たとえば、シリ
サイド等)である。59はゲート酸化膜、60は上記導
電性材料57,58の表面に形成された絶縁層、61は
層間絶縁層である。この層間絶縁層は、CVD装置で形
成され、BPSG(Boron-doped Phospho Silicate Glas
s)、PSG(Phospho Silicate Glass)、NSG(Non-dop
ed Silicate Glass)等が利用可能である。62,63は
それぞれ、ソース領域およびドレイン領域55,56の
配線用電極、64はゲート電極である。
【0100】本構造のMOSFETの特徴は、 (1)ソース領域、ドレイン領域55,56の半導体層
と下地半導体53との界面と、ゲート酸化膜59と下地
半導体53との界面とが、同一平面上にあり、微細化に
伴う短チャネル効果を抑制できる。
と下地半導体53との界面と、ゲート酸化膜59と下地
半導体53との界面とが、同一平面上にあり、微細化に
伴う短チャネル効果を抑制できる。
【0101】(2)ソース領域、ドレイン領域の上部
に、金属部(導電性材料)57,58が設けられてお
り、ソース、ドレインの寄生抵抗が激減し、微細化に伴
うドレイン電流の減少や、gmの劣化を抑制できる。
に、金属部(導電性材料)57,58が設けられてお
り、ソース、ドレインの寄生抵抗が激減し、微細化に伴
うドレイン電流の減少や、gmの劣化を抑制できる。
【0102】(3)ゲート電極をプロセスの終りに形成
するにもかかわらず、セルフアライン工程となってお
り、微細化可能である。
するにもかかわらず、セルフアライン工程となってお
り、微細化可能である。
【0103】(4)ゲート電極工程が、工程の最終部に
あるため、ゲート電極材料を選択する自由度が広がる。
たとえば、金属ゲートが可能である。
あるため、ゲート電極材料を選択する自由度が広がる。
たとえば、金属ゲートが可能である。
【0104】実施例5では、n型チャネルMOSFET
の例について示したが、これは、p型チャネルMOSF
ETに対しても同様に可能であることは言うまでもな
い。
の例について示したが、これは、p型チャネルMOSF
ETに対しても同様に可能であることは言うまでもな
い。
【0105】次に、本発明の実施例5のMOSFETの
作製方法について、図10を用いて説明する。
作製方法について、図10を用いて説明する。
【0106】図10(a)は、フィールド酸化膜54を
LOCOS技術により形成し、活性領域上のSiの表面
を露出した後、RCA洗浄により十分クリーニングした
後、熱酸化により、50の酸化膜65を形成した段階を
示す図である。
LOCOS技術により形成し、活性領域上のSiの表面
を露出した後、RCA洗浄により十分クリーニングした
後、熱酸化により、50の酸化膜65を形成した段階を
示す図である。
【0107】次に、上記ウェハを常圧CVD装置内に入
れ、不純物ドープしたSiO2を設け、レジスト67を
マスクにして、RIEにより図10(j)のに示す如く
逆テーパ形状66にエッチングする。エッチングは、下
地のSi層(pウエル層)53が露出するまで行う。な
お、酸化膜65aの上表面はSiO2層66により被覆
されており、この面がレジスト残渣に起因する不純物に
より汚染されることはない。
れ、不純物ドープしたSiO2を設け、レジスト67を
マスクにして、RIEにより図10(j)のに示す如く
逆テーパ形状66にエッチングする。エッチングは、下
地のSi層(pウエル層)53が露出するまで行う。な
お、酸化膜65aの上表面はSiO2層66により被覆
されており、この面がレジスト残渣に起因する不純物に
より汚染されることはない。
【0108】エッチング終了後、H2SO4:H2O2=
4:1溶液により、レジストを剥離し、水洗し、pウェ
ル層53の表面に形成された自然酸化膜を希フッ酸によ
り除去し、水洗後、N2ブローでウェハを乾燥させる。
図10(c)に示す如く、上記ウェハを、RF−DC結
合バイアススパッタ装置内に搬入し、200のn+Si
層68、1000のAl層(導電性材料層)69を形成
する。両者の成膜条件は、実施例1側の同様なので省略
する。実施例1と同様、不純物ドープされたSiO2層
66の形状が逆テーパ形状であること、また、低温化で
の成膜より、Si層53およびAl層69の基板表面で
の表面マイグレーションが低いことにより、SiO2層
66の側壁には成膜されない。
4:1溶液により、レジストを剥離し、水洗し、pウェ
ル層53の表面に形成された自然酸化膜を希フッ酸によ
り除去し、水洗後、N2ブローでウェハを乾燥させる。
図10(c)に示す如く、上記ウェハを、RF−DC結
合バイアススパッタ装置内に搬入し、200のn+Si
層68、1000のAl層(導電性材料層)69を形成
する。両者の成膜条件は、実施例1側の同様なので省略
する。実施例1と同様、不純物ドープされたSiO2層
66の形状が逆テーパ形状であること、また、低温化で
の成膜より、Si層53およびAl層69の基板表面で
の表面マイグレーションが低いことにより、SiO2層
66の側壁には成膜されない。
【0109】次に、上記ウェハをスパッタ装置内より搬
出し、ソースおよびドレイン部の表面に設けられたAl
層69上の一部に、図10(d)の70に示す如く、非
ドープSiO2を形成する。その後、このウェハを絶縁
層形成処理用装置にいれ、Al層69表面上に絶縁層7
1を形成した。この絶縁層71の形成にあたっては、実
施例1と同様、F2ガス、もしくはO2ガス等により行え
ば良い。次に、N2ガスにより希釈したHFガスをチャ
ンバー内に導入する。ウェハは他の実施例と同様、下向
きにセットされており、ドープSiO2上の金属等は下
落し除去される。この場合の希釈量は、不純物ドープし
たSiO2はエッチングし、非ドープSiO2はエッチン
グされない選択性を有する条件に設定する。このエッチ
ガスにより、図10(e)に示すように、不純物ドープ
されたSiO2部分は、除去される。
出し、ソースおよびドレイン部の表面に設けられたAl
層69上の一部に、図10(d)の70に示す如く、非
ドープSiO2を形成する。その後、このウェハを絶縁
層形成処理用装置にいれ、Al層69表面上に絶縁層7
1を形成した。この絶縁層71の形成にあたっては、実
施例1と同様、F2ガス、もしくはO2ガス等により行え
ば良い。次に、N2ガスにより希釈したHFガスをチャ
ンバー内に導入する。ウェハは他の実施例と同様、下向
きにセットされており、ドープSiO2上の金属等は下
落し除去される。この場合の希釈量は、不純物ドープし
たSiO2はエッチングし、非ドープSiO2はエッチン
グされない選択性を有する条件に設定する。このエッチ
ガスにより、図10(e)に示すように、不純物ドープ
されたSiO2部分は、除去される。
【0110】次に、常圧CVD装置により、層間絶縁層
61を形成し、ソース部、ゲート部、ドレイン部にそれ
ぞれ、コンタクトホールを開け、図10(f)に示すよ
うに、配線用電極を形成した。
61を形成し、ソース部、ゲート部、ドレイン部にそれ
ぞれ、コンタクトホールを開け、図10(f)に示すよ
うに、配線用電極を形成した。
【0111】また、本実施例5では、素子分離として最
も標準的なLOCOS(Local oxidation of Silicon)技
術を用いて行っているが、ドレイン素子分離や、V溝素
子分離等他の方法を用いることも可能である。
も標準的なLOCOS(Local oxidation of Silicon)技
術を用いて行っているが、ドレイン素子分離や、V溝素
子分離等他の方法を用いることも可能である。
【0112】本実施例5において、ソース、ドレイン部
上部の金属は一種類から成るものを示したが、第2、3
実施例と同様、下地金属としては、下側の半導体に対し
てショットキーバリヤハイトの低いもの、また、下側の
半導体と非反応性のものにしたり、また、表面側の金属
としては、F2もしくはO2ガス処理により、ピンホール
の全く生じない、また誘電率の低い絶縁層が形成できる
材料にすることも有効である。
上部の金属は一種類から成るものを示したが、第2、3
実施例と同様、下地金属としては、下側の半導体に対し
てショットキーバリヤハイトの低いもの、また、下側の
半導体と非反応性のものにしたり、また、表面側の金属
としては、F2もしくはO2ガス処理により、ピンホール
の全く生じない、また誘電率の低い絶縁層が形成できる
材料にすることも有効である。
【0113】(実施例6)次に、本発明の実施例6につ
いて、図11を用いて説明する。実施例5と同一箇所
は、同一番号で記し、説明は省略する。
いて、図11を用いて説明する。実施例5と同一箇所
は、同一番号で記し、説明は省略する。
【0114】図11において、72はしきい値が所望の
値になるような仕事関数を有する半導体、シリサイドも
しくは金属である。図11からわかるように、実施例6
では、ゲート電極材料を少なくとも複数の材料から構成
し、ゲート酸化膜と接する材料の仕事関数を所望のしき
い値が得られるものに所定できる利点を有する。
値になるような仕事関数を有する半導体、シリサイドも
しくは金属である。図11からわかるように、実施例6
では、ゲート電極材料を少なくとも複数の材料から構成
し、ゲート酸化膜と接する材料の仕事関数を所望のしき
い値が得られるものに所定できる利点を有する。
【0115】(実施例7)次に、本発明の実施例7につ
いて、図12を用いて説明する。実施例5と同一箇所
は、同一番号で記し、説明は省略する。
いて、図12を用いて説明する。実施例5と同一箇所
は、同一番号で記し、説明は省略する。
【0116】図12において、73,74は、それぞ
れ、ソース領域およびドレイン領域を形成するn+半導
体層55,56の直下に存在するのp-半導体層であ
る。
れ、ソース領域およびドレイン領域を形成するn+半導
体層55,56の直下に存在するのp-半導体層であ
る。
【0117】微細MOSFETにおいて、ゲート長がサ
ブミクロン以下となると、ソース、ドレイン領域と、ゲ
ート酸化膜とが同一平面上に位置する構造でも短チャネ
ル効果が生じ、ソース・ドレイン間にパンチスルー電流
が流れる問題が起こる。
ブミクロン以下となると、ソース、ドレイン領域と、ゲ
ート酸化膜とが同一平面上に位置する構造でも短チャネ
ル効果が生じ、ソース・ドレイン間にパンチスルー電流
が流れる問題が起こる。
【0118】本構造は、この問題を解決すべく、ソース
領域およびドレイン領域55,56よりも、ゲート酸化
膜59が基板側に位置する。上記構造は、すでに"Shige
ru Nishimatsu et al Japanese of Applied Phisics vo
l 16(1977) Supplement 16-1pp.179-183"に報告されて
いる。しかし、Nishimatsu et al 構造では、ソース領
域およびドレイン領域を形成するn+層上が多結晶Si
であり、ゲート部は、Si基板を溝形状にエッチし作製
している。よって、Nishimatsu et al 構造では、ソー
ス・ドレイン領域の寄生抵抗が大きく、また、溝の深さ
は、エッチングにより制御しなければならず、作製精度
が十分に得られていない。それに対して、本構造は、ソ
ース領域、ドレイン領域55,56の直上に、導電性材
料(金属等の低抵抗材料)が設けられ、寄生抵抗が低減
されているのみならず、ゲート部の溝の深さは、ソース
領域およびドレイン領域の直下のp-層の厚さによりコ
ントロールすることができる。この成膜は、今までの実
施例で述べたように、RF−DC結合バイアススパッタ
装置等の一原子層レベルでコントロールできる装置によ
り行うため、高精度で上記溝の深さを制御できる利点を
有している。
領域およびドレイン領域55,56よりも、ゲート酸化
膜59が基板側に位置する。上記構造は、すでに"Shige
ru Nishimatsu et al Japanese of Applied Phisics vo
l 16(1977) Supplement 16-1pp.179-183"に報告されて
いる。しかし、Nishimatsu et al 構造では、ソース領
域およびドレイン領域を形成するn+層上が多結晶Si
であり、ゲート部は、Si基板を溝形状にエッチし作製
している。よって、Nishimatsu et al 構造では、ソー
ス・ドレイン領域の寄生抵抗が大きく、また、溝の深さ
は、エッチングにより制御しなければならず、作製精度
が十分に得られていない。それに対して、本構造は、ソ
ース領域、ドレイン領域55,56の直上に、導電性材
料(金属等の低抵抗材料)が設けられ、寄生抵抗が低減
されているのみならず、ゲート部の溝の深さは、ソース
領域およびドレイン領域の直下のp-層の厚さによりコ
ントロールすることができる。この成膜は、今までの実
施例で述べたように、RF−DC結合バイアススパッタ
装置等の一原子層レベルでコントロールできる装置によ
り行うため、高精度で上記溝の深さを制御できる利点を
有している。
【0119】したがって、本構造により、サブミクロン
以下の微細なMOSFETが実現可能となる。
以下の微細なMOSFETが実現可能となる。
【0120】(実施例8)次に、本発明の実施例8につ
いて、図13を用いて説明する。本実施例8は、配線工
程への応用に関するもので、配線のパターニングにレジ
スト工程を使用せずに、真空チャンバー内で行うことが
できるという新技術に関するものである。
いて、図13を用いて説明する。本実施例8は、配線工
程への応用に関するもので、配線のパターニングにレジ
スト工程を使用せずに、真空チャンバー内で行うことが
できるという新技術に関するものである。
【0121】図13は、本発明のプロセスにより作製さ
れた配線の断面図である。81はp +埋め込み層もしく
はp型半導体基板、82は、素子分離用p+半導体層、
83はpウェル、84はフィールド酸化膜、85は配線
とコンタクトをとるための半導体拡散層であり、本例で
はn+半導体層からなる。86は層間絶縁層、87は配
線用金属、88は配線用金属表面に形成された絶縁層、
89はパシベーション膜で、Si3N4膜等が好適であ
る。
れた配線の断面図である。81はp +埋め込み層もしく
はp型半導体基板、82は、素子分離用p+半導体層、
83はpウェル、84はフィールド酸化膜、85は配線
とコンタクトをとるための半導体拡散層であり、本例で
はn+半導体層からなる。86は層間絶縁層、87は配
線用金属、88は配線用金属表面に形成された絶縁層、
89はパシベーション膜で、Si3N4膜等が好適であ
る。
【0122】本構造と特徴は、層間絶縁層86とパシベ
ーション膜89との間には、配線部を除いて、配線用金
属が全く残らないことである。残らない理由は、配線形
成部以外の領域には配線金属がつかないためである。し
たがって、配線用金属を介したリーク電流は、本発明の
構成では存在しない。
ーション膜89との間には、配線部を除いて、配線用金
属が全く残らないことである。残らない理由は、配線形
成部以外の領域には配線金属がつかないためである。し
たがって、配線用金属を介したリーク電流は、本発明の
構成では存在しない。
【0123】第2に、配線用金属パターニングにともな
うレジスト残りもない。これも第1の理由と同様、配線
用金属成膜後に、レジストを使用しないためである。
うレジスト残りもない。これも第1の理由と同様、配線
用金属成膜後に、レジストを使用しないためである。
【0124】第3に、配線用金属表面は、チャンバー
(配線用金属成膜用)から搬出する前に、絶縁層が設け
られており、変質するおそれがなく、安定な配線であ
る。
(配線用金属成膜用)から搬出する前に、絶縁層が設け
られており、変質するおそれがなく、安定な配線であ
る。
【0125】次に、本発明の実施例8の配線工程に関し
て、図14を用いて説明する。図13と同一箇所に関し
ては、同一番号を記し、説明は省略する。
て、図14を用いて説明する。図13と同一箇所に関し
ては、同一番号を記し、説明は省略する。
【0126】図14(a)は、層間絶縁層86を形成
後、引き続き不純物ドープしたSiO 2層90を形成し
た段階の素子断面図である。本構成においては、層間絶
縁層86とSiO2層90とをHFガスでエッチングを
行った時、SiO2層90のみがエッチングされる必要
があるため、層間絶縁層86は非ドープSiO2により
構成し、層間絶縁層86を成膜後、熱処理を行い、緻密
なSiO2にしておくことがより望ましい。
後、引き続き不純物ドープしたSiO 2層90を形成し
た段階の素子断面図である。本構成においては、層間絶
縁層86とSiO2層90とをHFガスでエッチングを
行った時、SiO2層90のみがエッチングされる必要
があるため、層間絶縁層86は非ドープSiO2により
構成し、層間絶縁層86を成膜後、熱処理を行い、緻密
なSiO2にしておくことがより望ましい。
【0127】次に、配線の形状のレジストパターンを用
いて、不純物ドープしたSiO2層90のみをHFガス
(N2ガスにより希釈したもの)により最初にエッチン
グする。その時、コンタクト部のドープしたSiO2層
90の形状は、図14(b1)の91、配線部のドープ
したSiO2層90の形状は図14(b2)の91にそ
れぞれ示すようになる。
いて、不純物ドープしたSiO2層90のみをHFガス
(N2ガスにより希釈したもの)により最初にエッチン
グする。その時、コンタクト部のドープしたSiO2層
90の形状は、図14(b1)の91、配線部のドープ
したSiO2層90の形状は図14(b2)の91にそ
れぞれ示すようになる。
【0128】上記の選択エッチングを行った後、上記配
線用レジストパターンを剥離し、新たに、コンタクトホ
ールの形状のレジストパターンをパターニングする。そ
の時のコンタクト部および配線部の上記レジストパター
ンを、図14(b1)の92に、図14(b2)の92
に示す。図14(b2)からわかるように、配線領域の
方は、レジストに覆われており、一方、コンタクトホー
ル領域は、図14(b1)からわかるように、コンタク
ト部に開口部をもつ。RIEにより、層間絶縁層86の
エッチを行い、エッチ後、H2SO4:H2O2=4:1溶
液により、上記レジスト92を剥離する。その後、水洗
し、拡散層85表面に形成された自然酸化膜を希フッ酸
により除去し、再び水洗、N2ブローにより乾燥し、R
F−DC結合バイアススパッタ装置にいれ、前記実施例
と同様の条件にて、Al93を成膜した。成膜後、Al
表面に絶縁層94をF2もしくはO2処理により形成した
(図14のc1)およびc2))。
線用レジストパターンを剥離し、新たに、コンタクトホ
ールの形状のレジストパターンをパターニングする。そ
の時のコンタクト部および配線部の上記レジストパター
ンを、図14(b1)の92に、図14(b2)の92
に示す。図14(b2)からわかるように、配線領域の
方は、レジストに覆われており、一方、コンタクトホー
ル領域は、図14(b1)からわかるように、コンタク
ト部に開口部をもつ。RIEにより、層間絶縁層86の
エッチを行い、エッチ後、H2SO4:H2O2=4:1溶
液により、上記レジスト92を剥離する。その後、水洗
し、拡散層85表面に形成された自然酸化膜を希フッ酸
により除去し、再び水洗、N2ブローにより乾燥し、R
F−DC結合バイアススパッタ装置にいれ、前記実施例
と同様の条件にて、Al93を成膜した。成膜後、Al
表面に絶縁層94をF2もしくはO2処理により形成した
(図14のc1)およびc2))。
【0129】次に、再びHFガスエッチを行い、不純物
ドープしたSiO2層90を完全に除去すると、配線の
パターニングが終了する。
ドープしたSiO2層90を完全に除去すると、配線の
パターニングが終了する。
【0130】本実施例8においては、配線用金属として
一種類の構成のものについて説明したが、前の実施例と
同様、半導体拡散層と接する側の金属としては、ショッ
トキーバリヤハイトの低いもの、半導体層とは非反応性
のものとか、絶縁層が形成される側の金属としては、良
好な絶縁層が形成されるもの等、2種類以上の構成をと
っても良い。
一種類の構成のものについて説明したが、前の実施例と
同様、半導体拡散層と接する側の金属としては、ショッ
トキーバリヤハイトの低いもの、半導体層とは非反応性
のものとか、絶縁層が形成される側の金属としては、良
好な絶縁層が形成されるもの等、2種類以上の構成をと
っても良い。
【0131】
【発明の効果】本発明は、バイポーラトランジスタを微
細化していく上での技術課題によりなされたものであ
り、より具体的に言えば、微細化によりベース領域が、
よりシャロー化、高抵抗化されていく上で、いかにベー
ス抵抗を減らすかという技術課題によりなされたもので
ある。
細化していく上での技術課題によりなされたものであ
り、より具体的に言えば、微細化によりベース領域が、
よりシャロー化、高抵抗化されていく上で、いかにベー
ス抵抗を減らすかという技術課題によりなされたもので
ある。
【0132】本発明によれば、ベース層とのコンタクト
抵抗を減らすと同時に、ベース電極と他の導電性物質と
を縦方向に積層でき素子の微細化が達成できる。
抵抗を減らすと同時に、ベース電極と他の導電性物質と
を縦方向に積層でき素子の微細化が達成できる。
【0133】又、ベースのシャロー化による電極突き抜
けによる、リーク電流を防止すると同時に、微細化が達
成される。
けによる、リーク電流を防止すると同時に、微細化が達
成される。
【図1】本発明の実施例1であるバイポーラトランジス
タの断面図である。
タの断面図である。
【図2】本発明の実施例1であるバイポーラトランジス
タの平面図である。
タの平面図である。
【図3】本発明の実施例1であるバイポーラトランジス
タのベース電極と配線との接続部の断面図である。
タのベース電極と配線との接続部の断面図である。
【図4】本発明の実施例1であるバイポーラトランジス
タの作製工程を示す図である。
タの作製工程を示す図である。
【図5】本発明の実施例2であるバイポーラトランジス
タの断面図である。
タの断面図である。
【図6】本発明の実施例3であるバイポーラトランジス
タの断面図である。
タの断面図である。
【図7】本発明の実施例4であるバイポーラトランジス
タの断面図である。
タの断面図である。
【図8】本発明の実施例4であるバイポーラトランジス
タの作製工程を示す図である。
タの作製工程を示す図である。
【図9】本発明の実施例5であるMOSFETの断面図
である。
である。
【図10】本発明の実施例5であるMOSFETの作製
工程を示す図である。
工程を示す図である。
【図11】本発明の実施例6であるMOSFETの断面
図である。
図である。
【図12】本発明の実施例7であるMOSFETの断面
図である。
図である。
【図13】本発明の実施例8である配線構造を示す図で
ある。
ある。
【図14】本発明の実施例8である配線構造の作製工程
を示す図である。
を示す図である。
【図15】従来の高速バイポーラトランジスタの構造を
示す図である。
示す図である。
【図16】従来の高速バイポーラトランジスタの構造の
エミッタ部の拡大図である。
エミッタ部の拡大図である。
【図17】従来のMOSFETの短チャネルに伴うドレ
イン電流の変化図である。
イン電流の変化図である。
【図18】従来のMOSFETの短チャネルに伴うしき
い値の変化図である。
い値の変化図である。
【図19】従来の配線工程を示す図である。
1 基板、 2 素子分離用拡散層、 3 埋め込み層、 4 エピ層、 5,54,84 フィールド酸化膜、 7 ベース薄膜、 8 埋込ベース電極、 14,88,60 絶縁層、 15 n型半導体、 16 ワイドギャップn+型半導体、 11 エミッタ電極、 12 コレクタ電極、 13,89 パシベーション膜、 51 埋め込み層、 52 チャネルストッパ層、 53,83 ウエル層、 55 ソース層、 56 ドレイン層、 59 ゲート酸化膜、 62 ソース電極、 63 ドレイン電極、 64 ゲート電極。
Claims (2)
- 【請求項1】 ベース領域の一部の上に該ベース領域と
接して、少なくとも2種類の導電性材料よりなり、かつ
表面上部には該導電性材料を含む絶縁性化合物膜が形成
され、半導体層と接している側の導電性材料が該半導体
層との間で生じるショットキーバリアハイトが低いもの
である電極を特徴とするバイポーラトランジスタ。 - 【請求項2】 ベース領域の一部に該ベース領域と接し
て、少なくとも2種類の導電性材料よりなり、かつ表面
上部には該導電性材料を含む絶縁性化合物膜が形成さ
れ、半導体層と接している側の導電性材料が該半導体層
と非反応性のものである電極を有することを特徴とする
バイポーラトランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21687897A JPH1070136A (ja) | 1997-08-11 | 1997-08-11 | バイポーラトランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21687897A JPH1070136A (ja) | 1997-08-11 | 1997-08-11 | バイポーラトランジスタ |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1233929A Division JP2746289B2 (ja) | 1989-09-09 | 1989-09-09 | 素子の作製方法並びに半導体素子およびその作製方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1070136A true JPH1070136A (ja) | 1998-03-10 |
Family
ID=16695336
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21687897A Pending JPH1070136A (ja) | 1997-08-11 | 1997-08-11 | バイポーラトランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1070136A (ja) |
-
1997
- 1997-08-11 JP JP21687897A patent/JPH1070136A/ja active Pending
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