JPH1070136A

JPH1070136A - バイポーラトランジスタ

Info

Publication number: JPH1070136A
Application number: JP21687897A
Authority: JP
Inventors: Tadahiro Omi; 忠弘大見; Mamoru Miyawaki; 守宮脇
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1997-08-11
Filing date: 1997-08-11
Publication date: 1998-03-10

Abstract

(57)【要約】【課題】本発明は、微細化によりベース領域が、より
シャロー化、高抵抗化されていく上で、いかにベース抵
抗を減らすかという技術課題によりなされたものであ
る。【解決手段】本発明のバイポーラトランジスタは、ベ
ース領域の一部の上に該ベース領域と接して、少なくと
も２種類の導電性材料よりなり、かつ表面上部には該導
電性材料を含む絶縁性化合物膜が形成され、半導体層と
接している側の導電性材料が該半導体層との間で生じる
ショットキーバリアハイトが低いものである電極を特徴
とする。また、本発明のバイポーラトランジスタは、ベ
ース領域の一部に該ベース領域と接して、少なくとも２
種類の導電性材料よりなり、かつ表面上部には該導電性
材料を含む絶縁性化合物膜が形成され、半導体層と接し
ている側の導電性材料が該半導体層と非反応性のもので
ある電極を有することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、素子およびその作製方
法並びに半導体素子およびその作製方法に関する。

【０００２】

【従来の技術および発明が解決しようとする課題】従来
の半導体集積回路の問題点について、次の３つの実例を
あげて説明する。

【０００３】最初の例は、バイポーラトランジスタであ
る。バイポーラトランジスタを用いた最も代表的な回路
としてＥＣＬ（Emitter Coupled Logic）回路がある
が、そのスイッチング時間のｔ_pdは、次式で表される。

【０００４】ｔ_pd∝ｒ_bb'［ＡＣ_TC1+Ｃ_d1］＋Ｖ_S・（Ｃ
_TS1＋Ｃ_de1）／Ｉ_CS ただし、ｒ_bb' ：入力トランジスタのベース抵抗Ａ：カレントスイッチ回路の電圧増幅率Ｖ_S ：論理振幅電圧Ｃ_TC1 ：入力トランジスタのベースコレクタ接合容量Ｃ_d1：入力トランジスタの拡散容量およびエミッタ
ベース間接合容量Ｉ_CS：入力トランジスタの電流量Ｃ_TS1 ：入力トランジスタのコレクタ側寄生容量Ｃ_de1 ：出力エミッタホロワトランジスタの拡散容量上式からわかるように、ＥＣＬ回路で、低電流域すなわ
ちＩ_CSが小さいときは、（１）式の第２項のコレクタ応
答時間により遅延時間が決定される。一方、Ｉ _CSが大き
い領域では、第１項のベース応答時間が支配的になり、
すなわち、ｒ_bb _'，Ｃ_TCの低減と拡散容量の低減すなわ
ちｆ_T値の向上が高速化への重要なポイントになってい
る。

【０００５】現在、高速化を目指して、図１５に示す如
き、ＳＳＴ（Super-self-aligned process Technolog
y）を用いたトランジスタが提案されている。２０１は
ｐ型半導体基板、２０２はｐ⁺半導体よりなる隣接する
素子間の分離領域、２０３はｎ⁺埋込層（ｎ⁺−ＢＬ）、
２０４はｎ型エピタキシャル層、２０５はフィールド酸
化層、２０６はＳｉ₃Ｎ₄膜、２０７はｐ型ベース領域、
２０８はｐ⁺多結晶Ｓｉベース電極、２０９はｎ⁺エミッ
タ領域、２１０はｎ⁺多結晶Ｓｉエミッタ電極、２１
１，２１２，２１３は、それぞれ金属よりなるベース、
エミッタ、コレクタ用電極である。

【０００６】本従来例におけるエミッタ、ベース領域の
拡大図を図１６に示す。図１６からわかるように、エミ
ッタ領域２０９近傍にベースコンタクト用のｐ⁺多結晶
Ｓｉベース電極２０８が形成されているため、外部ベー
ス抵抗の低減が図られている。

【０００７】しかしながら、上述した従来例においては
次に示すような問題点をかかえている。

【０００８】（１−１）ｎ⁺多結晶Ｓｉ層２１０と単結
晶エピタキシャル層２０４のｐ型ベース領域２０７との
界面に自然酸化膜２１４が存在し、バイポーラ特性（特
にエミッタ接地電流増幅率）にバラツキが生じる。

【０００９】本構造におけるエミッタ領域２０９は、Ｄ
ＯＰＯＳ（doped poly silicon）エミッタと通常呼ばれ
るもので、ｎ⁺多結晶Ｓｉ層２１０中の不純物をエピタ
キシャル層の２０９部に熱拡散により導入し形成され
る。しかし、ｐ型ベース領域２０７上にｎ⁺多結晶Ｓｉ
層２１０を形成するためには、その形成前にウェハを一
端大気中に出さざるを得ないため、ｐ型ベース領域２０
７上に自然酸化膜２１４が付着する。この自然酸化膜２
１４は、プロセス上制御が不可能なため、不均一であ
り、ｐ型ベース領域２０７内への不純物の拡散が不均一
となる。

【００１０】したがって、技本的な解決には、自然酸化
膜を形成しないプロセスにする必要があるが、現状では
エミッタ領域２０９のコンタクトホールパターニング工
程がｎ⁺多結晶Ｓｉ２１０の形成前に必要であり、エピ
タキシャル層２０４のｐ型ベース領域２０７の上面が必
ず大気にふれ、自然酸化膜が付着してしまう。

【００１１】（１−２）エミッタ領域２０９形成のため
のコンタクトホール形成工程（穴開け）を、ドライエッ
チングで行うと、その下部に存在するベース領域２０７
にダメージを与える。

【００１２】ダメージが入らないエッチングとしてウェ
ットエッチングを用いればよいが、ウェットエッチング
を用いるとコンタクトホールのサイズが大きくならざる
を得ず、微細なエミッタ領域を形成することはできな
い。ダメージが生じないドライエッチングング法の開発
は進められているものの、現状では十分なものはない。

【００１３】（１−３）ベース抵抗が依然大きく、高速
動作の支障となっている。すなわち、上記説明のＳＳＴ
を用いたバイポーラトランジスタは従来のものに比較し
て外部ベース抵抗の低減化は図られているもののベース
電極２０８の材料に多結晶Ｓｉを用いているので、抵抗
が依然大きい。

【００１４】次に、ＭＯＳＦＥＴの問題点について説明
する。（２−１）微細化にともなって、寄生抵抗のためにドレ
イン電流Ｉ_P、ｇ_m（≡∂Ｉ_P／∂Ｉ_G）の劣化が顕著にな
る。

【００１５】図１７に従来の微細ＭＯＳＦＥＴで最も使
用されているＬＤＤ（Lightly Doped Drain）構造にお
ける実効チャネル長（横軸、Effective Channel Lengt
h）と、ドレイン電流（縦軸、Drain Current）との関係
における計算値（Calculated）と、実測値とを示す。計
算は、寄生抵抗、速度飽和を考慮した等価回路モデルに
より計算したものである。図１７からわかるように、実
効チャネル長が０．２μｍに近ずくにつれて寄生抵抗が
増大し、非飽和領域での電流低下が著しくなる。

【００１６】（２−２）ソース・ドレイン領域を拡散層
で形成する従来のＭＯＳＦＥＴ構造では、微細領域での
短チャネル化が顕著になる。

【００１７】図１８に、チャネル長Ｌ（横軸、CHANNEL
LENGTH）に対するしきい値電圧（縦軸、THRESHOLD VOLT
AGE）Ｖ_Tの変化をソース・ドレイン拡散層の深さＸ_jを
パラメタにして表す。図１８からわかるように、通常の
ＭＯＳＦＥＴはＸ_jが深いと短チャネル化によりしきい
値低下が顕著になる。しかしながら、従来のＭＯＳＦＥ
Ｔのソース・ドレインの拡散層は、ゲートをマスクと
し、イオン注入により形成するため、Ｘ_jとしては、
０．１μｍ程度の深さのものが最も浅く、それ以上に浅
いソースドレイン部の形成は難しい。

【００１８】（２−３）ゲート材料の選択がかなり限定
される。従来のＭＯＳＦＥＴは、ゲートをマスクにし、
イオン注入によりソース・ドレインの拡散層を形成す
る。よって、ゲート材料としては、（１）耐イオン注入の特性を有すること。（２）イオン注入で形成したソース・ドレインの活性化
のために５５０℃以上の温度において熱処理を行うの
で、少なくとも５５０℃以上の温度に耐える材料である
こと。（３）ゲートとソース・ドレイン間のリーク電流発生防
止のため、ゲート部周囲に絶縁層形成が可能なこと。（４）高速動作に向けて低抵抗であること。（５）短チャネル化によるしきい値低下を抑制するため
に、所望の仕事関数の材料が使用できること。等の事項が要求される。たとえば、ゲート材料としてＡ
ｌ（アルミニウム）を使用して低抵抗化を図ろうとする
と、上記（２）の耐熱性の問題で使用できなくなってし
まう。

【００１９】最後に、従来の配線の問題点について説明
する。図１９は、従来の配線工程を示す図であり、２１
５は基板もしくはウェハ層であり、例えばｐ型半導体層
とする。２１６はフィールド酸化膜、２１７は配線とコ
ンタクトをとるための拡散層で本例においてはｎ⁺半導
体層とする。２１８は絶縁層で例えばＣＶＤ装置で形成
されたＳｉＯ₂等である。２１９は配線用金属、２２０
は配線金属２１９をパターニングするためのレジストで
ある。図１９（ａ）は、レジストパターニングが終了し
た段階を示す図であり、このウェハをＲＩＥ（Reactive
Ion Eching）装置内に導き、図１９（ｂ）に示す如
く、金属配線をエッチングする。図１９（ｂ）におい
て、２２２は配線用金属のエッチングング残りである。
このエッチング残り２２２は、絶縁層２１８の表面上の
ミクロなすきまに金属が入ったために、あるいは、ＲＩ
Ｅ雰囲気にウェハをさらしたとき、レジスト２２０が雰
囲気中に飛び、飛んだレジストが金属表面に付着し、そ
れがマスクとなるために生じるものである。この残りの
金属はリーク電流の原因となる。

【００２０】次に、エッチング後、配線用金属をパター
ニングしたレジストを剥離する工程を図１９（ｃ）に示
す。図１９（ｃ）に示すように、通常トリクロエチレン
等の有機物によりレジストの剥離と洗浄を行うわけであ
るが、かかる方法ではレジストの残り２２３が生じてし
まう。レジストの除去のために酸素プラズマ中にウェハ
を放置し、レジストを取り除く方法（通称Ｏ₂アッシン
グ）も使用されるが、プラズマ中にウェハが放置される
ので、これによるダメージが生じる等の問題も生じてい
る。

【００２１】以上説明したように、従来の配線工程で
は、（３−１）絶縁層表面上に、配線用金属がミクロの
レベルで残り、この残りの金属を通し、リーク電流が流
される、（３−２）配線のパターニングに使用するレジ
ストが完全には除去されず、ウェハ上に有機系の不純物
が残る、（３−３）レジスト除去にあたって、Ｏ₂アッ
シングを用いると、ウェハ内部にプラズマによるダメー
ジが生じる、等の問題点がある。

【００２２】結局、従来の技術においては、素子特性に
重要な影響を与える各種成膜面（半導体面、絶縁層面
等）の表面状態をクリーンな状態に保とうとしても、自
然酸化膜、あるいはレジスト残渣に起因する不純物の介
入を防止することができず、従って、各種成膜面に自然
酸化膜あるいは不純物の存在しない素子は存在しなかっ
た。

【００２３】

【課題を解決するための手段】本発明のバイポーラトラ
ンジスタは、ベース領域の一部の上に該ベース領域と接
して、少なくとも２種類の導電性材料よりなり、かつ表
面上部には該導電性材料を含む絶縁性化合物膜が形成さ
れ、半導体層と接している側の導電性材料が該半導体層
との間で生じるショットキーバリアハイトが低いもので
ある電極を特徴とする。

【００２４】また、本発明のバイポーラトランジスタ
は、ベース領域の一部に該ベース領域と接して、少なく
とも２種類の導電性材料よりなり、かつ表面上部には該
導電性材料を含む絶縁性化合物膜が形成され、半導体層
と接している側の導電性材料が該半導体層と非反応性の
ものである電極を有することを特徴とする。

【００２５】

【作用】以下に本発明の作用を、本発明のより詳細な構
成とともに説明する。

【００２６】図面の基づき本発明を説明する。

【００２７】図１における例では、素子がバイポーラト
ランジスタの例であり、図１においては、第１の膜はベ
ース層７である。また、素子がＭＯＳＦＥＴの例である
図９においては第１の膜はゲート絶縁膜５９である。さ
らに素子が配線を有する半導体素子の例である図１３に
おいては第１の膜は層間絶縁層８６である。

【００２８】本発明では、この第１の膜の表面上に絶縁
膜（図４の３１、図１０の６６、図１４の９０）を形成
する。

【００２９】この絶縁膜は、後に形成される絶縁性化合
物に対して選択的にドライエッチングが可能な絶縁材料
により構成する。例えば、化学気相堆積法で形成したＳ
ｉＯ ₂あるいはこれに不純物をドープしたものを用いれ
ばよい。

【００３０】次に、本発明では、第１の膜の表面に隣接
する面上に導電性材料層を形成する。第１の膜の表面に
隣接する面は、図４の例では、ソース層３０の、絶縁膜
３１が形成されている面以外の面である。図１０の例で
は、ソース領域、ドレイン領域５５，５６の表面であ
る。さらに、図１３の例では、ｎ⁺層４１の表面から層
間絶縁層８６の露出表面である。

【００３１】この導電性材料としては、導電性を有し、
表面に表面に表面反応により絶縁性化合物を形成し得る
ものならば特にその種類には限定されない。例えば、Ｏ
₂，Ｆ₂等のガスと反応して表面に絶縁性化合物を形成し
得るものならばよい。例えば、金属、合金、超伝導材等
があげられる。

【００３２】本発明では、この導電性材料層の形成に１
つの特徴を有する。すなわち、絶縁膜の側部の少なくと
も一部を露出させて導電性材料層を形成する点である。
このように、導電性材料層を形成するためには、例え
ば、前記した絶縁膜を逆テーパー形状に形成すればよ
い。他の方法としては、絶縁膜の成膜時における成膜条
件、特にウェハ温度、バイアス電圧を制御して、導電性
材料粒子のマイグレーションを低くすればよい。ここ
に、マイグレーションとは導電性材料粒子の表面拡散を
意味する。すなわち、表面における導電性材料粒子の拡
散度合である。

【００３３】導電性材料層の形成後は、適宜のガスを用
いてその表面に導電性材料の絶縁性化合物膜を形成す
る。そのためのガスとしては、例えば、Ｏ₂，Ｆ₂ガスを
用いればよい。

【００３４】絶縁性化合物膜を形成後は、適宜のドライ
ガスを用いて前記絶縁膜をドライエッチングする。かか
るガスとしては、ＨＦガスあるいはＮ₂ガスで希釈した
ＨＦガスを用いればよい。かかるガスにより、絶縁膜の
みが選択的にエッチングされ、導電性材料層表面に形成
された絶縁性化合物膜はエッチングされない。絶縁膜
は、その側面が露出しているため、絶縁膜およびその上
に堆積している導電性材料は除去され、第１の膜の表面
上にコンタクトホールが形成される等により第１の膜の
表面は露出する。

【００３５】すなわち、導電性材料および導電性材料表
面に形成されている絶縁性化合物膜にマスキングとして
の役割をもたすことが可能となり、第１の膜の表面上に
のみ素子構成上必要な第２の膜を形成することができ
る。

【００３６】本発明では、以上の構成ととっているた
め、第２の膜形成時まで、第２の膜を形成すべき面は被
覆されている。従って、第２の膜を形成すべき面に自然
酸化膜等の発生は生じない。

【００３７】また、レジストを使用することなく、コン
タクトホールを形成することもでき、レジスト残渣に起
因する不純物の介入を防止することもできる。

【００３８】さらに、ＲＩＥ等の手法を用いることなく
コンタクトホールの形成が可能であることから、ＲＩＥ
にともなう第２の膜を形成すべき面の損傷も防止するこ
とができる。

【００３９】また、第２の膜の形成時においては、導電
性材料層がマスキングとしての役割を果すことから、セ
ルフアライメントが可能であり、微細な素子の形成が可
能となる。

【００４０】

【実施例】以下、詳細に本発明の実施例について説明す
る。

【００４１】（実施例１）図１は、本発明の第一実施例
のバイポーラトランジスタの断面構造を示すものであ
る。

【００４２】図１において、１はｐ型Ｓｉ基板、２は素
子分離用ｐ⁺半導体層、３はコレクタ電位をとるための
ｎ⁺半導体埋め込み層、８は導電性材料（ベース電極用
埋込金属）で、例えばＡｌやＣｕ等が使用できる。５は
フィールド酸化膜、４はｎ型エピタキシャル層、７はｐ
⁺半導体よりなるベース層である。１４は上記ベース電
極用埋込金属８の表面に形成された絶縁層、６はコレク
タ電極１２とｎ⁺半導体埋込層３とを接続するためのｎ⁺
半導体層、１５はｎ^-Ｓｉ層でありエミッタ領域を形成
する。１６はＳｉより広いバンドギャップを有するｎ⁺
半導体薄膜で、例えば、Ｓｉ_XＣ_1-XＧｅ_y（０＜ｘ＜
１、０＜ｙ＜１）の単結晶材もしくは多結晶材、あるい
は多結晶Ｓｉ_XＣ_1-X：Ｈ材、微結晶Ｓｉ_XＣ_1-X：Ｈ材、
微結晶Ｓｉ：Ｈ材等用いることができる。１１，１２
は、それぞれエミッタおよびコレクタの配線用金属であ
る。１３はパシベーション膜で、Ｓｉ₃Ｎ₄等でよい。

【００４３】図１において、ベース電極８は埋め込まれ
たままになっているが、エミッタ領域１５の周囲から離
れた領域において、図２に示す如く、層間絶縁層上の配
線用金属とコンタクトをとれば良い。図２において、１
７はエミッタ用コンタクトホール、１８はコレクタ用コ
ンタクトホール、１９はベース用埋め込み金属８と層間
絶縁層上の配線用金属とをつなぐスルーホール、２０は
層間絶縁層上のベース電極用配線である。また、１９の
スルーホール近傍の断面図を図３に示す。図３からわか
るように、ベース用うめ込み電極８の上表面（ベース領
域７と対向する面すなわち反対側の面）上は絶縁層１４
でおおわれているため、半導体高濃度不純物拡散層（ｎ
⁺拡散層）９を介して上部電極２０とコンタクトする構
造になっている。ベース用うめ込み電極８は、フィール
ド酸化膜５上に形成されており、特に、ベース・コレク
タ間の寄生容量の増大にはつながらない。

【００４４】実施例１のバイポーラトランジスタの特徴
は、（１）ベース用配線が、導電性材料よりなり、かつ、ベ
ース用配線表面に形成された薄い絶縁層を介してエミッ
タ領域が形成されているため、極限まで外部ベース抵抗
が低減され、周波数特性が向上した。

【００４５】（２）図２に示す如く、エミッタ周辺にベ
ース電極のコンタクトホールを設ける必要がなく、素子
サイズの縮小化が図れる。

【００４６】（３）エミッタ・ベース接合は、平坦な面
となっており、エミッタ・ベース間の接合容量も小さ
い。

【００４７】（４）エミッタ薄膜が形成される界面上に
は、あとから述べる作製方法によりトランジスタが作製
されるため、自然酸化膜は全く存在しない。

【００４８】次に、本発明の実施例１に係るバイポータ
トランジスタの作製方法について、図４を用いて説明す
る。

【００４９】まず、図４（ａ）に示すＳｉ基板２１に
は、ｐ型の高抵抗基板を用いる。最初に、Ｓｉ基板２１
の表面を酸化してＳｉＯ₂膜を形成し、次いで、フォト
レジスト加工を行った後、図４（ａ）に示す如くＳｉＯ
₂膜２２を選択エッチングした後、高濃度にｎ型不純物
をＳｉ基板２１の所定の位置に拡散することによりコレ
クタ埋込層（ｎ⁺−ＢＬ）２３を形成する。

【００５０】コレクタ埋込層２３にドープする不純物に
は、後述する熱処理を行った場合に、不純物の広がりが
極力生じないようにするために、不純物としては拡散定
数の小さいＳｂ等が良い。また、Ｓｂは固溶度が低いの
で、コレクタ埋込層２３を低抵抗化するためにはドープ
する不純物にはＡｓ等を用いても良い。この場合、Ａｓ
の再分布を防ぐために、熱処理の低温化やエピタキシャ
ル成長時のオートドーピング防止を行う。

【００５１】次に、コレクタ埋込層２３上にエピタキシ
ャル成長を行って、ｎ型の単結晶層２４（図４（ｂ））
を約１．０〜０．８μｍ形成する。この単結晶層２４の
不純物濃度は１０¹⁵〜１０¹⁷ｃｍ^-3とする。エピタキシ
ャル成長後、図４（ｂ）に示すように、単結晶層２４の
表面を酸化して薄い酸化膜（酸化ＳｉＯ₂膜）２５を形
成した後、選択酸化のマスクとなるＳｉ₃Ｎ₄膜２６をＣ
ＶＤ法で形成する。

【００５２】次に、アイソレーションパターン（図４
（ｄ）の分離酸化膜２５ｂ）形成用フォトレジスト加工
を行いＳｉ₃Ｎ₄膜２６とＳｉＯ₂膜２５をエッチング
し、さらにｎ型単結晶層（エピタキシャル成長層２４）
のエッチングを行う。このｎ型単結晶層２４のエッチン
グは、図４（ｃ）の２７に示す如く、後に形成する分離
酸化膜２５ｂの底面（図４（ｄ）の２５ｃ）がコレクタ
埋込層２３に接触するようにエピタキシャル層２４の半
ばまで行う。

【００５３】この後、図４（ｄ）の２８に示す領域にＢ
⁺イオン打込みを行いアイソレーションを確実にするた
めの素子分離領域２８を形成する。イオン打込み後、欠
陥発生防止のアニールを行い、次いで、９００〜１０５
０℃の温度で選択酸化を行い、図４の（ｄ）に示す如く
分離酸化膜２５ｂを形成する。選択酸化は温度が９００
〜１０５０℃と高温ゆえ、コレクタ埋込み層２３にドー
プした不純物が再分布を起こさないように、高圧酸化法
を用いて酸化時間を短縮化することが好ましい。

【００５４】次いで、選択酸化のマスクに用いたＳｉ₃
Ｎ₄膜２６を除去し、コレクタ取出し領域に図４（ｅ）
の２９に示すようにリンの拡散を行う。

【００５５】リン拡散層の活性化の熱処理後、エピタキ
シャル層２４のＳｉ表面が出るまで、ＳｉＯ₂層２５の
エッチングを行う。エッチャントとしては、ＨＦ：Ｈ₂
Ｏ＝１：１００等を使用すれば良い。

【００５６】次に、このウェハをＲＦ−ＤＣ結合バイア
ススパッタ装置内に入れ、１００Å厚のｐ⁺Ｓｉ膜をウ
ェハ上に成膜する。さらに、フォトレジスト加工によ
り、図４（ｅ）に示すようにパターニングを行う。この
ようにして形成されたｐ⁺Ｓｉ膜３０はベース層とな
る。なおｐ⁺Ｓｉ膜３０の成膜条件は、例えば次の通り
とすればよい。

【００５７】ターゲットとしては、Ｂ（ボロン）が１×
１０¹⁹〜１×１０²⁰ｃｍ^-3ドープされた多結晶Ｓｉを使
用し、チャンバ内にウェハを導入後、ターゲット側にＤ
Ｃバイアス−２５Ｖ、周波数１００ＭＨｚの高周波パワ
ーを５Ｗ印加し、一方ウェハ側にＤＣバイアス＋７Ｖを
印加し、ウェハ自身にダメージを与えることなくウェハ
表面のクリーニングを行い、ウェハ表面上の不純物を除
去する。プラズマ生成用ガスとしては、例えばＡｒガス
を用る。Ａｒ圧としては、例えば８ｍＴｏｒｒとすれば
よい。

【００５８】上記クリーニング後、例えば、ターゲット
側のＤＣバイアスを−２００Ｖ、上記高周波パワーを４
０Ｗに上昇し、一方、ウェハ側の表面電圧を５〜１０Ｖ
とする。ウェハ温度としては、３００℃〜４００℃領域
とすればよい。

【００５９】次に、ベース薄膜３０をパターニングした
ウェハを常圧ＣＶＤ装置内に入れ、非ドープＳｉＯ₂層
を成膜し、レジストマスクにより図４の（ｆ）の３１に
示す如く、逆テーパ形状が得られるように、ＲＩＥによ
りパターニングを行う。この逆テーパ形状ＳｉＯ₂層３
１を残す部分は、エミッタが形成される箇所および、フ
ィールド酸化膜上と、コレクタ取り出し領域２９上であ
る。常圧ＣＶＤによるＳｉＯ₂の成膜温度は、例えば３
００〜４００℃とすればよい。

【００６０】ＳｉＯ₂層３１のパターニングに使用した
レジストをＨ₂ＳＯ₄：Ｈ₂Ｏ₂＝４：１で剥離し、水洗
後、ベース薄膜表面に形成された自然酸化膜をＨＦ：Ｈ
₂Ｏ＝１：１００のエッチャントで除去し、再び、水
洗、Ｎ₂ブロー乾燥する。

【００６１】次に、導電性材料の形成を行う。すなわ
ち、ＲＦ−ＤＣ結合バイアススパッタ装置内にウェハを
導入する。ターゲットを導電性材料例えばＡｌに変更
し、図４（ｇ）に示す如く導電性材料（Ａｌ膜）３２を
２０００〜４０００Å成膜する。成膜条件は、例えば次
の通りとすればよい。Ａｒガス３ｍｍＴｏｒｒをチャン
バ内に導入後、Ａｌターゲット側にＤＣバイアス−２５
Ｖ、１００ＭＨｚの高周波パワーを５Ｗ印加し、一方、
ウェハ側にはＤＣバイアス＋７Ｖを印加し、５分放置
し、ウェハ表面のクリーニングを行う。その後ターゲッ
ト側のバイアスを−２００Ｖ、上記高周波パワーを８０
Ｗに上昇し、ウェハ側の表面電位を０〜−２０Ｖとす
る。基板温度は例えば、室温とする。かかる成膜を行え
ば、ターゲットからスパッタされた導電性材料粒子（Ａ
ｌ粒子）は、図４（ｇ）に示す如く、ＣＶＤＳｉＯ₂膜
３１の側壁部には、Ａｌはつかずに、ベース薄膜３０、
フィールド酸化膜上とＣＶＤＳｉＯ₂膜３１上のみに成
膜される。このような成膜は、＜１＞ウェハ表面でのマ
イグレーション（表面拡散）が小さくなる成膜条件に設
定するか、＜２＞上記ＣＶＤＳｉＯ₂膜３１が逆テーパ
形状とすることにより達成される。なお、＜１＞マイグ
レーションが小さくなる成膜条件は、ウェハ温度を低く
し、また、ウェハに照射されるＡｌ粒子のエネルギーを
小さくすること（具体的にはウェハに印加するＤＣバイ
アス電圧を小さくすればよい）により達成される。ま
た、照射されるＡｌ粒子のエネルギのバラツキを小さく
する上からは周波数を１００ＭＨｚ以上とすることが好
ましい。なお、具体的条件は、個々の場合により異なる
ためあらかじめ実験等によりマイグレーションが小さく
なる成膜条件を求めておけばよい。

【００６２】ＣＶＤＳｉＯ₂膜３１の成膜後、上記Ａｌ
膜３２の表面に絶縁層を形成するため、チャンバーにウ
ェハを真空中にて搬送し、チャンバー内に例えばＦ₂ガ
スを導入する。Ａｌ層３２表面に約１０００Åの絶縁層
（ＡｌＦ膜）３３が形成される。

【００６３】この絶縁層３３の形成に当っては、上記Ｆ
₂ガスによるフッ化のみならず、Ｏ₂ガスにより、Ａｌ表
面にＡｌ₂Ｏ₃（アルミナ）を形成しても良い。

【００６４】次に、チャンバー内にＨＦガスを導入する
と、ＣＶＤＳｉＯ₂膜３１は、このＨＦガスにより選択
的に除去される。なお、この時、ウェハを下向きにセッ
トしておけば、上記ＣＶＤＳｉＯ₂膜３１が除去される
と、その表面上に形成されているＡｌ膜３２およびＡｌ
膜３２の表面に形成されている絶縁層３３は、重力によ
り自動的に下落し、図４の（ｈ）に示すようになる。チ
ャンバの底面にはゲートバルブを介して、上記Ａｌ膜３
２およびＡｌ膜３２の表面に形成されていた絶縁層３３
からなる下落物を回収するスペースが設けておけばよ
い。上記下落物が落ちてくる時は、ゲートバルブが開の
状態になってしておき、ＨＦガスによる処理後、ゲート
バルブを閉状態にし、前記回収スペースをリークし、Ａ
ｌ膜３２およびＡｌ膜３２の表面絶縁層３３からなる下
落物をチャンバ外部に出す。この操作により、チャンバ
内は常にクリーンな状態に保たれるようになっている。

【００６５】また、フィールド酸化膜２５ｂは、熱酸化
により形成されたＳｉＯ₂ゆえ、ＨＦガスをＮ₂ガスによ
り、約０．１〜数ｖｏｌ％まで希釈すればフィールド酸
化膜２５ｂは全くエッチングされない。

【００６６】このようなプロセスにより、チャンバー内
で、言わゆるリフトオフによるパターニングが可能にな
った。

【００６７】なお、ＨＦガスエッチング処理と同時に、
もしくはＨＦガスエッチング後にＸｅランプもしくはＵ
Ｖランプをウェハ表面に照射することが好ましい。すな
わち、ＨＦガス処理を行うと、ウェハ表面にＦが一部残
ることがあり、その後に形成されるエミッタ薄膜に欠陥
をまたらすおそれがあるが、ＸｅランプもしくはＵＶラ
ンプの照射は上記欠陥の発生を防止し得るからである。

【００６８】なお、ＣＶＤＳｉＯ₂膜３１がＰＳＧの場
合、ＨＦガスによるエッチングを行うとＳｉ表面（ベー
ス薄膜３０表面）に、Ｐ₂Ｆ₅という化合物の残さが生じ
る。これに対して、Ｃｌ₂ガスを上記、Ｎ₂ガスで希釈し
たＨＦガスに数％混合させると、ＰＣｌ₃という形によ
りＰの除去が可能となる。

【００６９】また、上記実施例では、ＨＦ−Ｎ₂−Ｃｌ₂
ガス系によるＣＶＤ装置により形成されたＳｉＯ₂の除
去の例を示したが、ＵＶ光照射時にＣｌＦ₂ガスを導入
しても、以上のような選択性は得られる。

【００７０】次に、Ｎ₂トンネルもしくは、真空トンネ
ルを通してＤＣ結合バイアススパッタ装置にウェハを搬
送する。

【００７１】次に、ＲＦ−ＤＣ結合バイアススパッタの
ターゲットをｎ型Ｓｉとし、ｎ型Ｓｉ薄膜３４を１００
Åを成膜する。なお、成膜間にＨプラズマによるクリー
ニングを行ってもよい。ｎ型Ｓｉ薄膜３４中の不純物濃
度は１０¹⁶〜１０¹⁸ｃｍ^-3とすればよい。成膜条件は、
ベース薄膜形成と同一のバイアス、ＲＦパワーとすれば
よい。

【００７２】本実施例ではさらに、ターゲット材をｎ⁺
型Ｓｉ_XＣ_yＧｅ_z（好ましくはｘ＝０．４７５、ｙ＝
０．４７５、ｚ＝０．０５）とし、広いバンドギャップ
を有するｎ⁺型の半導体材料を図４（ｉ）の３５に示す
如く、２０００Å成膜する。この薄膜３５がヘテロエミ
ッタとなる。上記ｘ，ｙ，ｚの値を所定の値にすると、
ｎ型Ｓｉ薄膜３４のＳｉとの格子定数の整合がとれ、良
好な単結晶Ｓｉ_XＣ_yＧｅ_z薄膜が得られる。

【００７３】以上のエミッタ薄膜３４，３５形成後、上
記３４および３５のエミッタ薄膜を図４（ｈ）に示す如
き、パターニングし、パターニングに使用したレジスト
を剥離後、再び常圧ＣＶＤ装置に入れ、層間絶縁層３６
を形成する。層間絶縁層３６を形成後、コンタクトホー
ルをあけ、配線材を再びＲＦ−ＤＣ結合バイアススパッ
タでつけ、パターニングする。最終的には、この上にパ
シベーション用Ｓｉ₃Ｎ₄膜をプラズマＣＶＤ装置により
形成する。

【００７４】以上の説明からわかるように（１）ベース電極用金属形成工程からエミッタ薄膜形成
工程までウェハを大気中に出しておらず、また、ベース
表面は光照射および所定のガスによるクリーニングを行
っており、エミッタ・ベース界面には全く自然酸化膜の
みならず、その他の不純物も存在しない。

【００７５】（２）第２に、エミッタ形成部分は、エミ
ッタ形成前まで、ＳｉＯ₂によりＳｉ表面が保護されて
おり、ドライエッチングの雰囲気にさらされることも全
くないので、ダメージがはいらない。

【００７６】（３）また、上記プロセスでは、エミッタ
サイズは、ベース電極用金属のエッジで決定するため、
エミッタサイズの微細化が可能になる。

【００７７】以上の実施例では、素子分離をＬＯＣＯＳ
により行ったが、このような分離技術だけでなく、トレ
ンチ型素子分離、Ｖ溝型素子分離等さまざまな方式が使
用可能なことは言うまでもない。

【００７８】また、以上の実施例では、エミッタ側に、
バンド幅の広い材料をもってくるヘテロバイポーラにつ
いて説明したが、これに限定されるものでなく、逆にベ
ース層３０として、Ｓｉ_xＧｅ_1-x（０＜ｘ＜１）薄膜を
用いて、エミッタ薄膜３４、３５としてｎ型Ｓｉ薄膜、
ｎ⁺型Ｓｉ薄膜を用いるとか、さらに、ベース層とし
て、ＳｉとＳｉ_xＧｅ_1-x（０＜ｘ＜１）の超格子薄膜を
用いる等の構成でも可能であることは、言うまでもな
い。

【００７９】（実施例２）次に、本発明の実施例２につ
いて、図５を用いて説明する。実施例１と同一の箇所
は、同一番号を記し、説明を省略する。

【００８０】本実施例２が実施例１と異なるところは、
ベース電極埋込用導電性材料３６，３７が複数の導電性
材料から構成されている点、また、ベース層７と接する
導電性材料３６がｐ型Ｓｉ層に対してショットキーバリ
ヤの低いものを用いている点である。ｐ型Ｓｉ層に対し
てショットキーバリヤハイトの低い金属としてはたとえ
ば、Ｍｏ（モリブデン）、Ｗ（タングステン）等が好適
である。３７は、たとえばＡｌ等の配線用金属で良い。

【００８１】本実施例２のＲＦ−ＤＣ結合バイアススパ
ッタ装置のターゲットとして、この金属ターゲットを設
けておき、連続して成膜すれば、実施例２の構造は容易
に実現できる。

【００８２】本実施例２の構成を用いると、ベース層と
のコンタクト抵抗がさらに低下し、外部ベース抵抗が減
少する利点がある。金属３６は、本トランジスタがｐｎ
ｐ型の場合は、ｎ型Ｓｉに対してショットキーバリヤハ
イトの低い金属あるはそのシリサイド、たとえばＴｉ，
Ｎｉ，ＴａＳｉ₂，ＴｉＳｉ₂を使用し得ることは言うま
でもない。

【００８３】（実施例３）次に、本発明の第３の実施例
について、図６を用いて説明する。実施例２の場合と同
様、実施例１と同一の箇所は、同一番号を記し、説明は
省略する。

【００８４】実施例３は実施例２と同様、ベース埋込電
極用導電性材料が少なくとも、２種類のものからなる点
は、同じであるが、ベース層と接する側の導電性材料３
８が半導体との非反応性の金属から成り立っており、一
方表面側の導電性材料３９が、フッ化処理が処理や酸化
処理により、ピンホールのない、かつ、誘電率の小さい
絶縁層が容易に形成可能なものであることを特徴とす
る。上記半導体との非反応性の金属としては、例えばＷ
やＴｉが好ましい。また、ガス雰囲気により、表面に良
好な絶縁層を形成できる金属としては、例えば、Ｎｉ，
Ｃｒ，Ｆｅが好適である。絶縁層形成においては特に、
金属だけでなく、酸素雰囲気で良好な絶縁層が形成でき
るシリサイド等でも良い。

【００８５】本トランジスタのベースは、約１００と極
薄であり、ベース層と接する金属が半導体層内につき抜
けコレクタ層に接すると、ベースコレクタ間リーク電流
が増大する。また、ベース埋込電極表面の絶縁層に、ピ
ンホール等が存在するとエミッタ、ベース間リーク電流
が増大する。本実施例３の構成により上記問題は全く解
決し、高信頼性のトランジスタが実現できる。

【００８６】以上、実施例２および実施例３は、埋め込
まれたベース電極の構造に関する実施例であるが、実施
例２と実施例３とを組み含ませた構成、たとえば、ベー
ス層表面と接する側の導電性材料が、ベース層半導体に
対して、ショットキーバリヤハイトの低いもので、表面
側の導電性材料がガス雰囲気で良好な絶縁層を形成する
ものであるものも可能である。

【００８７】（実施例４）次に本発明の実施例４につい
て図７を用いて説明する。

【００８８】図７は、実施例４に係るバイポーラトラン
ジスタの断面図を示す図であるが、実施例１と同一箇所
は、同一番号を記し、説明は省略する。

【００８９】本実施例４が、実施例１と異なるところ
は、ベース電極用配線をエミッタに離接した位置で取り
出している点である。そのために、図７に示すように、
ベース埋込電極８上に、絶縁層１４が形成されていない
領域４０があり、その箇所を介してベース配線用電極４
１が上記埋込電極８と接する構成となっている。本実施
例４の構成では、半導体基板表面に形成された不純物拡
散層（図３における９に相当するもの）を介さず、直
接、ベース埋込電極８と、ベース電極用電極４１とが直
接、コンタクトするため、外部ベース抵抗の低減化がさ
らに図ることが可能となり、周波数特性が向上した。

【００９０】次に、本実施例４のバイポーラトランジス
タの作製方法について、図８を用いて説明する。実施例
４の素子作製工程において、実施例１の工程と、図２
（ｅ）まで同様なため、それ以降の工程のみについて説
明する。また、同一箇所に関しては、同一番号を記し、
説明は省略する。

【００９１】図８（ｆ’）に示す如く、ベース薄膜３０
を形成し、パターニングした後、上記ウェハを常圧ＣＶ
Ｄ装置内に搬入し、不純物をドープしたＳｉＯ₂膜を成
膜する。なお、不純物としては、Ｐ（リン）、Ｂ（ボロ
ン）あるいは両者の混合等の利用が可能である。次に、
レジストマスクにより図８（ｆ）に示す如く、逆テーパ
形状４２が得られるように、ＲＩＥによりパターニング
を行う。不純物ドープしたＳｉＯ₂のパターンは、実施
例１の場合と同様である。

【００９２】ＳｉＯ₂パターニングに使用したレジスト
をＨ₂ＳＯ₄：Ｈ₂Ｏ₂＝４：１溶液中で剥離し、水洗後、
ベース薄膜表面に形成された自然酸化膜をＨＦ：Ｈ₂Ｏ
＝１：１００のエッチャントで除去し、再び水洗、Ｎ₂
ブロー乾燥し、再びＲＦ−ＤＣ結合バイアススパッタ
装置内にウェハを搬入した。実施例１と同様図８
（ｇ’）に示す如く、埋込用ベース電極３２を形成し
た。この成膜に際しては、バイアススパッタのウェハ側
の電圧を所望の値にすることにより、上記４２の不純物
ドープしたＳｉＯ₂の側壁には、上記電極３２用の金属
が成膜されない。たとえば、ターゲットバイアス−２０
０Ｖ、ターゲット側に印加する高周波１００ＭＨｚのパ
ワーを８０Ｗ、Ａｒガス圧３ｍｍＴｏｒｒの時、ウェハ
側電圧を−２０〜０Ｖとすれば良い。この条件は、これ
に限定されるものではなく、ウェハ側に入射されるイオ
ンのエネルギーがこの条件と同等のものであれば良い。
以上のベース電極用ウェハ埋込層３２を形成後、上記ウ
ェハをＲＦ−ＤＣ結合バイアススパッタ装置から搬出
し、再び、常圧ＣＶＤ装置に入れ、不純物非ドープＳｉ
Ｏ₂を成膜した。

【００９３】次に、図８（ｇ’）の４３に示す如く、ベ
ース配線電極が形成される予定のベース電極用埋込層３
２上のみに上記不純物非ドープＳｉＯ₂を残す。上記パ
ターニング後、絶縁層形成処理用装置内に上記ウェハを
搬入し、実施例１と同様、ベース電極用埋込層３２の表
面に絶縁層４４を形成する。この絶縁層形成において、
ベース配線電極が形成されるところは、前記不純物非ド
ープＳｉＯ₂４３が設けてあるため、絶縁層４４は形成
されない。

【００９４】次に、Ｎ₂ガスにより希釈したＣｌ₂ガス添
加ＨＦガスを導入する。この希釈量は、不純物ドープし
たＳｉＯ₂はエッチし、非ドープＳｉＯ₂はエッチしない
選択性が得られるように設定する。このエッチングガス
により、図８（ｈ’）に示すように、不純物ドープした
ＳｉＯ₂のみ剥離できる。前回実施例で説明したように
ウェハは下向きにセットされており、表面側の金属も同
時に除去される。上記工程後、実施例１と同様、ウェハ
表面に残っているＦ等を除去するために、光照射もしく
はＣｌガスを導入し、ウェハ表面のクリーニングを行
う。

【００９５】次に、ウェハを真空トンネル中を搬送し、
ＲＦ−ＤＣ結合バイアススパッタ装置へ移動させる。移
動後、図８（ｉ’）に示す如く、ｎ型Ｓｉ薄膜３４を１
００、ｎ⁺型の広いバンドギャップ材を２０００成膜し
た。

【００９６】以上のエミッタ薄膜形成後、上記３４およ
び３５のエミッタ薄膜を実施例１の場合と同様図８
（ｈ’）に示すように、パターニングし、常圧ＣＶＤ装
置にて、層間絶縁層３６を形成する。この層間絶縁層と
しては、４３の非ドープＳｉＯ₂、もしくはこれと同等
のＲＩＥによるエッチング特性を示すものとする。３６
を形成後、エミッタ用、ベース用、コレクタ用コンタク
トホールをＲＩＥによりあけるわけであるが、埋込ベー
ス電極上は、層間絶縁層とエッチング特性が似ている４
３が設けられているため図８（ｈ’）の４５に示す形状
が得られる。コンタクトホール形成後、配線用金属を形
膜し、パターニングし、パシベーション膜を設ければ、
作製できる。

【００９７】本実施例４の構造は、ＨＦガスエッチにお
いて、非ドープＳｉＯ₂とドープＳｉＯ₂との選択エッチ
特性を応用し作製される。

【００９８】（実施例５）次に、本発明の実施例５につ
いて、図９を用いて説明する。

【００９９】図９は、本発明を用いて作製したＭＯＳＦ
ＥＴの断面図である。図９において、５１は基板電位を
とるためのｐ⁺半導体埋込層、５２はｎ型ＭＯＳＦＥＴ
のチャネルストップのためのｐ⁺半導体層、５３はｐウ
ェル層、５４はフィールド酸化膜、５５，５６は、それ
ぞれ、ｎ⁺半導体層からなるソース領域およびドレイン
領域である。５７，５８はそれぞれ、ソース領域および
ドレイン領域上部に設けられた導電性材料（たとえば金
属もしくはそれと同程度の低抵抗材料、たとえば、シリ
サイド等）である。５９はゲート酸化膜、６０は上記導
電性材料５７，５８の表面に形成された絶縁層、６１は
層間絶縁層である。この層間絶縁層は、ＣＶＤ装置で形
成され、ＢＰＳＧ(Boron-doped Phospho Silicate Glas
s)、ＰＳＧ(Phospho Silicate Glass)、ＮＳＧ(Non-dop
ed Silicate Glass)等が利用可能である。６２，６３は
それぞれ、ソース領域およびドレイン領域５５，５６の
配線用電極、６４はゲート電極である。

【０１００】本構造のＭＯＳＦＥＴの特徴は、（１）ソース領域、ドレイン領域５５，５６の半導体層
と下地半導体５３との界面と、ゲート酸化膜５９と下地
半導体５３との界面とが、同一平面上にあり、微細化に
伴う短チャネル効果を抑制できる。

【０１０１】（２）ソース領域、ドレイン領域の上部
に、金属部（導電性材料）５７，５８が設けられてお
り、ソース、ドレインの寄生抵抗が激減し、微細化に伴
うドレイン電流の減少や、ｇ_mの劣化を抑制できる。

【０１０２】（３）ゲート電極をプロセスの終りに形成
するにもかかわらず、セルフアライン工程となってお
り、微細化可能である。

【０１０３】（４）ゲート電極工程が、工程の最終部に
あるため、ゲート電極材料を選択する自由度が広がる。
たとえば、金属ゲートが可能である。

【０１０４】実施例５では、ｎ型チャネルＭＯＳＦＥＴ
の例について示したが、これは、ｐ型チャネルＭＯＳＦ
ＥＴに対しても同様に可能であることは言うまでもな
い。

【０１０５】次に、本発明の実施例５のＭＯＳＦＥＴの
作製方法について、図１０を用いて説明する。

【０１０６】図１０（ａ）は、フィールド酸化膜５４を
ＬＯＣＯＳ技術により形成し、活性領域上のＳｉの表面
を露出した後、ＲＣＡ洗浄により十分クリーニングした
後、熱酸化により、５０の酸化膜６５を形成した段階を
示す図である。

【０１０７】次に、上記ウェハを常圧ＣＶＤ装置内に入
れ、不純物ドープしたＳｉＯ₂を設け、レジスト６７を
マスクにして、ＲＩＥにより図１０（ｊ）のに示す如く
逆テーパ形状６６にエッチングする。エッチングは、下
地のＳｉ層（ｐウエル層）５３が露出するまで行う。な
お、酸化膜６５ａの上表面はＳｉＯ₂層６６により被覆
されており、この面がレジスト残渣に起因する不純物に
より汚染されることはない。

【０１０８】エッチング終了後、Ｈ₂ＳＯ₄：Ｈ₂Ｏ₂＝
４：１溶液により、レジストを剥離し、水洗し、ｐウェ
ル層５３の表面に形成された自然酸化膜を希フッ酸によ
り除去し、水洗後、Ｎ₂ブローでウェハを乾燥させる。
図１０（ｃ）に示す如く、上記ウェハを、ＲＦ−ＤＣ結
合バイアススパッタ装置内に搬入し、２００のｎ⁺Ｓｉ
層６８、１０００のＡｌ層（導電性材料層）６９を形成
する。両者の成膜条件は、実施例１側の同様なので省略
する。実施例１と同様、不純物ドープされたＳｉＯ₂層
６６の形状が逆テーパ形状であること、また、低温化で
の成膜より、Ｓｉ層５３およびＡｌ層６９の基板表面で
の表面マイグレーションが低いことにより、ＳｉＯ₂層
６６の側壁には成膜されない。

【０１０９】次に、上記ウェハをスパッタ装置内より搬
出し、ソースおよびドレイン部の表面に設けられたＡｌ
層６９上の一部に、図１０（ｄ）の７０に示す如く、非
ドープＳｉＯ₂を形成する。その後、このウェハを絶縁
層形成処理用装置にいれ、Ａｌ層６９表面上に絶縁層７
１を形成した。この絶縁層７１の形成にあたっては、実
施例１と同様、Ｆ₂ガス、もしくはＯ₂ガス等により行え
ば良い。次に、Ｎ₂ガスにより希釈したＨＦガスをチャ
ンバー内に導入する。ウェハは他の実施例と同様、下向
きにセットされており、ドープＳｉＯ₂上の金属等は下
落し除去される。この場合の希釈量は、不純物ドープし
たＳｉＯ₂はエッチングし、非ドープＳｉＯ₂はエッチン
グされない選択性を有する条件に設定する。このエッチ
ガスにより、図１０（ｅ）に示すように、不純物ドープ
されたＳｉＯ₂部分は、除去される。

【０１１０】次に、常圧ＣＶＤ装置により、層間絶縁層
６１を形成し、ソース部、ゲート部、ドレイン部にそれ
ぞれ、コンタクトホールを開け、図１０（ｆ）に示すよ
うに、配線用電極を形成した。

【０１１１】また、本実施例５では、素子分離として最
も標準的なＬＯＣＯＳ(Local oxidation of Silicon)技
術を用いて行っているが、ドレイン素子分離や、Ｖ溝素
子分離等他の方法を用いることも可能である。

【０１１２】本実施例５において、ソース、ドレイン部
上部の金属は一種類から成るものを示したが、第２、３
実施例と同様、下地金属としては、下側の半導体に対し
てショットキーバリヤハイトの低いもの、また、下側の
半導体と非反応性のものにしたり、また、表面側の金属
としては、Ｆ₂もしくはＯ₂ガス処理により、ピンホール
の全く生じない、また誘電率の低い絶縁層が形成できる
材料にすることも有効である。

【０１１３】（実施例６）次に、本発明の実施例６につ
いて、図１１を用いて説明する。実施例５と同一箇所
は、同一番号で記し、説明は省略する。

【０１１４】図１１において、７２はしきい値が所望の
値になるような仕事関数を有する半導体、シリサイドも
しくは金属である。図１１からわかるように、実施例６
では、ゲート電極材料を少なくとも複数の材料から構成
し、ゲート酸化膜と接する材料の仕事関数を所望のしき
い値が得られるものに所定できる利点を有する。

【０１１５】（実施例７）次に、本発明の実施例７につ
いて、図１２を用いて説明する。実施例５と同一箇所
は、同一番号で記し、説明は省略する。

【０１１６】図１２において、７３，７４は、それぞ
れ、ソース領域およびドレイン領域を形成するｎ⁺半導
体層５５，５６の直下に存在するのｐ^-半導体層であ
る。

【０１１７】微細ＭＯＳＦＥＴにおいて、ゲート長がサ
ブミクロン以下となると、ソース、ドレイン領域と、ゲ
ート酸化膜とが同一平面上に位置する構造でも短チャネ
ル効果が生じ、ソース・ドレイン間にパンチスルー電流
が流れる問題が起こる。

【０１１８】本構造は、この問題を解決すべく、ソース
領域およびドレイン領域５５，５６よりも、ゲート酸化
膜５９が基板側に位置する。上記構造は、すでに"Shige
ru Nishimatsu et al Japanese of Applied Phisics vo
l 16(1977) Supplement 16-1pp.179-183"に報告されて
いる。しかし、Nishimatsu et al 構造では、ソース領
域およびドレイン領域を形成するｎ⁺層上が多結晶Ｓｉ
であり、ゲート部は、Ｓｉ基板を溝形状にエッチし作製
している。よって、Nishimatsu et al 構造では、ソー
ス・ドレイン領域の寄生抵抗が大きく、また、溝の深さ
は、エッチングにより制御しなければならず、作製精度
が十分に得られていない。それに対して、本構造は、ソ
ース領域、ドレイン領域５５，５６の直上に、導電性材
料（金属等の低抵抗材料）が設けられ、寄生抵抗が低減
されているのみならず、ゲート部の溝の深さは、ソース
領域およびドレイン領域の直下のｐ^-層の厚さによりコ
ントロールすることができる。この成膜は、今までの実
施例で述べたように、ＲＦ−ＤＣ結合バイアススパッタ
装置等の一原子層レベルでコントロールできる装置によ
り行うため、高精度で上記溝の深さを制御できる利点を
有している。

【０１１９】したがって、本構造により、サブミクロン
以下の微細なＭＯＳＦＥＴが実現可能となる。

【０１２０】（実施例８）次に、本発明の実施例８につ
いて、図１３を用いて説明する。本実施例８は、配線工
程への応用に関するもので、配線のパターニングにレジ
スト工程を使用せずに、真空チャンバー内で行うことが
できるという新技術に関するものである。

【０１２１】図１３は、本発明のプロセスにより作製さ
れた配線の断面図である。８１はｐ ⁺埋め込み層もしく
はｐ型半導体基板、８２は、素子分離用ｐ⁺半導体層、
８３はｐウェル、８４はフィールド酸化膜、８５は配線
とコンタクトをとるための半導体拡散層であり、本例で
はｎ⁺半導体層からなる。８６は層間絶縁層、８７は配
線用金属、８８は配線用金属表面に形成された絶縁層、
８９はパシベーション膜で、Ｓｉ₃Ｎ₄膜等が好適であ
る。

【０１２２】本構造と特徴は、層間絶縁層８６とパシベ
ーション膜８９との間には、配線部を除いて、配線用金
属が全く残らないことである。残らない理由は、配線形
成部以外の領域には配線金属がつかないためである。し
たがって、配線用金属を介したリーク電流は、本発明の
構成では存在しない。

【０１２３】第２に、配線用金属パターニングにともな
うレジスト残りもない。これも第１の理由と同様、配線
用金属成膜後に、レジストを使用しないためである。

【０１２４】第３に、配線用金属表面は、チャンバー
（配線用金属成膜用）から搬出する前に、絶縁層が設け
られており、変質するおそれがなく、安定な配線であ
る。

【０１２５】次に、本発明の実施例８の配線工程に関し
て、図１４を用いて説明する。図１３と同一箇所に関し
ては、同一番号を記し、説明は省略する。

【０１２６】図１４（ａ）は、層間絶縁層８６を形成
後、引き続き不純物ドープしたＳｉＯ ₂層９０を形成し
た段階の素子断面図である。本構成においては、層間絶
縁層８６とＳｉＯ₂層９０とをＨＦガスでエッチングを
行った時、ＳｉＯ₂層９０のみがエッチングされる必要
があるため、層間絶縁層８６は非ドープＳｉＯ₂により
構成し、層間絶縁層８６を成膜後、熱処理を行い、緻密
なＳｉＯ₂にしておくことがより望ましい。

【０１２７】次に、配線の形状のレジストパターンを用
いて、不純物ドープしたＳｉＯ₂層９０のみをＨＦガス
（Ｎ₂ガスにより希釈したもの）により最初にエッチン
グする。その時、コンタクト部のドープしたＳｉＯ₂層
９０の形状は、図１４（ｂ１）の９１、配線部のドープ
したＳｉＯ₂層９０の形状は図１４（ｂ２）の９１にそ
れぞれ示すようになる。

【０１２８】上記の選択エッチングを行った後、上記配
線用レジストパターンを剥離し、新たに、コンタクトホ
ールの形状のレジストパターンをパターニングする。そ
の時のコンタクト部および配線部の上記レジストパター
ンを、図１４（ｂ１）の９２に、図１４（ｂ２）の９２
に示す。図１４（ｂ２）からわかるように、配線領域の
方は、レジストに覆われており、一方、コンタクトホー
ル領域は、図１４（ｂ１）からわかるように、コンタク
ト部に開口部をもつ。ＲＩＥにより、層間絶縁層８６の
エッチを行い、エッチ後、Ｈ₂ＳＯ₄：Ｈ₂Ｏ₂＝４：１溶
液により、上記レジスト９２を剥離する。その後、水洗
し、拡散層８５表面に形成された自然酸化膜を希フッ酸
により除去し、再び水洗、Ｎ₂ブローにより乾燥し、Ｒ
Ｆ−ＤＣ結合バイアススパッタ装置にいれ、前記実施例
と同様の条件にて、Ａｌ９３を成膜した。成膜後、Ａｌ
表面に絶縁層９４をＦ₂もしくはＯ₂処理により形成した
（図１４のｃ１）およびｃ２））。

【０１２９】次に、再びＨＦガスエッチを行い、不純物
ドープしたＳｉＯ₂層９０を完全に除去すると、配線の
パターニングが終了する。

【０１３０】本実施例８においては、配線用金属として
一種類の構成のものについて説明したが、前の実施例と
同様、半導体拡散層と接する側の金属としては、ショッ
トキーバリヤハイトの低いもの、半導体層とは非反応性
のものとか、絶縁層が形成される側の金属としては、良
好な絶縁層が形成されるもの等、２種類以上の構成をと
っても良い。

【０１３１】

【発明の効果】本発明は、バイポーラトランジスタを微
細化していく上での技術課題によりなされたものであ
り、より具体的に言えば、微細化によりベース領域が、
よりシャロー化、高抵抗化されていく上で、いかにベー
ス抵抗を減らすかという技術課題によりなされたもので
ある。

【０１３２】本発明によれば、ベース層とのコンタクト
抵抗を減らすと同時に、ベース電極と他の導電性物質と
を縦方向に積層でき素子の微細化が達成できる。

【０１３３】又、ベースのシャロー化による電極突き抜
けによる、リーク電流を防止すると同時に、微細化が達
成される。

【図面の簡単な説明】

【図１】本発明の実施例１であるバイポーラトランジス
タの断面図である。

【図２】本発明の実施例１であるバイポーラトランジス
タの平面図である。

【図３】本発明の実施例１であるバイポーラトランジス
タのベース電極と配線との接続部の断面図である。

【図４】本発明の実施例１であるバイポーラトランジス
タの作製工程を示す図である。

【図５】本発明の実施例２であるバイポーラトランジス
タの断面図である。

【図６】本発明の実施例３であるバイポーラトランジス
タの断面図である。

【図７】本発明の実施例４であるバイポーラトランジス
タの断面図である。

【図８】本発明の実施例４であるバイポーラトランジス
タの作製工程を示す図である。

【図９】本発明の実施例５であるＭＯＳＦＥＴの断面図
である。

【図１０】本発明の実施例５であるＭＯＳＦＥＴの作製
工程を示す図である。

【図１１】本発明の実施例６であるＭＯＳＦＥＴの断面
図である。

【図１２】本発明の実施例７であるＭＯＳＦＥＴの断面
図である。

【図１３】本発明の実施例８である配線構造を示す図で
ある。

【図１４】本発明の実施例８である配線構造の作製工程
を示す図である。

【図１５】従来の高速バイポーラトランジスタの構造を
示す図である。

【図１６】従来の高速バイポーラトランジスタの構造の
エミッタ部の拡大図である。

【図１７】従来のＭＯＳＦＥＴの短チャネルに伴うドレ
イン電流の変化図である。

【図１８】従来のＭＯＳＦＥＴの短チャネルに伴うしき
い値の変化図である。

【図１９】従来の配線工程を示す図である。

【符号の説明】

１基板、２素子分離用拡散層、３埋め込み層、４エピ層、５，５４，８４フィールド酸化膜、７ベース薄膜、８埋込ベース電極、１４，８８，６０絶縁層、１５ｎ型半導体、１６ワイドギャップｎ⁺型半導体、１１エミッタ電極、１２コレクタ電極、１３，８９パシベーション膜、５１埋め込み層、５２チャネルストッパ層、５３，８３ウエル層、５５ソース層、５６ドレイン層、５９ゲート酸化膜、６２ソース電極、６３ドレイン電極、６４ゲート電極。

Claims

【特許請求の範囲】

【請求項１】ベース領域の一部の上に該ベース領域と
接して、少なくとも２種類の導電性材料よりなり、かつ
表面上部には該導電性材料を含む絶縁性化合物膜が形成
され、半導体層と接している側の導電性材料が該半導体
層との間で生じるショットキーバリアハイトが低いもの
である電極を特徴とするバイポーラトランジスタ。
【請求項２】ベース領域の一部に該ベース領域と接し
て、少なくとも２種類の導電性材料よりなり、かつ表面
上部には該導電性材料を含む絶縁性化合物膜が形成さ
れ、半導体層と接している側の導電性材料が該半導体層
と非反応性のものである電極を有することを特徴とする
バイポーラトランジスタ。