DE2133977B2 - Halbleiterbauelement - Google Patents
HalbleiterbauelementInfo
- Publication number
- DE2133977B2 DE2133977B2 DE2133977A DE2133977A DE2133977B2 DE 2133977 B2 DE2133977 B2 DE 2133977B2 DE 2133977 A DE2133977 A DE 2133977A DE 2133977 A DE2133977 A DE 2133977A DE 2133977 B2 DE2133977 B2 DE 2133977B2
- Authority
- DE
- Germany
- Prior art keywords
- conductivity type
- semiconductor
- island
- layer
- zone
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 43
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 15
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 11
- 238000009792 diffusion process Methods 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 238000000034 method Methods 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 230000003071 parasitic effect Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 230000000873 masking effect Effects 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 2
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000012856 packing Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 235000000434 Melocanna baccifera Nutrition 0.000 description 1
- 241001497770 Melocanna baccifera Species 0.000 description 1
- 101000757182 Saccharomyces cerevisiae Glucoamylase S2 Proteins 0.000 description 1
- 229960000583 acetic acid Drugs 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000007853 buffer solution Substances 0.000 description 1
- 230000001427 coherent effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 239000012362 glacial acetic acid Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 230000000391 smoking effect Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0635—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors and diodes, or resistors, or capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
- H01L27/0647—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. vertical bipolar transistor and bipolar lateral transistor and resistor
- H01L27/0652—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
- H01L27/0658—Vertical bipolar transistor in combination with resistors or capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/085—Isolated-integrated
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/117—Oxidation, selective
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/145—Shaped junctions
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Element Separation (AREA)
Description
45
Die Erfindung betrifft ein Halbleiterbauelement entsprechend dem Oberbegriff des Anspruchs 1.
Halbleiterbauelemente dieser Art sind aus Proc. IEEE 57(1969)9,1523-1527 bekannt.
Darin werden also, was für ihre Anwendung als monolithisch integriert Schaltung wichtig ist, elektrisch
gegeneinander isolierte Inseln gebildet.
Der Vollständigkeit halber seien noch einige weitere ü
Möglichkeilen erwähnt, in Halbleiterbauelementen elektrisch gegeneinander isolierte Inseln zu bilden. So
ist es aus der FR-PS 14 79917 bekannt, in einer
epitaktischen Schicht auf einem Substrat des entgegengesetzten Leitungstyps Inseln /u bilden, die seillich '"
durch ein isolierendes Oxidmustcr begrenzt werden.
Aus der US-PS 35 09 4J3 isi es bekannt, eine Insel
durch eine Isolierschicht völlig von einem polykristallinen Substrat zu trennen.
Schließlich ist es aus IBM Techn. Disclosure RuII. 9 ■ ·
(1966), 546-547 bekannt, Inseln lediglich durch PN-Übergängc
voneinander und vom Substrat zu trennen.
Die Erfindung geht von der Überlegung aus. daß den erwühnten bekannten Halbleiterelementen Nachteile
anhaften, die unter gewissen Bedingungen besonders ungünstig sind. So kann in gewissen Fällen eine
unerwünschte Transistorwirkung infolge einer Transistorstruktur auftreten, die durch zwei nebeneinander
liegende Inseln vom ersten Leitungstyp gebildet wird, welche durch eine Trenndiffusion vom zweiten Leitungstyp
voneinander getrennt sind, wobei die Trenndifftision
als Basis dieses parasitäten Transistors wirkt. Auch können ungünstig hohe Kapazitäten zwisc'ien der
Metallisierung des Halbleiterbauelements und einer darunter liegenden Trenndiffusion über die zwischenliegende
dünne Oxidschicht auftreten.
Die Erfindung geht weiter von der Überlegung aus, daß bei einem Halbleiterbauelement der eingangs
genannten Art, trotz der bereits erheblichen Raumersparung, die bei ihm erzielt werden kann, der minimale
gegenseitige Abstand der erhaltenen isolierten inselförmigen
Gebiete an einen Grenzwert gebunden ist, der u. a. durch die üblichen Techniken gegeben wird und der
eine noch weitere, für große Packungsdichten erwünschte Raumersparung verhindert. Dies ist u. a.
darauf zurückzuführen, daß die Oberflächenzone, die im allgemeinen durch Diffusion aus der Oberfläche
angebracht wird, an dieser Oberfläche eine Breite aufweist, die mindestens gleich dem Zweifachen, im
allgemeinen aber gleich mehr als dem Dreifachen des Abstandes zwischen der vergrabenen Schicht und der
Oberfläche ist, was der seitlichen Diffusion parallel zu der Oberfläche zuzuschreiben ist. Die isolierten Inseln
haben also bei dem bekannten Bauelement einen gegenseitigen Abstand voneinander, der im allgemeinen
größer als das Sechsfache des Abstandes zwischen der vergrabenen Schicht und der Oberfläche — zuzüglich
des erforderlichen gegenseitigen Abstandes der zu benachbarten Inseln gehörigen Oberflächenzonen —
ist, um eine parasitäre Transistorwirkung zu vermeiden.
Der Erfindung liegt die Aufgabe zugrunde, das Halbleiterbauelement gemäß dem Oberbegriff des
Anspruches 1 so auszugestalten, daß der Raumbedarf erheblich herabgesetzt und dennoch das Auftreten
störender parasitärer Transistoren vermieden wird.
Diese Aufgabe wird erfindungsgemäß durch die im kennzeichnenden Teil des Anspruchs 1 angegebenen
Merkmale gelöst.
Dabei wird, wenn mehrere nebeneinander liegende isolierende Schichten vorhanden sind, unter dem
Siliciumoxidmuster eine Oxidschicht verstanden, die dicker als eine angrenzende Isolierschicht ist und sich
bis zu einer größeren Tiefe als diese Isolierschicht erstreckt.
Dadurch, daß die zu nebeneinander liegenden Inseln gehörenden Oberflächenzonen vom zweiten Leitungstyp
völlig oder wenigstens über einen wesentlichen Teil ihrer Dicke durch das versenkte Siliciumoxidmuster
voneinander getrennt sind, wird bei dem Halbleiterbauelement
nach der Erfindung die erwähnte parasitäre Transistorwirkung durch Anwendung einer Trcnndiffusion
vermieden, und (soweit vorhanden) auch die Kapazität zwischen der Metallisierung und einer
Trenndiffusion beträchtlich beschränkt.
Weiler weist das Halbleiterbauelement nach der Erfindung den wesentlichen Vorteil auf, daß die Breite
der vorzugsweise diffundierten Oberflächenzone und somit der gegenseitige Abstand zweier benachbarter
Inseln erheblich geringer als bei den bekannten Halbleiterbauelementen sein kann. Diese Verringerung
des Abstandes bringt — zweidimensional gesehen —
eine Vergrößerung der erzielbaren Packungsdichte mit sich, die im großen und Ganzen der /weiten Potenz
dieser Abstandsverringerung proportional ist. Dadurch und auch durch das Vorhandensein des versenkten
Oxids unter der Metallisierung werden außerdem verschiedene Kapazitäten des Halbleiterbauelements
herabgesetzt, wodurch das elektrische Verhalten bei hohen Frequenzen wesentlich besser als bei den
entsprechenden bekannten Halbleiterbauelementen ist.
Das Halbleiterbauelement nach der Erfindung kann ein einziges inselförmiges Gebiet vom ersten Leitungstyp enthalten, das durch das erwähnte zusammenhängende
Gebiet vom zweiten Leitungstyp gegen den übrigen Teil des Halbleiterkörper isoliert ist, in dem
sich Halbleiterschaltungselemente befinden können. Von besonderer Bedeutung ist die Erfindung aber für
integrierte Schaltungen mit mehreren gegeneinander isolierten Inseln, die an dieselbe Oberfläche des
Halbleiterkörpers grenzen.
Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
Einige Ausführungsformen des Halbleiterbauelements nach der Erfindung sind in der 7 dehnung
dargestellt und werden im folgenden näher beschrieben. Es zeigt
Fig. 1 schematisch im Querschnitt ein bekanntes Halbleiterbauelement,
F i g. 2 schematisch eine Draufsicht auf ein Halbleiterbauelement nach der Erfindung,
Fig. 3 schematisch einen Querschnitt längs der Linie
IH-III der Fi g. 2 durch das Bauelement nach Fig. 2, und
Fig. 4 bis 7 schematisch Querschnitte durch die Bauelemente nach den Fig. 2 und 3 während verschiedener
Herstellungsstufen.
Die Figuren sind schematisch und nicht maßstäblich gezeichnet, wobei der Deutlichkeit halber insbesondere
die Abmessungen in der Dickenrichtung übertrieben groß dargestellt sind. Entsprechende Teile sind im
allgemeinen in den Figuren mit den gleichen Bezugsziffern bezeichnet.
In F i g. 1 ist schematisch im Querschnitt ein bekanntes Halbleiterbauelement dargestellt. Dieses
Bauelement enthält einen Halbleiterkörper I aus Silicium mit einem N-Ieitenden Substrat 2. auf dem eine
N-leitende epitaktische Schicht 3 angebracht ist. Dabei wird ein an die Oberfläche grenzendes inselförmiges
Gebiet 4 dir-ser Schicht 3 innerhalb c'es Körpers völlig von einer sich unterhalb dieser Insel 4 erstreckenden
P-leitenden vergrabenen Schicht 5 und von einer gleichfalls an die Oberfläche grenzenden diffundierten
P-leitenden Oberflächcr.'one 6 umgeben, welche Obcrflächenzone sich an die vergrabene Schicht 5
anschließt und mit dieser Schicht ein innerhalb des Körpers völlig von N-Ieitcndem Silicium umgebenes
zusammenhängendes P-Ieitendes Gebiet bildet. In dem
inselförmigen Gebiet 4 ist eine P-Ieitende Oberflächenzone 7 angebracht, die die Emitterzone eines PNP-Transistors
bildet, dessen andere aktive Zonen durch das Gebiet 4 (die Basiszone) und das Gebiet (5, 6) (die
Kollektorzone) gebildet werden.
Da sich die Zone 6 praktisch über die ganze Dicke der .Schicht .3 erstrecken muli, ist infolge der seitlichen
Diffusion die Breite dieser Zone 6 an der Oberfläche, sogar bei Diffusion durch Fenster mit einer minimalen
Breite, mindestens gleich dem Zweifachen, und im allgemeinen gleich mehr als dem Dreifachen des
Abstandes zwischen di-r vergrabenen Schicht 5 und der
Oberfläche. Auch infolge -'es notwendigerweise cinzu-
haltenden Mindesiabstandes zwischen den /tonen h, dii:
zwei benachbarte inselförmige Gebiete 4 umgeben, um eine parasitäre Transistorwirkung zwischen dies.n
Zonen 6 zu vermeiden, ist der gegenseitige Abstand zweier benachbarter isolierter Inseln 4 bei dieser
bekannten Struktur noch verhältnismäßig groß.
F i g. 2 ist eine Draufsicht auf und F i g. 3 schemausch
ein Querschnitt längs der Linie Ill-Ill der F i g. 2 durch
ein Halbleiterbauelement nach der Erfindung. Wit das bekannte Bauelement nach Fig. 1 enthält es em
N-Ieitendes Substrat 2, auf dem eine epitaktische N-leitende Schicht 3 angebracht ist, während zwischen
dem Substrat 2 und der Schicht 3 örtlich P leitende vergrabene Schichten 5 angebracht sind. Das Substrat 2
besteht aus N-Ieitendem Silicium mit einem spezifischen Widerstand von 1 Q.crn und einer Dicke von 200 μπι,
während die Schicht 3 durch N-Ieitendes Silicium mit einem spezifischen Widerstand von 0,1 Q.cm gebildet
wird und eine Dicke von 3 μίτι aufweist.
Die Weise, in der inseiförmige Gebeite 4 aus der Schicht 3 erhalten werden, ist hier a'-er anders als bei
dem bekannten Bauelement. Nach der Erfindung >*·' dr-r
Körper mit einem elektrisch isolierenden Siliciumoxidmuster versehen, von dem ein (in F i g. 3 durch eine
gestrichelte Linie begrenzter) Teil 8 in den Halbleiterkörper versenkt ist. Dabei wird das inselförmige Gebiet
4 völlig von diesem versenkten Oxid umgeben (siehe F i g. 2), wobei an den versenkten Teil 8 eine P-Ieitende
Zone 9 grenzt, die diesen Teil 8 von der Insel 4 trenn!
und nur einen Teil 8 des versenkten Siliciumoxidmusters begrenzt. Diese Oberflächenzone 9 schließt sich an die
vergrabene Schicht 5 an und bildet mit dieser Schicht ein das inselförmige Gebiet 4 völlig umgebendes zusammenhängendes
P-leitendes Gebiet, cias außer von dem
versenkten Teil 8 des Siliciumoxidmusters nur vor N-Ieitendem Halbleitermaterial umgeben wird und mn
diesem N-leitenden Material einen PN-Übergang 11 bildet (siehe F i g. 3).
In dem erwähnten inselförmigen Gebiet 4 ist, gleich
wie in Fig. 1. eine P-leitende Oberflächenzone 7 angebracht (siehe F ι g. 3), die völlig von dem inselförmigen
Gebiet 4 umgeben ist. Diese Oberflächenzone 7 bildet zusammen mit dem die Zone 7 umgebenden
Gebiet 4 und der darunterliegenden vergrabenen Schicht 5 einen Transistor, dessen Emitter durch die
Zone 7. dessen Basis durch dac inselför,,iige Gebiet 4
und dessen Kollektor durch die Schicht 5 und die sich daran anschließende Zone 9 gebildet wird. Die Zonen 7,
4 und 9 schließen sich über Fenster in einer über die
ganze Oberfläche angebrachten Oxidschicht 13 an die Metallschichten 14, 15 und 16 an. Der Transistor ist
elektrisch von dem übrigen Teil des Siliciumkörpers 1
durch den PN-Übergang 11 getrennt, der im Betriebszustand
in der Sperrichtung geschaltet ist. indem das N leitende Substrat 2 mit dem höchsten Potentia' der
Schaltung verbunden wird.
Der versenkte Teil 8 des Siliciumoxidmusters ist in
diesem Beispiel in Form eines Rasters angebracht (siehe I i g. 2). wodurch die nicht mit dein Siliciurnoxidmuster 8
überzogene Oberfl; :he in voneinander getrennte Inseln
unterteilt wird. In den F i tr. 2 und i sind zwei dieser
Inseln vollständig dargestellt, und zwar die Insel, in der
sich der obenbeschriebene Tranistor beii'idet, und die
benachbarte Insel, die eine Diode enthält, die durch die
N-leitende Insel 4 und eine darin angebrachte P-Ieitende Zone 17 gebildet wird.
Dieses Halbleiterbauelement weist im Vergleich zu d<:v an Hand der F i t». 1 beschriebenen hrlommen
Bauelement u. a. den groücn Vorteil auf. daß die
Oberflächen/onen 9 besonders dünn sein können und
die Hielte der versenkten '['eile 8 ties Silieiumoxidmu-Mcrs
nur derart groß zu sein braucht, daß eine parasitäre
Iransislorwirkung /wischen zu benachbarten Inseln gehörigen Oberflächenzonen 9 verhindert wird. Die für
jedes isolierte Element benötigte Oberfläche ist somit Ι" ι dem Halbleiterbauelement nach der Erfindung
betrat lillich kleiner als bei dem bekannten Bauelement.
Außerdem ist die Kapazität des PN-lJbcrgangs 11
niedriger. Dies ist namentlich darauf zurückzuführen, daß bei dem bekannten Rauelement (siehe I'ig. 1) vor
allem der obere Teil des PN-lJbergangs II. der an den
hochdotierten Teil der Zone 6 grenzt, der der Oberfläche am nächsten liegt, zu der Kapazität dieses
PN Übergangs 11 beiträgt, welcher Teil in dem
liaiielement nach der Erfindung durch Anwendung des
Oxidmusters 8 fehlt. Ferner wird bei dem Bauelement nach der Erfindung an der Stelle des versenkten Oxids 8
die Kapazität zwischen der Verdrahtung und dem Halbleiterkörper stark herabgesetzt, während an dieser
Stelle auch die Möglichkeit der Bildung von Inversionskanälen infolge der auf dem Oxid liegenden Metallschichten
erheblich verringert wird.
Die in den Γ i g. 2 und 3 gezeigte Struktur kann auf
verschiedene Weise. /.. B. auf folgende Weise (siehe Fig. 4 —7), hergestellt werden. Rs wird (siehe Fig. 4)
von einer durch in der Halblciterteehnik allgemein übliche Verfahren hergestellten Struktur ausgegangen,
die aus einem N-Icitendcn Substrat 2 und einer N-leitendcn epitaklischen Schicht .3 mit den obenbeschriebenen
Dicken und Dotierungen, sowie aus P-Iciter.den vergrabenen Schichten 5 mit einer Bordoticrungen
von 10"' Atomen/cm1 besteht. Auf dieser Struktur wird eine Siliciumnitridschicht 19 mit einer
Dicke von 0.15 iim durch Erhitzung in einer SiH3 und
NII) enthaltenden Atmosphäre bei einer Temperatur von etwa 1000 C angebracht. Auf dieser Schicht 19 wird
durch Erhitzung in einer SiH4. CO_>
und 11> enthaltenden Atmosphäre eine Siliciumoxidschicht angebracht. Für
alle Einzelheiten der Techniken zum Anbringen der in diesem Beispiel genannten Siliciumnitrid- und -Oxidschichten
und zum Maskieren und Ätzen dieser Schichten sei auf »Philips Research Reports«, April
1970. S. 118—132 verwiesen; darin wird alle für den
Fachmann notwendige Auskunft erteilt.
Unter Verwendung der in der Halbleitertechnik allgemein üblichen Photomaskierungsverfahren wird in
diese Doppclschicht aus Siliciumnitrid und Siliciumoxid eine ringförmige öffnung geätzt, wonach die erwähnte
Oxidschicht in einer HF-Pufferlösung entfernt wird; anschließend werden durch Ätzen mit einer Flüssigkeit,
die aus 170 cm5 60%-igem HNOj. 280 cm1 rauchendem
HNO3. 110 cm3 40%-igem HF und 440 cm3 Eisessig
besteht, bei 2° C in der Schicht 3 Nuten 20 mit einer Tiefe von 0,8 μΐη angebracht (siehe F i g. 4).
Dann wird (siehe F i g. 5) durch Oxidation in bei 95°C
gesättigtem Wasserdampf bei 10000C die Siliciumoberfläche in den Nuten 20 oxidiert, wobei auch die
Nitridschicht 19 mit einer dünnen Oxidschicht 21 überzogen wird, bis in den Nuten 20 ein Oxidmuster 8
erhalten ist, dessen obere Fläche praktisch mit der Trennfläche zwischen den Schichten 3 und 19
zusammenfällt.
Anschließend wird (siehe Fig.6) auf der ganzen
Oberfläche mit Hilfe der bereits erwähnten Techniken eine Schicht 22 aus Siliciumnitrid angebracht, die mit
einer Siliciunioxuhehicht 23 überzogen wird. Durcl
Anwendung eines Photomaskierungsverfahrens win
die Oxidschicht 23 örtlich weggeätzt, wonach unlei
Verwendung der verbleibenden IeNe der Schicht 2 3 al'
Maske Öffnungen 24 in die Nitridschicht 22 geätz werden (siehe Ι·' ι g. 7). Dabei wird die erste Nilridschich
19 beibehalten, weil sie mit der Oxidschicht 21 überzogen ist. die durch das Ätzmittel (gewöhnlicl·
Phosphorsäure), mit dem das Nitrid weggeätzt wird
in praktisch nicht angegriffen wird.
Dann wird Gallium eindiffundiert. Die erfolgt be 10)0 C in Argon, als Quelle dient nut GaII im dotierte1
Siliciumpiilver. während 1 r>
Minuten Dabei diffundier das (iallium durch das Oxid hindurch, aber es wird vor
Ii dem Siliciumnitrid maskiert. Es wird eine P leilendi
Zone 9 mit einer Dicke von etwa 0.7 μηι erhalten (sieht
I ι g. 7). die sich an die vergrabene P-Icitende Schicht '
anschließt, die in diesem Beispiel in einem Abstand vor
etwa 2 um von der Oberfläche heut. Eis ist einlt'iiehtencl
daß die Nuten 20 bei diesem Herstellungsverfahren mindestens eine derartige Breite haben müssen, dal
nach der Galliumdiffusion die Oberflächenzonen 9. du zu nebeneinander liegenden Inseln gehören, sich nich
berühren und mit dem zwischenlicgenden Teil de
Schicht 3 keine störende parasitäre Transistorwirkutij aufweisen.
In der so erhaltenen Struktur können nach Entfer
nung ()-r Schichten 19, 21, 22 und 23 mittels eine weiteren Oxidations- und Maskierungsschrittes gleich
Jo zeitig die Emitterzone 7. die Zone 17 und der Teil de
Oberfiächenzone 9. an den sich die Basiskontaktschich 16 anschließt, mittels einer Bordiffusion angcbrach
werden, wonach die Struktur nach F i g. 2 erhalten ist
Auch können die letzteren Zonen erwünschtcnfall:
Ji gleichzeitig mit den Oberflächenzonen 9 in einen
Galliumdiffusionsschritt angebracht werden, wenn /u
nächst in die Schichten 19 und 21 die dazi erforderlichen Öffnungen geätzt werden.
Das hier beschriebene Verfahren ist nur als eir
J'i Beispiel gegeben und das beschriebene llalbleiterbau
element kann ebenfalls vorteilhaft durch verschiedene andere Techniken hergestellt werden (siehe z. B. dit
DE-OS 21 33 978).
In den Inseln 4 können naturgemäß außer den
ti Transistor und der Diode, die in den beschriebener
Beispielen genannt sind, auch andere Halbleiterschal tungselemente. wie Widerstände, PNPN-Elcmente usw.
angebracht werden. Auch können eines oder mehren dieser Elemente sich völlig oder teilweise statt in einen
"in inselförmigen Gebiet, in Form von leitenden Schichten
z. B. Metallschichten, auf dem inselförmigen Gc1 iet t
oder auf der Oxidschicht 13 befinden. Weiter ist es nich erforderlich, daß das Gebeit. das durch die vergrabene
Schicht 5 und die Oberflächenzonen 9 gebildet wird
">") einen Teil des erwähnten Schaltungselements bildet
obgleich dies zur Erzielung einer Raumersparunj besonders wünschenswert ist.
Die Dotierung der verschiedenen Zonen kann aucl· auf andere Weise als durch Diffusion, z. B. durcl·
w Ionenimplantation geschehen, auch kann als Diffusions
quelle eine dotierte Oxidschicht verwendet werden. Sc kann die vergrabene Schicht 5, wie bereits erwähn
wurde, erwünschtenfalls auch durch Ionenimplantation oder epitaktisch angebracht werden. Insbesondere
können statt Silicium auch andere Halbleitermaterialien verwendet werden, die ein brauchbares Oxidrnustei
bilden können; als Beispiel sei Siliciumcarbid erwähnt.
Hierzu 2 Blatt Zeichnungen
Claims (4)
1. Halbleiterbauelement mit einem Halbleiterkörper mit einer epitaktischen Schicht von einem ersten
Leitungstyp, die auf einem Halbleitersubstrat des gleichen Leitungstyps erzeugt ist, wobei die
epitaktische Schicht mindestens ein an eine Oberfläche des Körpers grenzendes inselförmiges Gebiet
vom ersten Leitungstyp aufweist, das wenigstens einen Teil von mindestens einem Halbleiterschaltungselement
enthält, sich unterhalb dieser Insel zwischen dem Substrat und der epitaktischen
Schicht eine vergrabene Schicht von einem zweiten Leitungstyp ersteckt und sich an die vergrabene
Schicht eine gleichfalls an die erwähnte Oberfläche grenzende Oberflächenzone vom zweiten Leitungstyp derart anschließt, daß die vergrabene Schicht
und die Oberflächenzone ein zusammenhängendes Gebiet vom zweiten Leitungstyp bilden, das
innerhalb des Halbleiterkörpers die Insel praktisch völlig umschließt, dadurch gekennzeichnet,
daß eier Halbleiterkörper (1) mit einem mindestens zum Teil in den Halbleiterkörper
versenkten Siliciumoxidmuster versehen ist, wobei der versenkte Teil (8) an die Oberflächenzone (9)
vom zweiten Leitungstyp angrenzt und diese ringförmig umschließt.
2. Halbleiterbauelement nach Anspruch !,dadurch
gekennzeichnet, daß in mindestens einem inselförmigen Gebiet (4) vom ersten Leitungstyp mindestens
eine an die Oberfläche grenzende Zone (7, 17) vom zweiten Leitungstyp angebracht ist. die völlig von
dem inselförm.^en Gebiet umgeben ist.
3. Halbleiterbauelement nac1' Anspruch 1 oder 2,
dadurch gekennzeichnet, daß das zusammenhängende Gebiet vom zweiten Lekungsr ρ (5, 9) einen Teil
des Halbleiterschaltungselements (7,4,5) bildet.
4. Halbleiterbauelement nach den Ansprüchen 2 und 3, dadurch gekennzeichnet, daß die Zone (7) vom
zweiten Leitungstyp, das inselförmige Gebiet (4) vom ersten Leitungstyp und die vergrabene Schicht
(5) vom zweiten Leitungstyp einen Transistor (7,4,5)
bilden.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
NLAANVRAGE7010205,A NL169936C (nl) | 1970-07-10 | 1970-07-10 | Halfgeleiderinrichting omvattende een halfgeleiderlichaam met een althans ten dele in het halfgeleiderlichaam verzonken oxydepatroon. |
Publications (3)
Publication Number | Publication Date |
---|---|
DE2133977A1 DE2133977A1 (de) | 1972-01-13 |
DE2133977B2 true DE2133977B2 (de) | 1978-12-21 |
DE2133977C3 DE2133977C3 (de) | 1979-08-30 |
Family
ID=19810545
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2133977A Expired DE2133977C3 (de) | 1970-07-10 | 1971-07-08 | Halbleiterbauelement |
Country Status (13)
Country | Link |
---|---|
US (1) | US3718843A (de) |
JP (1) | JPS5029629B1 (de) |
AT (2) | AT329114B (de) |
BE (1) | BE769730A (de) |
CA (1) | CA927015A (de) |
CH (1) | CH528823A (de) |
DE (1) | DE2133977C3 (de) |
ES (1) | ES393036A1 (de) |
FR (1) | FR2098320B1 (de) |
GB (1) | GB1353488A (de) |
NL (1) | NL169936C (de) |
SE (1) | SE368482B (de) |
ZA (2) | ZA714523B (de) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL170901C (nl) * | 1971-04-03 | 1983-01-03 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting. |
NL166156C (nl) * | 1971-05-22 | 1981-06-15 | Philips Nv | Halfgeleiderinrichting bevattende ten minste een op een halfgeleidersubstraatlichaam aangebrachte halfge- leiderlaag met ten minste een isolatiezone, welke een in de halfgeleiderlaag verzonken isolatielaag uit door plaatselijke thermische oxydatie van het half- geleidermateriaal van de halfgeleiderlaag gevormd isolerend materiaal bevat en een werkwijze voor het vervaardigen daarvan. |
GB1393027A (en) * | 1972-05-30 | 1975-05-07 | Ferranti Ltd | Semiconductor devices |
JPS5228550B2 (de) * | 1972-10-04 | 1977-07-27 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US34420A (en) * | 1862-02-18 | Improvement in tools | ||
FR1458860A (fr) * | 1964-12-24 | 1966-03-04 | Ibm | Dispositif à circuit intégré, utilisant une lamelle semi-conductrice pré-formée |
US3386865A (en) * | 1965-05-10 | 1968-06-04 | Ibm | Process of making planar semiconductor devices isolated by encapsulating oxide filled channels |
US3597287A (en) * | 1965-11-16 | 1971-08-03 | Monsanto Co | Low capacitance field effect transistor |
FR1527898A (fr) * | 1967-03-16 | 1968-06-07 | Radiotechnique Coprim Rtc | Agencement de dispositifs semi-conducteurs portés par un support commun et son procédé de fabrication |
-
1970
- 1970-07-10 NL NLAANVRAGE7010205,A patent/NL169936C/xx not_active IP Right Cessation
-
1971
- 1971-07-07 GB GB3184071A patent/GB1353488A/en not_active Expired
- 1971-07-07 CH CH1000971A patent/CH528823A/de not_active IP Right Cessation
- 1971-07-07 SE SE08800/71A patent/SE368482B/xx unknown
- 1971-07-07 CA CA117579A patent/CA927015A/en not_active Expired
- 1971-07-08 AT AT593771A patent/AT329114B/de not_active IP Right Cessation
- 1971-07-08 ZA ZA714523A patent/ZA714523B/xx unknown
- 1971-07-08 ZA ZA714522A patent/ZA714522B/xx unknown
- 1971-07-08 AT AT593871A patent/AT329115B/de not_active IP Right Cessation
- 1971-07-08 DE DE2133977A patent/DE2133977C3/de not_active Expired
- 1971-07-08 BE BE769730A patent/BE769730A/xx not_active IP Right Cessation
- 1971-07-08 US US00160653A patent/US3718843A/en not_active Expired - Lifetime
- 1971-07-08 ES ES393036A patent/ES393036A1/es not_active Expired
- 1971-07-09 FR FR7125294A patent/FR2098320B1/fr not_active Expired
- 1971-07-10 JP JP46050733A patent/JPS5029629B1/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
FR2098320A1 (de) | 1972-03-10 |
CA927015A (en) | 1973-05-22 |
SE368482B (de) | 1974-07-01 |
GB1353488A (en) | 1974-05-15 |
AT329114B (de) | 1976-04-26 |
NL7010205A (de) | 1972-01-12 |
NL169936C (nl) | 1982-09-01 |
JPS5029629B1 (de) | 1975-09-25 |
DE2133977C3 (de) | 1979-08-30 |
ES393036A1 (es) | 1973-08-16 |
CH528823A (de) | 1972-09-30 |
DE2133977A1 (de) | 1972-01-13 |
ATA593771A (de) | 1975-07-15 |
ZA714522B (en) | 1973-02-28 |
ZA714523B (en) | 1973-02-28 |
AT329115B (de) | 1976-04-26 |
US3718843A (en) | 1973-02-27 |
BE769730A (fr) | 1972-01-10 |
NL169936B (nl) | 1982-04-01 |
ATA593871A (de) | 1975-07-15 |
FR2098320B1 (de) | 1974-10-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE3245064C2 (de) | ||
DE2224634C2 (de) | Verfahren zur Herstellung einer Halbleiteranordnung | |
DE1944793C3 (de) | Verfahren zur Herstellung einer integrierten Halbleiteranordnung | |
EP0071665B1 (de) | Verfahren zum Herstellen einer monolithisch integrierten Festkörperschaltung mit mindestens einem bipolaren Planartransistor | |
DE2749607C3 (de) | Halbleiteranordnung und Verfahren zu deren Herstellung | |
DE2546314A1 (de) | Feldeffekt-transistorstruktur und verfahren zur herstellung | |
DE2361319C2 (de) | Halbleiteranordnung und Verfahren zu ihrer Herstellung | |
DE2133976C3 (de) | Monolithisch integrierte Halbleiteranordnung | |
DE2550346A1 (de) | Verfahren zum herstellen eines elektrisch isolierenden bereiches in dem halbleiterkoerper eines halbleiterbauelements | |
DE2541651C2 (de) | Verfahren zur Herstellung einer Ladungsübertragungsanordnung | |
DE2218680C2 (de) | Halbleiteranordnung und Verfahren zu ihrer Herstellung | |
DE1764578C3 (de) | Verfahren zur Herstellung einer Halbleiteranordnung mit einem Feldeffekttransistor | |
DE4003681C2 (de) | Verfahren zur Herstellung von inselförmigen Halbleiteranordnungen | |
DE2318179C2 (de) | Halbleiteranordnung und Verfahren zu ihrer Herstellung | |
DE2525529B2 (de) | Halbleiteranordnung mit komplementaeren transistorstrukturen und verfahren zu ihrer herstellung | |
DE2133977C3 (de) | Halbleiterbauelement | |
DE2403816C3 (de) | Halbleiteranordnung und Verfahren zu ihrer Herstellung | |
DE3015101C2 (de) | ||
DE2840975A1 (de) | Verfahren zur herstellung einer integrierten halbleiterschaltung | |
DE2216642C3 (de) | Halbleiteranordnung und Verfahren zu ihrer Herstellung | |
DE2657822C2 (de) | ||
DE2106540A1 (de) | Halbleiterschaltung und Verfahren zu ihrer Herstellung | |
DE2854995C2 (de) | Integrierte Darlington-Schaltungsanordnung | |
DE1808926B2 (de) | Halbleiteranordnung mit einem einen monokristallinen und mindestens einen daran angrenzenden polykristallinen Bereich enthaltenden Halbleiterbereich | |
DE2133980B2 (de) | Verfahren zur Herstellung einer Halbleiteranordnung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C3 | Grant after two publication steps (3rd publication) | ||
8339 | Ceased/non-payment of the annual fee |