KR100267431B1 - 전계효과트랜지스터 - Google Patents

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KR100267431B1 KR1019970035568A KR19970035568A KR100267431B1 KR 100267431 B1 KR100267431 B1 KR 100267431B1 KR 1019970035568 A KR1019970035568 A KR 1019970035568A KR 19970035568 A KR19970035568 A KR 19970035568A KR 100267431 B1 KR100267431 B1 KR 100267431B1
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포만 제프리 엘
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칼 하인쯔 호르닝어
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Abstract

본 발명에 따른 FET는 트렌치에 의해 양 옆으로 격리되어 있다. 본 발명의 FET에서는 격리 트렌치내에 적어도 한 쪽 측부를 따라 절연 층이 형성되어 있다. ONO 층일 수도 있는 이 절연 층은 그내부로 확산되는 산화 촉매제를 갖는다. 산화 촉매제는 칼륨일 수 있다. ONO 층에 가까운 FET의 양 측부에서의 게이트 산화물이 그 측부들의 사이에서의 게이트 산화물보다 두껍게 형성되어 있다.

Description

전계 효과 트랜지스터{AN INSULATED GATE FIELD EFFECT TRANSISTOR}
본 발명은 반도체 장치에 관한 것으로서, 보다 구체적으로는 전계 효과 트랜지스터의 형성에 관한 것이다.
고 성능 및 고 밀도는 집적 회로(IC) 칩 설계에 있어서 제 1 목표이다. 이 두가지 목표를 모두 달성하기 위해 칩 설계자들이 취할 수 있는 한 방법은 장치들 및 장치 피처(device feature)들을 보다 작게 제작하는 것이다. 장치 피처(및 다른 회로 피처)가 작을수록 회로 장치들이 서로 더 밀착하여 실장될 수 있으므로 보다 높은 회로 밀도를 얻을 수 있다. 회로 장치들이 서로 밀착하여 실장될수로 와이어링 로드(wlring load)가 감소되며, 그 결과 회로가 보다 빠르게 동작하여 보다 높은 회로 성능을 얻게 된다. 그러므로, 반도체 프로세스 설계자들은 장치 피처들을 축소하여 장치들을 더욱 더 소형화하기 위해 전력을 기울이고 있다.
단순히 전계 효과 트랜지스터를(FET) 채널 길이를 줄이다 보면 펀치 스루 전압(punch through voltage)과 임계 전압(threshold voltage)(Vt)과 같은 장치 특성(device characteristic)들이 변화되어 장치가 사용불가능 상태에 이르게 될 수도 있다. 따라서, 채널 도핑, 소스/드레인 도핑, 게이트 산화물 두께와 같은 다른 장치 피라미터들을 변경하여 이러한 장치 특성 변화들을 상쇄시킨다. 대개는, 채널 도핑 프로파일을 변경함으로써 채널 단축으로 인한 영향(채널 단축 효과)을 상쇄시킨다. 그러나, 도핑 프로파일을 변경하면 Vt를 낮추기 위한 게이트 산화물 박막화 작업과 함께 행해진다. 그 결과, 단위 면적당 게이트 캐피시턴스(gate capacitance)가 증가되고 게이트 면적이 감소되며 채널 트랜스컨덕턴스(channel transconductance)가 증가된다. 전반적으로 회러 성능이 향상된다.
불행히도, 장치 피처들을 축소하면 종래의 보다 큰 장치들에 있어서는 별로 문제가 되지 않았던 결점들이 중대한 결함으로 작용한다. 게이트 산화물이 박막화될수록 이러한 결함에 대해 장치들이 더욱 민감해져 누설(leakage) 및 결손 (defect)들이 생겨나게 되어 칩 수율(chip yield)을 감소 시키고 칩 신뢰도(chip reliability)를 해치게 된다. 수율 손실에 관련된 칩 비용의 상승은, 그만큼 칩수를 줄여 전체 웨이퍼 바용을 맞추어야 하므로 쉽게 계산될 수 있다. 칩이 일반적으로 사용되는 도중 고장남으로써 발생하는 신뢰도 훼손문제들을 시스템 다운을 초래하기도 하고, 다수의 칩들을 포함하는 조립형 시스템에 있어서 고장난 소자를 찾아내는데 관련된 필드 비용(field cost)를 발생시키기 때문에, 보다 돈이 많이 드는 문제가 된다.
도 1은 64M DRAM 프로세스로 설치된 FET의 단면도이다. FET(102)의 양 옆으로 두 개의 깊은 트렌치(deep trench trench)(100)들이 있어서 이 FET(102)를 이웃하는FET들로부터 격리시킨다. 트렌치(100)의 측벽(106)를 따라 산화물 칼라(dxide collar)(104)를 마련하여, 트렌치를 채우고 있는, 예를 들면 다이나믹 랜덤 액세스메모리(DARM) 셀 캐피시터 저장 프레이트인 폴리실리콘(108)으로부터 FET(102)를 격리시킨다. FET(102)의 게이트는 FET(102)의 게이트 산화물 박막(thin gate oxide layer)(112)에 걸쳐 FET(102)의 폭을 이루는 폴리실리콘 워드 라인(polysilicon word line)(110)에 의해 형성된다. 드레인으로부터 소스(도시되지 않음)로 흐르는 FET 전류 프름은 폴리실피콘 게이트와 그 워드 라인(110)에 수직이된다.
과잉으로 공급된 산화물을 칼라(104) 산화물의 형성으로 채널의 양 옆에 구렁(114)이 형성되었다. 또한 칼라(104) 산화물이 형성으로 채널의 양 측(116)이 등글게 만곡되었다. 그 결과, 채널(102)의 중간 부분은 거의 평평하고 그 양 측(116)은 만곡되어 있다. FET를 보다 크게 제작할 경우에는 이러한 구렁(114)과 만곡 (rounding)이 별로 문제되지 않는다. 그러나 64M DRAM 프로세스에 있어서는 이것이 문제시된다. 구롱(114)과 만곡된 양 측에서는 그곳에 존재하는 폴리로 인하여 전계의 세기가 강해져서 채널의 양 측에서는 채널의 나머지 부분에서보다 낮은 VT를 갖게 된다. 따라서, 채널은 소스 전압(Vgs)에 대해 하나의 균일한 게이트로 턴온되지 않는다. 대신, 양 측(114)들은 FET(102)나머지 부분들이 턴온되기전에 턴온되고 나머지 부분들이 턴오프된 후 턴오프된다.
이러한 상태는 논리 회로에서는 무시될 수 있지만, DRAM 패스 게이트(DRAM pass gate)에서는 패스 게이트 채널 누설(pass gate channel leakage)을 증가시키기 때문에 용납될 수 없다. 패스 게이트 채널 누설로 말미암아 저장 플레이트 (storage plate)에 축적된 전하가 보다 빨리 소진된다. 이 때문에 DRAM 보유 기간 (retenion piate), 즉 재보충(reinforce)되거나 리프레쉬(refresh)할 필여없이 에이터를 DRAM이 접근불가 또는 이용불가하므로, 리프레쉬 빈도(refresh frequency)를 최소한으로 하는 것이 일반적이다. 그러나 보유 기간이 짧은 DRAM 셀은 보유 기간이 긴 셀보다 더 자주 리프레쉬되어야 한다. 결과적으로, 보유 기간이 짧다는 것은 바람직하지 못하다. 따라서, 채널 누설을 최서화하여 DRAM용의 평탄한 채널들을 갖는 FET들을 제작하는 것이 중요하다.
본 발명의 목적은 FET 채널 누설을 선택적으로 감소시키는 것이다.
본 발명의 다른 목적은 FET 임계 전압에 있어서의 채널 변화(channel variation)를 선택적으로 감소시키는 것이다.
본 발명의 다른 목적은 DRAM 셀 보유 기간을 증가시키는 것이다.
본 발명의 다른 목적은 FET 피처 크기(feature size)를 축소하는 것이다.
본 발명의 또 다른 목적은 DRAM 셀 보유 기간을 줄이지 않으면서 FET 피처크기를 선택적으로 축소하는 것이다.
본 발명의 또 다른 목적은 채널 누설을 증가시키지 않으면서 FET 피처 크기를 선택적으로 축소하는 것이다.
본 발명의 또 다른 목적은 피처 크기가 축소된 FET(reducced feature size FET)들에 대한 임계 전압의 균일성(uniformity)을 증가시키는 것이다.
본 발명의 또 다른 목적은 피처 크기가 축소된 FET들에 대하여 DRAM 셀 보유기간을 손상시키지 않으면서 임계 전압에 있어서의 변화 및 채널 누설을 감소시키는 것이다.
제1도는 종래의 제조 프로세스에 의해 제작된 DRAM내의 FET의 단면도.
제2a도 내지 제2f도는 바람직한 실시예로서 FET를 형성하는 단계를 도시하는 도면.
제3도는 산화물 두께 TOX대 칼륨 농도를 도시하는 그래프.
제4도는 종래의 방법에 따라 성장시킨 FET의 코너부분을 투과 전자 현미경(TEM)으로 찍은 사진.
제5a도 내지 제5b도는 본 발명에 따라 성장시킨 FET의 TEM 사진.
제6도는 바람직한 실시예인 FET를 종래 기술에 따라 성장시킨 경우에 있어서 FET의 전기적이 ㄴ피라미터들을 보여주는 표.
* 도면의 주요부분에 대한 부호의 설명
120 : 깊은 트렌치 124 : FET 영역
126 : ONO 층 128 : 웨이퍼의 표면
132 : 폴리실리콘 134 : 산화물 칼라
140 : 폴리 142 : 채널의 옆부분
144 : 격리 산화물 146 : 폴리 워드 라인 층
본 발명은 전계 효과 트랜지스터(FET)에 관한 것이다. 바람직한 전계 효과 트랜지스터(FET)는 반도체 기판, 바람직하게는 실리콘 반도체 기판상에 형성된다.
본 발명에 따른 FET의 양 측부(side)에는 격리 트렌치가 있고 이 격리 트렌치내에 FET의 측부를 따라 ONO층이 있다. ONO 층은 칼륨을 함유한다. FET 측부를 따라 ONO 층에 있는 게이트 산화물이 채널의 중심에 있는 게이트 산화물보다 더 두껍게 형성되어 있다.
도 2e에서, CMP 및 RIE 기법을 이용해 폴리 층(136)을 패드 스택(121)으로부터 제거하여 트렌치(120)내에만 폴리(140)가 남도록 한다. 트랜치(120)내의 폴리 (140)는 웨이퍼 표면(128)과 같은 높이로 또는 웨이퍼 표면(128)보다 약간 밑에 옴폭하게 형성되어 있다. 이전의 폴리 제거 단계에서와 마찬가지로, 슬러리는 ＜0.1% KOH를 함유하는 폴리 스러리인 것이 바람직하다. ONO 층(126)을 따라 형성되어 있는 칼륨을 제거하지 않도록 주의하면서, 노출된 패드 스택(121)과 폴리(140)상에 건식 O2 분위기로 스크린 산화물 층(도시되지 않음)을 형성한다. 이어서, N 또는 P 웰(well)(필요하다면)을 규정한다. 다음에, 채널 형성(channel tailoring)에 적당한 도판트(들)을 이온 주입한다. 이어서, 주입된 도판트를 웨이퍼로 확산시켜 바라는 바대로 실리콘 기판(122)을 벌크 도핑(bulk dope)한다.
주입된 도판트들을 확산시킨 후, 스크린 산화물 층과 패드 스택 층(121)들을 제거하고 게이트 산화물을 성장시킬 수 있다. 트렌치(120)내에서 ONO 층(126)을 따라 질화물에 밀집되어 있는 칼륨이 실리콘 산화의 촉매로 작용한다. 따라서, 도 2f에 도시된 바와 같이, 게이트 산화물은 ONO 층(126)에 근접해 있는 채널의 양옆 (142)들을 따라 더 두껍게 형성된다.
다음으로, 격리 산화물(isolation oxide)(144)을 선택적으로 성장시켜 트렌치(120)내의 폴리(140)를 인접한 전도 층들로부터 격리시킨다. 마지막으로, 폴리워드 라인 층(146)을 침착한다. 폴리 워드 라인 층(146)은 임의의 잘 알려진 리소그래피적 방법에 의해 패터닝된다. 집적 회로 칩 제조에 일반적으로 사용되는 방법들을 이용화여 다음 칩 층들을 형성 및 패터닝함으로써 칩을 완성한다.
게이트 산화물을 성장시키기 전에, 비어레이 영역(non-array area)과 같이 선택된 FET 가까이에 있는 ONO 층 부분을 트렌치에서 제거하는 단계를 추가할 수도 있다. 이것은, 예컨대 샐로우 트렌치 격리(shallow trench isolation)용으로 샐로우 트렌치(어레이 격리 트렌치(120)들보다 더 얕음)들을 형성할 때 ONO 층을 선택적으로 에칭하여 제거함으로써 달성될 수 있다. 따라서 두 가지 유형의 FET들이 형성된다. 어레이 영역에 있는 FET들은 바람직한 실시예로서 게이트 산화물이 증대된 FET(enhanced gate oxide FET)인 반면에, 비어레이 영역에 있는 FET들은(또는 ONO층이 제거될 때면 언제나) 게이트 산화물이 증대되지 않아 완전히 균일한 게ㅐ이트 산화물 층들을 갖게 된다.
(예)
도 3는 산화물 두께(Tox) 대 칼륨 농도를 도시하는 그래프이다. 칼륨의 축정량을 늘이면 채널 양 옆에서의 게이트 산화물 두께가 증가한다. 또한, 이러한 게이트 산화물 두께의 증가는 채널의 양 옆에서부터 시작하여 채널 중간 부분쪽으로 수평적으로 계속된다. 이러한 산화물 두께의 수직적 및 수평적 증가 정도는 ONO 층에 밀집된 칼륨량에 따라 달라진다. 칼륨량이 충분하다면, 게이트 산화물은 장치 전반에 걸쳐 두꺼워진다. 이러한 두께의 증가는 ONO 층(126)으로부터의(즉, 칼륨 촉매로부터의) 수평 거리에 반비례한다.
또한, 성자 온도 및 성장 매질이 칼륨 촉매로 인한 국부적인 산화물 두께의 증가량에 영향을 미친다. 게이트 산화물을 800℃에서 습식 O2분위기로 성장시킬 때보다 900℃에서 건식 O2분위기로 성장시키는 경우, 양 옆부분 대 가운데부분간의 산화물 두께 차이가 훨씬 심하게, 즉 장치의 가운데부분보다 장치의 양 옆부분이 훨씬 더 두껍게 된다.
도 4는 종래의 기술에 따라 900℃에서 O2분위기로 성장시킨 FET 코너(옆부분에서의 단면)의 투과 전자 현미경(TEM) 사진이다. 이종래의 FET에 있어서, 코너 Tox(채널의 옆부분에서의 Tox)는 센터Tox(채널의 가운데부분에스이Tox)보다 8% 더 얇다. 따라서, 이렇게 코너 Tox가 더 얇기 때문에 또한 체널의 윗부분과 그 측벽(트렌치내에서)을 따라 덮혀 있는 폴리로부터 보다 센 전계가 형성되기 때문에 종래의 FET는 보다 낮은 코너 Vt를 갖는다.
도 5a는 본 발명에 따라 800℃에서 습식 O2분위기로 성장시킨 FET 코너의 TEM 사진이다. 본 바람직한 실시예에 있어서, 코너 Tox는 센터Tox보다 30% 더 두껍다. 따라서, 이 경우의 채널 옆부분에서의 Vt는 종래의 FET의 경우보다 높다. 또한, 코너 Tox의 두께가 더 두꺼워 짐에 따라 전계도 다소 감소된다.
도 5b는 바람직한 실시예로서 900℃에서 건식 O2분위기로 성장시킨 FET 코너의 TEM 사진이다. 본 바람직한 실시예에 있어서, 코너 Tox는 센터Tox보다 70% 더 두껍다. 이 바람직한 FET는 옆부분에서의 산화물 두께가 두꺼워서 코너 Vt가 거의 센터 Vt정도로 높아진다.
도 6은 폭(wide)이 10㎛인 종래의 FET의 전기적 피라미터들을 본 발명의 바람직한 실시예인 폭이 10㎛ FET와 비교한 표이며, 이 FET들의 각각은 거의 동일한 조건으로 다른 웨이퍼상의 칩 위치에서 성장된다. 이 두 장치들이 거의 동일한 센터 채널 Vt및 거의 동일한 온 전류(on current) Ids를 가지지만, 본 발명의 바람직한 실시예에 따른 FET의 코너 Vt는 센터 채널 Vt와 거의 동일하게 되는 반면에, 종래의 FET의 코너 Vt는 본 발명의 바람직한 실시예에 따른 FET의 코너 Vt의 75%로 된다. 따라서, 바람직한 실시예에 있어서, 보유기간(전하가 셀에 묶여 있는 시간)이 256ms로서 종래의 FET의 경우보다 2.6배 더 길다.
본 발명은 바람직한 실시예로 기술되어 있으나, 본 기술분야의 당업자라면 본 발명의 사상으로부터 벗어나지 않으면서 여러가지로 변경 및 변형이 가능함을 알 수 있다. 본 특허청구범위는 이렇게 본 발명의 사상의 범주를 벗어나지 않는 변경 및 변형들도 포함하는 것으로 의도된다.
본 발명에 따르면 FET 채널 누설을 줄이고, FET 임계 전압에 있어서의 채널변화(channel variation)를 감소시키며, DRAM 셀 보유 기간을 증가시키는 동시에 FET 피처 크기(feature size)를 축소할 수 있고, 채널 누설을 증가시키지 않으면서 FET 피처 크기를 축소할 수 있으며, 피처 크기가 축소된 FET(reduced feature size FET)들에 대한 임계 전압의 균일성(uniformity)을 증가시킬 수 있다. 또한, 피처크기가 축소딘 FET 들에 대하여 DRAM 셀 보유 기간을 손상시키지 않으면서 임계 전압에 있어서의 채널 누설 및 변화를 감소시킬 수 있다.

Claims (7)

  1. 반도체 기판 상의 전계 효과 트랜지스터(FET)에 있어서, 상기 반도체 기판 내에 형성되어, 그 사이에 FET 영역을 정의하며, 상기 FET 영역의 제1 및 제2 측면을 정의하는 트렌치 측벽을 구비하는 서로 이격된 제1 및 제2 격리 트렌치 - 내부 FET 영역은 상기 제1 FET 영역의 상기 제1 및 2측면으로부터 이격되어 있고 이들 두 측면 사이의 중앙에 위치함 - 와, 상기 FET 영역과 접하고 있는 상기 트렌치 측벽을 따라 이들 측벽 상에 형성되어 있고, 산화 촉매제(an oxidation catalyst)를 포함하는 절연체 층과, 상기 FET 영역 바로 위에 위치하여 있고, 상기 제1 및 2 트렌치 사이에 상기 FET 영역의 표면을 가로질러 연장되어 있는 게ㅐ이트 산화물을 포함하되, 상기 게이트 산화물은, 상기 게이트 산화물이 상기 FET 영역의 상기 제1 및 2측면을 라이닝하는 상기 절연체 층과 인접하여 접촉하는 부분에서의 산화물 두께가, 상기 게이트 산화물이 상기 FET 영역의 상기 제1 및 2측면으로부터 이격되어 이들 두 측면 사이의 중앙에 위치하는 상기 내부 FET 영역 상에 위치하는 부분에서의 산화물 두께보다 더 두꺼운 전계효과 트랜지스터.
  2. 제1항에 있어서, 상기 절연체 층은 산화물-질화물-산화물(ONO) 층인 전계 효과 트랜지스터.
  3. 제1항에 있어서, 상기 산화 촉매제는 칼륨인 전계 효과 트랜지스터.
  4. 제2항에 있어서, 상기 산화 촉매제는 칼륨이 전계 효과 트랜지스터.
  5. 제4항에 있어서, 상기 FET 의 양 측면에서 상기 ONO층을 따라 형성되는 산화물 칼라를 더 포함하는 전계 효과 트랜지스터.
  6. 반도체 기판 상의 전계 효과 트랜지스터들( FETs)에 있어서, 제1 FET 는, 상기 반도체 기판 내에 형성되어, 그 사이에 제 1 FET 영역을 정의하며, 상기 제1 FET 영역의 제1 및 제2 측면을 정의하는 트렌치 측벽을 구비하는 서로 이격된 제1 및 제2 격리 트렌치 - 제1 내부 FET 영역은 상기 제1 FET 영역의 상기 제1 및 2 측면으로부터 이격되어 있고 이들 두 측면 사이의 중앙에 위치함 - 와 상기 제 1 FET 영역과 접하고 있는 상기 트렌치 측벽을 따라 이들 측별 상에 형성되어 있는, 칼륨을 함유하는 ONO층과, 상기 제1 FET 영역 바로 위에 형성되어 있고, 상기 제1 및 2 트렌치 사이에서 상기 제1 FET 영역의 표면을 가로질러 연장되어 있는 제1 게이트 산화물 - 상기 제1 게이트 산화물은, 상기 게이트 산화물이 상기 제 1 FET 영역의 상기 제1 및 2 측면으로부터 이격되어 이들 두 측면 사이의 중앙에 위치하는 상기 제1 내부 FET 영역 상에 위치하는 부분에서의 그 산화물 두께보다 더 두꺼움 - 을 포함하며, 제2 FET 는, 상기 반도체 기판 내에 형성되어, 그 사이에 제2 FET 영역을 정의하며, 상기 제2 FET 영역의 제1 및 제2 측면을 정의하는 트렌치 측별을 구비하는 제3 및 제4 격리 트렌치 - 제2 내부 FET 영역은 상기 제2 FET 영역의 상기 제1 및 2 측면으로부터 이격되어 있고 이들 두 측면 사이의 중앙에 위치함 - 와, 상기 제2 FET 영역 바로 위에 위치하여 있고, 상기 제3 및 4 트렌치 사이에 상기 제2 FET 영역의 표면을 가로질러 연장되어 있는 제2 게이트 산화물 - 상기 제2 게이트 산화물은, 상기 제2 게이트 산화물이 상기 제2 FET 영역의 상기 제1 및 2측면에 인접하여 이들 두 측면과 접촉하는 부분에서와, 상기 제2 게이트 산화물이 상기 제 2 FET 영역의 상기 제1 및 2측면으로부터 이격되어 이들 두 측면 사이의 중앙에 위치하는 상기 제2 내부 FET 영역 상에 위치하는 부분에서 모두 그 산화물 두께가 실질적으로 균일함 - 을 포함하는 전계 효과 트랜지스터들.
  7. 제6항에 있어서, 상기 ONO 층을 따라 형성된 산화물 칼라를 더 포함하는 전계 효과 트랜지스터들.
KR1019970035568A 1996-07-30 1997-07-28 전계효과트랜지스터 KR100267431B1 (ko)

Applications Claiming Priority (3)

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US08/688,457 US5757059A (en) 1996-07-30 1996-07-30 Insulated gate field effect transistor
US08/688,457 1996-07-30
US8/688,457 1996-07-30

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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5858866A (en) * 1996-11-22 1999-01-12 International Business Machines Corportation Geometrical control of device corner threshold
JP4955222B2 (ja) 2005-05-20 2012-06-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN101217137B (zh) * 2007-12-26 2011-11-30 上海宏力半导体制造有限公司 一种提高p阱栅氧化层电学厚度测量精确性的测量结构

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0287056A2 (en) * 1987-04-13 1988-10-19 Nec Corporation Dynamic random access memory device having a plurality of one transistor type memory cells

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6043024B2 (ja) * 1978-12-30 1985-09-26 富士通株式会社 半導体装置の製造方法
US4238278A (en) * 1979-06-14 1980-12-09 International Business Machines Corporation Polycrystalline silicon oxidation method for making shallow and deep isolation trenches
US4356211A (en) * 1980-12-19 1982-10-26 International Business Machines Corporation Forming air-dielectric isolation regions in a monocrystalline silicon substrate by differential oxidation of polysilicon
IT1211079B (it) * 1981-07-20 1989-09-29 Sibit S P A Ora Tioxide Italia Catalizzatori per reazioni di ossido-riduzione fotoassistite.
US4571819A (en) * 1984-11-01 1986-02-25 Ncr Corporation Method for forming trench isolation structures
DD242905A1 (de) * 1985-11-20 1987-02-11 Halbleiterwerk Veb Verfahren zur herstellung von thermischen sio tief 2-isolatorschichten
JPH0793374B2 (ja) * 1986-12-18 1995-10-09 沖電気工業株式会社 Ｃｍｉｓ型ダイナミツクメモリ装置
DE68926793T2 (de) * 1988-03-15 1997-01-09 Toshiba Kawasaki Kk Dynamischer RAM
US4986878A (en) * 1988-07-19 1991-01-22 Cypress Semiconductor Corp. Process for improved planarization of the passivation layers for semiconductor devices
KR910007181B1 (ko) * 1988-09-22 1991-09-19 현대전자산업 주식회사 Sdtas구조로 이루어진 dram셀 및 그 제조방법
US5248894A (en) * 1989-10-03 1993-09-28 Harris Corporation Self-aligned channel stop for trench-isolated island
TW199237B (ko) * 1990-07-03 1993-02-01 Siemens Ag
US5078801A (en) * 1990-08-14 1992-01-07 Intel Corporation Post-polish cleaning of oxidized substrates by reverse colloidation
JPH05152429A (ja) * 1991-11-28 1993-06-18 Nec Corp 半導体装置の製造方法
US5358894A (en) * 1992-02-06 1994-10-25 Micron Technology, Inc. Oxidation enhancement in narrow masked field regions of a semiconductor wafer
US5217919A (en) * 1992-03-19 1993-06-08 Harris Corporation Method of forming island with polysilicon-filled trench isolation
US5292679A (en) * 1992-04-23 1994-03-08 Nippon Steel Corporation Process for producing a semiconductor memory device having memory cells including transistors and capacitors
US5240875A (en) * 1992-08-12 1993-08-31 North American Philips Corporation Selective oxidation of silicon trench sidewall
US5313419A (en) * 1993-02-01 1994-05-17 National Semiconductor Corporation Self-aligned trench isolation scheme for select transistors in an alternate metal virtual ground (AMG) EPROM array
US5422294A (en) * 1993-05-03 1995-06-06 Noble, Jr.; Wendell P. Method of making a trench capacitor field shield with sidewall contact
US5316965A (en) * 1993-07-29 1994-05-31 Digital Equipment Corporation Method of decreasing the field oxide etch rate in isolation technology
US5397725A (en) * 1993-10-28 1995-03-14 National Semiconductor Corporation Method of controlling oxide thinning in an EPROM or flash memory array
JP3159850B2 (ja) * 1993-11-08 2001-04-23 シャープ株式会社 不揮発性半導体記憶装置及びその製造方法
US5406515A (en) * 1993-12-01 1995-04-11 International Business Machines Corporation Method for fabricating low leakage substrate plate trench DRAM cells and devices formed thereby
US5536675A (en) * 1993-12-30 1996-07-16 Intel Corporation Isolation structure formation for semiconductor circuit fabrication
WO1995024054A1 (en) * 1994-03-01 1995-09-08 Rodel, Inc. Improved compositions and methods for polishing
US5448090A (en) * 1994-08-03 1995-09-05 International Business Machines Corporation Structure for reducing parasitic leakage in a memory array with merged isolation and node trench construction
US5426324A (en) * 1994-08-11 1995-06-20 International Business Machines Corporation High capacitance multi-level storage node for high density TFT load SRAMs with low soft error rates

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0287056A2 (en) * 1987-04-13 1988-10-19 Nec Corporation Dynamic random access memory device having a plurality of one transistor type memory cells

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Publication number Publication date
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KR980012550A (ko) 1998-04-30
JP3347027B2 (ja) 2002-11-20
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