KR100237120B1 - 반도체 기억 장치와 그 제조 방법 - Google Patents

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Abstract

1트랜지스터 1용량 소자의 DRAM에서, 용량 소자의 미세화를 도모하면 리크전류에 의한 데이타의 유지 시간이 짧게 되어, 데이타 유지 특성이 열화된다.
일 도전형의 반도체 기판(1)의 표면 절연막(10) 상에 다결정 실리콘막(11)을 형성하고, 여기에 개구부(13)를 설치하여 반도체 기판(1)을 노출하고, 또 개구부(13)의 내벽에 설치한 측벽(12)에 의해 다결정 실리콘막(11)과 반도체 기판(1)을 접속한다. 개구부(13)에 게이트 절연막(4)과 게이트 전극(3)을 형성하고, 다결정 실리콘막(11)에 역도전형의 소스·드레인 영역(11D, 11S)을 형성하여 다결정 실리콘 트랜지스터와 MOS 트랜지스터를 직렬 접속한 셀 트랜지스터를 구성한다. 축적 전극(6), 용량 절연막(7), 용량 전극(8)으로 구성되는 용량 소자에서의 데이타의 유지시에는 드레인 영역(11D)과 반도체 기판(11)과는 절연 상태에 있고, 데이타가 반도체 기판(1)에 리크되는 것이 방지되고, 유지 시간을 길게 하여 데이타 유지 특성을 개선한다.

Description

반도체 기억 장치와 그 제조 방법
본 발명은 하나의 셀 트랜지스터와 하나의 용량 소자로 구성되는 메모리 셀을 구비하는 반도체 기억 장치에 관한 것으로, 특히 정보의 유지 특성이 양호하고 또한 에러가 억제된 MOS 트랜지스터형 DRAM(다이나믹 랜덤 억세스 메모리)과 그 제조 방법에 관한 것이다.
종래의 1 트랜지스터·1용량 소자 구성의 MOS 트랜지스터형 DRAM은 제5도에서 (a)평면도와 (b)BB선 확대 단면도에서 나타낸 바와 같이, 예를 들면 P형 반도체 기판(1)에 소자 분리 산화막(2)이 형성되어 메모리 셀 영역이 획성되고, 이 메모리 셀 영역에 게이트 산화막(4)이 형성된다. 그리고, 게이트 산화막(4) 상에 워드선으로 게이트 전극(3)이 형성되고, 상기 반도체 기판(1)에 N형 소스·드레인 영역(1S, 1D)이 형성된다. 또, 게이트 전극(3)을 피복하도록 층간 절연막(5)이 형성되고, 상기 드레인 영역(1S)에 대하여 층간 절연막에 개구한 용량 콘택트홀(9)을 포함하는 영역에 축적 전극(6)이 형성된다. 이 축적 전극(6)의 표면에는 용량 절연막(7)이 피착되고, 그 위에 용량 전극(8)이 형성된다. 또한, 상기 소스 영역(1D)에는 디지트선(14)이 콘택트(15)에 의해 접속된다.
이 메모리 셀에서는, 예를 들면 게이트 전극(3)을 하이 레벨로 하여 디지트선(14)을 하이 레벨로 함으로써 축적 전극(6)에 하이의 정보가, 또 디지트선(14)을 로우 레벨로 함으로써 로우의 정보가 각각 기입된다. 기입 후에는, 게이트 전극(3)을 로우 레벨로 함으로서 축적 전극(6)에 데이타가 유지된다. 이 때문에, 이 데이타는 축적 전극(6), 용량 절연막(7), 용량 전극(8)으로 구성되는 용량 소자(캐패시터)의 특성에 의해 유지 시간이 결정되고, 통상으로는 이 특성에는 한계가 있기 때문에 데이타의 유지 시간을 단시간으로, 예를 들어 100ms마다 주기적으로 데이타의 재기입을 행할 필요가 있다.
이와 같이 데이타의 유지 시간이 짧은 것은, 축적 전극(6)에 축적된 전하가 용량 콘택트(9)가 접속되어 있는 N형 드레인 영역(1S)로부터 반도체 기판(1)이나 인접 셀이나 디지트선측의 N형 소스 영역(1D)으로, 또는 축적 전극(6)으로부터 용량 절연막(7)을 통하여 용량 전극(8)으로 리크하는 것이 그 원인이 되고 있다. 또, 이들 리크가 생기는 원인으로서는, 축적 전극(6)에 하이 레벨이 유지되어 있는 경우, 용량 콘택트가 접속되어 있는 N형 소스 영역과 반도체 기판(1)으로 구성되는 PN접합에 역 바이어스가 걸려, 공핍층이 확장되고, 이 공핍층에 예를 들어 소자 분리 산화막(2)을 형성할 때의 스트레스에 의해 결정 결함이 있던 경우나, 계면 준위가 포함되어 있거나 하면, 이것이 리크의 원인이 된다. 또, 용량 절연막(7)이 국소적으로 얇게 되어 있거나 하면, 이 부분에서 터널 전류가 생겨 이것이 리크의 원인이 된다.
이와 같이, 데이타의 유지 시간은 리크 전류와 축적되는 전하의 양과의 균형으로 결정된다. 따라서, 캐패시터의 용량치는 큰 만큼 유리하게 된다. 그러나, 최근의 DRAM에서는, 메모리 용량 소자의 증대화에 수반하여 소자의 미세화가 진전되고, 셀 면적이 축소되어 캐패시터의 용량치의 증대에 제약을 받기 때문에, 데이타의 유지 시간을 길게 하는 것은 곤란하게 된다. 또, 한편으로는 소자의 미세화에 수반하여 내부의 전계가 크게 되기 때문에, 상기한 리크는 크게 되고, 이에 의해 데이타의 유지 시간은 오히려 단축되는 경향에 있다.
이 때문에, 종래에는 리크를 저감하여 데이타 유지 시간을 길게 하고, 데이타 재기입 주기를 길게 한 메모리 셀이 제안되었다. 제6도는 그 일 예의 (a)평면도와, (b) CC선 확대 단면도이다. 이 메모리 셀은 SOI(Silicon on Insulator)로 칭해지는 것으로, 반도체 기판(1)의 소자 영역 전면에 절연막(10)이 형성되고, 이 절연막 상에 다결정 실리콘막(11)이 형성된다. 그리고, 이 다결정 실리콘막(11)상에 게이트 산화막(4) 및 게이트 전극(3)이 형성되고, 또 다결정 실리콘막에 N형 소스·드레인 영역(11D, 11S)이 각각 형성되어 있다. 그 위에, 층간 절연막(5), 용량 콘택트(9), 축적 전극(6), 용량 절연막(7), 용량 전극(8)이 형성되어, DRAM이 형성된다.
이 SOI형 DRAM에서는, 소스·드레인 영역(11D, 11S)이 절연막(10)상에 다결정 실리콘막(11)에 형성되어 반도체 기판(1)과는 직접 접촉되어 있지 않기 때문에, 축적 전극(6)에 유지된 전하가 드레인 영역(11D)으로부터 반도체 기판(1)에 리크되는 것이 방지되고, 유지 시간을 길게 하는 것이 가능하게 된다. 특히, 이 구성에서는, 노이즈나 방사선에 의해 반도체 기판(1)에 소수 캐리어가 주입되는 바와 같은 경우에도, 축적된 전하가 그 주입된 소수 캐리어에 의해 중화되어 데이타가 파손되는 일이 없기 때문에, 소위 소프트 에러에 대하여 매우 유효하게 된다.
그러나, 이 SOI형 DRAM은, 소스·드레인 영역(11D, 11S)을 다결정 실리콘막(11)에 형성하고 있기 때문에, MOS 트랜지스터의 서브드레시홀드 영역의 특성이 악화되고, 게이트 전극(3)을 로우 레벨로 한 때에 드레인 전류가 흘러 리크를 유발하여, 데이타의 유지 시간에 제약을 받게 된다. 이것은, 다결정 실리콘 중의 그레인의 존재에 의해 다결정 실리콘막(11)과 게이트 산화막(4)과의 계면의 상태가 단결정 실리콘과 비교하여 악화하는 것, 다시 말하면 계면 준위가 많은 것에 기인하고 있다. 또, 이 그레인은 다결정 실리콘의 성장시의 온도 등의 영향을 받기 쉽기 때문에, 고르지 않게 되고, 특성 오차가 커지는 원인도 되고 있다. 종래에는 다결정 실리콘막을 형성한 후에 레이저에 의한 어닐링을 행하여 다결정 실리콘을 재결정화하고, 그레인의 균일화를 도모하여 리크 전류의 오차를 억제하는 대책을 취하고 있지만, 이것으로도 만족할 수 있는 특성을 얻을 수 없다.
또, 제5도에서 나타낸 바와 같은 MOS 트랜지스터형 DRAM에서는, 반도체 기판(1)의 전위를 옴으로 바이어스하는 것으로 서브드레시홀드 특성을 향상시키고, 리크를 저감한 이상에는 유리하게 되지만, 제6도와 같은 SOI형 DRAM에서는 다결정 실리콘막이 반도체 기판과 분리되어 있기 때문에, 기판 바이어스를 걸 수 없어, 이 방책을 채용할 수는 없다. 덧붙혀서, 축적 용량치가 25fF이고, 3V로 데이타의 기입을 행하고, 축적 전하가 반분이 된 때에 판독 에러가 생기는 것으로 한 경우, 유지 시간을 10초로 하기 위한 최대 리크 전류(Icr)를 계산하면,
Icr = (3×25/2)/10 = 3.8fA
가 된다.
본 발명의 목적은, 리크 전류를 저감하고 또한 안정화하여 데이타의 유지 시간을 길게 하고, 또 시프트 에러의 발생을 효과적으로 방지하는 것이 가능한 반도체 기억 장치와 그 제조 방법을 제공하는 데에 있다.
본 발명의 반도체 기억 장치는, 1소자 DRAM의 셀 트랜지스터의 구성으로서, 일 도전형의 반도체 기판의 표면 절연막 상에 형성된 제1다결정 실리콘막과, 상기 제1다결정 실리콘막 및 표면 절연막에 개설되어 상기 반도체 기판의 표면을 노출시키는 개구부와, 상기 개구부의 내벽에서 상기 제1다결정 실리콘막과 반도체 기판을 접속하는 제2다결정 실리콘막으로 이루어진 측벽과, 상기 개구부에서 상기 반도체 기판, 제1 및 제2다결정 실리콘막 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극과, 상기 개구부를 사이에 두고 상기 제1다결정 실리콘막에 형성된 역도전형 확산 영역으로 구성되는 것을 특징으로 한다.
또, 본 발명의 제조 방법은, 일 도전형의 반도체 기판 상에 표면 절연막을 형성하고, 또한 상기 표면 절연막 상의 메모리 셀 영역에 제1다결정 실리콘막을 형성하는 공정과, 상기 제1다결정 실리콘막과 표면 절연막에 상기 반도체 기판의 표면에 도달하는 개구부를 개설하는 공정과, 전면에 제2다결정 실리콘막을 형성하고, 또한 이것을 이방성 에칭하여 상기 개구부의 내벽에만 제2다결정 실리콘막을 남기고 상기 제1다결정 실리콘막과 반도체 기판을 접속하는 측벽을 형성 공정과, 적어도 상기 개구부내의 반도체 기판의 표면, 측벽 표면, 및 개구부 근방의 제1다결정 실리콘막의 표면을 피복하는 게이트 절연막을 형성하는 공정과, 상기 개구부 및 그 주변부를 피복하는 영역에 게이트 전극을 형성하는 공정과, 상기 제1다결정 실리콘막에 역도전형 불순물을 도입하여 역도전형 확산 영역을 형성하는 공정을 포함하여 1소자 다이나믹 랜덤 억세스 메모리의 셀 트랜지스터를 제조하는 것을 특징으로 한다.
제1도는 본 발명의 DRAM의 일 실시 형태의 단면도로, 제2도의 AA선을 따른 확대 단면도.
제2도는 제1도의 DRAM의 평면도.
제3도는 제1도의 DRAM의 제조 방법을 공정순으로 나타내는 단면도.
제4도는 제1도의 DRAM의 제조 방법을 공정순으로 나타내는 단면도.
제5도는 종래의 DRAM의 일 예의 평면도와 그 BB선의 확대 단면도.
제6도는 종래의 DRAM의 다른 예의 평면도와 그 CC선의 확대 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 3 : 게이트 전극(제3 다결정 실리콘막)
4 : 게이트 산화막 6 : 축적 전극
7 : 용량 절연막 8 : 용량 전극
10 : 절연막 11 : 제1 다결정 실리콘막
11D : 드레인 영역 11S : 소스 영역
12 : 측벽(제2 다결정 실리콘막) 13 : 개구
14 : 디지트 선
다음에, 본 발명의 실시 형태를 도면을 참조하여 설명한다. 제1도는 본 발명의 DRAM의 일 실시 형태의 단면도이다. 제2도에서 나타낸 평면도의 AA선을 따른 확대 단면도이다. 제1도에서, P형 반도체 기판(1)에 소자 분리 산화막(2)을 형성하여 메모리 셀 영역이 획성되고, 이 메모리 셀 영역에 절연막(10)과 다결정 실리콘막(11)이 적층 상태로 형성된다. 그리고, 이 절연막(10)과 다결정 실리콘(11)에는 상기 반도체 기판(1)의 표면에 도달하는 직사각형의 개구(13)가 개설되고, 이 개구(13)의 내벽을 따라 다결정 실리콘으로 이루어진 측벽(12)이 형성되고, 이 측벽(12)에 의해 상기 다결정 실리콘막(11)과 반도체 기판(1)이 전기적으로 접속된다. 그리고, 상기 개구(13)의 내부에서 상기 반도체 기판(1)의 표면과 측벽(12)의 표면에 걸쳐 게이트 산화막(4)이 형성되고, 이 게이트 산화막(4) 상에 워드선으로서의 게이트 전극(3)이 형성된다.
또한, 상기 다결정 실리콘막(11)에는 상기 게이트 전극(3)의 양측 영역에 N형 소스·드레인 영역(11S, 11D)이 형성되고, 이에 의해 상기 게이트 전극(3)으로 셀 트랜지스터가 형성된다. 그리고, 이들 다결정 실리콘막(11)과 게이트 전극(3)을 피복하도록 층간 절연막(5)이 형성되고, 이 층간 절연막(5)에는 상기 다결정 실리콘막(11)의 N형 드레인 영역(11D)에 대응하는 개소에 콘택트홀이 개설되고, 이 콘택트홀을 포함하는 영역에 용량 콘택트(9)와 이것과 일체의 축적 전극(6)이 형성된다. 이 축적 전극(6)의 표면에는 용량 절연막(7)이 형성되고, 또한 그 위에는 용량 전극(8)이 형성된다. 또, 상기 다결정 실리콘막(11)의 N형 소스 영역(11S)에는 제2도에서 나타내는 디지트선(14)이 콘택트(15)에서 접속된다.
제3도 및 제4도는 제1도 및 제2도에서 나타낸 DRAM의 제조 방법을 공정순으로 나타내는 단면도이다. 먼저, 제3(a)도와 같이, P형 반도체 기판(1)의 전면에 산화막(10)을 형성하고, 또한 선택 산화법에 의해 두꺼운 소자 분리 산화막(2)을 형성하여, DRAM 영역을 획성한다. 다음에, 제3(b)도와 같이, 전면에 제1다결정 실리콘막(11)을 성장시킨 후에, 이것을 포토리소그래피 기술에 의해 선택 에칭하여 DRAM 영역의 소요 개소에만 제1다결정 실리콘막(11)을 잔재시킨다. 또, 다수개의 메모리 셀이 1개의 반도체 기판에 배열되어 있는 경우에는, 제1다결정 실리콘막(11)은 각 메모리 셀 마다 분리된 상태로 형성된다.
계속하여, 제3(c)도와 같이, DRAM 영역의 MOS 트랜지스터를 형성하는 영역의 상기 제1다결정 실리콘막(11)과 절연막(10)을 포토리소그래피 기술에 의해 선택 에칭하여, 직사각형의 개구(13)를 개설한다. 또, 상기 제1다결정 실리콘막(11)의 선택 에칭과, 이 개구(13)를 에칭할 때의 제1다결정 실리콘막(11)의 에칭은 동시에 행해지도록 하여도 좋다. 이어서, 제3(d)도와 같이, 전면에 제2다결정 실리콘막(12)을 성장하고, 적어도 상기 개구(13)를 제2다결정 실리콘막(12)으로 피복한다.
이어서, 제4(a)도와 같이, 상기 제2다결정 실리콘막(12)을 이방성 에칭하고, 개구(13)의 내벽에만 제2다결정 실리콘막(12)을 남기고, 이것을 측벽(12)으로서 형성한다. 이 때, 측벽(12)은 상기 제1다결정 실리콘막(11)의 측면에 접한 상태에서 남기도록 형성한다. 그리고, 도시는 생략했지만, 개구(13) 내의 반도체 기판(1)의 표면에 대하여 불순물의 이온 주입을 행하여, 후에 형성되는 MOS 트랜지스터의 Vt를 콘트롤한다. 그 다음에, 제1다결정 실리콘막(11)과 측벽(제2다결정 실리콘막)(12)의 표면을 산화하고, 게이트 산화막(4)을 형성한다.
계속하여, 제4(b)도와 같이, 전면에 제3다결정 실리콘막(3)을 성장하고, 불순물을 도입하여 저저항화한다. 그리고, 제4(c)도와 같이, 제3다결정 실리콘막(3)과 게이트 산화막(4)을 포토리소그래피 기술에 의해 선택 에칭하고, 상기 개구(13) 위치에 남은 제3다결정 실리콘막(3)을 게이트 전극(3)으로서 형성한다. 또, 이에 이어서 상기 제1다결정 실리콘막(11)의 표면에 N형 불순물, 예를 들면 As(비소)를 이온 주입하고, 열처리에 의해 활성화를 행하여 제4(d)도와 같이 N형 소스·드레인 영역(11S, 11D)를 형성한다.
그 후에, 제1도와 같이, 층간 절연막(5)을 피착하고, 포토리소그래피 기술에 의해 콘택트홀을 개설한 후, 전면에 축적 전극(6) 및 용량 콘택트(9)를 구성하는 도전막을 피착하고, 또 이것을 소요 패턴으로 형성하고, 그 표면에 용량 절연막(7)을 형성한다. 예를 들면, 축적 전극(6)과 용량 콘택트(9)를 제4다결정 실리콘막으로 형성하고, 패턴을 형성한 후에 그 표면을 산화하여 용량 절연막(7)을 형성하면 좋다. 그리고, 전면에 도전막을 형성하고, 또 소요의 패턴에 형성하는 것으로 용량 전극(8)을 형성하여, 제1도 및 제2도의 DRAM이 완성된다.
이와 같이 제조된 제1도의 DRAM에서는, 셀 트랜지스터의 게이트 전극(3)을 하이 레벨로 하여 디지트 선(14)을 하이 레벨로 함으로써 축적 전극(6)에 하이의 데이타를 기입하고, 디지트 선(14)을 로우 레벨로 함으로써 축적 전극(6)에 로우의 데이타를 기입할 수 있다. 그리고, 게이트 전극(3)을 로우 레벨로 하여, 기입한 데이타의 전하를 축적 전극(6)에 축적하여, 데이타를 유지할 수 있다. 또, 이 때, 게이트 전극(3)의 바로 아래의 제1다결정 실리콘막(11)의 영역과 제2다결정 실리콘막(측벽)(12)의 영역, 및 반도체 기판(1)의 영역에 걸쳐 터널이 형성된다. 따라서, 전자의 각 다결정 실리콘막에 형성되는 두 개의 터널은 다결정 실리콘 트랜지스터를 구성하고, 후자의 반도체 기판(1)의 터널은 NMOS 트랜지스터가 되고, 결과로서 그 셀 트랜지스터를 다결정 실리콘 트랜지스터와 통상의 MOS 트랜지스터가 직렬 접속된 것으로 기능된다.
그리고, 이 구성에서는, 축적 전극(6)에 접속되어 있는 N형 드레인 영역(11D)은 절연막(10)상에 형성된 제1다결정 실리콘막(11)에 형성되어 있고, 또 이것은 측벽(12)으로서의 제2다결정 실리콘막을 사이에 두고서만 반도체 기판(1)에 접속되어 있다. 따라서, 게이트 전극(3)의 전위가 하이 레벨이 되어 반도체 기판에 터널이 형성되어 있는 한, 즉 게이트 전극(3)의 전위가 로우 레벨로 유지되어 있는 한 N형 드레인 영역(11D)은 반도체 기판(11)과는 절리된 상태에 있다. 따라서, 축적 전극(6)에 축적된 전하가 N형 드레인 영역(11D)으로부터 반도체 기판(1)을 향하여 리크되는 것을 방지할 수 있어, 데이타의 유지 시간을 길게 하는 것이 가능하게 된다. 또, 제1다결정 실리콘막(11)은 인접하는 메모리 셀과도 분리되기 때문에, 인접하는 메모리 셀로의 리크도 없다. 또, 방사선이나 노이즈 등으로 반도체 기판(1)에 주입된 소수 캐리어에 의한 소프트 에러의 발생도 거의 생기는 일은 없다.
또, 상기한 바와 같이 이 DRAM에서는, 셀 트랜지스터는 다결정 실리콘 트랜지스터와 MOS 트랜지스터가 직렬 접속된 구성으로 되어 있기 때문에, 다결정 실리콘 트랜지스터의 서브드레시홀드 특성이 악화되어, 리크가 생기는 경우에도 MOS 트랜지스터에서 커트된다. 그래도, 반도체 기판에 바이어스를 인가하는 것으로 기판 바이어스가 실현될 수 있기 때문에, MOS 트랜지스터의 서브드레시홀드 특성 자체도 개선할 수 있다. 또, 다결정 실리콘 트랜지스터의 특성의 오차를 개선하는 것은 어렵지만, MOS 트랜지스터가 직렬로 되어 있어, 다결정 실리콘 트랜지스터의 Vt가 현저히 저하한 경우에는, Vt는 MOS 트랜지스터의 값에 의해 결정되기 때문에, Vt의 저하에 대해서 보다 큰 마진이 혼입되게 된다. 따라서, 다결정 실리콘 트랜지스터의 Vt를 미리 낮게 설정하는 것으로 DRAM의 셀 트랜지스터 전체의 Vt의 특성 오차를 억제한 이상에는 유효하게 된다.
또, 상기 실시 형태에서는 용량 소자의 구조가 적층형을 한 스택형 메모리 셀에 본 발명을 적용한 예를 설명하고 있지만, 본 발명은 용량 소자의 구조에 한정된 것은 아니고, 각종 구조의 용량 소자의 메모리 셀에 적용할 수 있다. 예를 들면, 반도체 기판에 형성한 홈의 내벽을 이용하여 용량 소자를 구성한 메모리 셀이나, 반도체 기판의 표면에 설치한 돌기를 이용하여 용량 소자를 구성한 메모리 셀에서도 동일하게 적용할 수 있다. 또, 이들 용량 소자 구조를 채용하는 경우에는, 본 발명의 제조 방법의 공정에 이들의 용량 소자 구조를 제조하는 공정을 부가하게 된다.
이상 설명한 바와 같이 본 발명은, 1트랜지스터와 1용량 소자로 구성되는 DRAM의 셀 트랜지스터로서, 반도체 기판 상에 형성된 다결정 실리콘 트랜지스터와, 반도체 기판에 형성된 MOS 트랜지스터를 직렬 접속한 구성으로 되어 있기 때문에, 셀 트랜지스터가 구동되지 않고 데이타를 용량 소자로 축적하고 있는 상태에서는 다결정 실리콘 트랜지스터가 반도체 기판에 접속된 상태로는 되지 않고, 용량 소자의 축적 전극과 반도체 기판 사이에서의 리크가 방지된다. 따라서, 메모리 셀을 미세화한 경우에도, 리크 전류에 의한 데이타의 리크를 억제할 수 있고, 데이타의 유지 시간을 길게 하여 유지 특성을 개선할 수 있다. 또, 축적 전극이 반도체 기판에 대해 절연되기 때문에, 소프트 에러의 발생을 방지할 수도 있다. 게다가, 반도체 기판에 바이어스를 인가할 수도 있고, 리크의 저감과 함께 안정화도 실현할 수 있다.

Claims (2)

  1. 전계 효과 트랜지스터에 있어서, 반도체 기판; 상기 반도체 기판 상에 구비되어, 상기 반도체 기판의 선정된 영역 상에 위치된 개구부를 갖는 절연막; 상기 절연막 위에 구비된 제1다결정 실리콘막; 상기 제1다결정 실리콘막과 접촉하도록 구비된 제2다결정 실리콘막 - 상기 제2다결정 실리콘막은 상기 제1다결정 실리콘막이 상기 제2다결정 실리콘막을 통해 상기 반도체 기판의 상기 선정된 영역의 주변부와 접촉하도록, 상기 절연막의 상기 개구부의 내벽들 상에 및 상기 반도체 기판의 상기 선정된 영역의 주변부 위로 연장됨 -; 상기 반도체 기판에서 상기 주변부를 제외하고 상기 선정된 영역 상에서 연장되고, 상기 제2다결정 실리콘막 및 상기 제2다결정 실리콘막을 둘러싼 상기 제1다결정 실리콘막의 일부 상에서 연장되도록 선택적으로 구비된 게이트 절연막; 상기 게이트 절연막 상에 구비되어, 복합 채널 영역이 상기 게이트 절연막 하부의 상기 반도체 기판을 통해서 및 상기 게이트 절연막 하부의 상기 제1 및 제2다결정 실리콘막을 통해 연장되도록, 상기 게이트 절연막 하부에 상기 복합 채널 영역을 구획하는 게이트 전극; 및 상기 복합 채널 영역을 통해 접속되도록, 상기 게이트 절연막 하부를 제외하고 상기 제1다결정 실리콘막에 선택적으로 구비된 소스 및 드레인 영역들을 포함하는 전계 효과 트랜지스터.
  2. 메모리 셀 구조에 있어서, 반도체 기판; 상기 반도체 기판 상에 선택적으로 형성되어 상기 반도체 기판의 메모리 셀 영역을 구획하는 필드 산화막; 상기 반도체 기판의 상기 메모리 셀 영역 상에 구비되고, 상기 반도체 기판의 상기 메모리 셀 영역에서 선정된 영역 상에 위치하는 개부를 갖는 절연막; 상기 절연막 위에 구비된 제1다결정 실리콘막; 상기 제1다결정 실리콘막과 접촉하도록 구비된 제2다결정 실리콘막 - 상기 제2다결정 실리콘막은 상기 제1다결정 실리콘막이 상기 제2다결정 실리콘막을 통해 상기 반도체 기판의 상기 선정된 영역의 주변부와 접촉하도록, 상기 절연막의 상기 개구부의 내벽들 상에 및 상기 반도체 기판의 상기 선정된 영역의 주변부 위로 연장됨 -; 상기 반도체 기판에서 상기 주변부를 제외하고 상기 선정된 영역 상에서 연장되고, 상기 제2다결정 실리콘막 및 상기 제2다결정 실리콘막을 둘러싼 상기 제1다결정 실리콘막의 일부 상에서 연장되도록 선택적으로 구비된 게이트 절연막; 상기 게이트 절연막 상에 구비되어, 복합 채널 영역이 상기 게이트 절연막 하부의 상기 반도체 기판을 통해서 및 상기 게이트 절연막 하부의 상기 제1 및 제2다결정 실리콘막을 통해 연장되도록, 상기 게이트 절연막 하부에 상기 복합 채널 영역을 구획하는 게이트 전극; 및 상기 복합 채널 영역을 통해 접속되도록, 상기 게이트 절연막 하부를 제외하고 상기 제1다결정 실리콘막에 선택적으로 구비된 소스 및 드레인 영역들; 상기 필드 산화막, 상기 소스 및 드레인 영역들, 및 상기 게이트 전극 위에 구비되고, 상기 드레인 영역 위에 위치된 콘택트 홀을 갖는 층간 절연막; 상기 드레인 영역과 접촉하도록, 상기 콘택트 홀 주위의 상기 층간 절연막 위로 연장되고 상기 콘택트 홀 내에서 연장되는, 선택적으로 구비된 축적 전극 상기 축적 전극 위로 및 상기 축적 전극의 측벽들 상에서 연장되는 용량 절연막; 및 적어도 상기 용량 절연막의 전영역 상에 구비된 용량 전극을 포함하는 메모리 셀 구조.
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