KR19980026083A - 반도체 메모리 장치의 제조방법 - Google Patents
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- H10B12/00—Dynamic random access memory [DRAM] devices
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Abstract
2개의 커패시터를 갖는 반도체 메모리 장치를 제공한다. 본 발명은 데이터가 이동하는 비트라인과, 상기 비트라인과 연결되어 상기 비트라인의 데이터를 온오프하는 워드라인과, 상기 워드라인과 연결되어 상기 비트라인의 데이터를 저장하는 커패시터로 구성된 반도체 메모리 장치에 있어서, 상기 워드라인에 연결되는 상기 커패시터가 복수개인 것을 특징으로 하는 반도체 메모리 장치를 제공한다. 본 발명의 반도체 메모리 장치는 커패시터 2개 이상을 병렬로 연결하여 용량을 증가시키고, 스토리지 노드용으로 사용되는 도핑된 폴리실리콘막을 일부식각하여 형성되는 얇은 접합의 소오스 및 드레인 영역을 얻을 수 있다.
Description
본 발명은 반도체 메모리 장치의 제조방법에 관한 것으로, 특히 2개 이상의 커패시터를 갖는 반도체 메모리 장치의 제조방법에 관한 것이다.
일반적으로, 반도체 메모리 장치, 예컨대 DRAM(dynamic random acess memory) 메모리 장치의 단위 셀은 하나의 트랜지스터와 하나의 커패시터로 구성된다. 따라서, 커패시터에 데이터 저장은 게이트를 통하여 게이트 신호가 온오프에 따라 데이터가 커패시터에 전송되어 커패시터의 스토리지 노드와 플레이트 노드 사이의 전위차에 의하여 저장된다.
그러나 종래의 반도체 메모리 장치는 일정면적에 형성된 1개의 커패시터를 사용하여 용량을 최대화하는 데는 공정적인 한계점이 크다. 그리고, 유전체막의 두께를 줄여 용량을 증가시키는 것도 이미 한계에 와있으며, 트렌치형 커패시터도 모서리 부분의 결함에 의해 용량의 한계 및 누설전류 유발의 문제점이 있다.
따라서, 본 발명의 기술적 과제는 상술한 문제점을 해결할 수 있는 반도체 메모리 장치를 제공하는 데 있다.
도 1은 본 발명의 반도체 메모리 장치를 도시한 단면도이고,
도 2는 상기 도 1의 등가회로이고,
도 3 내지 도 6은 상기 도 1에 도시한 반도체 메모리 장치의 제조방법을 설명하기 위하여 도시한 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 데이터가 이동하는 비트라인과, 상기 비트라인과 연결되어 상기 비트라인의 데이터를 온오프하는 워드라인과, 상기 워드라인과 연결되어 상기 비트라인의 데이터를 저장하는 커패시터로 구성된 반도체 메모리 장치에 있어서, 상기 워드라인에 연결되는 상기 커패시터가 복수개인 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1은 본 발명의 반도체 메모리 장치를 도시한 단면도이고, 도 2는 상기 도 1의 등가회로이다.
도 1에서, 본 발명의 반도체 메모리 장치는 반도체 기판(1) 상에 활성영역과 비활성영역을 한정하는 필드산화막(3)이 형성되어 있고, 상기 활성영역에 얇은 접합의 불순물 영역(25, 11)으로 구성된 소오스 및 드레인 영역, 게이트 절연막(5), 게이트 전극(7)으로 구성되는 트랜지스터가 형성되어 있고, 상기 소오스 영역와 인접한 반도체 기판(1)에 제1 플레이트 전극(15), 제1 유전체막(17), 스토리지 노드(19), 제2 유전체막(21) 및 제2 플레이트 노드(23)가 형성되어 있다. 도 1에서, 참조번호 9는 캡핑 절연막을 나타낸다.
이렇게 되면, 도 1 및 도 2에 도시한 바와 같이 본 발명의 메모리 장치는 워드라인(W/L)에 의하여 온오프되고 비트라인(B/L)에 연결되는 커패시터가 두 개인 구조가 된다. 본 실시예에서 커패시터를 2개 구성하는 예를 설명하였으나, 복수개로 형성할 수도 있다.
도 3 내지 도 6은 상기 도 1에 도시한 반도체 메모리 장치의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 3에서, p형 실리콘 기판(1)에 필드산화막(3)을 형성하여 활성영역과 비활성영역을 한정한다. 이어서, 상기 활성영역에 게이트 절연막(5), 게이트 전극(7) 및 캡핑 절연막(9)을 형성한다. 계속하여, 상기 게이트 절연막(5), 게이트 전극(7) 및 캡핑 절연막(9)을 마스크로 기판에 n형 불순물을 이온주입하여 LDD용 제1 불순물 영역(11)을 형성한다. 다음에, 상기 게이트 절연막(5), 게이트 전극(7) 및 캡핑 절연막(9)의 측벽에 스페이서(13)를 형성한다.
도 4에서, 사진식각공정을 이용하여 상기 활성영역의 실리콘 기판(1)을 식각하여 트렌치를 형성한 후 선택적인 N+이온주입으로 제1 플레이트 노드(15)를 형성한다.
도 5에서, 제1 플레이트 노드(15) 및 필드산화막(3) 상에 선택적으로 제1 유전체막을 형성한다(17). 이어서, 상기 제1 플레이트 노드(15) 및 제1 불순물 영역(11)이 형성된 기판의 전면에 불순물이 도핑된 폴리실리콘막으로 스토리지 노드(19)를 형성한다. 계속하여, 상기 스토리지 노드(19) 상에 제2 유전체막(21)을 증착한 후 그 위에 폴리실리콘막을 증착하여 제2 플레이트 노드(23)를 형성한다.
도 6에서, 선택적으로 플레이트 노드용 폴리실리콘막(23) 및 제2 유전체막(21)을 식각한 후 상기 스토리지 노드용 폴리실리콘막(21)의 일부를 식각해냄으써 얇은 접합의 제2 불순물 영역(25)을 형성한다. 따라서, 제1 불순물 영역(11)과 제2 불순물 영역(25)이 합해져 소오스 영역과 드레인 영역이 형성된다.
결과적으로, 본 발명의 반도체 메모리 장치에 있어서, 스토리지 노드는 2 개의 커패시터를 공유함으로써 커패시터가 병렬 연결되어 전체 용량은 체배가 되는 동시에 얇은 접합 기술을 구현하게 된다.
상술한 바와 같이 본 발명의 반도체 메모리 장치는 커패시터 2개 이상을 병렬로 연결하여 용량을 증가시키고, 스토리지 노드용으로 사용되는 도핑된 폴리실리콘막을 일부식각하여 형성되는 얇은 접합의 소오스 및 드레인 영역을 얻을 수 있다.
Claims (1)
- 데이터가 이동하는 비트라인과, 상기 비트라인과 연결되어 상기 비트라인의 데이터를 온오프하는 워드라인과, 상기 워드라인과 연결되어 상기 비트라인의 데이터를 저장하는 커패시터로 구성된 반도체 메모리 장치에 있어서,상기 워드라인에 연결되는 상기 커패시터가 복수개인 것을 특징으로 하는 반도체 메모리 장치.
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|---|---|---|---|
| KR1019960044408A KR19980026083A (ko) | 1996-10-07 | 1996-10-07 | 반도체 메모리 장치의 제조방법 |
Applications Claiming Priority (1)
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| KR1019960044408A KR19980026083A (ko) | 1996-10-07 | 1996-10-07 | 반도체 메모리 장치의 제조방법 |
Publications (1)
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|---|---|---|---|
| KR1019960044408A KR19980026083A (ko) | 1996-10-07 | 1996-10-07 | 반도체 메모리 장치의 제조방법 |
Country Status (1)
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| KR (1) | KR19980026083A (ko) |
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1996
- 1996-10-07 KR KR1019960044408A patent/KR19980026083A/ko not_active Application Discontinuation
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